DE3587458T2

DE3587458T2 - Videoanzeigesteuersystem.

Info

Publication number: DE3587458T2
Application number: DE85104268T
Authority: DE
Inventors: Takatoshi Ishii; Minoru C O Yamaha Cor Morimoto; Kazuhiko Nishi; Takatoshi C O Yamaha C Okumura; Shigemitsu C O Yamaha Yamaoka; Ryozo Yamashita
Original assignee: Yamaha Corp; ASCII Corp
Current assignee: Yamaha Corp; ASCII Corp
Priority date: 1984-04-10
Filing date: 1985-04-09
Publication date: 1994-03-24
Anticipated expiration: 2005-04-10
Also published as: US4897636A; DE158314T1; DE3587458D1; EP0158314A2; EP0158314B1; EP0158314A3

Description

Diese Erfindung bezieht sich auf ein Videoanzeigesteuersystem, das für den Anschluß an eine Videoanzeigeeinheit, wie beispielsweise einem Kathodenstrahlröhren-Videomonitor, zum Anzeigen eines Videobildes auf einem Schirm der Videoanzeigeeinheit geeignet ist.
In den letzten Jahren wurden Videoanzeigesteuersysteme, die sowohl feststehende als auch bewegte Bildmuster auf dem Schirm einer Videoanzeigeeinheit anzeigen konnten, extensiv bei graphischen Videoanzeigegeräten, wie beispielsweise Videospielgeräten, verwendet. Solche konventionellen Systeme sind in U.S. Patenten 4 243 984, 4 262
302, 4 286 320, 4 374 395 und 4 387 406 dargestellt. Fig. 1 zeigt ein Beispiel dieser konventionellen Systeme. Das System weist eine Videoanzeigesteuereinrichtung VDP 101 und eine zentrale Rechnereinheit (weiterhin als "CPU" bezeichnet) 102 auf. Das System weist außerdem einen Speicher 103 auf, der ein ROM (Read Only Memory = Lesespeicher) zur Speicherung einer Vielfalt von durch die CPU 102 durchzuführenden Programmen und ein RAM zur Speicherung weiterer benötigter Daten enthält. Die CPU 102 gibt für feststehende und bewegte Bilder repräsentative Daten, um diese Bilder auf einem Bildschirm einer Videoanzeigeeinheit 105 anzuzeigen, an die Videoanzeigesteuereinrichtung 101, die wiederum die Daten für feststehende und bewegte Bilder in das Video-RAM (weiterhin als "VRAM" bezeichnet) 104 speichert. Nach dem Empfang eines Anzeigebefehls von der CPU 102, liest die Videoanzeigesteuereinrichtung 101 sequentiell die Daten für feststehende und bewegte Bilder entsprechend den Abtastsynchronisationssignalen der Videoanzeigeeinheit 105 aus dem VRAM 104 und leitet die gelesenen Daten an die Videoanzeigeeinheit 105, wobei die feststehenden und bewegten Bilder auf dem Schirm der Videoanzeigeeinheit 105 angezeigt werden.
Bei einem Videoanzeigesteuersystem der oben beschriebenen Art möchte man oft das Anzeigebild eines Anzeigebereiches R1 auf dem Schirm der Videoanzeigeeinheit 105 zu einem anderen Anzeigebereich R2 bewegen. In einem solchen Fall liest die CPU 102 des konventionellen Videoanzeigesteuersystems zuerst die dem Anzeigebild des Anzeigebereiches R1 entsprechenden Daten mittels der Videoanzeigesteuereinrichtung 101 aus dem VRAM 104 und speichert die gelesenen Daten vorübergehend in dem Speicher 103. Die CPU 102 liest dann die Daten aus dem Speicher 103 und liefert die gelesenen Daten mittels der Videoanzeigesteuereinrichtung 101 an das VRAM 104, um die Daten in einen Speicherbereich des VRAM 104 zu speichern, der dem Anzeigebereich R2 entspricht. Die von der CPU 102 durchzuführende Verarbeitung zur Durchführung des oben beschriebenen Vorganges benötigt viel Zeit, und die CPU 102 kann während der Verarbeitung für die Bewegung des Anzeigebildes keine anderen Verarbeitungen durchführen.
Bei einem Videoanzeigesteuersystem der oben beschriebenen Art möchte man auch oft die Farben der Anzeigeelemente des Anzeigebildes im Anzeigebereich R1 mit denen der Anzeigeelemente des Anzeigebildes im Anzeigebereich R2 mischen, wenn solche eine in der Fig. 2 gezeigte Bewegung durchgeführt wird. Und falls das Anzeigebild in dem Anzeigebereich R1 transparente Anteile enthält, möchte man oft die den Anteilen des Bildes in dem Anzeigebereich R2 entsprechenden Farben belassen wie sie sind. Um eine solche Farbenverarbeitung der Bilder in den Anzeigebereichen R1 und R2 auszuführen, muß die CPU 102 des konventionellen Systems die dem Anzeigebereich R2 entsprechenden Bilddaten lesen und vorübergehend speichern, zusätzlich zu den dem Anzeigebereich R1 entsprechenden Daten, und muß außerdem einen bestimmten Bearbeitungsvorgang an diesen Bilddaten durchführen.
Weiterhin möchte man oft bei einem Videoanzeigesteuersystem der oben beschriebenen Art Bilddaten eines Anzeigebildes zwischen dem VRAM 104 und einer erweiterten Speichervorrichtung, die anders als das VRAM 104 ist, übertragen, um das Anzeigebild zu sichern oder zu reproduzieren. Auch möchte man oft Bilddaten, die von der CPU 102 in einer Speichervorrichtung erstellt wurden, in das VRAM 104 schreiben, um ein von den vorbereiteten Bilddaten repräsentiertes Bild auf dem Schirm augenblicklich anzuzeigen. Jedoch ist ein Programm, das von der CPU 102 durchgeführt werden muß, um die oben beschriebene Verarbeitung auszuführen, ziemlich kompliziert.
Die Erfindung hat sich deshalb zur Aufgabe gemacht, ein Videoanzeigesteuersystem zu schaffen, bei welchem Daten, die für ein Anzeigebild repräsentativ sind und die in einem einem Anzeigebereich des Schirms entsprechenden Speicherbereich eines VRAMs gespeichert werden, schnell in einen anderen Speicherbereich des VRAMs, der einem anderen Speicherbereich auf dem Schirm entspricht, übertragen werden können.
Ein weiteres Ziel der Erfindung ist es, ein Videoanzeigesteuersystem zu schaffen, welches die oben beschriebene Übertragung der Anzeigebilddaten ohne Vermittlung einer CPU ausführt.
Außerdem hat sich die Erfindung zum Ziel gesetzt ein Videoanzeigesteuersystem zu schaffen, bei welchem eine logische Operation durchgeführt wird auf die aus einem Speicherbereich gelesenen Daten und auf Daten, die aus einem anderen Speicherbereich des VRAMs gelesen werden, um neu Daten zu bilden, die in einen anderen Speicherbereich geschrieben werden, wenn eine derartige Übertragung von Bilddaten durchgeführt wird.
Ein weiteres Ziel der Erfindung ist ein Videoanzeigesteuersystem zu schaffen, bei welchem eine Tansparenzverarbeitung durchgeführt wird auf die aus einem Speicherbereich gelesenen Daten und auf Daten, die aus einem anderen Speicherbereich des VRAMs gelesen werden, um neue Daten zu bilden, die in einen anderen Speicherbereich geschrieben werden sollen, wenn eine derartige Übertragung von Bilddaten durchgeführt wird.
Ein weiteres Ziel der Erfindung ist ein Videoanzeigesteuersystem zu schaffen, bei welchem die Übertragung von Bilddaten zwischen einem VRAM und einer erweiterten Speichervorrichtung ohne Vermittlung einer CPU durchgeführt werden kann.
Ein weiteres Ziel der Erfindung ist ein Videoanzeigesteuersystem zu schaffen, bei welchem die CPU direkt und selektiv auf das VRAM und die erweiterte Speichervorrichtung zugreifen kann.
Es wurde ein erfindungsgemäßes Videoanzeigesteuersystem geschaffen, das zwischen eine CPU und eine Videoanzeigeeinheit schaltbar ist und mit Speichermitteln zusammenwirkt, die einen aus mehreren Speicherplätzen zusammengesetzten Speicherbereich zur Speicherung einer Vielzahl von Anzeigedaten aufweisen, die über das Videoanzeigesteuersystem an die Videoanzeigeeinheit zur Anzeige eines aus mehreren Anzeigeelementen zusammengesetztes Bildes auf einem Schirm der Videoanzeigeeinheit geliefert werden, wobei jedes Anzeigeelement jeweils durch eines der Anzeigedaten aus der Vielzahl der in dem Speicherbereich der Speichermittel gespeicherten Anzeigedaten repräsentiert wird, welches Videoanzeigesteuersystem dadurch gekennzeichnet ist, daß folgendes vorgesehen ist:
(a) erste Registermittel zur Beibehaltung einer ersten Flächeninformation, durch die eine erste Anzeigefläche auf dem Schirm definiert ist;
(b) zweite Registermittel zur Beibehaltung einer zweiten Flächeninformation, durch die eine zweite Anzeigenfläche auf dem Schirm definiert ist;
(c) Adresseninformationsgeneratormittel zur Erzeugung einer ersten Adresseninformation und einer zweiten Adresseninformation entsprechend der ersten bzw. der zweiten Flächeninformation, welche erste Adresseninformation erste Speicherplätze der Speichermittel anzeigt in denen Anzeigedaten gespeichert werden, die für Bilder von Anzeigeelementen in der ersten Anzeigefläche repräsentativ sind, und welche zweite Adresseninformation zweite Speicherplätze der Speichermittel anzeigt, in denen Anzeigedaten gespeichert werden, die für Bilder von Anzeigeelementen in der zweiten Anzeigefläche repräsentativ sind;
(d) Lesemittel zum Auslesen der für die Bilder der Anzeigeelemente in der ersten Anzeigefläche repräsentativen Anzeigedaten aus den ersten Speicherplätzen entsprechend der ersten Adresseninformation;
(e) zweite Lesemittel zum Auslesen der für die Bilder der Anzeigeelemente in der zweiten Anzeigefläche repräsentativen Anzeigedaten aus den zweiten Speicherplätzen entsprechend der zweiten Adresseninformation;
(f) Operatormittel zur wahlweisen Anwendung von Logik- oder Transparenzoperationen jeweils auf einen aus den ersten Speicherplätzen ausgelesenen Anzeigedatenwert und einen entsprechenden aus den zweiten Speicherplätzen ausgelesenen Anzeigedatenwert, um bearbeitete Anzeigedaten auszugeben, welche - an sich bekannten - Logik- Operationen, beispielsweise UND-, ODER-, NICHT-, EXKLUSIV-ODER- und ähnliche Operationen, umfassen, wobei die Transparenzoperation so definiert ist, daß die ausgegebenen bearbeiteten Anzeigedaten diejenigen Anzeigedaten sind, die aus den zweiten Speicherplätzen ausgelesen werden, wenn ein Transparenzbefehl nachgewiesen wird, und diejenigen Anzeigedaten sind, die von den ersten Speicherplätzen ausgelesen werden, wenn ein Transparenzbefehl nicht nachgewiesen wird, wobei ferner der Transparenzbefehl durch Transparenzdatendetektormittel geliefert wird, die nachweisen, daß die aus den ersten Speichermittel ausgelesenen Anzeigedaten repräsentativ für Transparenz sind; und
(g) Schreibmittel zum Einschreiben der bearbeiteten Anzeigedaten in die zweiten Speicherplätze der Speichermittel entsprechend der zweiten Adresseninformation.
Weitere Vorteile der erfindungsgemäßen Ausführungsformen können aus den Unteransprüchen entnommen werden.
Die Erfindung wird nun an Hand von Beispielen bezugnehmend auf die beiliegenden Zeichnungen beschreiben, in welchen wie folgt darstellt ist.
Fig. 1 ist ein Blockschaltbild eines konventionellen Videoanzeigesteuersystems.
Fig. 2 ist eine Abbildung, die die Übertragung eines Bildes von einem Anzeigebereich eines Schirmes der Videoanzeigeeinheit des Systems der Fig. 1 auf einen anderen Anzeigebereich des Schirm es darstellt.
Fig. 3 ist ein Blockschaltbild eines Videoanzeigesteuersystems entsprechend der Erfindung.
Fig. 4-(a) ist eine Abbildung, die die Beziehung zwischen einem Schirm zu den x-/y-Koordinaten der Anzeigeelemente (oder Anzeigepunkte) auf dem Bildschirm im G IV-Modus zeigt.
Fig. 4-(b) ist eine Speicherkarte des VRAMs 4 der Fig. 3 im G IV-Modus, deren Fläche geteilt ist in einen Datenbereich für feststehende Bilder 4a, einen zusätzlichlichen Speicherbereich 4b und ein Datenbereich für bewegte Bilder 4c.
Fig. 4-(c) ist eine Abbildung, die die Position der Farbcodes in dem Datenbereich für feststehende Bilder 4a in dem G IV-Modus zeigt.
Fig. 5-(a), 6-(a) und 7-(a) sind Abbildungen, die Fig. 4-(a) ähnlich sind, doch zeigen sie die Beziehung jeweils im G V-, G VI- und G VII-Modus.
Fig. 5-(b), 6-(b) und 7-(b) sind Abbildungen, die ähnlich der Fig. 4-(b) sind, sie zeigen jedoch die Beziehung jeweils in dem G V-, G VI- und G VII- Modus.
Fig. 5-(c), 6-(c) und 7-(c) sind Abbildungen, die ähnlich der Fig. 4-(c) sind, sie zeigen jedoch die Beziehung jeweils in dem G V-, G VI- und G VII- Modus.
Fig. 8 ist ein Blockschaltbild der Befehlsverarbeitungsschaltung 15 des Videoanzeigeprozessors 1 in dem Videoanzeigesteuersystem der Fig. 3.
Fig. 9 ist ein Blockschaltbild der Rechen- und Registerschaltung 27 der Befehlsverarbeitungsschaltung 15 der Fig. 8.
Fig. 10 ist eine Abbildung, die die Bit-Daten DIRX und DIRY zeigt, die die in dem Argumentregister 32 der Befehlsverarbeitungsschaltung 15 der Fig. 8 gespeichert sind.
Fig. 11 ist eine Abbildung, die die Bewegung eines aus den Nx · Ny Anzeigeelementen bestehenden Anzeigebildes von dem Ursprungsanzeigebereich zu einem Zielanzeigebereich zeigt.
Fig. 12 ist eine Abbildung, die die Übertragung der für das Anzeigebild des Ursprunganzeigebereiches repräsentativen Farbcodes auf einen Speicherbereich des VRAMs 4 zeigt, der dem Zielanzeigebereich in dem G IV- und G VI-Modus entspricht.
Fig. 13 ist eine Abbildung, die ein Beispiel von Datenverschiebung zeigt, das von dem Datenschieberegister 54 der Befehlsverarbeitungsschaltung 15 der Fig. 8 in dem G V-Modus durchgeführt wird.
Fig. 14-(a) ist eine Abbildung, die die Reihenfolge der Übertragung des Farbcodes aus dem dem Ursprungsanzeigebereich entsprechenden Speicherbereich zu einem anderen dem Zielanzeigebereich entsprechenden Speicherbereich zeigt, wenn sowohl die Bit-Daten DIRX als auch DIRY "0" sind.
Fig. 14-(b), 14-(c) und 14-(d) sind Abbildungen, die denen der Fig. 14-(a) ähnlich sind, sie zeigen jedoch die Reihenfolge an, bei welcher das Bit-Datum DIRX "0" ist mit dem Bit-Datenwert DIRY von "1", wenn jeweils sowohl die Bit-Daten DIRX als auch DIRY "1" sind, und wenn das Bit-Datum DIRX "1" ist mit dem Bit-Datenwert DIRY von "0".
Fig. 15 ist ein Blockschaltbild einer LOP-Einheit 60 der Rechner- und Registerschaltung 27 der Fig. 9.
Fig. 16 ist ein Flußdiagramm der Verarbeitung, die durch die Befehlsverarbeitungsschaltung 15 ausgeführt wird, wenn ein HMMM- und ein LMMM-Befehl ausgewählt ist.
Fig. 17 ist eine Abbildung, die die Bewegung eines Anzeigebildes in dem Fall zeigt, in dem ein Ursprungsanzeigebereich unzulässig gekennzeichnet ist.
Fig. 18 ist eine Abbildung, die eine Bewegung eines Anzeigebildes von einem Ursprungsanzeigebereich, der auf einem imaginären Anzeigeschirm liegt, zu einem Zielanzeigebereich zeigt, der auf einem tatsächlichen Schirm liegt.
Fig. 19 ist eine Abbildung, die die Bewegung eines Anzeigebildes bei einer logischen Operation auf den Farbcodes zeigt.
Fig. 20 ist ein Blockschaltbild eines modifizierten Videoanzeigesteuersystems.
Fig. 21 ist ein Blockschaltbild der Befehlsverarbeitungsschaltung 15a der Videoanzeigesteuervorrichtung VDP1 a des modifizierten Videoanzeigesteuersystems der Fig. 20.
Fig. 22 ist eine Abbildung, die die Bit-Daten DIRX, DIRY, MXS, MXD und MXC zeigt, die in dem Argument-Register 32a der Befehlsverarbeitungsschaltung 15a der Fig. 21 gespeichert sind.
Fig. 23-(a) ist eine Abbildung, die die Bewegung eines aus den Anzeigeelementen Nx · Ny zusammengesetzten Anzeigebildes von einem Ursprungsanzeigebereich zu einem Zielanzeigebereich zeigt, die durchgeführt wird, wenn beide Bit-Daten MXS und MXD "0" sind.
Fig. 23-(b), 23-(c) und 23-(d) sind Abbildungen, die denen der Fig. 23-(a) ähnlich sind, jedoch die Ausführung solcher Bewegungen eines Anzeigebildes zeigt, bei denen der Bit-Datenwert MXS "0" ist mit einem Bit-Datenwert MXD von "1", der Bit-Datenwert MXS "1" ist mit einem Bit-Datenwert MXD von "0", und bei denen jeweils beide Bitdatenwerte MXS und MXD "1" sind.
Fig. 24 zeigt ein Blockschaltbild eines VRAMs 4 des modifizierten Videoanzeigesteuersystems, welches so konstruiert ist, daß 512 Anzeigeelemente auf jeder horizontalen Abtastlinie angezeigt werden können, und daß jedes Anzeigeelement in einer von 64 Farben angezeigt werden kann.
Fig. 3 zeigte eine bevorzugte erfindungsgemaße Ausführungsform eines Videoanzeigesteuersystems. Das Videoanzeigesteuersystem weist einen Videoanzeigeprozessor (weiterhin als VDP = Video Display Processor bezeichnet) 1 auf, der dazu dient feststehende und bewegte Bilder auf einem Schirm einer Anzeigeeinheit 5 gemäß den Bilddaten anzuzeigen, die in einem VRAM (Video- RAM) 4, beispielweise einem 128kByte-Speicher, gespeichert sind. Eine Vielzahl von einer CPU verwendeten Programme und andere notwendige Daten sind in einem Speicher 3 gespeichert.
Der VDP 1 weist eine Bilddatenverarbeitungsschaltung 10 auf, die dazu dient über eine Interface-Schaltung 11 Daten feststehender und bewegter Bilder aus dem VRAM 4 mit einer Geschwindigkeit auszulesen, die der Abtastgeschwindigkeit eines Schirms der Videoanzeigeeinheit 5 entspricht, und sie liefert die aus dem VRAM 4 ausgelesenen Daten an eine Farbpalettenschaltung 12. Die Farbpalettenschaltung 12 konvertiert die Daten in Analogsignale R, G und B (rot, grün und blau) und liefert sie der Videoanzeigeeinheit 5. Die Bilddatenverarbeitungsschaltung 10 liefert der Videoanzeigeeinheit 5 auch ein Synchronisationssignal SYNC, das zum Abtasten des Schirms der Videoanzeigeeinheit 5 nötig ist. Die Daten feststehender und bewegter Bilder werden aus Farbcodes zusammengesetzt, wobei jeder eine Farbe von einem der jeweiligen Anzeigeelemente (oder Anzeigepunkte) auf dem Schirm repräsentiert, wobei jeder der Farbcodes zwei, vier oder acht Bits, wie später beschrieben wird, aufweist. Somit kann entsprechend den Bilddaten ein Bild auf dem Schirm der Videoanzeigeeinheit 5 angezeigt werden. Die Bilddatenverarbeitungsschaltung 10 ist außerdem so konstruiert, um Bilddaten zu speichern, die von der CPU 2 über eine Interface-Schaltung 13 in das VRAM 4 mittels der Interface-Schaltung 11 geliefert werden. Während eines Zugriffs auf das VRAM 4, d.i., wenn Daten in das VRAM 4 geschrieben werden oder Daten aus dem VRAM 4 gelesen werden, liefert die Bilddatenverarbeitungsschaltung 10 ein Signal S1 an eine Befehlsverarbeitungsschaltung 15, um diese zu informieren, daß die Verarbeitungsschaltung 10 auf das VRAM 4 Zugriff hat.
Die Befehlsverarbeitungsschaltung 15 führt eine von einer Vielzahl von Befehlsverarbeitungsoperationen durch, die vorher dort einprogrammiert wurden, im Ansprechen auf einen Befehlsdatenwert, der dorthin von der CPU 2 über die Interface-Schaltung 13 eingegeben wurde. Die Befehlsverarbeitungsschaltung 15 wird am Zugriff zu dem VRAM 4 gehindert, wenn das Signal S1 von der Bilddatenverarbeitungsschaltung 10 dorthin geliefert wurde.
Eine Anzeigeoperation eines feststehenden Bildes auf dem Schirm der Videoanzeigeeinheit 5 wird im folgenden beschrieben. Um ein feststehendes Bild auf dem Schirm anzuzeigen, arbeitet das in Fig. 3 gezeigte Videoanzeigesteuersystem in einem von einer Vielzahl von Anzeige-Modi, die grob in zwei Gruppen von Modi eingeteilt werden können, d.i., Musteranzeige-Modi zum Anzeigen ausgewählter Muster, wobei jedes beispielsweise aus 8 · 8 Anzeigeelementen oder 8 · 6 Anzeigenelementen auf dem Schirm zusammengesetzt ist, und Punktkarten-Modi (dot-map), bei welchen jedes der Anzeigeelemente (oder Punkte) auf dem Schirm in der gewünschten Farbe unabhängig von anderen Punkten angezeigt werden kann. Die Arbeitsweise dieses Systems bei den Musteranzeige-Modi ist fast die gleiche wie die der konventionellen Systeme, und deshalb wird hier nur die Arbeitsweise dieses Systems bei den Punktkarten-Modl beschrieben.
Die Punktkarten-Modi dieses Systems enthalten vier Modusarten, nämlich den G IV-, G V-, G VI- und G VII-Modus, und die Beziehung zwischen den Speicherplätzen des VRAMs, das für ein feststehendes Bild repräsentative Daten speichert zur Anzeigeposition des feststehenden Bildes auf dem Schirm, wird im folgenden für jeden Punktkarten-Modus beschrieben.

(1) G IV-Modus

Bei diesem G IV-Modus wird ein feststehendes Bild auf dem Schirm mit 256 · 192 Elementen (oder Punkten) angezeigt, siehe Fig. 4-(a), und Farbcodes, gleich in der Anzahl und die jeweils allen den Schirm bildenden Elementen entsprechen, werden in einem Datenbereich für feststehende Bilder 4a des VRAMS 4 gespeichert, siehe Fig. 4-(b). Jeder der Farbcodes in diesem Anzeige-Modus besteht aus vier Bits und wird in dem Bereich 4a in einer Reihenfolge gespeichert, wie in Fig. 4-(c) gezeigt, wobei jeder Speicherplatz oder jede Adresse in dem Datenbereich für feststehende Bilder 4a zwei aufeinanderfolgende Farbcodes speichert. Genauer gesagt der erste Speicherplatz oder die Adresse "0" des VRAMs 4 speichert einen Farbcode, der eine Farbe eines Anzeigeelementes an den Koordinaten (0, 0) des Schirmes kennzeichnet, und einen Farbcode, der eine Farbe eines Anzeigeelementes an den Koordinaten (1, 0) des Schirmes kennzeichnet. In ähnlicher Weise speichert eine Adresse "1" des VRAMs 4 Farbcodes für Anzeigeelemente an den Koordinaten (2, 0) und (3, 0) des Schirms. Jeder Farbcode besteht somit aus vier Bits, so daß jedes Element auf dem Schirm in diesem Anzeige-Modus in einer aus sechzehn Farben ausgewählten Farbe angezeigt werden kann, und daß der Datenbereich für ein feststehendes Bild 4a nacheinander 24 576 Bytes in dem VRAM besetzt. Ein Bereich 4c des VRAM 4 ist ein Speicherbereich zur Speicherung einer Vielzahl von Daten, die zur Anzeige eines bewegten Bildes auf dem Schirm notwendig sind, und ein Bereich 4b ist ein zusätzlicher Speicherbereich und wird normalerweise nicht verwendet. Der zusätzliche Speicherbereich 4b ist in dem VRAM 4 derart angeordnet, daß seine erste Adresse der letzten Adresse des Datenbereichs für feststehende Bilder 4a am nächsten ist, er speichert zusätzliche Farbcodes zur Anzeige eines feststehenden Bildes.

(2) G V-Modus

Bei diesem G V-Modus wird ein feststehendes Bild auf dem Schirm mit 512 · 192 Elementen (oder Punkten) angezeigt, siehe Fig. 5-(a), und Farbcodes, in der Anzahl gleich und die allen den den Bildschirm bildenden Elementen entsprechen, werden in einem Datenbereich für feststehende Bilder 4a des VRAM 4 in der gleichen Weise wie im G IV-Modus gespeichert. Jeder Farbcode in diesem Anzeige-Modus besteht aus zwei Bits und ist in einer Reihenfolge gespeichert, wie in Fig. 5-(c) gezeigt, wobei jede Adresse in dem Datenbereich für feststehende Bilder 4a vier Farbcodes speichert. Der Datenbereich für feststehende Bilder 4a belegt nacheinander 24 576 Bytes des VRAMs 4 wie in dem G IV- Modus. Das beruht darauf, daß Anzahl der Elemente in der horizontalen Richtung oder der Zeilenrichtung X in diesem G V-Modus doppelt so groß ist wie im G IV-Modus, jedoch die Bit-Anzahl jedes Farbcodes in diesem Anzeige-Modus halb so groß ist wie im G IV-Modus. Jeder Farbcode besteht somit aus zwei Bits, so daß jedes Element auf dem Schirm in diesem Anzeige-Modus in einer aus vier Farben ausgewählten Farbe angezeigt werden kann. Ein Bereich 4b und ein Bereich 4c des VRAMs 4 sind in diesem Anzeige-Modus denen des VRAMs 4 im G IV-Modus identisch.

(3) G VI-Modus

Bei diesem G VI-Modus wird ein feststehendes Bild auf dem Schirm mit 512 · 192 Elementen (oder Punkten), siehe Fig. 6-(a), angezeigt, und jeder Farbcode besteht aus vier Bits wie im G IV-Modus. Folglich belegt der Datenbereich für feststehende Bilder 4a in diesem Anzeige-Modus, wie in der Fig. 6-(b) gezeigt, nacheinander 49 152 Bytes, das sind doppelt so viele wie in dem G IV-Modus. Die Farbcodes in diesem Anzeige-Modus werden in dem Datenbereich für feststehende Bilder 4a in einer Reihenfolge, wie in Fig. 6-(c) gezeigt, gespeichert.

(4) G VII-Modus

In diesem G VII-Modus besteht jeder Farbcode aus acht Bits, so daß jedes Element auf dem Bildschirm in einer aus 256 Farben ausgewählten Farbe angezeigt werden kann. In diesem Anzeige-Modus wird ein feststehendes Bild auf dem Schirm mit 256 x 192 Elementen (oder Punkten), wie in der Fig. 7-(a) gezeigt, angezeigt, und ein Datenbereich für feststehende Bilder 4a belegt nacheinander 49 152 Bytes des VRAMs 4 in dem G VI-Modus. Die Farbcodes werden in diesem Anzeige-Modus in einem Datenbereich für feststehende Bilder 4a in einer Reihenfolge gespeichert, wie in der Fig. 7-(c) gezeigt, wobei jede Adresse des Bereiches 4a einen Farbcode speichert.
Die Befehlsverarbeitungsschaltung 15 wird im folgenden genauer beschrieben. Die Befehlsverarbeitungsschaltung 15 ist eine Schaltung, die eine Vielzahl der von der CPU 2 gelieferten Befehlsdaten dekodiert und Datenverarbeitung entsprechend den Ergebnissen des Dekodierungsvorganges durchführt. Die durch die Befehlsdaten repräsentierten Befehle werden grob in zwei Befehlsgruppen eingeteilt, wobei die eine Gruppe Schnellbewegungsbefehle enthält, die eine Datenübertragung auf Byte-Grundlage mit hoher Geschwindigkeit durchführen, und die andere Gruppe logische Operationen und Bewegungsbefehle enthält, die zusätzlich zu einer Datenübertragung auf Farbcodebasis eine logische Operation durchführen, wie beispielsweise eine Transparenzverarbeitung UND, ODER, NICHT und EXKLUSIV-ODER von Daten, die zu einer ausgewählten Adresse in das VRAM 4 übertragen werden sollen und Daten, die in der ausgewählten Adresse bestehen, und die das Ergebnis der logischen Operation zu der ausgewählten Adresse in das VRAM 4 übertragen. Jedes Befehlsdatum besteht aus acht Bits. Die höherwertigen vier Bits des Befehlsdatums wählen einen der oben beschriebenen Befehle aus, und die niederwertigen vier Bits des Befehlsdatums wählen eine der logischen Operationen nur aus, wenn eine logische Operation und ein Bewegungsbefehl von den höherwertigen vier Bits des Befehlsdatums ausgewählt ist.
Die in der Fig. 8 gezeigte Befehlsverarbeitungsschaltung 15 weist einen CPU- Bus (weiter als "CBUS" bezeichnet) 19 auf, der mit der CPU 2 über eine Interface-Schaltung 13 (Fig. 3) verbunden ist. Die Befehlsverarbeitungsschaltung 15 weist auch ein Befehlsregister 20 auf zur Speicherung der aus der CPU 2 gelieferten Befehlsdaten. Der in den höherwertigen vier Bits des Befehlsregisters 20 enthaltenen Datenwert, d.i., ein Befehlsauswahlteil des Befehlsdatenwertes, wird von einem Befehlsdekodierer 21 dekodiert, und der dekodierte Datenwert wird einem Mikroprogramm-ROM 22, einer Sprungschaltung 23 und einer Schnellbewegungsermittlungsschaltung 24 geliefert. Der Mikroprogramm-ROM 22 speichert im voraus dort eine Vielzahl von Mikroprogrammen, wobei jedes jeweils einem der Befehle entspricht. Der Ausgangsdatenwert des Befehlsdekodieres 21 wählt eines der Mikroprogramme aus, und Schritte oder Instruktionen des ausgewählten Mikroprogrammes werden sequentiell aus dem Mikroprogramm-ROM 22 entsprechend eines Zählausgabewertes OT2 des Programmzählers 25 gelesen und einem Instruktionsdekodierer 26 geliefert. Der Instruktionsdekodierer 26 dekodiert die aus dem ROM 22 gelesenen Instruktionen entsprechend eines Zählausgabewertes OT1 des Programmzählers 25 und liefert die Ergebnisse des Dekodiervorganges an eine Rechen- und Registerschaltung (weiterhin als "ARC" bezeichnet) 27 als eine Gruppe von Steuersignalen CONT. Der Instruktionsdekodierer 26 erzeugt auch entsprechend den Dekodierungsergebnissen Steuersignale JMP1, JMP2 und VAS.
Der Zählausgabedatenwert OT1 ist ternär, wogegen der Zählausgabedatenwert OT2 octodezimal ist, und der Zählausgabedatenwert OT2 wird jedesmal, wenn der Zählausgabedatenwert OT1 überläuft, um eins inkrementiert. Somit benötigt der Instruktionsdekodierer 26 drei Dekodierschritte für jede aus dem Mikroprogramm-ROM 22 ausgelesene Instruktion. Der Programmzähler 25 weist einen Takteingabeanschluß CK, einen Rückstelleingabeanschluß R, einen Datenvoreinstellungsanschluß PS und einen Zählunterberechungsanschluß C auf. Eine VRAM-Zugriffsteuervorrichtung 28 steuert den Zugriff auf das VRAM 4 in folgender Weise. Angenommen, das ROM 22 gibt eine Instruktion aus, die den Zugriff auf das VRAM 4 erforderlich macht, dann liefert der Instruktionsdekodierer 26 das Signal VAS an die VRAM- Zugriffsteuervorrichtung 28. Im Ansprechen auf das Signal VAS, stellt die VRAM-Zugriffsteuervorrichtung 28 fest, ob das Signal S1 aktiv ist, d. h., ob die Bilddatenverarbeitungsschaltung 10 einen Zugriff auf das VRAM 4 durchführt. Und wenn ermittelt wurde, daß das Signal S1 aktiv ist, liefert die VRAM- Zugriffsteuervorrichtung 28 ein Signal S3 an den Zählunterbrechungsanschluß C des Programmzählers 25, um seine Zähloperation zu unterbrechen. Folglich wird der Instruktionsdekodierer 26 am Eintreten in die Dekodiervorgang der von dem ROM 22 gelieferten Instruktion gehindert, und somit wird er in den Wartezustand gebracht. Wenn andererseits ermittelt wurde, daß das Signal S1 nicht aktiv ist, gibt die VRAM-Zugriffsteuervorrichtung 28 kein Signal S3 aus. Folglich geht der Instruktionsdekodierer 26 in den Dekodiervorgang der Instruktion ein, so daß ein Zugriff auf das VRAM 4 durchgeführt wird. Die VRAM-Zugriffsteuervorrichtung 28 unterbricht somit die Operation der Befehlsverarbeitungsschaltung 15, um der Bilddatenverarbeitungsschaltung 10 Priorität zu geben, wenn die Bilddatenverarbeitungsschaltung 10 und die Befehlsverarbeitungsschaltung 15 gleichzeitig einen Zugriff auf das VRAM4 versuchen.
Ein Sprungschaltung 23 in der Befehlsverarbeitungsschaltung 15 spricht auf jede Sprunginstruktion in dem Mikroprogramm während der Bearbeitung an und ermittelt eine Adresse, zu welcher eine Sprungoperation (weiterhin als "jump-to adresse" = Sprundziel-Adresse bezeichnet) entsprechend den Zuständen der dort vorgesehenen Flip-Flops FF1 und FF2 durchgeführt werden soll. Der Flip-Flop FF1 wird in den Einstellungs-Zustand versetzt, wenn eines der Detektionssignale < -> , < 0> , < 256> und < 512> der Sprungschaltung 23 zusammen mit dem Signal JMP1 geliefert wird, während der Flip-Flop FF2 in den Einstellungs-Zustand versetzt wird, wenn eines der Detektionssignale < -> und < 0> zusammen mit dem Signal JMP2 der Sprungschaltung 23 zugeführt wird. Die Detektionssignale < -> , < 0> , < 256> und < 512> werden später ausführlicher beschrieben. Die Sprungschaltung 23 erzeugt somit für eine Srungziel-Adresse kennzeichnende Daten entsprechend den Zuständen der Flip-Flops FF1 und FF2, dem Wert des Zählausgangsdatums OT2 und den Ausgabesignalen des Befehlsdekodierer 21 und gibt dann die erzeugten Sprungziel-Adressendaten an den Datenvoreinstellungsanschluß PS des Programmzählers 25. Der Programmzähler 25 gibt dann die voreingestellten Adressendaten als Zählausgabewert OT2 aus, so daß die Folge der Instruktionsdurchführungen in dem Mikroprogramm während der Verarbeitung zu einer Instruktion der durch den Zählausgabewert OT2 gekennzeichneten Sprungziel-Adresse geändert wird.
Eine Schnellbewegungsermittlungsschaltung 24 ermittelt, ob der durch die Befehlsdaten gekennzeichnete Befehl in dem Befehlsregister 20 zu den Schnellbewegungsbefehlen gehört, und wenn ermittelt wurde, daß der Befehl einer der Schnellbewegungsbefehle ist, gibt die Schnellbewegungsermittlungsschaltung 24 ein Signal S2 an die Bilddatenverarbeitungsschaltung 10. Die Bildatenverarbeitungsschaltung 10 wird an der Verarbeitung der Daten für bewegte Bilder während der Zeit verhindert, wenn das Signal S2 dorthin geliefert wird. Der Grund dafür ist, daß im Falle der Schnellbewegungsbefehle die Befehlsverarbeitungsschaltung 15 einen Zugriff auf das VRAM 4 durchführen muß, der auch Zeitabschnitte verwendet, die der Verarbeitung der Daten für bewegte Bilder zugeordnet sind zusätzlich zu denen, die der Verarbeitung von Daten für feststehende Bilder zugeordnet sind.
Ein logischer Operationsdekodierer (weiter als "LOP-Dekodierer" bezeichnet) 30 dekodiert die Daten in den niederwertigen vier Bits des Befehlsregisters 20, das sind die Daten zur Auswahl einer der logischen Operationen, und leitet das dekodierte Ergebnis LOPS an eine LOP-Einheit 60 (Fig. 9) in der ARC 27. Die LOP-Einheit 60 führt eine logische Operation durch, die von dem vom LOP- Dekodierer 30 gelieferten dekodierten Ergebnis LOPS gewählt wird.
Ein Modusregister 31 speichert einen von der CPU 2 gelieferten Modusauswahldatenwert, der einen der G IV- bis G VII-Modi kennzeichnet, und liefert den gespeicherten Modusauswahldatenwert MOD an die ACR 27. Ein Argumentregister 32 weist ein Acht-Bit-Register auf, wie in Fig. 10 gezeigt, und speichert einen von der CPU 2 gelieferten Argumentdatenwert. Das Argumentdatum enthält ein Paar Bit-Daten DIRX und DIRY, zur Ermittlung der Richtungen, in welche eine Adresse des VRAMs während der Übertragung der Farbcodes fortgeschritten ist hinsichtlich der Spalte und der Zeilenrichtungen auf dem Schirm. Ausgabewerte dieses Argumentregisters 32 werden als Daten ARD der ARC 27 zugeleitet. Ein Kennzeichenregister 33 speichert Kennzeichen, die dazu dienen die CPU 2 über den Zustand dieser Befehlsverarbeitungsschaltung 15 zu unterrichten. Die Kennzeichenzustände in dem Kennzeichenregister 33 werden über eine Kennzeichensteuerschaltung 34 gesteuert und zu dem CBUS 19 ausgegeben.
Die Bauweise der ARC 27 wird nun ausführlicher beschrieben. Wie in Fig. 9 dargestellt, weist die ARC 27 auf die LOP-Einheit 60, einen Registerabschnitt 40, ein Adressenschieberegister 52 zur Schiebung eines Adressendatums, eine Additions- und Subtraktionsschaltung 53 zur Durchführung von Additionen und Subtraktion der Daten, ein Datenschieberegister 54 zur Verschiebung eines Farbcodedatenwertes und eine Schaltung zur Ermittlung eines Rechenergebnisses 55, die ermittelt, ob das Ergebnis eines von der Additions- und Subtraktionschaltung 53 durchgeführten Rechenvorgangs ein negativer Wert, "0", "256" oder "512" ist. Die Schaltung zur Ermittlung eines Rechenergebnisses 55 gibt das Detektionssignal < -> aus, wenn das von der Additions-und Subtraktionsschaltung 53 erhaltene Rechenergebnis negativ ist, das Detektionssignal < 0> , wenn das Rechenergebnis "0" ist, das Detektionssignal < 256> , wenn das Rechenergebnis "56" ist, und das Detektionssignal < 512> , wenn das Rechenergebnis "512" ist. Die Detektionssignale < -> , < 0> , < 256> , < 512> werden dem Sprungschalter 23 zugeleitet. Die ACR 27 weist außerdem den CBUS 19, einen internen Bus (weiter als IBUS bezeichnet) 57, einen mit dem VRAM 4 verbundenen Datenbus 58 (weiterhin als "VDBUS" bezeichnet) und einen mit dem VRAM 4 verbundenen Adressenbus 59 (weiterhin als "VABUS" bezeichnet) auf. Der Registerabschnitt 40 weist SX- und SY-Register 41 und 42 zur Speicherung von jeweils Spalten- und Zeilenadressen (x- und y-Koordinaten) der Anzeigeelemente, deren Farbcode aus dem VRAM 4 gelesen werden soll. In ähnlicher Weise speichern DX- und DY-Register 43 und 44 in der ARC 27 Spalten- und Zeilenadressen (x- und y-Koordinaten) der Anzeigeelemente, deren Farbcode in das VRAM 4 eingeschrieben werden soll. Ein NX-Register 45 in dem Registerabschnitt 40 speichert die Zahl der Anzeigenelemente einer Zeile, die in einem ausgewählten Anzeigebereich auf dem Schirm angeordnet sind. Ähnlich speichert ein NY-Register 46 in den Registerabschnitt 40 die Zahl der Anzeigeelemente einer Spalte, die in einem ausgewählten Anzeigebereich angeordnet sind. SXA-Register 47, DXA-Register 48 und NXA- Register 49 sind Hilfsregister jeweils des SX-Registers 41, DX-Registers 43 und NX-Registers 45. Ein LOR-Register 50 in dem Registerabschnitt 40 speichert zeitweise einen Farbcodedatenwert, damit er einer logischen Operation unterzogen werden kann. Jedes der Register 41 bis 50 weist einen Ladesteueranschluß zur Steuerung des Ladens eines Eingabedatenwertes und ein Ausgabesteueranschluß zur Steuerung der Ausgabedaten auf. Diese Lade- und Ausgabesteueranschlüsse werden mit den Steuersignalen CONT beliefert. Wenn es nötig ist Daten in das SX-Register 41 bis zu dem SXA-Register 47 zu übertragen, wird ein bestimmtes der Steuersignale CONT an den Ausgabesteueranschluß des SX-Registers 41 geliefert, um daraus Daten auszugeben, und zur gleichen Zeit wird ein anderes Signal aus den Steuersignalen CONT an den Ladesteueranschluß des SXA-Registers 47 geliefert, um Ausgabedaten des SX-Registers 41 dort zu laden. So werden die Daten in dem SX-Register 41 in das SXA-Register 47 durch den IBUS 57 übertragen.
Im folgenden wird die Arbeitsweise dieses Videoanzeigesteuersystems beschrieben. Die Befehlsverarbeitungsschaltung 15 ist so gebaut, um eine Verarbeitung eines Befehls durchzuführen, der aus zwölf Befehlsarten ausgewählt wird, die die besagten Schnellbewegungsbefehle und logische Operationen und Bewegungsbefehle enthalten. Die Befehlsverarbeitungsoperationen einer logischen Bewegung vom Speicher zum Speicherbefehl (LMMM-Befehl), welcher einer der logischen Operationen und Bewegungsbefehle ist, und ein schnelle Bewegung vom Speicher zum Speicherbefehl (HMMM-Befehl), der einer der Schnellbewegungsbefehle ist, wird im folgenden beschrieben. Diese Befehle sind dazu da, um ein Anzeigebild, wie in Fig. 11 gezeigt, in einem Anzeigebereich S (Ursprungsanzeigebereich) des Schirms zu einem anderen Anzeigebereich D (Zielanzeigebereich) des gleichen Schirmes zu bewegen. Wie zuvor beschrieben, werden für die Farbe der Anzeigeelemente auf dem Schirm repräsentative Farbcodes in den aufeinanderfolgenden Speicherplätzen des VRAMs 4 gespeichert, beginnend bei der Adresse "0". Und deshalb kann die Bewegung des Bildes von dem Ursprungsanzeigebereich S zu dem Zielanzeigebereich D dadurch erreicht werden, daß die Farbcodes in die Speicherplätze des VRAMs 4, die dem Anzeigebereich S entsprechen, Speicherplätzen des VRAMs übertragen werden, die dem Anzeigebereich D entsprechen. Nach Beendigung der Farbcodesübertragung führt die Bilddatenverarbeitungsschaltung 10 eine Anzeigeoperation für den Speicherbereich D entsprechend den übertragenen Farbcodes durch.
Der LMMM-Befehl unterscheidet sich von dem HMMM-Befehl in folgenden Aspekten:
(i) Eine Übertragung von Farbcodes wird für den LMMM-Befehl auf einer Anzeigeelement- oder Punkt-Basis durchgeführt, wogegen eine Übertragung von Farbcodes für einen HMMM-Befehl auf der Bytes-Basis durchgeführt wird.
(ii) Eine logische Operationsverarbeitung der Farbcodes kann für den LMMM-Befehl durchgeführt werden, wogegen keine solche Verarbeitung für den HMMM-Befehl vorgesehen ist.
(iii) Die von der Bilddatenverarbeitungsschaltung 10 durchgeführte Verarbeitung hat höhere Priorität als die die durch die Befehlsverarbeitungsschaltung 15 durchgeführte für den LMMM-Befehl, wogegen die Anzeigeverarbeitung eines bewegten Bildes durch die Bilddatenverarbeitungsschaltung 10 unterbrochen wird, wenn die Befehlsverarbeitungsschaltung 15 irgendeine Verarbeitung des HMMM-Befehls benötigt.
Die Verarbeitung von jedem der LMMM- und HMMM-Befehle wird im folgenden beschrieben.

LMMM-Befehl

Falls ein LMMM-Befehl ausführt wird, um die in Fig. 11 gezeigte Bildbewegung durchzuführen, liest der VDP 1 zuerst einen dem Anzeigeelement P1 entsprechenden Farbcode aus dem VRAM 4, und danach liest er einen dem Anzeigeelement Q1 entsprechenden Farbcode aus dem VRAM 4. Der VDP 1 führt nachfolgend eine Transparenzverarbeitung oder logische Operation auf diese ausgelesenen Farbcodes aus und schreibt dann die Ergebnisse in einen dem Anzeigeelement Q1 entsprechenden Speicherplatz des VRAMs 4. Danach wird eine ähnliche Operation wiederholt für jedes Paar der Anzeigeelemente P2 und Q2, der Anzeigeelemente P3 und Q3, der Anzeigeelemente P4 und Q4, . . . durchgeführt.

HMMM-Befehl

Es ist vorausgesetzt, daß der Operations-Modus des VDP 1 im G IV-Modus eingerichtet ist, und daß die den Elementen P1 und P2 entsprechenden Farbcodes in der Adresse "85" des VRAMs 4 mit Farbcodes gespeichert werden, die den Anzeigeelementen P3 und P4, den Anzeigeelementen PS und P6, . . . entsprechen, um jeweils in den Adressen "85", "86", . . . gespeichert zu werden, wie in Fig. 12 gezeigt. Es ist auch vorausgesetzt, daß die den Elementen Q1 und Q2 entsprechenden Farbcodes in der Adresse "215" des VRAMs 4 gespeichert werden mit Farbcodes, die den Anzeigeelementen Q3 und Q4, den Anzeigeelementen Q5 und Q6, . . . entsprechen, um jeweils in den Adressen "216", "217", gespeichert zu werden. In diesem Fall liest der VDP 1 zuerst die Farbcodes in der Adresse "85" des VRAMs 4 und schreibt dann die gelesenen Farbcodes in die Adresse "215". Dann liest der VDP 1 die Farbcodes in der Adresse "86" und schreibt diese in die Adresse "216", und nachfolgend wird eine ähnliche Operation wiederholt.
Im folgenden wird die Datenverarbeitung beschrieben, die in einer Befehlsverarbeitung durchgeführt wird.

(1) Transparenzverarbeitung

Wenn dem Ursprungsanzeigebereich S entsprechende Farbcodes für Transparenz repräsentative Farbcodes enthalten, führt der VDP 1 diese Transparenzverarbeitung durch, indem die Farben der Anzeigeelemente in dem Zielanzeigebereich D, die denen entsprechen, die durch die Transparenzfarbcodes in dem Anzeigebereich S repräsentiert werden, belassen werden wie sie sind. Die CPU 2 unterrichtet den VDP 1 über die niederwertigen vier Bits der Befehlsdaten, ob die Transparenzverarbeitung benötigt wird.

(2) Logische Operationsverarbeitung

Diese Verarbeitung dient dazu eine logische Operation an jedem Bit der dem Ursprungsanzeigebereich S entsprechenden Farbcodes durchzuführen und eine jeweilige an den Bits der dem Anzeigebereich D entsprechenden Farbcodes. In diesem System kann irgendeines der UND, ODER, EXOR (exklusiv-ODER) und NICHT als die logische Operation ausgewählt werden. Die CPU 2 ermittelt, ob eine logische Operation durchgeführt werden soll und welche der logischen Operationen durch die niederwertigen vier Bits der Befehlsdaten ausgewählt werden soll.
Tabelle 1 zeigt alle in diesem System vorgesehenen logischen Operationen. In Tabelle 1 repräsentiert SC jeden Ursprungsfarbcode (den Farbcode, der eine Farbe jedes Anzeigeelementes in dem Ursprungsanzeigebereich S repräsentiert), DC jeden Zielfarbcode und D einen Zielbereich D.
Die in Fig. 9 gezeigte LOP-Einheit 60 führt eine der in der Tabelle 1 aufgeführten logischen Operationen entsprechend dem Ausgabesignal LOPS des LOP-Dekodiereres 30 (Fig. 8) durch und liefert die Ergebnisse der Operation dem IBUS 57. TABELLE

(3) Adressenbildung

Wenn man eine solche, wie in Fig. 11 gezeigte, Bewegung der Bildanzeige wünscht, gibt die CPU 2 der Befehlsverarbeitungsschaltung 15 x- und y-Koordinaten (xa, ya) des Anzeigeelementes P1, x- und y-Koordinaten (xb, Yb) des Anzeigeelementes Q1, die Zahl der Anzeigeelemente Nx einer Zeile von Anzeigeelementen innerhalb jeden Anzeigebereiches S und D und die Zahl der Anzeigeelemente Ny einer Spalte von Anzeigeelementen innerhalb jeden Anzeigebereiches S und D aus. Die Befehlsverarbeitungsschaltung 15 bildet aus diesen Daten ein Adressendatum, das für einen Speicherplatz repräsentativ ist, auf den in der folgenden Weise zugegriffen werden soll:

(3)-1 GIV-Modus

Wie aus den Fig. 4-(a) und 4-(c) ersichtlich, kann eine Adresse (AD) des VRAMs 4, in welcher ein Farbcode entsprechend dem Anzeigeelement P bei den Koordinaten (x, y) des Schirms gespeichert ist, mit folgender Gleichung berechnet werden:
AD = (256 * y + x)/2 (1)
Das Ergebnis einer Multiplikation der binären Daten mit 256 kann nebenbei durch Schieben der binären Daten um acht Bits nach oben erhalten werden. Auch kann das Ergebnis einer Division der binären Daten durch 2 durch Schieben der binären Daten um ein Bit nach unten erhalten werden. Daraus sieht man, daß die Berechnung der Gleichung (1) durch Schieben der für die y-Koordinate repräsentativen binären Daten um acht Bits nach oben erreicht werden kann, wobei nachfolgend für die x-Koordinate repräsentative binäre Daten zu dem Schiebeergebnis addiert werden und dann das Ergebnis dieser Addition um ein Bit nach unten verschoben wird.

(3)-2 GV-Modus

Wie aus den Fig. 5-(a) und 5-(c) ersichtlich, kann eine Adresse (AD) des VRAMs 4, in welch er ein dem Anzeigeelement P entsprechender Farbcode bei den Koordinaten (x, y) auf dem Schirm gespeichert ist, durch folgende Gleichung berechnet werden:
AD = (512 * y + x)/4 (2)
Die Berechnung dieser Gleichung (2) kann durch Schieben der für die y-Koordinate repräsentativen binären Daten um neun Bits nach oben erreicht werden, wobei nachfolgend die für die x-Koordinate repräsentativen binären Daten zu dem Schiebeergebnis addiert werden und dann das Ergebnis dieser Addition um zwei Bits nach unten verschoben wird.

(3)-3 GVI-Modus

Wie aus den Fig. 6-(a) und 6-(c) ersichtlich, kann eine Adresse (AD) des VRAMs 4, in welcher ein dem Anzeigeelement P entsprechender Farbcode bei den Koordinaten (x, y) auf dem Schirm gespeichert ist, durch folgende Gleichung berechnet werden:
AD = (512 * y + x)/2 (3)
Die Berechnung dieser Gleichung (3) kann durch Schieben der für die y-Koordinate repräsentativen binären Daten um neun Bits nach oben erreicht werden, wobei nachfolgend die für die x-Koordinate repräsentativen binären Daten zu dem Schiebeergebnis addiert werden und dann das Ergebnis dieser Addition um ein Bit nach unten verschoben wird.

(3)-4 GVII-Modus

Wie aus den Fig. 7-(a) und 7-(c) ersichtlich, kann eine Adresse (AD) des VRAMs 4, in welcher ein dem Anzeigeelement P entsprechender Farbcode bei den Koordinaten (x, y) auf dem Schirm gespeichert ist, durch folgende Gleichung berechnet werden:
AD = 256 * y + x (4)
Die Berechnung dieser Gleichung (4) kann durch Schieben der für die y-Koordinate repräsentativen binären Daten um acht Bits nach oben erreicht werden, wobei nachfolgend die für die x-Koordinate repräsentativen binären Daten zu dem Schiebeergebnis addiert werden.
Die oben beschriebene Adressenbildung wird von dem in Fig. 9 gezeigten Addressenschieberegister 52 ausgeführt. Das Adressenschieberegister 52 stellt den augenblicklichen Anzeige-Modus fest und führt dann eine Schiebeoperation in der oben beschriebenen Weise entsprechend den Detektionsergebnissen durch.

(4) Datenschiebung

Diese Datenschiebeverarbeitung wird nur durchgeführt, wenn ein LMMM-Befehl ausgewählt wurde. Als Beispiel wird im folgenden die Datenschiebeverarbeitung des G V-Modus (Fig. 5) beschrieben.
Es ist vorausgesetzt, daß nun die gleiche Bewegung der Farbcodes, wie die in Fig. 11 gezeigte, gefordert wird. Außerdem ist vorausgesetzt, daß ein dem Anzeigeelement P1 entsprechender Farbcode (weiterhin als "Farbcode (P1)" bezeichnet), wie in Fig. 13 gezeigt, in den dritten und vierten Bits einer Adresse ADS des VRAMs 4 gespeichert wird, und ein dem Anzeigeelement Q1 entsprechender Farbcode (weiterhin als "Farbcode (Q1)" bezeichnet) in den fünften und sechsten Bits einer Adresse ADD des VRAMs4 gespeichert wird. Wenn es nötig ist, den Farbcode (P1) zu der Bitposition der Adresse ADD zu übertragen, in welcher der Farbcode (Q1) gespeichert ist, müssen beide Bitpositionen des Farbcodes (P1) und des (Q1) sich mit den entsprechenden Bytes miteinander decken. Ebenso müssen, wenn es erforderlich ist eine logische Operation auf den oben beschriebenen zwei Farbcodes (P1) und (Q1) durchzuführen und das Ergebnis der Operation in der Bitposition der Adresse ADD, in welcher der Farbcode (Q1) gespeichert ist, zu speichern, beide Bitpositionen der Farbcodes (P1) und (Q1) sich miteinander decken. Und deshalb muß der Farbcode (P1) um zwei Bits nach oben geschoben werden, damit sich seine Bitposition mit der des Farbcodes (Q1) deckt. Die oben beschriebene Schiebeoperation wird in folgender Weise ausgeführt:
Jede der Bitpositionen des Farbcodes (P1) und (Q1) in den entsprechenden Bytes kann von dem Rest der durch die Gleichung (2) repräsentierten Division, die in der vorher beschriebenen Adressenbildungsverarbeitung durchgeführt wird, bestimmt werden. Die Division wird durch Schieben des Datums (512 * y + x) um zwei Bits nach unten durchgeführt werden, und der Rest ist deshalb die untersten zwei Bits des Datums (512 * y + x), d. h., die untersten zwei Bits der x-Koordinate, die herausgeschoben werden bei Durchführung der Schiebeoperation. Wenn der Rest, der in Fig. 13 bei AMA gezeigt ist, "0" repräsentiert, wird ein für das augenblickliche Anzeigeelement repräsentativer Farbcode in die höchsten zwei Bits einer Adresse des VRAMs 4 gespeichert. Wenn der Rest "1" repräsentiert, liegt ein Farbcode, der verarbeitet werden soll, in den fünften und sechsten Bits einer Adresse des VRAMs 4. Wenn der Rest "2" und "3" repräsentiert, liegt der Farbcode, der verarbeitet werden soll, in ähnlicher Weise jeweils in den dritten und vierten Bits einer Adresse und in den ersten und zweiten Bits einer Adresse. Wenn es erforderlich ist den Farbcode (P1) zu der Bitposition der Adresse ADD, in welcher der Farbcode (Q1) gespeichert ist, zu übertragen, wird deshalb der Farbcode (P1) zuerst um die Zahl der Bits nach oben verschoben, die durch Multiplizieren des Restes der Division mit zwei erhalten wurde, welche in der Adressenbildungsverarbeitung für das Anzeigeelement P1 durchgeführt wurde. Für den Fall des Farbcodes (P1) ist die Zahl der Bits, für welche die Schiebeoperation durchgeführt wurde, vier, da der Rest der Division zwei ist. Und deshalb wird der Farbcode (P1) vom dritten und vierten Bit zu den zwei höchstwertigen Bits nach oben geschoben, wie in der Fig. 13 gezeigt. Der so geschobene Farbcode (P1) wird dann um die Zahl der Bits, die durch Multiplizieren des Restes der Division mit zwei erhalten werden, die bei der Adressenbildungsverarbeitung für das Anzeigeelement Q1 durchgeführt wird, nach unten verschoben. Für den Fall des Farbcodes (Q1) ist die Zahl der Bits, für welche die Schiebeoperation durchgeführt wurde, zwei, da der Rest der Division eins ist. Und deshalb wird der geschobene Farbcode (P1) wieder von den höchstwertigen zwei Bits zu den fünften und sechsten Bits nach unter verschoben, wie in Fig. 13 gezeigt. Die Datenschiebeverarbeitung bei den G IV- und G VI-Modi unterscheidet sich von der vorher beschriebenen Datenschiebeverarbeitung nur dadurch, daß der in der Adressenbildung durchgeführte Rest der Division aus einem Bit besteht. Für den Fall des G VII- Modus speichert jede Adresse des VRAMs 4 nur einen Farbcode, so daß keine Datenschiebeverarbeitung erforderlich ist.
Die oben beschriebene Datenschiebeverarbeitung wird durch das in Fig. 9 gezeigte Datenschieberegister 54 durchgeführt. Genauer gesagt, das Datenschieberegister 54 führt Aufwärts- und Abwärts-Schiebeoperationen eines Farbcodedatums durch, das aus dem VRAM 4 entsprechend dem vom Modus-Register 31 ausgegebenen Modus-Datum MOD ausgelesen wird, wobei die niederwertigsten zwei Bits (oder die LSB) der Daten für die x-Koordinate eines Anzeigeelementes in dem Ursprungsanzeigebereich S repräsentativ sind, und die niederwertigsten zwei Bits (oder die LSB) der Daten für die x-Koordinate eines Anzeigeelementes in dem Zielanzeigebereich D repräsentativ sind.

(5) Farbcodeauswahlverarbeitung

Diese Verarbeitung wird nur durchgeführt, wenn ein LMMM-Befehl ausgeführt wird. Wenn es erforderlich ist den in Fig. 13 gezeigten Farbcode (P1) zu der Bitposition der Adresse ADD zu übertragen, in welcher der Farbcode (Q1) gespeichert ist, wird das Farbcodedatum in der Adresse ADS zuerst ausgelesen und der oben beschriebenen Datenschiebeverarbeitung unterzogen. Das Farbcodedatum in der Adresse ADD wird dann ausgelesen. Der Farbcode (Q1), der in den aus den Adressendaten ADD ausgelesenen Farbcodedaten enthalten ist, wird durch den Farbcode (P1) ersetzt, um ein neues Farbcodedatum zu bilden, und dann wird das so erhaltene neue Farbcodedatum in die Adresse ADD geschrieben. Wie aus Fig. 13 ersichtlich ist, müssen die ersten bis vierten, siebenten und achten Bits des aus der Adressse ADD gelesenen Farbcodes und die dritten und vierten Bits des aus der Adresse ADS ausgelesenen Farbcodes ausgewählt werden, um einen neuen Farbcodedatenwert, der in die Adresse ADD geschrieben werden soll, zu bilden. Diese Farbcodeauswahlverarbeitung wird von der in Fig. 9 gezeigten LOP-Einheit 60 durchgeführt. Genauer gesagt, die LOP-Einheit 60 führt die oben beschriebene Farbcodeauswahlverarbeitung entsprechend den von dem Modusregister 31 ausgegebenen Modus-Daten MOD durch, wobei die niederwertigsten zwei Bits (oder die LSB) der Daten für die x-Koordinate eines Anzeigeelementes in dem Ursprungsanzeigebereich S repräsentativ sind und die niederwertigsten zwei Bits (oder die LSB) der Daten für die x-Koordinate eines Anzeigeelementes in dem Zielanzeigebereich D repräsentativ sind. Dir Ergebnisse der Farbcodeauswahlverarbeitung werden auf den IBUS 57 aufgegeben.

(6) Verarbeitung auf der Basis der Argumentdaten ARD

Farbcodes werden sequentiell ausgelesen und in jede Adresse der entsprechenden Bereiche des VRAMs 4 in einer durch diese Verarbeitung bestimmten Reihenfolge eingeschrieben. Im Falle des LMMM-Befehls wird eine der vier Arten der Reihenfolgen, die im folgenden beschreiben werden, ausgewählt.
Wenn die erste der vier Reihenfolgen ausgewählt ist, wie in Fig. 14-(a) gezeigt, werden die Farbcodes der Anzeigeelemente der obersten Zeile in dem Ursprungsanzeigebereich S erst nacheinander nach rechts ausgelesen und den entsprechenden Positionen in einen Zielanzeigebereich D übertragen. Und wenn alle Farbcodes der Anzeigeelemente in der obersten Zeile des Ursprungsanzeigebereiches S übertragen worden sind, werden die Farbcodes der Anzeigeelemente der anschließenden unteren Zeile des Ursprungsanzeigebereiches S nacheinander nach rechts ausgelesen und zu den entsprechenden Positionen in dem Zielanzeigebereich D übertragen. Danach wird die Übertragung der restlichen Farbcodes in der gleichen Weise durchgeführt.
Wenn die zweite der vier Reihenfolgen ausgewählt ist, wie in Fig. 14-(b) gezeigt, werden die Farbcodes der Anzeigeelemente der untersten Zeile in einem Ursprungsanzeigebereich S zuerst nacheinander nach rechts hin ausgelesen und zu den entsprechenden Positionen in einem Zielanzeigebereich D übertragen. Und wenn alle Farbcodes der Anzeigeelemente in der untersten Zeile übertragen worden sind, werden die Farbcodes der Anzeigeelemente der anschließenden oberen Zeile des Ursprungsanzeigebereiches S nacheinander nach rechts hin ausgelesen und zu den entsprechenden Positionen des Zielanzeigebereiches D übertragen. Danach wird die Übertragung der restlichen Farbcodes in der gleichen Weise durchgeführt.
Wenn die dritte der vier Reihenfolgen ausgewählt ist, wie in Fig. 14-(c) gezeigt, wird der Farbcode der Anzeigeelemete in obersten Zeile in einem Ursprungsanzeigebereich S zuerst nach links hin ausgelesen und zu den entsprechenden Positionen in einen Zielanzeigebereich D übertragen. Und wenn all die Farbcodes der Anzeigeelemente in der obersten Zeile übertragen worden sind, werden die Farbcodes der Anzeigeelemente der anschließenden unteren Zeile des Ursprungsanzeigebereiches S nacheinander nach links hin ausgelesen und zu den entsprechenden Positionen in den Zielanzeigebereich D übertragen. Und danach wird die Übertragung der restlichen Farbcodes in der gleichen Weise durchgeführt.
Wenn die vierte der vier Reihenfolgen ausgewählt ist, wie in Fig. 14-(d) gezeigt, werden die Farbcodes der Anzeigeelemente in der untersten Zeile in einem Ursprungsanzeigebereich S zuerst nacheinander nach links hin ausgelesen und zu den entsprechenden Positionen in einen Zielanzeigebereich übertragen. Und wenn alle Farbcodes der Anzeigeelemente in der untersten Zeile übertragen worden sind, werden die Farbcodes der Anzeigenelemente der darüberliegenden anschließenden Zeile des Ursprungsanzeigebereich S nacheinander nach links hin gelesen und in die entsprechenden Positionen des Zielanzeigebereiches D übertragen. Und danach wird die Übertragung der restlichen Farbcodes in der gleichen Weise ausgeführt.
Eine der oben beschriebenen Reihenfolgen wird ausgewählt entsprechend den Bit-Daten DIRX und DIRY, die in dem Argumentregister 32 (Fig. 8) gespeichert sind. Wenn die von der CPU 2 dem Argumentregister 32 gelieferten Daten DIRX und DIRY "0" und "0" sind, wird die in Fig. 14-(a) gezeigte Reihenfolge gewählt. Wenn die Daten DIRX und DIRY "0" und "1" sind, wird in ähnlicher Weise die in Fig. 14-(b) gezeigte Reihenfolge gewählt, bei "1" und "0", die in Fig. 14- (c) gezeigte Reihenfolge und bei "1" und "1", die in Fig. 14-(d) gezeigte Reihenfolge.
Die besagte Transparenzverarbeitung, logische Operation und Farbcodeauswahlverarbeitung werden von der LOP-Einheit 60 ausgeführt. Die Bauweise dieser LOP-Einheit 60 wird nun bezugnehmend auf die Fig. 15 detaillierter beschrieben. Die LOP-Einheit 60 weist Eingangsanschlüsse 61-0 bis 61-7 auf, an welche die ersten bis achten Bits SD0 bis SD7 von einem Byte der Ursprungsdaten geliefert werden, wobei die Ursprungsdaten aus einer Adresse in einem Speicherbereich des VRAMs 4 gelesen werden, der einem Ursprungsanzeigebereich entspricht und einen Farbcode enthält, der verarbeitet oder an eine Adresse in einem anderen einem Zielanzeigebereich entsprechenden Speicherbereich des VRAMs 4 übertragen werden soll. Die LOP- Einheit weist außerdem Eingangsanschlüsse 62-0 bis 62-7 auf, zu welchen die ersten bis achten Bits OD0 bis OD7 eines Bytes der Zieldaten geliefert werden, wobei die Zieldaten aus einer Adresse in einem Speicherbereich der VRAMs 4 gelesen werden, der einem Zielanzeigebereich entspricht und einen zu verarbeitenden Farbcode enthält. Die Eingangsanschlüsse 61-0 bis 61-7 sind mit dem IBUS 57 über Puffergatter (nicht gezeigt) verbunden. Auch die Eingangsanschlüsse 62-0 bis 62-7 sind mit dem VDBUS 58 über Puffergatter (nicht gezeigt) verbunden. Die Eingangsanschlüsse 61-0 und 62-0 sind mit einer logischen Operationsschaltung 63-0 verbunden, die aufweist ein UND- Gatter 64 zur Durchführung einer UND-Operation auf die Bits SD0 und DD0, ein ODER-Gatter 65 zur Durchführung einer ODER-Operation auf die Bits SD0 und DD0, ein EXKLUSIV-ODER-Gatter 66 zur Durchführung einer EXKLUSIV- ODER-Operation auf die Bits DS0 und DD0, einen Inverter 67 zur Invertierung des Bits SD0 und einen Selektor 68. Der Selektor 68 wird an seinem Dateneingangsanschluß mit dem Bit SD0, einem Ausgangssignal des UND- Gatters 64, einem Ausgangssignal des ODER-Gatters 65, einem Ausgangssignal des EXKLUSIV-ODER-Gatters 66 und einem Ausgangssignal des Inverters 67 beliefert. Und der Selektor 68 wählt eines der eingegangenen Signale entsprechend den dort gelieferten Signalen LOPS1 bis LOPS5 aus. Die Signale LOPS1 bis LOPS5 sind die ersten bis fünften der Signale LOPS, die von dem LOP-Dekodierer 30 ausgegeben werden. Das Signal LOPS1 wird auf "1" gebracht, wenn die niederwertigen vier Bits der Befehlsdaten den in Tabelle 1 gezeigten IMP- oder TIMP- Befehl repräsentieren, und im Ansprechen auf dies Signal LOPS1 wählt der Selektor 68 das Bit SD0 aus und gibt es von seinem Ausgangsanschluß aus. Das Signal LOPS2 wird auf "1" gebracht, wenn die niederwertigen vier Bits der Befehlsdaten den UND- oder TAND-Befehl repräsentieren, und im Ansprechen auf dieses Signal LOPS2 wählt der Selektor 68 ein Ausgangssignal des UND-Gatters 64 und gibt es von seinem Ausgangsanschluß aus. Das Signal LOPS3 wird auf "1" gebracht, wenn die niederwertigen vier Bits der Befehlsdaten den ODER- oder TOR-Befehl repräsentieren, und im Ansprechen auf dieses Signal LOPS3 wählt der Selektor 68 das Ausgangssignal des ODER-Gatters 65, und gibt es von seinem Ausgangsanschluß aus. Das Signal LOPS4 wird auf "1" gebracht, wenn die niederwertigen vier Bits der Befehlsdaten den EOR- oder TEOR-Befehl repräsentieren, und im Ansprechen auf dieses Signal LOPS4 wählt der Selektor 68 das Ausgangssignal des EXKLUSIV-ODER- Gatters 66 und gibt es von seinem Ausgangsanschluß aus. Das Signal LOPS5 wird auf "1" gebracht, wenn die niederwertigen vier Bits die Befehlsdaten NICHT- oder TNOT-Befehl repräsentieren, und im Ansprechen auf dieses Signal LOPS 5 wählt der Selektor 68 ein Ausgangssignal des Inverters 67 und gibt es von seinem Ausgangsanschluß aus. Die Eingangsanschlüsse SD1 und DD1, SD1 und DD1, . . . und SD7 und DD7 sind jeweils mit der logischen Operationsschaltung 63-1, 63-2, . . . und 63-7 verbunden. Jede der logischen Operationsschaltungen 63-1 bis 63-7 hat die gleiche Bauweise wie die der logischen Operationsschaltung 63-0. Ausgangssignale der logischen Operationsschaltung 63-0, 63-1, . . . und 63-7 werden jeweils zu den Eingangsanschlüssen Ia-0, Ia-1, . . . Ia-7 des Selektors 70 geliefert.
Die Eingangsanschlüsse 61-0, 61-1, . . . und 61-7 sind auch jeweils mit den Eingangsanschlüssen I-0, I-1, . . . und I-7 einer Gatterschaltung 69 verbunden. Diese Gatterschaltung 69 ist zur Auswahl eines Farbcodes vorgesehen, der von den Ursprungsdaten entsprechend den Modus-Auswahldaten MOD und dem Rest AMA der in der Adressenbildungsverarbeitung durchgeführten Division verarbeitet werden soll. Genauer gesagt, die Gatterschaltung 69 gibt die Bits SD0, SD1, . . . und SD7 der Ursprungsdaten von ihren jeweiligen Ausgangsanschlüssen Q-0, Q-1, . . . und Q-7 aus, wenn die dorthin gelieferten Modus-Auswahldaten den G VII-Modus repräsentieren. In dem Fall des G IV- und G VI-Modus wählt die Gatterschaltung 69 eines der Ursprungsdaten der höheren Hälfte und der niederen Hälfte aus entsprechend dem Rest AMA (Ein-Bit-Datum in diesem Fall) und gibt die ausgewählte Hälfte der Ursprungsdaten (die niederwertigen vier Bits SD0 bis SD3 oder die höherwertigen vier Bits SD4 bis SD7) von seinem entsprechenden Ausgangsanschluß aus. In dem G V-Modus wählt die Gatterschaltung 69 ein Paar der Bits SD0 und SD1, SD2 und SD3, SD4 und SD5, und SD6 und SD7 entsprechend dem Rest AMA (Zwei-Bit-Daten in diesem Fall) aus und gibt das ausgewählte Paar der Bits von seinem entsprechenden Ausgangsanschluß aus.
Die Ausgangssignale der Gatterschaltung 69 werden zu den Eingangsanschlüssen eines ODER-Gatters 71 geliefert. Das ODER-Gatter 71 wird auch mit einem Ausgangssignal eines Inverters 72 beliefert, dem das sechste Signal LOPS6 der Signale LOPS zugeleitet wird. Das Signal LOPS6 wird "1", wenn die niederwertigen vier Bits der Befehlsdaten irgendeinen der TIMP-, TAND-, TOR-, TEOR- und TNOT-Befehle repräsentieren, d. h., wenn eine Transparenzverarbeitung erforderlich ist. Das ODER-Gatter 71 gibt ein Signal TS vom Wert "0" aus, wenn seine Eingangssignale alle "0" sind. Das Signal wird sozusagen auf "0" gebracht, wenn der zu verarbeitende Farbcode "0" ist (der für Transparenz repräsentative Farbcode) und wenn Transparenzverarbeitung erforderlich ist. Dieses Signal TS wird dem Selektor 70 zugeführt.
Der Selektor 70 wählt entsprechend dem Signal TS den Rest AMA und das Modus-Auswahldatum MOD aus, wobei eine der zwei Gruppen der Eingangssignale jeweils seinen Eingangsanschlüsse Ia-0 bis Ia-7 und Ib-0 bis Ib-7 zugeleitet wird, und gibt die ausgewählten Gruppen der Signale von seinen Ausgangsanschlüssen Q-0 bis Q-7 aus. Der Selektor 70 gibt, genauer gesagt, die seinen Eingangsanschlüssen Ib-0 bis Ib-7 zugeführten Signale (die Bits DD0 über DD7 der Zieldaten) vom Ausgangsanschluß Q-0 über Q-7 aus, unabhängig von dem Rest AMA und den Modus-Auswahldaten MOD, wenn das Signal TS "0" ist. Falls andererseits das Signal TS "1" ist, führt der Selektor 70 eine Auswahloperation durch entsprechend dem Rest AMA und den Modus-Auswahldaten MOD nach folgender Art und Weise:
Wenn das Modus-Auswahldatum MOD den G VII-Modus repräsentiert, gibt der Selektor 70 die Signale aus, die den Eingangsanschlüssen Ia-0 bis Ia-7 von den Ausgangsanschlüssen Q-0 bis Q-7 zugeführt werden. Wenn der Modus-Auswahldatenwert den G IV- oder G VI-Modus repräsentiert, und wenn der Rest AMA (Ein-Bit-Daten in diesem Fall) "1" ist, gibt der Selektor 70 die Signale aus, die den Eingangsanschlüssen Ia-0 bis Ia-3 von den Ausgangsanschlüssen Q- 0 bis Q-3 zugeführt wurden, und gibt auch die Signale aus, die den Eingangsanschlüssen Ib-4 bis Ib-7 von den Ausgangsanschlüssen Q-4 bis Q-7 zugeführt wurden. Wenn das Modus-Auswahldatum den G IV- oder G VI-Modus repräsentiert, und wenn der Rest AMA "0" ist, gibt der Selektor 70 die Signale aus, die den Eingangsanschlüssen Ib-0 bis Ib-3 von den Ausgangsanschlüssen Q-0 bis Q-3 zugeführt werden, und gibt auch die Signale aus, die den Eingangsanschlüssen Ia-4 bis Ia-7 von den Ausgangsanschlüssen Q-4 bis Q-7 zugeführt werden. Im G V-Modus gibt der Selektor 70 die Signale aus, die den Eingangsanschlüssen Ib-0 bis Ib-5, Ia-6 und Ia-7 zugeführt werden, wenn der Rest AMA (Zwei-Bit-Daten in diesem Fall) "0, 0" ist, gibt die Signale aus, die den Eingangsanschlüssen Ib-0 bis Ib-3, Ia-4, Ia-5, Ib-6 und Ib-7 zugeführt werden, wenn der Rest AMA "0, 1" ist, gibt die Signale aus, die den Eingangsanschlüssen Ib-0, Ib-1, Ia-2, Ia-3, Ib-4 bis Ib-7 zugeführt werden, wenn der Rest AMA "1, 0" ist, und gibt die Signale aus, die den Eingangsanschlüssen Ia-0, Ia-1 und Ib-2 bis Ib-7 zugeführt werden, wenn der Rest AMA "1,1" ist.
Bits OUT0 bis OUT7 der Acht-Bit-Daten, die jeweils von den Ausgangsanschlüssen Q-0 bis Q-7 abgeleitet werden, werden dem IBUS 57 über die Ausgangsanschlüsse 73-0 bis 73-7 dieser LOP-Einheit und Puffer-Gattern (nicht gezeigt) zugeleitet.
Im folgenden wird die Arbeitsweise dieses Videoanzeigesteuersystems bei Durchführung eines LMMM- und eines HMMM-Befehls mit Bezugnahme auf ein in Fig. 15 gezeigtes Flußdiagramm beschrieben.

LMMM-Befehl

Zunächst wird die Arbeitsweise des Videoanzeigesteuersystems, wenn ein LMMM-Befehl ausgeführt wird zu der in Fig. 11 gezeigten Übertragung der Farbcodes, in dem G IV-Modus mit Bezugnahme auf das in Fig. 16 gezeigte Flußdiagramm beschrieben. Die in dem Argumentregister 32 gespeicherten Daten DIRX und DIRY sind hier "0" und "0".
Im Block CP1 speichert die CPU 2 ein Paar für die x-Koordinaten xa und y- Koordinaten ya des Anzeigeelementes P1 (weiterhin als Daten (xa) und (ya)
bezeichnet) repräsentative Daten jeweils in die SX- und SY-Register 41 und 42. Die CPU 2 speichert auch für die x-Koordinate xb und die y-Koordinate yb des Anzeigeelementes Q1 (weiterhin als Daten (xb) und (yb) bezeichnet) jeweils in die DX- und DY-Register 43 und 44. Die CPU 2 speichert außerdem Daten, die für die Zahl der Anzeigeelemente Nx einer Zeile von Anzeigeelementen repräsentativ sind, in jeden Ursprungs- und Zielanzeigebereich S und D (weiterhin als Daten (Nx) und (ny) bezeichnet) jeweils in die NX- und NY- Register 45 und 46. Dann speichert die CPU 2 die Bit-Daten DIRX und DIRY in das Argumentregister 32 und speichert außerdem einen dem LMMM-Befehl entsprechenden Befehlsdatenwert in das Befehlsregister 20. Für den G IV-Modus repräsentative Daten wurden vorher in identisch er Weise in das Modusregister 31 bespeichert. Wenn die Befehlsdaten ausgegeben werden, gibt die CPU 2 auch ein Schreibstrobesignal W aus, das einen Ladeanschluß des Befehlsregisters 20, der Kennzeichensteuerschaltung 34 und dem Programmzähler 25 zugeleitet wird. Im Ansprechen auf das Schreibstrobesignal W, setzt die Kennzeichensteuerschaltung 34 ein CE Kennzeichen in das Kennzeichenregister 33, um die CPU 4 zu unterrichten, daß der VDP 1 nun einen Befehl verarbeitet. Das Schreibstrobesignal W löscht auch die Inhalte des Programmzählers 25. Und danach zählt der Programmzähler 25 einen Taktimpuls a, um die Zählausgangssignale OT1 und OT2 zu produzieren. Folglich werden Instruktionen des Mikroprogramms des LMMM-Befehls sequentiell aus dem ROM 22 entsprechend den Zählausgangssignalen OT2 ausgelesen und in den Instruktionsdekodierer 26 eingegeben. Der Instruktionsdekodierer 26 dekodiert jede Instruktion und gibt die Steuersignale CONT, VAS, JMP1 und JMP2 entsprechend den Ergebnissen des Dekodiervorganges aus. Und die Verarbeitung des LMMM-Befehls wird entsprechend diesen Steuersignalen in der folgenden Weise durchgeführt:
Im Block SP1 der Fig. 16 überträgt die Befehlsverarbeitungsschaltung 15 die Inhalte der SX-, DX- und NX-Register 41, 43 und 45 jeweils auf die SXA-, DXA- und NXA-Register 47, 48 und 49. Im Block SP2 gibt der in Fig. 8 gezeigte Instruktionsdekodierer 26 das Signal VAS an die VRAM-Zugriffsteuervorrichtung 28. Im Ansprechen auf das Signal VAS ermittelt die VRAM-Zugriffsteuervorrichtung 28, ob das Signal S1 aktiv ist. Falls das Signal S1 von der Bilddatenverarbeitungsschaltung 10 ausgegeben wurde, d. h., wenn die Bilddatenverarbeitungsschaltung 10 Zugriff auf den VRAM 4 hat, gibt die VRAM-Zugriffsteuervorrichtung 28 das Signal S3 aus, um die Zähloperation des Programmzählers 25 anzuhalten. Folglich wird das Dekodieren der Instruktionen durch den Instruktionsdekodierer 26 gestoppt, wobei die Verarbeitung dieses Befehls auch gestoppt wird. Falls andererseits das Signal S1 nicht aktiv ist, oder wenn das Signal S1 inaktiviert wird, setzt der Programmzähler 25 die Zähloperation fort oder beginnt dieselbe, um mit der Verarbeitung des LMMM- Befehls fortzufahren. Und die Verarbeitung läuft zum Block SP2 weiter. In diesem Block SP2 gibt die Befehlsverarbeitungsschaltung 15 die lohalte der SXA- und SY-Register 47 und 42 (die Daten (xa) und (ya)) an das Adressenschieberegister 52. Das Adressenschieberegister 52 bildet aus den Daten (xa) und (ya) einen Adressendatenwert, der für eine dem Anzeigeelement P1 entsprechende Adresse des VRAMs 4 in der vorher beschriebenen Weise kennzeichnend ist, und gibt das Adressendatum an den VABUS 59. Dieses Adressendatum wird dann dem VRAM 4 über die Interface-Schaltung 11 (Fig. 3) zugeleitet, worauf ein Farbcodedatenwert, der einen dem Anzeigeelement P1 entsprechenden Farbcode enthält, aus dem VRAM 4 ausgelesen wird und zu dem VDBUS 58 ausgegeben wird. Und in dem nächsten Block SP3 wird das gelesene Farbcodedatum des VDBUS 58 in das LOR-Register 50 gespeichert. Und in dem nächsten Block SP4 wird der Farbcodedatenwert in dem LOR-Register 50 dem Datenschieberegister 54 zugeleitet, um die Bit-Position des dem Anzeigeelement P1 entsprechenden Farbcodes in der oben beschriebenen Weise anzugleichen, und der so geschobene Farbcodedatenwert wird wieder in das LOR-Register 50 gespeichert.
Im Block SPS gibt der Instruktionsdekodierer 26 das Signal VAS aus, um festzustellen, ob die Befehlsverarbeitungsschaltung 15 auf das VRAM 4 zu diesem Zeitpunkt Zugriff haben kann. Wenn festgestellt wurde, daß die Befehlsverarbeitungsschaltung 15 auf das VRAM 4 Zugriff haben kann, gibt die Befehlsverarbeitungsschaltung 15 die Inhalte der DXA -und DY-Register 48 und 44, das sind die Daten (xb) und (yb), über das Adressenschieberegister 52 auf den VABUS 59 aus. Folglich wird ein Farbcodedatenwert, der einen dem Anzeigeelement Q1 entsprechenden Farbcode enthält, aus dem VRAM 4 ausgelesen und zu dem VDBUS 58 ausgegeben. In dem nächsten Block SP6 werden der Farbdatenwert auf dem VDBUS 58 und der Farbdatenwert in dem LOR-Register 50 der LOP-Einheit 60 geliefert, und der Ausgangswert dieser LOP-Einheit 60 wird in das LOR-Register 50 gespeichert. In diesem Fall werden eine Farbauswahlverarbeitung, eine Transparenzverarbeitung (wenn erforderlich) und eine logische Operation auf dem dem Anzeigepunkt P1 entsprechenden Farbcode und dem dem Anzeigeelement Q1 entsprechenden Farbcode durchgeführt, um einen neuen Farbcode in der vorher beschriebenen Weise zu bilden. Im Block SP7 gibt der Instruktionsdekodierer 26 das Signal VAS aus, um festzustellen, ob die Befehlsverarbeitungsschaltung 15 auf das VRAM 4 zu diesem Zeitpunkt Zugriff haben kann. Wenn festgestellt wurde, daß die Befehlsverarbeitungsschaltung 15 auf das VRAM 4 Zugriff haben kann, gibt die Befehlsverarbeitungsschaltung 15 die Inhalte der DXA- und DY-Register 48 und 44, das sind die Daten (xb) und (ya), auf den VABUS 59. Folglich wird der in dem LOR-Register 50 gespeicherte und den neuen Farbcode enthaltende Farbdatenwert in die Adresse des VRAMs 4, die dem Anzeigeelement Q1 entspricht, gespeichert.
Im Block SP8 wird der Wert "1" von den Inhalten des NXA-Registers 49 (die Zahl der Anzeigeelemente einer Zeile von Anzeigeelementen innerhalb des Anzeigebereiches) abgezogen. Genauer gesagt, der Datenwert in dem NXA-Register 49 wird zur Additions- und Subtraktionsschaltung 44 ausgegeben, in welcher der Wert "1" von dem Datenwert subtrahiert wird, und das Ergebnis dieser Subtraktion wird in das NXA-Register 49 gespeichert. Das Ergebnis der obigen Subtraktion wird auch der Schaltung zur Ermittlung eines Rechenergebnisses 55 geliefert. Im nächsten Block SP9 gibt der Instruktions-Dekodierer 26 das Signal JMP1 aus, und im Ansprechen auf dieses Signal JMP1 stellt die Sprungsteuerung 23 fest, ob das von der Schaltung zur Ermittlung eines Rechenergebnisses 55 ermittelte Detektionssignal < 0> ist. Ist die oben beschriebene Ermittlung "JA", setzt die Sprungsteuerung 23 den Flip-Flop FF1 im Block SP10. Das Ermittlungsergebnis "JA" in diesem Block SP9 zeigt an, daß alle Farbcodes der augenblicklichen Zeilen des Anzeigebereiches übertragen worden sind. Wenn andererseits das Ermittlungsergebnis im Block SP9 "NEIN" ist, läuft die Verarbeitung zum Block SP11. Im Block SP11 wird der Wert "1" zu den Inhalten des SXA-Registers 47 von der Additions- und Subtraktionsschaltung 53 dazu addiert, und das Additionsergebnis wird in das SXA-Register 47 gespeichert und der Schaltung zur Ermittlung eines Rechenergebnisses 55 geliefert. Folglich repräsentieren die Inhalte des SXA-Registers 47 nun die x- Koordinate des Anzeigeelementes P2. Wenn das Bit-Datum DIRX "1" ist, wird in identischer Weise "1" von den Inhalten des SXA-Registers 47 im Block SP11 abgezogen. Die Ermittlung, ob die Addition oder Subtraktion im Block SP11 ausgewählt werden soll, wird von der Additions- und Subtraktionsschaltung 53 entsprechend den Bit-Daten DIRX in dem Argumentregister 32 durchgeführt. Im nächsten Block SP12 gibt der Instruktionsdekodierer 26 wieder das Signal JMP1 aus, und im Ansprechen auf dieses Signal JMP1 stellt die Sprungsteuerung 23 fest, ob das Detektionssignal < 256> von der Schaltung zur Ermittlung eines Rechenergebnisses 55 ausgegeben wurde. Wenn diese Ermittlung "JA" ergibt, setzt die Sprungsteuerung 23 den Flip-Flop FF1 im Block SP13. Wenn andererseits das Ermittlungsergebnis im Block SP12 "NEIN" ist, läuft die Verarbeitung zum Block SP14.
Die Verarbeitung im Block SP12 wird wegen der im folgenden beschriebenen Gründe durchgeführt. Wenn eine übermäßig große Zahl in dem NX-Register fälschlicherweise gespeichert wurde, können die den Anzeigeelementen außerhalb des tatsächlichen Anzeigebereiches des Schirms entsprechenden Farbcodes gekennzeichnet werden, wie in Fig. 17 gezeigt. Wenn die Übertragung dieser Farbcodes durchgeführt wird, können Farbcodes, die nicht im Verarbeitungsprozeß sind, vernichtet werden. Und deshalb wird im G IV-Modus, wenn die Inhalte des SXA-Registers 47 gleich "256" werden, der Flip-Flop FF1 gesetzt, um die Übertragung der den Anzeigeelementen auf der augenblicklichen Zeile in dem Anzeigebereich entsprechenden Farbcodes zu beenden. In gleicher Weise wird in dem G V-Modus der Flip-Flop FF1 gesetzt, wenn die Inhalte des SXA- Register 47 gleich "512" werden. Und falls der Bit-Datenwert DIRX "1" ist, wird der Flip-Flop FF1 gesetzt, wenn die Inhalte des SXA-Registers 47 negativ werden.
Im Block SP14 wird der Wert "1" zu den Inhalten des DXA-Registers 49 addiert, und das Ergebnis dieser Addition, d.i., die x-Koordinate des Anzeigeelementes Q2, wird der Schaltung für Ermittlung eines Rechenergebnisses 55 zugeleitet. Im nächsten Block SP15 gibt der Instruktionsdekodierer 26 wieder das Signal JMP1 aus, und im Ansprechen auf dies Signal JMP1 stellt die Sprungsteuerung 23 fest, ob das Detektionssignal < 256> von der Schaltung zur Ermittlung eines Rechenergebnisses 55 ausgegeben wird. Wenn diese Ermittlung "JA" ist, setzt die Sprungsteuerung 23 den Flip-Flop FF1 im Block SP16. Wenn andererseits das Ermittlungsergebnis im Block SP15 "NEIN" ist, läuft die Verarbeitung zum Block SP17. Die Verarbeitung im Block 15 hat die gleiche Wirkung wie die der Verarbeitung im Block SP12. Im Block SP17 wird eine Ermittlung von der Sprungsteuerung 23 durchgeführt, ob der Flip-Flop FF1 in dem Setz-Zustand ist. Und wenn das Ermittlungsergebnis "NEIN" ist erstellt die Sprungsteuerung 23 ein Sprungziel-Adressendatum entsprechend dem Ausgangssignal des Befehlsdekodierers 21 und des Zählausgangswertes OT2 des Programmzählers 25 (in diesem Fall kennzeichnet das Sprungziel-Adressendatum die dem Block SP2 entsprechende Adresse) und leitet dieses Sprungziel- Adressendatum zu dem Datenvoreinstellungsanschluß PS des Programmzählers 25. Folglich kehrt die Verarbeitung zum Block SP2 zurück. Und danach werden die Verarbeitungen der Blöcke 2 bis 17 wiederholt, um dabei sequentiell die den Anzeigeelementen P2, P3, . . . entsprechenden Farbcodes zu übertragen.
Wenn die Übertragung der Farbcodes gleich der Zahl "Nx" beendet ist, d. h., wenn die Farbcodes, die allen Anzeigeelementen der ersten Zeile innerhalb des Anzeigebereiches S entsprechen, übertragen worden sind, wird das Ermittlungsergebnis im Block SP9 "JA", so daß der Flip-Flop FF1 im Block SP10 gesetzt wird. Folglich wird das Ermittlungsergebnis im Block SP17 auch "JA", so daß die Verarbeitung zum nächsten Block SP18 läuft. In diesem Block SP18 werden die Daten in den DX-, SX- und NX-Register 43, 41 und 45 erneut jeweils in die DXA-, SXA- und NXA-Register 48, 47 und 49 gespeichert. Im nächsten Block SP19 wird "1" von den Inhalten des NY-Registers 46 durch die Addition- und Subtraktionsschaltung 53 abgezogen, und dieses Subtraktionsergebnis wird in das NY-Register 46 gespeichert und auch der Schaltung zur Ermittlung eines Rechenergebnisses 55 zugeleitet. Im nächsten Block SP20 gibt der Instruktionsdekodierer 26 das Signal JMP2 aus, und im Ansprechen auf dies Signal JMP2 stellt die Sprungsteuerung 23 fest, ob das Detektionssignal < 0> von der Schaltung zur Ermittlung eines Rechenergebnisses 55 ausgegeben wird. Wenn diese Ermittlung "JA" ist, setzt die Sprungsteuerung 23 den Flip-Flop FF2 im Block SP21. Wenn andererseits das Ermittlungsergebnis im Block SP20 "NEIN" ist, läuft die Verarbeitung zum Block SP22. In diesem Block SP22 wird der Wert "1" zu den Daten in dem SY- Register 42 (die y-Koordinate des Anzeigeelementes P1) addiert, und dieses Additionsergebnis (y-Koordinate des Anzeigeelementes Pm) wird in das SY- Register 42 gespeichert und ebenfalls der Schaltung zur Ermittlung eines Rechenergebnisses 55 zugeleitet. Wenn das Bit-Datum DIRY "1" ist, wird in identischer Weise der Wert "1" von den Daten in dem SY-Register 42 im Block SP22 abgezogen. Im Block SP23 gibt der Instruktionsdekodierer 26 wider das Signal JMP2 aus, und im Ansprechen auf dieses Signal JMP2 stellt die Sprungsteuerung 23 fest, ob das Detektionssignal < -> von der Schaltung zur Ermittlung eines Rechenergebnisses 55 ausgegeben wird. Wenn dieses Ermittlungsergebnis "JA" ist, setzt die Sprungsteuerung 23 den Flip-Flip FF2 im Block SP24. Wenn andererseits das Ermittlungsergebnis im Block SP23 "NEIN" ist, läuft die Verarbeitung zum Block SP25. Die Verarbeitung im Block SP23 hat die gleiche Wirkung wie die der Verarbeitung im Block SP12 und ist nur wirksam, wenn das Bit-Datum DIRY "1" ist.
Im Block SP25 addiert die Additions- und Subtraktionsschaltung 53 den Wert "1" zu den aus dem DY-Register 44 ausgelesenen Daten und speichert das Additionsergebnis (die y-Koordinate des in Fig. 11 gezeigten Anzeigeelementes Qm) in das DY-Register 44. Dies Additionsergebnis wird ebenfalls der Schaltung zur Ermittlung eines Rechenergebnisses 55 zugeleitet. Wenn der Bit-Datenwert DIRY "1" ist, wird der Datenwert in dem DY-Register 44 um eins in diesem Block SP25 dekrementiert. Im nächsten Block SP26 gibt der Instruktions- Dekodierer 26 wieder das Signal JMP2 aus, und im Ansprechen auf dieses Signal JMP2 stellt die Sprungsteuerung 23 fest, ob das Detektionssignal < -> von der Schaltung zur Ermittlung eines Rechenergebnisses 55 ausgegeben wird. Wenn dies Ermittlungsergebnis "JA" ist, setzt die Sprungsteuerung 23 den Flip-Flop FF2 im Block SP27. Wenn andererseits das Ermittlungsergebnis im Block SP26 "NEIN" ist läuft die Verarbeitung zum Block SP28. Im Block SP28 wird eine Ermittlung von der Sprungsteuerung 23 durchgeführt, ob der Flip- Flop FF2 im Setz-Zustand ist. Und wenn das Ermittlungsergebnis "NEIN" ist, stellt die Sprungsteuerung 23 den Flip-Flop FF1 im Block SP29 zurück. Zur gleichen Zeit stellt die Sprungsteuerung 23 ein Sprungziel-Adressendatum her, das die dem Block SP2 entsprechende Adresse kennzeichnet, und liefert dies Sprungziel-Adressendatum dem Datenvoreinstellungsanschluß PS des Programmzählers 25. Folglich kehrt die Verarbeitung zum Block SP2 zurück.
Danach werden die Verarbeitungen der Blöcke 2 bis 17 wiederholt ausgeführt, um dabei sequentiell die den Anzeigeelementen der zweiten Zeile in dem Anzeigebereich S entsprechenden Farbcodes zu übertragen. Und wenn die Übertragung der Farbcodes aller Anzeigeelemente der zweiten Zeile beendet ist, werden die Verarbeitungen der Blöcke 18 bis 29 wiederholt ausgeführt. Dann kehrt die Verarbeitung wieder zu dem Block SP2 zurück, um die Übertragung der den Anzeigenelementen der dritten Zeile entsprechenden Farbcodes zu beginnen. Und danach wird eine der oben beschriebenen ähnliche Verarbeitung wiederholt durchgeführt.
Wenn die Übertragung der allen Anzeigenelementen in dem Anzeigebereich S entsprechenden Farbcodes beendet ist, wird das Ermittlungsergebnis im Block SP20 "JA", so daß der Flip-Flop FF2 im Block SP21 in einen Setz-Zustand gebracht wird. Folglich wird das Ermittlungsergebnis im Block SP28 "JA", so daß die Verarbeitung zum Block SP30 läuft. Im Block SP30 gibt die Sprungsteuerung 23 einen Datenwert, der für die letzte Adresse des gerade arbeitenden Mikroprogrammes kennzeichnend ist, an den Programmzähler 25. Dann setzt die Kennzeichensteuerschaltung 34 das Kennzeichen CE im Block SP31 in das Kennzeichenregister 33 zurück. Die vorhergehende Beschriebung stellt die Verarbeitung des LMMM-Befehls dar.

HMMM-Befehl

Im folgenden wird die Verarbeitung des HMMM-Befehls beschrieben. Die Verarbeitung eines HMMM-Befehls ist der eines in Fig. 16 gezeigten LMMM-Befehls identisch ausgenommen, daß die Verarbeitung vom Block SP3 zum Block SP7 weiterläuft, ohne die Verarbeitungen der Blöcke SP4 bis SP6 durchzuführen. Die Verarbeitungen in den Blöcken SP8, SP11 und SP14 werden außerdem wie folgt geändert:

(a) Block SP8

Für den LMMM-Befehl werden die Inhalte des NXA-Registers 49 um eins unabhängig vom Anzeigemodus in diesem Block dekrementiert, wogegen für einen HMMM-Befehl die Inhalte des NXA-Registers 49 um eins dekrementiert werden im G VII-Modus, um zwei dekrementiert werden in dem G IV- und GVI-Modus und um vier dekrementiert werden in dem G V-Modus. Der Grund dafür ist, daß für einen HMMM-Befehl die Übertragung der Farbcodes auf Byte-Basis durchgeführt wird. Genauer gesagt, für einen HMMM-Befehl werden zwei Farbcodes simultan in den G IV- und G VI-Modi, vier Farbcodes in dem G V- Modus und vier Farbcodes in dem G VII-Modus übertragen.

(b) Block SP11

Für den LMMM-Befehl werden die Inhalte des SXA-Registers 47 um eins unabhängig vom Anzeigemodus bei diesem Block inkrementiert oder dekrementiert, wogegen für einen HMMM-Befehl die Inhalte des NXA-Registers 49 um eins in dem G VII-Modus, um zwei in dem G IV- und G VI-Modus und um vier in dem G V-Modus inkrementiert oder dekrementiert werden. Der Grund dafür ist der gleiche wie der für die Verarbeitung in dem Block SP8.

(c) Block SP14

Für den LMMM-Befehl werden die Inhalte des DXA-Registers 48 um eins unabhängig von dem Anzeigemodus bei diesem Block inkrementiert oder dekrementiert, wogegen für den HMMM-Befehl die Inhalte des DXA-Registers 48 um eins in dem G VII-Modus, um zwei in dem G IV- und GVI-Modus und um vier in dem G V-Modus inkrementiert oder dekrementiert werden.
In der vorhergehenden Beschreibung wurde ein Anzeigebild von einem Anzeigebereich zu einem anderen Anzeigebereich innerhalb des Schirmes der Videoanzeigeeinheit bewegt. Mit dem vorhergehend beschriebenen System können ebenfalls für ein Bild repräsentative Daten von einem einem Anzeigebereich innerhalb des Schirms entsprechenden Speicherbereich zu einem einem imaginären Anzeigebereich außerhalb des Schirms entsprechenden anderen Speicherbereich bewegt werden. In dem G IV-Modus ist, zum Beispiel ein Speicherbereich mit einer Kapazität, die der eines Datenbereiches 4a (Fig. 4- (b)) gleich ist, in dem VRAM 4 als der zusätzliche Datenbereich 4b vorgesehen. Der zusätzliche Datenbereich 4b von einer derartigen Kapazität schafft einen imaginären Schirm DISa, der unter dem tätsächlichen Schirm DIS liegt, wie in Fig. 18 gezeigt. Die besagten HMMM- und LMMM-Befehle können ein Anzeigebild von einem imaginären Anzeigebereich innerhalb des imaginären Schirms DISa zu einem Anzeigebereich innerhalb eines tatsächlichen Anzeigeschirms DIS bewegen, und umgekehrt. Ein Anzeigebild, dessen Farbcodes in einem Speicherbereich gespeichert wurden, der einem imaginären Anzeigebereich KS auf einem imaginären Schirm DISa entspricht, kann deshalb an jeder Position auf dem tatsächlichen Schirm DIS durch Ausführen des LMMM- oder HMMM- Befehls angezeigt werden. In diesem Fall kann ein Bild auf dem tatsächlichen Schirm DIS zeitweise in dem zusätzlichen Datenbereich 4b, der dem imaginären Anzeigeschirm DISa entspricht, gesichert werden. Somit kann durch die Bauweise des vorher beschriebenen Systems eine Varität von feststehenden Bildern in mannigfältiger Art angezeigt werden. Zum Beispiel kann ein bestimmtes Muster wie, beispielsweise ein Muster eines Flugzeug es, in einem feststehenden Bild auf dem Bildschirm DIS überlagert werden durch ein Bild, das das Muster eines Flugzeuges in dem imaginären Anzeigebereich KS auf dem imaginären Anzeigeschirm DISa in ein solchen Weise enthält, daß der Teil des Anzeigebereiches KS anders als das Flugzeug mit für Transparenz repräsentativen Farbcodes gefüllt ist, und indem dieses Bild zu einem gewünschten Anzeigebereich auf dem tatsächlichen Anzeigeschirm bewegt wird. Durch die Bauweise des oben beschriebenen Systems kann auch eine Farbe oder Farben eines Anzeigebildes geändert werden ohne sein Muster zu verändern. Angenommen, daß in dem Zielanzeigebereich D des Schirms ein rechteckiges Bild ist, beispielsweise in Weiß, das eine kreisförmige Fläche, beispielsweise in Rot enthält, wie in Fig. 19 gezeigt, können die Farben des rechteckigen Bildes in dem Zielanzeigebereich D verändert werden, ohne das Muster des Bildes zu verändern, dadurch daß zusammen mit einer logische Operationsverarbeitung (wie beispielsweise UND und EXOR) eine Bewegung eines rechteckigen Musters, beispielsweise in Blau, in dem Ursprungsbereich S von der gleichen Größe zu dem Zielbereich D durchgeführt wird.
Wie oben beschrieben kann durch die Bauweise des oben beschriebenen Systems eine Bewegung eines Bildes in einer schnellen Form ohne die Hilfe der CPU 2 erreicht werden.
Fig. 20 zeigt eine modifiziertes Videoanzeigesteuersystem entsprechend einer anderen erfindungsgemäßen Ausführungsform, die sich von der vorher beschriebenen Ausführungsform in folgenden Gesichtspunkten unterscheidet:
Wie in Fig. 20 gezeigt, weist dieses Videoanzeigesteuersystem einen Erweiterungs-VRAM 80 auf, der beispielsweise ein 64 kByte-Speicher ist. Sowohl der VRAM 4 als auch der Erweiterungs-VRAM 80 sind von konventioneller Bauweise, bei welcher auf eine Adresse zugegriffen wird durch dorthin gelieferte Zeilen- und Spalten-Adressendaten. Genauer gesagt, auf eine Adresse des VRAMs 4 und des Erweiterungs VRAMs 80 kann zugegriffen werden, dadurch daß zuerst dorthin eine Zeilenadresse (ein Zeilenteil eines die Adressse kennzeichendes Adressendatums) durch ein Zeilenadressenstrobesignal und dann eine Spaltenadresse (Spaltenteil des Adressendatums) durch ein Spaltenadressenstrobesignal geliefert wird. Eine Bilddatenverarbeitungsschaltung 10a in einem VDP 1a gibt ein Signal S1 aus, wenn die Bilddatenverarbeitungsschaltung 10a auf das VRAM 4 Zugriff hat, oder wenn die CPU 2 entweder zum dem VRAM 4 oder dem Erweiterungs-VRAM 80 Zugriff hat. In der Zugriffsoperation zu dem VRAM 4 oder dem Erweiterungs-VRAM 80 hat die Bilddatenverarbeitungsschaltung 10a die höchste Priorität, die CPU 2 hat die zweithöchste Priorität und die Befehlsverarbeitungsschaltung 15a hat die niedrigste Priorität. Die Bilddatenverarbeitungsschaltung 10a gibt ein Signal TAC mit einer bestimmten Zeitgebung aus, um der CPU 2 den Zugriff zum VRAM 4 und dem Erweiterungs- VRAM 80 zu ermöglichen, wenn sie keinen Zugriff zu dem VRAM 4 und dem Erweiterungs-VRAM 80 hat. Die Bilddatenverarbeitungsschaltung 10a kann nur einen Zugriff zu dem VRAM 4 möglich machen, wogegen die CPU 2 und die Befehlsverarbeitungsschaltung 15a einen Zugriff sowohl zu dem VRAM 4 als auch zu dem Erweiterungs-VRAM 80 ermöglichen kann. Wenn die CPU 2 einen direkten Zugriff zu dem VRAM 4 und dem Erweiterungs-VRAM 80 durchführt, speichert sie Zeilen- und Spaltenadressendaten, kennzeichnend für eine Adresses, auf die zugegriffen werden soll, in den Zugriffsteuerabschnitt 81, der in einer Interface-Schaltung 13a vorgesehen ist. Der Zugriffsteuerabschnitt 81 gibt die Zeilen- und Spaltenadressendaten zusammen mit einem Zeilenadressenstrobesignal RAS1 und einem Spaltenadressenstrobesignal CAS1 aus. Und dann führt die CPU 2 eine Datenübertragung durch die Interface- Schaltung 13a mit den Adressen durch, auf die zugegriffen wurde. Das Spaltenstrobesignal CAS1 wird einem Eingangsanschluß eines UND-Gatters 82 zugeleitet, dessen anderer Eingangsanschluß mit dem Signal TAC beliefert wird, das von der Bilddatenverarbeitungsschaltung 10a ausgegeben wird. Das Zeilenadressestrobesignal RAS1 wird andererseits einer logischen ODER- Operation an einem ODER-Gatter 83 unterzogen mit Zeilenadressenstrobesignalen RAS2 und RAS3, die jeweils von der Bilddatenverarbeitungsschaltung 10a und der Befehlsverarbeitungsschaltung 15a ausgegeben werden, um ein Zeilenadressenstrobesignal RAS zu bilden, welches direkt zu beiden, dem VRAM 4 und dem Erweiterungs-VRAM 80, geliefert wird. Die Zeilen- und Spaltenadressendaten, die von dem Zugriffsteuerabschnitt 81 der Interface-Schaltung 13a ausgegeben werden, werden dem VRAM 4 und dem Erweiterungs-VRAM 80 über einen gemeinsamen Adressenbus (CAB) 84 geliefert, wogegen die von der Interface-Schaltung 13a ausgegebenen Daten dem VRAM 4 und dem Erweiterungs-VRAM 80 über einen gemeinsamen Datenbus (CDB) 85 geliefert werden. Der VDBUS 58 der Befehlsverarbeitungsschaltung 15a ist mit dem CDB 85 verbunden, und der VA- BUS 59 ist mit dem CAB 84 verbunden.
Ein in Fig. 21 gezeigter Instruktionsdekodierer 26a der Befehlsverarbeitungsschaltung 15a gibt zusätzlich zu den Steuersignalen VAS, JMP1, JMP2 und CONT Steuersignale TS und TD aus. Das fünfte Bit D4, das sechste Bit D5 und siebte Bit D6 eines Argumentregister 32a der Befehlsverarbeitungsschaltung 15a werden jeweils zur Speicherung von Bit-Daten MXS, MSD und MXC verwendet, wie in Fig. 22 gezeigt. Ausgangssignale der fünften Bits D4 und sechsten Bits D5 des Argumentregisters 32a werden zu einem der jeweiligen Eingangsanschlüsse des UND-Gatters 87 und 88 geleitet (Fig. 20). Die anderen Eingangsanschlüsse des UND-Gatters 87 und 88 werden jeweils mit den Steuersignalen TS und TD beliefert. Ausgangssignale des UND-Gatters 87 und 88 werden zu den Eingangsanschlüssen eines ODER-Gatters 89 geliefert, und ein Ausgangssignal dieses ODER-Gatters 89 wird einem Umschaltsteueranschluß eines Umschalters 90 geliefert. Dieser Umschalter 90 verbindet seinen Eingangsanschluß mit seinem Ausgangsanschluß , wenn ein "1"-Signal dem Steueranschluß zugeleitet wird, und verbindet den Eingangsanschluß mit einem weiteren Ausgangsanschluß wenn ein "0"-Signal dem Steueranschluß zugeleitet wird. Die Ausgangsanschlüsse und sind mit jeweils einem Eingangsanschluß des ODER-Gatters verbunden. Das Ausgangssignal des siebten Bits D6 des Argumentregisters 32a wird einem Umschaltsteueranschluß eines anderen Umschalters 93, der vom gleichen Typ ist wie der Umschalter 90, zugeführt. Ein Eingangsanschluß dieses Umschalters 93 wird mit einem Ausgangssignal des UND-Gatters 82 beliefert, und die Ausgangsanschlüsse und dieses Umschalters 93 sind mit den jeweiligen anderen Eingangsanschlüssen der ODER-Gatter 91 und 92 verbunden. Ein Ausgangssignal ECAS des ODER- Gatters 91 wird dem Erweiterungs-VRAM 80 als sein Spaltenadressenstrobesignal zugeleitet. Ein Ausgangssignal des ODER-Gatters 92 wird einem Eingangsanschluß eines ODER-Gatters 93 zu dem anderen Eingangsanschluß geliefert, von dem das von der Bilddatenverarbeitungsschaltung 10a ausgegebene Spaltenstrobesignal CAS2 geliefert wird. Ein Ausgangssignal CAS0 dieses ODER- Gatters 93 wird dem VRAM 4 zugeführt als sein Spaltenstrobesignal.
Wenn es erforderlich ist ein Anzeigebild von einem Ursprungsanzeigebereich S zu einem Zielanzeigebereich D zu übertragen, müssen in diesem modifiziertem System die Bit-Daten MXS und MXD jeweils auf "0" und "0" gestellt werden, wenn in dem Ursprungs- und Zielanzeigebereichen S und D entsprechende Speicherbereiche in dem VRAM 4 liegen, wie in Fig. 23-(a) gezeigt. Wenn der dem Ursprungsanzeigebereich S entsprechende Speicherbereich in dem VRAM 4 liegt, aber wenn der dem Zielanzeigebereich D entsprechende Speicherbereich in dem Erweiterungs-VRAM 80 liegt, wie in der Fig. 23-(b) gezeigt, werden die Bit-Daten MXS und MXD jeweils auf "0" und "1" eingestellt. Wenn der dem Zielanzeigebereich D entsprechende Speicherbereich in dem VRAM 4 liegt, aber wenn der dem Ursprungsanzeigebereich S entsprechende Speicherbereich in dem Erweiterung-VRAM 80 liegt, wie in Fig. 23-(c) gezeigt, werden in ähnlicher Weise die Bit-Daten MXS und MXD jeweils auf "1" und "0" eingestellt. Und wenn beide Speicherbereiche, der dem Ursprungs- und der dem Zielanzeigebereich S und D entsprechende, in dem Erweiterungs-VRAM 80 liegen, wie in Fig. 23-(d) gezeigt, werden die Bit-Daten MXS und MXD jeweils auf "1" und "1" eingestellt.
Wenn der Instruktionsdekodierer 26a (Fig. 21) eine Instruktion dekodiert, bei der ein Zugriff auf eine Adresse des VRAMs 4 oder des Erweiterungs-VRAMs 80 erforderlich ist, die einem Anzeigeelement in einem Ursprungsanzeigebereich S entspricht, gibt der Instruktionsdekodierer 26a das Steuersiganl TS aus. Wenn andererseits der Instruktionsdekodierer 26a eine Instruktion dekodiert, bei der ein Zugriff auf eine Adresse des VRAMs 4 oder des Erweiterungs-VRAMs 80 erforderlich ist, die einem Anzeigeelement in einem Zielanzeigebereich D entspricht, gibt der Instruktionsdekodierer 26a das Steuersiganl TD aus. Falls der Bit-Datenwert MXS in einem "1"-Zustand ist, wenn der Instruktiondekodierer 26a der Berfehlsverarbeitungsschaltung 15a das Steuersignal TS ausgibt, um auf einen einem Anzeigeelement in einem Ursprungsanzeigebereich S entsprechenden Speicherplatz zuzugreifen, wird deshalb ein "1"-Signal dem Umschaltsteueranschluß des Umschalters 90 (Fig. 20) zugeleitet, so daß das von der Befehlsverarbeitungsschaltung 15a ausgegebene Spaltenstrobesignal CAS3 über den Umschalter 90 und das ODER-Gatter 91 dem Erweiterungs- VRAM 80 als Spaltenstrobesignal ECAS zugeliefert wird. Und falls das Bit-Datum MXS in einem "0"-Zustand ist, wenn der Instruktionsdekodierer 26a das Steuersignal TS ausgibt, wird ein "0"-Signal dem Umschaltsteueranschluß des Umschalters 90 geliefert, so daß das Spaltenstrobesignal CAS3 über den Umschalter 90 und die ODER-Gatter 92 und 93 dem VRAM 4 als das Spaltenstrobesignal CAS0 zugeleitet wird. Falls der Bit-Datenwert MXD in einem "1"- Zustand ist, wenn der Instruktionsdekodierer 26a das Steuersignal TD ausgibt, um auf einen einem Anzeigeelement in dem Zielanzeigebereich D entsprechenden Speicherplatz zuzugreifen, wird in ähnlicher Weise ein "1"-Signal dem Umschaltsteueranschluß des Umschalters 90 zugeführt, so daß das Spaltenstrobesignal CAS3 dem Erweiterungs-VRAM 80 als Spaltenstrobesignal ECAS zugeleitet wird. Falls der Bit-Datenwert MXD in einem "0"-Zustand ist, wenn der Instruktionsdekodierer 26a das Steuersignal TD ausgibt, wird ein "0"- Signal dem Umschaltsteueranschluß des Umschalters 90 zugeführt, so daß das Spaltenstrobesignal CAS3 dem VRAM 4 als Spaltenstrobesignal CAS0 zugeliefert wird. Wenn beide Bit-Datenwerte MXS und MXD "0" sind, werden Farbcodes in einer in Fig. 23-(a) gezeigten Weise übertragen, und wenn die Bit-Datenwerte MXS und MXD jeweils "0" und "1" sind, werden Farbcodes in der in Fig. 23-(b) gezeigten Weise übertragen. Wenn die Bit-Datenwerte MXS und MXD jeweils "1" und "0" sind, werden Farbcodes in einer in Fig. 23-(c) gezeigten Weise übertragen, und wenn beide Bit-Datenwerte MXS und MXD "1" sind, werden Farbcodes in einer in Fig. 23-(d) gezeigten Weise übertragen.
Das Bit-Datum MXC ist nur wirksam, wenn die CPU 2 einen direkten Zugriff auf das VRAM 4 oder das Erweiterungs-VRAM 80 durchführt, d. h., wenn die CPU 2 auf das VRAM 4 oder das Erweiterungs-VRAM 80 zugreift ohne Mithilfe der Befehlsverarbeitungsschaltung 15a. Falls die CPU 2 direkt auf das VRAM 4 oder das Erweiterungs-VRAM 80 zugreift, gibt der Zugriffsteuerabschnitt 81 der Interface-Schaltung 13a ein Spaltenstrobesignal CAS1 aus. Dieses Signal CAS1 wird dem Eingangsanschluß des Umschalters 93 zugeleitet, wenn das Signal TAC "1" ist. Und deshalb wird, falls der Bit-Datenwert MXC in einem "1"-Zustand ist, das dem Eingangsanschluß des Umschalters 93 zugeführte Signal CAS1 über den Umschalter 93 und das ODER-Gatter 91 dem Erweiterungs-VRAM 80 als das Spaltenstrobesignal ECAS geliefert. Falls der Bit-Datenwert MXC in einem "0"-Zustand ist, wird das Signal CAS1 andererseits über den Umschalter 93 und die ODER-Gatter 92 und 93 dem VRAM 4 als Spaltenstrobesignal CAS0 geliefert. Somit kann die CPU 2 selektiv auf das VRAM 4 und das Erweiterungs-VRAM 80 entsprechend dem Zustand des Bit-Datenwertes MXC zugreifen.
Die Arbeitsweise dieses modifizierten Videoanzeigesteuersystems bei Durchführung eines LMMM-Befehls unterscheidet sich von der in Fig. 16 gezeigten in den folgenden Gesichtspunkten.
Im Block CP1 speichert die CPU 2 Bit-Daten MXS und MXD in das Argumentregister 32a. Wenn ein Adressendatum, das für eine Adresse in einem dem Ursprungsanzeigebereich S entsprechenden Speicherbereich kennzeichnend ist, zu einem VABUS 59 im Block SP2 ausgegeben wird, gibt die Befehlsverarbeitungsschaltung 15a das Steuersignal TS aus. Und deshalb wird im nächsten Block SP3 ein aus einer Adresse des VRAMs 4 ausgelesener Farbcodedatenwert in das LOR-Register 50 gespeichert, wenn der Bit-Datenwert MXS "0" ist. Wenn der Bit-Datenwert MXS "1" ist, wird ein aus einer Adresse des Erweiterungs-VRAMs 80 ausgelesenes Farbcodedatum in das LOR-Register 50 in diesem Block SP3 gespeichert. Im Block SPS gibt die Befehlsverarbeitungsschaltung 15a das Steuersignal TD aus. Und deshalb wird im nächsten Block SP6 ein Farbcodedatenwert, der aus einer Adresse in einem Speicherbereich des VRAMs 4 gelesen wird, der dem Zielanzeigebereich D entspricht, der LOP-Einheit 60 geliefert, wenn der Bit-Datenwert MXD "0" ist. Wenn der Bit-Datenwert MXD "1" ist, wird ein aus einer Adresse des Erweiterungs-VRAMs 80 gelesener Farbcodedatenwert zu der LOP-Einheit 60 im Block SP6 geliefert. Im Block SP7 gibt die Befehlsverarbeitungsschaltung 15a das Steuersignal TD aus. Und deshalb wird in diesem Block SP7 ein Farbcodedatum in das LOR-Register 50 in eine Adresse eines Speicherbereiches des VRAMs 4 geschrieben, der dem Zielanzeigebereich D entspricht, wenn der Bit-Datenwert MXD "0" ist. Wenn der Bit-Datenwert MXD "1" ist, wird der Farbcode in das LOR-Register 50 in eine Adresse des Erweiterungs-VRAMs 80 geschrieben.
Die Arbeitsweise dieses modifizierten Systems bei Ausführung eines HMMM- Befehls ist nahezu der des vorher beschriebenen Systems identisch und unterscheidet sich nur in folgenden Gesichtspunkten:
Im Block CP1 speichert die CPU 2 außerdem die Bit-Daten MXS und MXD in das Argumentregister 32a. Im Block SP2 gibt die Befehlsverarbeitungsschaltung 15a das Steuersignal TS aus. Und deshalb wird im nächsten Block SP3 der Farbcodedatenwert aus dem VRAM 4 oder aus dem Erweiterungs-VRAM 80 entsprechend dem Zustand des Bit-Datenwertes MXS ausgelesen und in das LOR- Register 50 gespeichert. Im Block SP7 gibt die Befehlsverarbeitungsschaltung 15a das Steuersignal TD aus. Und deshalb wird in diesem Block SP7 der Farbcodedatenwert in das LOR-Register 50 im VRAM 4 oder im Erweiterungs-VRAM 80 entsprechend dem Zustand des Bit-Datenwertes MXD geschrieben.
Dies modifizierte System kann auch einen Befehl zur Übertragung der von der CPU zu dem VRAM 4 oder dem Erweiterungs-VRAM 80 ausgegebenen Farbcodes, einen Befehl zur Übertragung eines Farbcodes in den VDP 1 (in das LOR-Register 50) zu dem VRAM 4 oder dem Erweiterungs-VRAM 80 und einen Befehl zur Übertragung von Farbcodes von dem VRAM 4 oder dem Erweiterungs-VRAM 80 zu der CPU 2 verarbeiten. Falls die Farbcodes von der CPU 2 (oder eines Farbcodes von dem VDP 1a) zu dem VRAM 4 oder dem Erweiterungs-VRAM 80 übertragen werden, werden die Farbcodes in das VRAM 4 geschrieben, wenn der Bit-Datenwert MXD "0" ist, und die Farbcodes werden in den Erweiterungs- VRAM 80 geschrieben, wenn der Bit-Datenwert MXD "1" ist. Falls die Farbcodes von dem VRAM 4 (oder von dem Erweiterungs-VRAM 80) zu der CPU 2 übertragen werden, werden die Farbcodes aus dem VRAM 4 ausgelesen, wenn der Bit-Datenwert MXS "0" ist, und die Farbcodes werden aus dem Erweiterungs- VRAM 80 gelesen, wenn der Bit-Datenwert MXS "1" ist. Durch Auswahl der Zustände der Bit-Daten MXS und MXD kann entweder das VRAM 4 oder das Erweiterungs-VRAM 80 als Ursprungsanzeigebereich oder als Zielanzeigebereich gewählt werden.
Das Erweiterungs-VRAM 80 kann durch andere Speichergeräte ersetzt werden, wie beispielsweise einem "read only memory" (ROM), bei welchem bestimmte Anzeigemuster im voraus gespeichert werden, und einem RAM, bei welchem die Anzeigemuster von einer externen Speichereinheit, wie beispielsweise einer Floppy-Disk (flexiblen Magnetplatte) im voraus gespeichert werden, um die Verarbeitung der Anzeigemuster zu erleichtern. Die vorher beschriebenen Ersatzmöglichkeiten sind besonders nützlich, wenn ein feststehendes Bild in einem Punktkarten-Modus angezeigt werden soll, bei welchem jedes Anzeigeelement auf dem Schirm entsprechend einem der jeweiligen in einem Videospeicher gespeicherten Farbcodes angezeigt wird. Somit können gewünschte Anzeigemuster auf einem Schirm angezeigt werden durch vorheriges Speichern von Farbcodes der gewünschten Anzeigemuster in einem Speicherbereich des Speichergerätes, durch Kennzeichnen des Speicherbereiches des Speichergerätes als Ursprungsdatenbereich, und danach durch Übertragung der Farbcodes auf das VRAM 4.
Die CPU 2 kann auch direkt auf das VRAM 4 oder das Erweiterungs-VRAM 80 zugreifen durch Einstellen des Bit-Datenwertes MXC auf "1", wie im folgenden beschrieben wird.
Fig. 24 zeigt eine bestimmte Bauweise des oben beschriebenen modifizierten Systems, welches durch eine Erweiterung des VRAMs 4 gekennzeichnet ist, so daß 512 Anzeigeelemente auf jeder horizontalen Abtastlinie des Schirms angezeigt werden können, und daß jedes Anzeigeelement in einer von 64 ausgewählten Farben angezeigt werden kann. Die Adressenstrobesignale RAS, CAS0 und ECAS in Fig. 24 sind aktiv, wenn sie in dem Zustand "0" (negative Logik) sind.
Die ersten bis dritten Bits AD0 bis AD2 eines Adressendatums auf dem CAB 84 werden über jeweilige Puffer-Gatter zu den Eingangsanschlüssen eines Drei- Bit-Registers 100 geliefert. Dieses Register 100 lädt die Bits AD0 bis AD2 des Adressendatenwertes dort, wenn das von dem VDP 1a ausgegebene Spaltenstrobesignal ECAS zu seinem Setz-Eingangsanschluß S geliefert wird. In diesem Fall setzt die CPU 2 den Bit-Datenwert MXC in dem Argumentregister 32a auf "1", und dann gibt sie die Bits AD0 bis AD2 des Adressendatums aus. Der in dem Register 100 gespeicherte Drei-Bit-Datenwert wird den Eingangsanschlüssen Ia, Ib und Ic eines Dekodieres 101 geliefert, der die Drei-Bit-Daten dekodiert, um einen der sechs Ausgangsanschlüsse 0-1 bis 0-5 auszuwählen, und ein "1"- Signal von dem ausgewählten Ausgangsanschluß auszugeben. Sechs dynamische dem VRAM 4 entsprechende RAM sind bei 102 bis 107 dargestellt, wobei jeder beispielsweise einen 32 kByte-Speicher mit einer Vielzahl von Adressen, jede aus vier Bits bestehend, aufweist. Jeder der RAM 102 bis 107 ist von der Bauweise, daß es ein Zeilenadressendatum und ein Spaltenadressendatum verriegelt, wenn das Zeilenstrobesignal RAS und das Spaltenstrobesignal CAS0 geliefert werden. Vier-Bit-Ausgangsanschlüsse D der RAM 102 bis 107 sind wechselweise mit den höherwertigen vier Bits und den niederwertigen vier Bits des CDB 85 verbunden. Jeder der RAM 102 bis 107 gibt Vier-Bit-Daten dem CDB 85 aus, wenn ein Lese/Schreib-Steuersignal W/R des "1"-Zustandes dorthin geliefert wird. Der Ausgangsanschluß D der RAM 102 bis 107 ist jeweils mit Eingangsanschlüssen 1 der First-in/First-out-Speicher (FIFOs) 112 bis 117 verbunden. Jeder der FIFOs 112 bis 117 lädt die Ausgangsdaten von einem der jeweiligen RAM 102 bis 107, wenn ein "1"-Signal zu seinem Ladeanschluß L geliefert wird, und gibt Daten aus, wenn ein "1"-Signal zu seinem Leseanschluß R geliefert wird. Die Ausgangsdaten der FIFOs 112 bis 117 werden jeweils zu Eingangsanschlüssen der Parallel/Seriell-Wandler 122 bis 127 geliefert. Jeder der Parallel/Seriell-Wandler 122 bis 127 lädt Eingangsdaten, wenn ein "1 "-Signal zu seinem Ladeanschluß geliefert wird, und schiebt die Bits der geladenen Daten eins ums andere heraus entsprechend einem Taktsignal DHCLK von 93 ns, das seinem Taktanschluß SCK geliefert wird. Das Taktsignal DHCLK wird in einem Zeitintervall erzeugt, das gleich einer internen Anzeige der Anzeigeelemente (in diesem Fall 512 Anzeigeelemente pro horizontaler Abtastlinie) ist. Ein Frequenzteiler 130 dividiert die Frequenz des Taktsignals DHCLK, das von dem VDP 1a ausgegeben wird, durch vier, um die "1"-Signale zu bilden, die zu dem Ladeanschluß L der Parallel/Seriell- Wandler 122 bis 127 geliefert werden sollen. Der Frequenzteiler 130 wird zurückgestellt, wenn ein horizontales Synchronisationssignal HSYNC ihm zugeleitet wird. Bei einem Zugriff auf die VRAM 102 bis 107 gibt der VDP 1a ein Signal VDS aus.
Bei dieser Anordnung stellt die CPU 2 die Bit-Daten MXC in dem Argumentregister 32a zuerst auf "1" und führt dann einen Zugriff auf das Register 100 durch, um eines der Bits dieses Registers 100 einzustellen, wobei einer der RAM 102 bis 107 ausgewählt wird. Die CPU 2 bringt dann die Bit-Daten MXC auf "0" und gibt sequentiell Adressendaten zusammen mit Daten aus, die bestimmten Bit-Teilen des Farbcodes entsprechen, der in die RAM 102 bis 107 gespeichert werden soll. Die so von der CPU 2 ausgegebenen Daten werden in die gekennzeichneten Adressen des ausgewählten VRAMs gespeichert entsprechend den Stobesignalen RAS und CAS0. In diesem Fall wird das von der CPU 2 ausgegebene Schreibsignal W in ein Lese/Schreib-Steuersignal W/R konvertiert, welches zu jedem Schreibfreigabeanschluß WE der RAM 102 bis 107 geliefert wird. Der oben beschriebene Arbeitsvorgang wird für jeden der RAM 102 bis 107 durchgeführt. Somit werden die Ersten-Bit-Teile (Farb-Bits B0) der Farbcodes in das RAM 102 gespeichert, die Zweiten-Bit-Teile (Farb-Bits B1) der Farbcodes in das RAM 103, die Dritten-Bit-Teile (Farb-Bits R0) der Farbcodes in das RAM 103, . . . und die Sechsten-Bit-Teile (Farb-Bits G1) der Farbcodes in das RAM 107.
Nach Beendigung des oben beschriebenen Arbeitsvorgangs gibt die Bilddatenverarbeitungsschaltung 10a das Signal VDS aus und greift auf die RAM 102 bis 107 entsprechend der Strobesignale RAS und CAS0 zu. Und deshalb werden sechs Vier-Bit-Daten simultan aus den gleichen Adressen der VRAM 102 bis 107 gelesen und jeweils den FIFOs 112 bis 117 zugeleitet. Jeder der aus den FIFOs 112 bis 117 ausgelesenen Vier-Bit-Datenwerte wird in jeweils einen der Parallel/Seriell-Wandler 122 bis 127 durch das Ausgangssignal des Frequenzteilers 130 geladen, und die Bits jedes der geladenen Daten werden von dort in Serie entsprechend eines Taktsignals DHCLK ausgegeben. In diesem Fall bilden das Paar der von den Parallel/Seriell-Wandlern 122 und 123 ausgegebenen Farb-Bits B0 und B1 Farbdaten, die für die Intensität von Blau repräsentativ sind, das Paar der von den Paralle/Seriell-Wandlern 124 und 125 ausgegebenen Farb-Bits R0 und R1 bilden Farbdaten, die für die Intensität von Rot repräsentativ sind, und das Paar der von den Paralel/Seriell-Wandlern 126 und 127 ausgegebenen Farb-Bits G0 und G1 bilden Farbdaten, die für die Intensität von Grün repräsentativ sind. Diese Farbdaten werden der Farbpalettenschaltung 12 zugeführt und werden in analoge R-, G- und B-Farbsignale umgewandelt. In diesem Fall kann ein Anzeigeelement in einer von 64 Farben angezeigt werden, da jeder Farbdatenwert aus zwei Bits besteht (22 · 22 · 22 = 64). Auch können 512 Anzeigeelemente auf einer horizontalen Abtastlinie angezeigt werden, da das Anzeigeintervall der Anzeigeelemente 93 ns ist.
Wenn Daten in die RAM 102 bis 107 geschrieben werden, kann die CPU, wie oben beschrieben, auf einen von diesen zugreifen, während die Bilddatenverarbeitungsschaltung 10a simultan auf die gleichen Adressen der RAM 102 bis 107 zugreifen kann, um Farbdaten auszulesen, die der Farbpalettenschaltung zugeführt werden. Und deshalb kann die Zahl der Farben und die Zahl der Anzeigeelemente auf einer horizontalen Abtastlinie auf einfache Weise angehoben werden.
Die in Fig. 24 gezeigte Bauweise kann auch auf die in Fig. 3 gezeigte Ausführungsform angewendet werden.

Claims

1.) Videoanzeigesteuersystem (1,101), das zwischen eine CPU (2,102) und eine Videoanzeigeeinheit (CRT,5,105) schaltbar ist und mit Speichermitteln (4,104) zusammenwirkt, die einen aus mehreren Speicherplätzen zusammengesetzten Speicherbereich zur Speicherung einer Vielzahl von Anzeigedaten aufweisen, die über das Videoanzeigesteuersystem (1,101) an die Videoanzeigeeinheit (CRT) zur Anzeige eines aus mehreren Anzeigeelementen zusammengesetzten Bildes auf einem Schirm der Videoanzeigeeinheit geliefert werden, wobei jedes Anzeigeelement jeweils durch eines der Anzeigedaten aus der Vielzahl der in dem Speicherbereich der Speichermittel (4,104) gespeicherten Anzeigedaten repräsentiert wird, welches Videoanzeigesteuersystem dadurch gekennzeichnet ist, daß folgendes vorgesehen ist:

(a) erste Registermittel (41,42) zur Beibehaltung einer ersten Flächeninformation, durch die eine erste Anzeigefläche (S) auf dem Schirm definiert ist;

(b) zweite Registermittel (43,44) zur Beibehaltung einer zweiten Flächeninformation, durch die eine zweite Anzeigefläche (D) auf dem Schirm definiert ist;

(c) Adresseninformationsgeneratormittel (2) zur Erzeugung einer ersten Adresseninformation und einer zweiten Adresseninformation entsprechend der ersten bzw. der zweiten Flächeninformation, welche erste Adresseninformation erste Speicherplätze der Speichermittel (4,104) anzeigt, in denen Anzeigedaten gespeichert werden, die für Bilder von Anzeigeelementen in der ersten Anzeigefläche (S) repräsentativ sind, und welche zweite Adresseninformation zweite Speicherplätze der Speichermittel anzeigt, in denen Anzeigedaten gespeichert werden, die für Bilder von Anzeigeelementen in der zweiten Anzeigefläche (D) repräsentativ sind;

(d) Lesemittel zum Auslesen der für die Bilder der Anzeigeelemente in der ersten Anzeigefläche (S) repräsentativen Anzeigedaten aus den ersten Speicherplätzen entsprechend der ersten Adresseninformation;

(e) zweite Lesemittel zum Auslesen der für die Bilder der Anzeigeelemente in der zweiten Anzeigefläche (D) repräsentativen Anzeigedaten aus den zweiten Speicherplätzen entsprechend der zweiten Adresseninformation;

(f) Operatormittel (63,68) zur wahlweisen Anwendung von Logik- oder Transparenzoperationen jeweils auf einen aus den ersten Speicherplätzen ausgelesenen Anzeigedatenwert und einen entsprechenden aus den zweiten Speicherplätzen ausgelesenen Anzeigedatenwert, um bearbeitete Anzeigedaten auszugeben, welche - an sich bekannten - Logik-Operationen beispielsweise UND-, ODER-, NICHT-, EXKLUSIV-ODER- und ähnliche Operationen umfassen, wobei die Transparenzoperation so definiert ist, daß die ausgegebenen bearbeiteten Anzeigedaten diejenigen Anzeigedaten sind, die aus den zweiten Speicherplätzen ausgelesen werden, wenn ein Transparenzbefehl nachgewiesen wird, und diejenigen Anzeigedaten sind, die von den ersten Speicherplätzen ausgelesen werden, wenn ein Transparenzbefehl nicht nachgewiesen wird, wobei ferner der Transparenzbefehl durch Transparenzbefehldetektormittel geliefert wird, die nachweisen, daß die aus den ersten Speichermitteln ausgelesenen Anzeigedaten repräsentativ für Transparenz sind; und

(g) Schreibmittel zum Einschreiben der bearbeiteten Anzeigedaten in die zweiten Speicherplätze der Speichermittel (4,104) entsprechend der zweiten Adresseninformation.

2.) Videoanzeigesteuersystem nach Anspruch 1, bei dem jeder Anzeigedatenwert ein Farbcode ist, der repräsentativ für die Farbe eines jeweiligen Anzeigeelements ist.

3.) Videoanzeigesteuersystem nach Anspruch 1, bei dem die Speichermittel (4,104) einen zweiten aus mehreren Speicherplätzen zusammengesetzten Speicherbereich (4b) zur Speicherung einer Vielzahl von Anzeigedaten aufweisen und bei dem der Anzeigeschirm der Videoanzeigeeinheit sich aus einem aktuellen Anzeigeschirm (DIS) und einem außerhalb des aktuellen Anzeigeschirms liegenden imaginären Anzeigeschirm (DIS a) zusammensetzt, wobei jedes der Anzeigeelemente des aktuellen Anzeigeschirms (DIS) durch die in dem Speicherbereich gespeicherten Daten und jedes der Anzeigeelemente des imaginären Anzeigeschirms (DIS a) durch jeweils eines der in dem zweiten Speicherbereich (4b) gespeicherten Daten repräsentiert wird.

4.) Videoanzeigesteuersystem nach Anspruch 1, bei dem die in dem Speicherbereich der Speichermittel (4,104) gespeicherten Anzeigedaten sich aus einer Vielzahl von Gruppen von Anzeigedaten zusammensetzen, wobei jede Gruppe mehr als einen Anzeigedatenwert enthält und in jeweils einem der Speicherplätze des Speicherbereichs der Speichermittel (4,80) gespeichert werden.

5.) Videoanzeigesteuersystem nach Anspruch 1, dadurch gekennzeichnet, daß dem Speicher (4) ein Erweiterungsspeicher (80) zugeordnet ist, der in gleicher Weise einen aus mehreren Speicherplätzen zusammengesetzten Speicherbereich zur Speicherung einer Vielzahl von Anzeigedaten aufweist, und daß dritte, durch die CPU (2) gesteuerte Registermittel (15a, 32a) zur Beibehaltung von Auswahldaten (MXC, MXD, MXS), und Speicherauswahlmittel (87-93) vorgesehen sind, um den Speicher (4) und/oder den Erweiterungsspeicher (80) jeweils entsprechend den Auswahldaten auszuwählen, um die auf der Videoanzeigeeinheit (CRT) anzuzeigenden Daten aus dem ausgewählten Speicher oder den ausgewählten Speichern auszulesen.