JP4389921B2 - データ転送回路及びそれを具備する半導体集積回路 - Google Patents

データ転送回路及びそれを具備する半導体集積回路 Download PDF

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Description

本発明は、外部メモリに格納されているデータを転送するためのデータ転送回路に関する。さらに、本発明は、そのようなデータ転送回路を具備する半導体集積回路に関する。
ＬＣＤ表示装置等の表示装置を用いた機器（例えば、携帯電話装置、パーソナルコンピュータ等）において、バッテリ残量が少ないことや、プリンタやハードディスク等の外部装置にアクセスしていること等を表すために、アイコンの点滅表示やアニメーションの表示等が行われている。
一般に、画像を表示するための画像データは、メモリ（フレームメモリ）に蓄えられる。フレームメモリのアドレスと表示体（例えば、ＬＣＤパネル等）の表示画面上の位置（画素）とは一対一に対応しており、表示コントローラ（例えば、ＬＣＤコントローラ等）がフレームメモリに蓄えられた画像データを表示体に転送することにより、表示体の表示画面上に画像が表示される。一般に、表示体は画像データを蓄える機能を有していない。そのため、表示コントローラが、フレームレートに応じて定期的（周期的）に、フレームメモリに蓄えられた画像データを表示体に繰り返し転送する。
例えば、アイコンの点滅表示は、フレームメモリ内の画像データをフレームレートより長い周期で書き換えることにより実現できる。例えば、「○」という文字（キャラクタ）を点滅表示させる場合には、「○」を配置した第１の画像データと「○」を配置していない第２の画像データの両方をフレームメモリ以外のメモリ領域（作業領域）内に用意しておき、所望の点滅表示時間間隔に応じて、第１の画像データと第２の画像データを交互にフレームメモリ内に転送することにより実現される。
また、アニメーション表示は、より多数の画像データを作業領域内に用意しておき、所望の時間間隔に応じて、いくつか又はいずれかの画像データをフレームメモリ内に転送することにより実現される。
従来、上記のようなフレームメモリ内への画像データの転送は、表示を変更する間隔（タイミング）をタイマ回路で計測し、タイマ回路がＣＰＵに表示を変更するタイミングになったことを割込み信号等により伝え、ＣＰＵがフレームメモリ内の画像データを書き換えることにより、行われていた。しかしながら、このような従来の技術では、ＣＰＵが、割込み発生時に行っていた処理を一時中断し、割込み処理（フレームメモリ内の画像データの書き換え処理）を行わなければならなかった。
ところで、下記の特許文献１には、周期的表示用のデータを記憶する記憶手段と、所定の表示手段にデータをＤＭＡ転送する転送手段と、を備え、所定の周期に対応する周期信号に同期させて、転送手段のＤＭＡ転送を繰り返すことを特徴とする表示制御回路が記載されている。
この表示制御回路によれば、点滅表示等のための画像データをＤＭＡ転送することにより、点滅表示等の都度ＣＰＵが割込み処理を行う必要をなくすことができる。
しかしながら、この表示制御回路では、予め想定（設計）されたＤＭＡ転送しか行うことができない。そのため、例えば、点滅するアイコンの数を増やそうとすると、ハードウェアを作り直さなければならず、表示機能の拡張をすることが容易ではないという問題があった。
特開平１１−２９６４７２号公報
そこで、上記の点に鑑み、本発明は、データ転送機能の拡張を容易にすることが可能なデータ転送回路を提供することを目的とする。また、本発明はそのようなデータ転送回路を具備する半導体集積回路を提供することを更なる目的とする。
以上の課題を解決するため、本発明の１つの観点に係るデータ転送回路は、外部の記憶回路に格納されている画像データを転送するための回路であって、外部の記憶回路の中の画像データの転送元領域のアドレス及び外部の記憶回路の中の画像データの転送先領域のアドレスに関する情報を含む基準データを外部の回路により書き込み及び／又は書き換え可能な内部記憶回路と、画像データの転送を行う転送回路と、基準データに基づいて、転送元領域に格納されている画像データの転送先領域への転送を前記転送回路に行わせる制御回路とを具備する。
また、本発明の１つの観点に係る半導体集積回路は、上記したデータ転送回路を具備する。
本発明の上記観点によれば、外部の回路により書き込み及び／又は書き換えられた基準データに基づいて、外部の記憶回路の転送元領域に格納されている画像データを外部の記憶回路の転送先領域に転送することができる。これにより、データ転送機能の拡張を容易にすることができる。
以下、図面を参照しながら、本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係るデータ転送回路を用いたシステムの概要を示す図である。本実施形態は、本発明を表示制御回路に適用したものである。
図１に示すように、このシステム１は、ＣＰＵ２と、ＳＤＲＡＭ（Synchoronous DRAM）３と、ＳＤＲＡＭコントローラ４と、本実施形態としての表示制御回路５と、ＬＣＤコントローラ６と、ＬＣＤパネル７とを具備する。
ＳＤＲＡＭ３は、ＳＤＲＡＭコントローラ４に接続及び制御されており、その一部が表示領域（フレームメモリ領域）として利用され、他の一部が作業領域として利用される。
ＳＤＲＡＭコントローラ４は、ＣＰＵバスＢ１を介してＣＰＵ２に接続され、画像データバスＢ２を介して表示制御回路５及びＬＣＤコントローラ６に接続されている。ＣＰＵ２は、ＣＰＵバスＢ１及びＳＤＲＡＭコントローラ４を介してＳＤＲＡＭ３にアクセス可能であり、表示制御回路５及びＬＣＤコントローラ６は、画像データバスＢ２及びＳＤＲＡＭコントローラ４を介してＳＤＲＡＭ３にアクセス可能である。
なお、ＣＰＵバスＢ１に、通信回路等が更に接続されても良い。
ＬＣＤコントローラ６は、ＳＤＲＡＭ３のフレームメモリ領域内の画像データを、フレームレート（本実施形態においては、３０ｆｐｓのインターレース方式とする）に応じたタイミングで読み出し、読み出した画像データに基づいて、ＬＣＤパネル７を駆動し、ＬＣＤパネル７に画像を表示させる。なお、ＳＤＲＡＭ３のフレームメモリ領域は、固定であっても良いし、可変であっても良い。ＳＤＲＡＭ３のフレームメモリ領域が可変である場合には、ＣＰＵ２がフレームメモリ領域を特定する情報をＬＣＤコントローラ６の設定レジスタ等に書き込むようにしても良い。
表示制御回路５は、ＳＤＲＡＭ３内の画像データ転送を行う。
図２は、表示制御回路５の内部構成の概要を示す図である。図２に示すように、表示制御回路５は、レジスタ群１１と、ステートマシン１２と、ＲＡＭ１３と、ＤＭＡ（Direct Memory Access）コントローラ１４と、透過処理演算部１５とを具備する。ステートマシン１２は、順序回路と組合せ回路で構成可能である。なお、表示制御回路５を半導体集積回路として構成することとしても良い。
レジスタ群１１は、ＣＰＵ２からアクセス可能な複数のレジスタである。レジスタ群１１は、ＣＰＵ２のアドレス空間（例えば、Ｉ／Ｏアドレス空間等）にマッピングされることでＣＰＵ２からアクセス可能としても良いし、他の方法でＣＰＵ２からアクセス可能としても良い。本実施形態においては、レジスタ群１１は、ＣＰＵ２のアドレス空間にマッピングされているものとする。
図３は、レジスタ群１１の一例を示す図である。図３においては、第１〜第５の５つの３２ビットレジスタを示している。第１〜第５のレジスタは、アドレス０ｘ００、０ｘ０４、０ｘ０８、０ｘ０Ｃ、及び、０ｘ１０に、それぞれマッピングされている。第１〜第４のレジスタは、ＣＰＵ２からリード／ライト可能であり、第５のレジスタは、ＣＰＵ２からリード可能である。第１〜第５のレジスタの初期値は、０ｘ００００である。
図４（ａ）は、第１のレジスタ（レジスタ名「ｉｂｉｔｂｌｔ＿ＩＮＴＳＴＡＴ」）のビットフィールドを示す図である。表示制御回路５は、後で説明するように、２つの系統の画像データ転送を並列に行うことが可能である。各系統は、１つ又はリンクされた複数のチャネル（テーブル（データ構造体）であり、後で説明する）で表される。第１のレジスタのビット０は、第１の系統の画像データ転送（以下、「ＢＬＴ０」という）が完了したか否かを表す。ＢＬＴ０が完了した場合には、ステートマシン１２は、第１のレジスタのビット０に「１」を書き込む。ＣＰＵ２は、第１のレジスタのビット０を読み出すことで、ＢＬＴ０が完了したか否かを知ることができる。また、ＣＰＵ２は、第１のレジスタのビット０に「１」を書き込むことで、第１のレジスタのビット０をクリアすることができる。さらに、ＢＬＴ０が完了した場合には、ステートマシン１２は、完了したＢＬＴ０の最後のチャネルのチャネル番号を、第１のレジスタのビット１３−８に書き込む。ＣＰＵ２は、第１のレジスタのビット１３−８を読み出すことで、完了したＢＬＴ０の最後のチャネルのチャネル番号を知ることができる。
同様に、第１のレジスタのビット１６は、第２の系統の画像データ転送（以下、「ＢＬＴ１」という）が完了したか否かを表す。ＢＬＴ１が完了した場合には、ステートマシン１２は、第１のレジスタのビット１６に「１」を書き込む。ＣＰＵ２は、第１のレジスタのビット１６を読み出すことで、ＢＬＴ１が完了したか否かを知ることができる。また、ＣＰＵ２は、第１のレジスタのビット１６に「１」を書き込むことで、第１のレジスタのビット１６をクリアすることができる。さらに、ＢＬＴ１が完了した場合には、ステートマシン１２は、完了したＢＬＴ１の最後のチャネルのチャネル番号を、第１のレジスタのビット２９−２４に書き込む。ＣＰＵ２は、第１のレジスタのビット２９−２４を読み出すことで、完了したＢＬＴ１の最後のチャネルのチャネル番号を知ることができる。
図４（ｂ）は、第２のレジスタ（レジスタ名「ｉｂｉｔｂｌｔ＿ＩＮＴＥＮＢ」）のビットフィールドを示す図である。第２のレジスタのビット０は、ＢＬＴ０において割込み要因（後で説明する）が発生した場合に、ステートマシン１２がＣＰＵ２に割込み信号を出力するか否かを設定するためのビットである。ＣＰＵ２は、第２のレジスタのビット０に「１」を書き込むことで、ＢＬＴ０において割込み要因が発生した場合に、ステートマシン１２がＣＰＵ２に割込み信号を出力するように設定することができる。また、ＣＰＵ２は、第２のレジスタのビット０に「０」を書き込むことで、ＢＬＴ０において割込み要因が発生した場合に、ステートマシン１２がＣＰＵ２に割込み信号を出力しないように設定することができる。
同様に、第２のレジスタのビット１は、ＢＬＴ１において割込み要因が発生した場合に、ステートマシン１２がＣＰＵ２に割込み信号を出力するか否かを設定するためのビットである。ＣＰＵ２は、第２のレジスタのビット１に「１」を書き込むことで、ＢＬＴ１において割込み要因が発生した場合に、ステートマシン１２がＣＰＵ２に割込み信号を出力するように設定することができる。また、ＣＰＵ２は、第２のレジスタのビット１に「０」を書き込むことで、ＢＬＴ１において割込み要因が発生した場合に、ステートマシン１２がＣＰＵ２に割込み信号を出力しないように設定することができる。
図５（ａ）は、第３のレジスタ（レジスタ名「ｉｂｉｔｂｌｔ０＿ＤＭＡＥＮＢ」）のビットフィールドを示す図である。ＣＰＵ２は、第３のレジスタのビット５−０に、ＢＬＴ０の開始チャネル番号を書き込み、第３のレジスタのビット７に「１」を書き込むことで、ＢＬＴ０を表示制御装置５に開始させることができる。ステートマシン１２は、ＢＬＴ０を開始すると、実行中のチャネル番号を第３のレジスタのビット５−０に書き込む。ＣＰＵ２は、第３のレジスタのビット５−０を読み出すことで、ＢＬＴ０のどのチャネルが実行されている最中であるかを知ることができる。
図５（ｂ）は、第４のレジスタ（レジスタ名「ｉｂｉｔｂｌｔ１＿ＤＭＡＥＮＢ」）のビットフィールドを示す図である。ＣＰＵ２は、第４のレジスタのビット５−０に、ＢＬＴ１の開始チャネル番号を書き込み、第４のレジスタのビット７に「１」を書き込むことで、ＢＬＴ１を表示制御装置５に開始させることができる。ステートマシン１２は、ＢＬＴ１を開始すると、実行中のチャネル番号を第３のレジスタのビット５−０に書き込む。ＣＰＵ２は、第４のレジスタのビット５−０を読み出すことで、ＢＬＴ１のどのチャネルが実行されている最中であるかを知ることができる。
図５（ｃ）は、第５のレジスタ（レジスタ名「ｉｂｉｔｂｌｔ＿ＴＲＧＣＮＴ」）のビットフィールドを示す図である。ステートマシン１２は、ＢＬＴ０、ＢＬＴ１を実行するタイミングを図るため、種々のトリガ信号（例えば、タイマ回路からのタイマ信号、ＬＣＤコントローラ６からの垂直同期信号、水平同期信号等）の入力を受け付け、これらの信号をカウントすることができる。ステートマシン１２は、ＢＬＴ０の実行中のチャネルのトリガ信号のカウント値を第５のレジスタのビット１５−０に書き込み、ＢＬＴ１の実行中のチャネルのトリガ信号のカウント値を第５のレジスタのビット３１−１６に書き込む。ＣＰＵ２は、これらのビットフィールドを読み出すことにより、ＢＬＴ０、ＢＬＴ１の実行されている最中のチャネルのトリガ信号のカウント値を知ることができる。
次に、チャネルについて説明する。先に触れたように、チャネルは、テーブル（データ構造体）であり、ＲＡＭ１３（図２参照）に格納される。本実施形態においては、ＲＡＭ１３は、最大６４個のチャネルを格納可能であるものとする。なお、ＲＡＭ１３は、ＣＰＵ２からリード／ライトアクセス可能である。ＲＡＭ１３は、ＣＰＵ２のアドレス空間（例えば、Ｉ／Ｏアドレス空間等）にマッピングされることでＣＰＵ２からアクセス可能としても良いし、他の方法（例えば、レジスタ群１１〜ステートマシン１２経由等）でＣＰＵ２からアクセス可能としても良い。本実施形態においては、１つのチャネルは、３２ビット×８ワードで構成されるものとする。
図６及び図７は、チャネルの第１〜第８のワードのビットフィールドを示す図である。
図６に示すように、第１のワードのビット２３（名称「ＬＩＮＫＥＮ」）は、当該チャネルに関する画像データ転送終了後に他のチャネルに関する画像データ転送を行うか否かを表すビットであり、このビットが「０」の場合には、当該チャネルに関する画像データ転送終了により、ＢＬＴ０又はＢＬＴ１が完了となる。一方、このビットが「１」の場合には、第１のワードのビット２１−１６（名称「ＬＩＮＫＣＨＮ」）によって表されるチャネルに関する画像データ転送が引き続いて行われる。
第１のワードのビット１３−１２は、ＳＤＲＡＭ３（図１参照）に格納されている画像データのフォーマットを表す。第１のワードのビット１３−１２が「０ｂ１１」の場合には、ＳＤＲＡＭ３に格納されている画像データのフォーマットは、３２ｂｐｐ（bit per pixel）のＡＲＧＢ（αチャネル（αブレンド）付きＲＧＢ）フォーマットとなる。
図８（ａ）は、３２ｂｐｐのＡＲＧＢフォーマットを示す図である。このフォーマットの場合、図８（ａ）に示すように、８ビット符号無し整数型（unsigned integer）のＡ（α値）、８ビットのＲ（赤）、８ビットのＧ（緑）、及び、８ビットのＢ（青）の計３２ビットで１ピクセルが表される。このフォーマットの場合には、１ピクセルが処理単位となる。
再び図６を参照すると、第１のワードのビット１３−１２が「０ｂ１０」の場合には、ＳＤＲＡＭ３に格納されている画像データのフォーマットは、３２ｂｐｐのＡＹＣｂＣｒ（αチャネル付きＹＣｂＣｒ）フォーマットとなる。
図８（ｂ）は、３２ｂｐｐのＡＹＣｂＣｒフォーマットを示す図である。このフォーマットの場合、図８（ｂ）に示すように、８ビットのＡ（α値）、８ビットのＣｂ又はＣｒ、及び、８ビットのＹの計２４ビットで１ピクセルが表されるが、ワードアラインのため、ＡとＣｂ又はＣｒとの間に未使用の８ビット領域を確保している。また、このフォーマットの場合には、２ピクセルが処理単位となる。
再び図６を参照すると、第１のワードのビット１３−１２が「０ｂ０１」の場合には、ＳＤＲＡＭ３に格納されている画像データのフォーマットは、１６ｂｐｐのＹＣｂＣｒフォーマットとなる。
図８（ｃ）は、１６ｂｐｐのＹＣｂＣｒフォーマットを示す図である。このフォーマットの場合、図８（ｃ）に示すように、８ビットのＣｂ又はＣｒ、及び、８ビットのＹの計１６ビットで１ピクセルが表される。このフォーマットの場合には、２ピクセルが処理単位となる。
再び図６を参照すると、第１のワードのビット９−８（名称「ＭＯＤＥ」）は、画像データ転送のモードを表す。第１のワードのビット９−８が「０ｂ１０」の場合には、後述する第７のワードに格納されている塗り潰しパターンデータ（Fill Pattern Data）で転送先の領域を塗り潰す（Fillする）。
また、第１のワードのビット９−８が「０ｂ０１」の場合には、転送元の画像データと転送先の画像データとに透過（Transparency）処理を行う。その場合には、ＤＭＡコントローラ１４（図２参照）が、転送元の画像データ及び転送先の画像データをＳＤＲＡＭ３（図１参照）から読み出して透過処理演算部１５（図２参照）に送り、透過処理演算部１５が、
Ｒblended＝｛（255−α）・Ｒforeground＋α・Ｒbackground｝／256 …（１）
Ｇblended＝｛（255−α）・Ｇforeground＋α・Ｇbackground｝／256 …（２）
Ｂblended＝｛（255−α）・Ｂforeground＋α・Ｂbackground｝／256 …（３）
の演算を行う。
ここで、αは、転送元の画素データのα値であり、Ｒforegroundは、転送元の画素データのＲ（赤）成分であり、Ｒbackgroundは、転送先の画素データのＲ（赤）成分であり、Ｒblendedは、転送先に書き込まれる画素データのＲ（赤）成分である。同様に、Ｇforegroundは、転送元の画素データのＧ（緑）成分であり、Ｇbackgroundは、転送先の画素データのＧ（緑）成分であり、Ｇblendedは、転送先に書き込まれる画素データのＧ（緑）成分であり、Ｂforegroundは、転送元の画素データのＢ（青）成分であり、Ｂbackgroundは、転送先の画素データのＢ（青）成分であり、Ｂblendedは、転送先に書き込まれる画素データのＢ（青）成分である。
従って、転送元の画素データのα値が０（０ｘ００）の場合には、完全不透過（転送元の画素データそのまま）となり、転送元の画素データのα値が２５５（０ｘＦＦ）の場合には、完全透過（転送先の画素データそのまま）となる。
再び図６を参照すると、第１のワードのビット９−８が「０ｂ００」の場合には、転送元の画像データを転送先に単にコピー（Copy）する。
第１のワードのビット６−４（名称「ＴＲＧＳＲＣ」）は、当該チャネルに関する画像データ転送のタイミングを図るために選択するトリガ信号を表す。第１のワードのビット６−４が「０ｂ１０１」の場合には、ステートマシン１２は、外部信号入力ポートに入力される信号（例えば、タイマ信号等）の立ち上がりエッジ（Positive Edge）をカウントする。また、第１のワードのビット６−４が「０ｂ１００」の場合には、ステートマシン１２は、外部信号入力ポートに入力される信号（例えば、タイマ信号等）の立ち下がりエッジ（Negative Edge）をカウントする。また、第１のワードのビット６−４が「０ｂ０１１」の場合には、ステートマシン１２は、水平同期信号（ＨＳＹＮＣ）信号をカウントする。また、第１のワードのビット６−４が「０ｂ０１０」の場合には、ステートマシン１２は、偶数フィールド及び奇数フィールドの両方の垂直同期信号（ＶＳＹＮＣ ＥＶＥＮ ｏｒ ＯＤＤ）信号をカウントする。また、第１のワードのビット６−４が「０ｂ００１」の場合には、ステートマシン１２は、奇数フィールドの垂直同期信号（ＶＳＹＮＣ ＯＤＤ）信号をカウントする。また、第１のワードのビット６−４が「０ｂ０００」の場合には、ステートマシン１２は、偶数フィールドの垂直同期信号（ＶＳＹＮＣ ＥＶＥＮ）信号をカウントする。
図７を参照すると、第１のワードのビット１（名称「ＡＤＲＣＴＲＬ」）は、転送元及び転送先アドレスを変化させる方向を表す。第１のワードのビット１が「１」の場合、転送元及び転送先アドレスはインクリメントされ、第１のワードのビット１が「０」の場合、転送元及び転送先アドレスはデクリメントされる。
第１のワードのビット０（名称「ＩＮＴＥＮＢ」）は、当該チャネルに関するデータ転送完了時に割込み要因を発生させるか否かを表す。ステートマシン１２は、第１のワードのビット０が「１」の場合、当該チャネルに関するデータ転送完了時に割込み要因を発生させ、第１のワードのビット０が「０」の場合、当該チャネルに関するデータ転送完了時に割込み要因を発生させない。
第２のワードのビット１５−０（名称「ＴＲＧＣＮＴ」）は、当該チャネルに関するデータ転送を開始する前にカウントすべきトリガ信号の数を表す。ステートマシン１２は、第２のワードのビット１５−０に設定された数と同数のトリガ信号をカウントした後に、当該チャネルに関するデータ転送をＤＭＡコントローラ１４に開始させる。
第３のワードのビット１５−０（名称「ＷＳＩＺＥ」）は、当該チャネルに関するデータ転送の水平方向のデータサイズを表し、第４のワードのビット１５−０（名称「ＨＳＩＺＥ」）は、当該チャネルに関するデータ転送の垂直方向のデータサイズを表す。第５のワードのビット１５−０（名称「ＳＲＯＦＦＳＩＺＥ」）は、転送元の画像データのラインとラインとの間のオフセットを表し、第６のワードのビット１５−０（名称「ＤＳＯＦＦＳＩＺＥ」）は、転送先の画像データのラインとラインとの間のオフセットを表す。
第７のワードのビット３１−０（名称「ＳＲＡＤＲ」）は、転送元の先頭アドレスを表す。なお、先に説明した第１のワードのビット９−８（名称「ＭＯＤＥ」）の値が「０ｂ１０」（Fill）の場合には、第７のワードのビット３１−０は、アドレスではなく、転送先を塗り潰すパターンデータ（Fill Pattern Data）として用いられる。
第８のワードのビット３１−０（名称「ＤＳＡＤＲ」）は、転送先の先頭アドレスを表す。
次に、表示制御回路５の動作について、具体例を挙げて説明する。第１の具体例として、アイコンの点滅表示を行う場合について説明する。
まず、ＣＰＵ２（又はＣＰＵバスＢ１に接続された他の回路）が、ＳＤＲＡＭ３（図１参照）内に画像データを書き込む。また、ＣＰＵ２が、ＲＡＭ１３（図２参照）内にチャネルを書き込む。
図９は、ＳＤＲＡＭ３内に書き込まれた画像データの例を示す図である。なお、ＳＤＲＡＭ３は表示体ではなく記憶回路であり、ＳＤＲＡＭ３内に書き込まれるのは画像データであるが、ここでは、理解の容易のため、画像データによって表される画像をＳＤＲＡＭ３内に示している。
また、ここでは、ＳＤＲＡＭ３内のアドレスａｄｄｒ０を先頭アドレスとする横サイズｘ０、縦サイズｙ０の矩形領域が表示領域（フレームメモリ領域）として設定されており、この矩形領域内の画像データに基づく画像が、ＬＣＤパネル７（図１参照）に表示されるものとする。
また、ＳＤＲＡＭ３内のアドレスａｄｄｒ２を先頭アドレスとする横サイズｘ１、縦サイズｙ１の矩形領域には、アイコン画像データが格納されている。しかし、この矩形領域は表示領域（フレームメモリ領域）ではないので、この矩形領域内のアイコン画像データに基づくアイコン画像がＬＣＤパネル７に表示されることはない。なお、このアイコン画像データの背景（辺縁部）のα値は、「０ｘＦＦ」であるものとし、アイコン画像データの前景（中央付近部）のα値は、「０ｘ００」であるものとする。
図１０及び図１１は、ＲＡＭ１３内に書き込まれたチャネルの例を示す図である。
図１０に示すように、チャネル０には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「１」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ１５」が、ＷＳＩＺＥとして「ｘ１」が、ＨＳＩＺＥとして「ｙ１」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ２」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ１」が、ＳＲＡＤＲとして「ａｄｄｒ３」が、ＤＳＡＤＲとして「ａｄｄｒ１」が、それぞれ格納されている。
ここで、「ｏｆｆ１」は、図９に示すＡとＢとの和であり、「ｏｆｆ２」は、図９に示すＣとＤとの和であり、「ａｄｄｒ１」は、表示領域（フレームメモリ領域）内のアドレスである。
また、チャネル１には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「０」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ１５」が、ＷＳＩＺＥとして「ｘ１」が、ＨＳＩＺＥとして「ｙ１」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ２」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ１」が、ＳＲＡＤＲとして「ａｄｄｒ４」が、ＤＳＡＤＲとして「ａｄｄｒ１」が、それぞれ格納されている。
また、チャネル２には、ＬＩＮＫＥＮとして「０」が、ＬＩＮＫＣＨＮとして「０」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ０」が、ＷＳＩＺＥとして「ｘ１」が、ＨＳＩＺＥとして「ｙ１」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ１」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ２」が、ＳＲＡＤＲとして「ａｄｄｒ１」が、ＤＳＡＤＲとして「ａｄｄｒ３」が、それぞれ格納されている。
また、チャネル３には、ＬＩＮＫＥＮとして「０」が、ＬＩＮＫＣＨＮとして「０」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ０」が、ＷＳＩＺＥとして「ｘ１」が、ＨＳＩＺＥとして「ｙ１」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ１」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ２」が、ＳＲＡＤＲとして「ａｄｄｒ１」が、ＤＳＡＤＲとして「ａｄｄｒ４」が、それぞれ格納されている。
また、チャネル４には、ＬＩＮＫＥＮとして「０」が、ＬＩＮＫＣＨＮとして「０」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ０１」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ０」が、ＷＳＩＺＥとして「ｘ１」が、ＨＳＩＺＥとして「ｙ１」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ２」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ２」が、ＳＲＡＤＲとして「ａｄｄｒ２」が、ＤＳＡＤＲとして「ａｄｄｒ３」が、それぞれ格納されている。
次に、ＣＰＵ２は、レジスタ「ｉｂｉｔｂｌｔ０＿ＤＭＡＥＮＢ」のビット５−０に「０ｄ２」を、レジスタ「ｉｂｉｔｂｌｔ０＿ＤＭＡＥＮＢ」のビット７に「１」を、レジスタ「ｉｂｉｔｂｌｔ１＿ＤＭＡＥＮＢ」のビット５−０に「０ｄ３」を、レジスタ「ｉｂｉｔｂｌｔ１＿ＤＭＡＥＮＢ」のビット７に「１」を、それぞれ書き込む。なお、レジスタ「ｉｂｉｔｂｌｔ０＿ＤＭＡＥＮＢ」のビット７及びレジスタ「ｉｂｉｔｂｌｔ１＿ＤＭＡＥＮＢ」のビット７に「１」を書き込むことを、ＣＰＵ２以外のタイマ回路等が行うようにしても良い。
これを受けて、ステートマシン１２は、チャネル２に関する画像データ転送及びチャネル３に関する画像データ転送をＤＭＡコントローラ１４に並列して行わせる。チャネル２及びチャネル３のＭＯＤＥは「０ｘ００」（Copy）であるので、アドレスａｄｄｒ１を先頭アドレスとする横サイズｘ１、縦サイズｙ１の矩形領域の画像データが、アドレスａｄｄｒ３を先頭アドレスとする横サイズｘ１、縦サイズｙ１の矩形領域及びアドレスａｄｄｒ４を先頭アドレスとする横サイズｘ１、縦サイズｙ１の矩形領域にコピーされる。
図１２（ａ）は、チャネル２に関する画像データ転送及びチャネル３に関する画像データ転送終了後のＳＤＲＡＭ３を示す図である。
次に、ＣＰＵ２は、レジスタ「ｉｂｉｔｂｌｔ０＿ＤＭＡＥＮＢ」のビット５−０に「０ｄ４」を、レジスタ「ｉｂｉｔｂｌｔ０＿ＤＭＡＥＮＢ」のビット７に「１」を、それぞれ書き込む。
これを受けて、ステートマシン１２は、チャネル４に関する画像データ転送をＤＭＡコントローラ１４に行わせる。チャネル４のＭＯＤＥが「０ｘ０１」（Transparency）であるので、アドレスａｄｄｒ２を先頭アドレスとする横サイズｘ１、縦サイズｙ１の矩形領域の画像データが、アドレスａｄｄｒ３を先頭アドレスとする横サイズｘ１、縦サイズｙ１の矩形領域に透過（Transparency）コピーされる。
図１２（ｂ）は、チャネル４に関する画像データ転送終了後のＳＤＲＡＭ３を示す図である。
次に、ＣＰＵ２は、レジスタ「ｉｂｉｔｂｌｔ０＿ＤＭＡＥＮＢ」のビット５−０に「０ｄ０」を、レジスタ「ｉｂｉｔｂｌｔ０＿ＤＭＡＥＮＢ」のビット７に「１」を、それぞれ書き込む。
ステートマシン１２は、チャネル０のＴＲＧＣＮＴが「０ｄ１５」であるので、トリガ信号（ここでは、チャネル０のＴＲＧＳＲＣが「０ｂ０００」であるので、ＶＳＹＮＣ ＥＶＥＮ）を１５回カウントした後、すなわち０．５秒後に、チャネル０に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３を先頭アドレスとする横サイズｘ１、縦サイズｙ１の矩形領域の画像データが、アドレスａｄｄｒ１を先頭アドレスとする横サイズｘ１、縦サイズｙ１の矩形領域にコピーされる。
図１３（ａ）は、チャネル０に関する画像データ転送後のＳＤＲＡＭ３を示す図である。
次に、ステートマシン１２は、チャネル０のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「１」であるので、チャネル１に関する処理を行う。ステートマシン１２は、チャネル１のＴＲＧＣＮＴが「０ｄ１５」であるので、トリガ信号（ここでは、チャネル１のＴＲＧＳＲＣが「０ｂ０００」であるので、ＶＳＹＮＣ ＥＶＥＮ）を１５回カウントした後、すなわち０．５秒後に、チャネル１に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ４を先頭アドレスとする横サイズｘ１、縦サイズｙ１の矩形領域の画像データが、アドレスａｄｄｒ１を先頭アドレスとする横サイズｘ１、縦サイズｙ１の矩形領域にコピーされる。
図１３（ｂ）は、チャネル０に関する画像データ転送後のＳＤＲＡＭ３を示す図である。
ステートマシン１２は、チャネル１のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「０」であるので、チャネル０及びチャネル１に関する処理を繰り返し行う。これにより、アイコン画像の点滅表示が実現される。
このように、本実施形態によれば、ＣＰＵ２がチャネルをＲＡＭ１３に書き込むことで、表示制御回路５のデータ転送機能の拡張を容易に行うことができ、アイコンの点滅表示を容易に実現することができる。また、アイコンの点滅表示を行っている間（ステートマシン１２が、チャネル０及びチャネル１に関する処理を繰り返し行っている間）には、ＣＰＵ２は何らの処理も行う必要がないので、アイコンの点滅表示を行っている間のＣＰＵ２の負荷を軽減するとともに、システム１全体の消費電力を低減することが可能である。
また、本実施形態によれば、２つの系列の画像データの転送を並列して行うことが可能である。本例においては、チャネル２によって構成される１つの系列と、チャネル３によって構成されるもう１つの系列とを並列して行う場合について説明したが、各々の系列がリンクされた複数のチャネルによって構成されることとしても良い。また、本実施形態においては、２つの系列の画像データの転送を並列して行うように実装しているが、３つ以上の系列の画像データの転送を並列して行うように実装することも可能である。
なお、本実施形態においては、ＳＤＲＡＭ３が、表示領域（フレームメモリ領域）及び作業領域の両方として利用されることとしているが、表示領域（フレームメモリ領域）として利用されるメモリと作業領域として利用されるメモリを別個に設けても良い。
次に、表示制御回路５の動作の第２の具体例として、ワイプ（Ｗｉｐｅ）表示を行う場合について説明する。
まず、ＣＰＵ２が、ＳＤＲＡＭ３（図１参照）内に画像データを書き込むとともに、ＲＡＭ１３（図２参照）内にチャネルを書き込む。
図１４は、ＳＤＲＡＭ３内に書き込まれた画像データの例を示す図である。なお、ＳＤＲＡＭ３は表示体ではなく記憶回路であり、ＳＤＲＡＭ３内に書き込まれるのは画像データであるが、ここでは、理解の容易のため、画像データによって表される画像をＳＤＲＡＭ３内に示している。
また、ここでは、ＳＤＲＡＭ３内のアドレスａｄｄｒ１０を先頭アドレスとする横サイズｘ２、縦サイズｙ２×１２の矩形領域が表示領域（フレームメモリ領域）として設定されており、この矩形領域内の画像データに基づく画像が、ＬＣＤパネル７（図１参照）に表示されるものとする。本例では、表示領域には、網掛け画像データが書き込まれているものとする。なお、アドレスａｄｄｒ１０と表示領域内のアドレスａｄｄｒ１１との間の縦サイズ、アドレスａｄｄｒ１１と表示領域内のアドレスａｄｄｒ１２との間の縦サイズ、アドレスａｄｄｒ１２と表示領域内のアドレスａｄｄｒ１３との間の縦サイズ、アドレスａｄｄｒ１３と表示領域内のアドレスａｄｄｒ１４との間の縦サイズ、アドレスａｄｄｒ１４と表示領域内のアドレスａｄｄｒ１５との間の縦サイズ、アドレスａｄｄｒ１５と表示領域内のアドレスａｄｄｒ１６との間の縦サイズ、アドレスａｄｄｒ１６と表示領域内のアドレスａｄｄｒ１７との間の縦サイズ、アドレスａｄｄｒ１７と表示領域内のアドレスａｄｄｒ１８との間の縦サイズ、アドレスａｄｄｒ１８と表示領域内のアドレスａｄｄｒ１９との間の縦サイズ、アドレスａｄｄｒ１９と表示領域内のアドレスａｄｄｒ２０との間の縦サイズ、及び、アドレスａｄｄｒ２０と表示領域内のアドレスａｄｄｒ２１との間の縦サイズは、それぞれｙ２であるものとする。
また、ＳＤＲＡＭ３内のアドレスａｄｄｒ３０を先頭アドレスとする横サイズｘ２、縦サイズｙ２×１２の矩形領域には、画像データが格納されている。しかし、この矩形領域は表示領域（フレームメモリ領域）ではないので、この矩形領域内の画像データに基づく画像がＬＣＤパネル７に表示されることはない。なお、アドレスａｄｄｒ３０とこの矩形領域内のアドレスａｄｄｒ３１との間の縦サイズ、アドレスａｄｄｒ３１とこの矩形領域内のアドレスａｄｄｒ３２との間の縦サイズ、アドレスａｄｄｒ３２とこの矩形領域内のアドレスａｄｄｒ３３との間の縦サイズ、アドレスａｄｄｒ３３とこの矩形領域内のアドレスａｄｄｒ３４との間の縦サイズ、アドレスａｄｄｒ３４とこの矩形領域内のアドレスａｄｄｒ３５との間の縦サイズ、アドレスａｄｄｒ３５とこの矩形領域内のアドレスａｄｄｒ３６との間の縦サイズ、アドレスａｄｄｒ３６とこの矩形領域内のアドレスａｄｄｒ３７との間の縦サイズ、アドレスａｄｄｒ３７とこの矩形領域内のアドレスａｄｄｒ３８との間の縦サイズ、アドレスａｄｄｒ３８とこの矩形領域内のアドレスａｄｄｒ３９との間の縦サイズ、アドレスａｄｄｒ３９とこの矩形領域内のアドレスａｄｄｒ４０との間の縦サイズ、及び、アドレスａｄｄｒ４０とこの矩形領域内のアドレスａｄｄｒ４１との間の縦サイズは、それぞれｙ２であるものとする。
図１５〜図１７は、ＲＡＭ１３内に書き込まれたチャネルの例を示す図である。
図１５に示すように、チャネル０には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「１」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ１５」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ３０」が、ＤＳＡＤＲとして「ａｄｄｒ１０」が、それぞれ格納されている。
ここで、「ｏｆｆ３」は、図１４に示すＥとＦとの和であり、「ｏｆｆ４」は、図１４に示すＧとＨとの和である。
チャネル１には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「２」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ１５」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ３１」が、ＤＳＡＤＲとして「ａｄｄｒ１１」が、それぞれ格納されている。
チャネル２には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「３」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ１５」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ３２」が、ＤＳＡＤＲとして「ａｄｄｒ１２」が、それぞれ格納されている。
チャネル３には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「４」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ１５」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ３３」が、ＤＳＡＤＲとして「ａｄｄｒ１３」が、それぞれ格納されている。
また、図１６に示すように、チャネル４には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「５」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ１５」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ３４」が、ＤＳＡＤＲとして「ａｄｄｒ１４」が、それぞれ格納されている。
チャネル５には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「６」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ１５」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ３５」が、ＤＳＡＤＲとして「ａｄｄｒ１５」が、それぞれ格納されている。
チャネル６には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「７」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ１５」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ３６」が、ＤＳＡＤＲとして「ａｄｄｒ１６」が、それぞれ格納されている。
チャネル７には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「８」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ１５」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ３７」が、ＤＳＡＤＲとして「ａｄｄｒ１７」が、それぞれ格納されている。
また、図１７に示すように、チャネル８には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「９」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ１５」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ３８」が、ＤＳＡＤＲとして「ａｄｄｒ１８」が、それぞれ格納されている。
チャネル９には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「１０」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ１５」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ３９」が、ＤＳＡＤＲとして「ａｄｄｒ１９」が、それぞれ格納されている。
チャネル１０には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「１１」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ１５」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ４０」が、ＤＳＡＤＲとして「ａｄｄｒ２０」が、それぞれ格納されている。
チャネル１１には、ＬＩＮＫＥＮとして「０」が、ＬＩＮＫＣＨＮとして「０」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ１５」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ４１」が、ＤＳＡＤＲとして「ａｄｄｒ２１」が、それぞれ格納されている。
次に、ＣＰＵ２は、レジスタ「ｉｂｉｔｂｌｔ０＿ＤＭＡＥＮＢ」のビット５−０に「０ｄ０」を、レジスタ「ｉｂｉｔｂｌｔ０＿ＤＭＡＥＮＢ」のビット７に「１」を、それぞれ書き込む。
ステートマシン１２は、チャネル０のＴＲＧＣＮＴが「０ｄ１５」であるので、トリガ信号（ここでは、チャネル０のＴＲＧＳＲＣが「０ｂ０００」であるので、ＶＳＹＮＣ ＥＶＥＮ）を１５回カウントした後、すなわち０．５秒後に、チャネル０に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３０を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域の画像データが、アドレスａｄｄｒ１０を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域にコピーされる。
図１８（ａ）は、チャネル０に関する画像データ転送終了後のＳＤＲＡＭ３を示す図である。
次に、ステートマシン１２は、チャネル０のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「１」であるので、チャネル１に関する処理を行う。ステートマシン１２は、チャネル１のＴＲＧＣＮＴが「０ｄ１５」であるので、トリガ信号（ここでは、チャネル１のＴＲＧＳＲＣが「０ｂ０００」であるので、ＶＳＹＮＣ ＥＶＥＮ）を１５回カウントした後、すなわち０．５秒後に、チャネル１に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３１を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域の画像データが、アドレスａｄｄｒ１１を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域にコピーされる。
図１８（ｂ）は、チャネル１に関する画像データ転送終了後のＳＤＲＡＭ３を示す図である。
次に、ステートマシン１２は、チャネル１のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「２」であるので、チャネル２に関する処理を行う。ステートマシン１２は、チャネル２のＴＲＧＣＮＴが「０ｄ１５」であるので、トリガ信号（ここでは、チャネル１のＴＲＧＳＲＣが「０ｂ０００」であるので、ＶＳＹＮＣ ＥＶＥＮ）を１５回カウントした後、すなわち０．５秒後に、チャネル２に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３２を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域の画像データが、アドレスａｄｄｒ１２を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域にコピーされる。
図１９（ａ）は、チャネル２に関する画像データ転送終了後のＳＤＲＡＭ３を示す図である。
次に、ステートマシン１２は、チャネル２のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「３」であるので、チャネル３に関する処理を行う。ステートマシン１２は、チャネル３のＴＲＧＣＮＴが「０ｄ１５」であるので、トリガ信号（ここでは、チャネル１のＴＲＧＳＲＣが「０ｂ０００」であるので、ＶＳＹＮＣ ＥＶＥＮ）を１５回カウントした後、すなわち０．５秒後に、チャネル３に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３３を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域の画像データが、アドレスａｄｄｒ１３を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域にコピーされる。
図１９（ｂ）は、チャネル３に関する画像データ転送終了後のＳＤＲＡＭ３を示す図である。
次に、ステートマシン１２は、チャネル３のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「４」であるので、チャネル４に関する処理を行う。ステートマシン１２は、チャネル４のＴＲＧＣＮＴが「０ｄ１５」であるので、トリガ信号（ここでは、チャネル１のＴＲＧＳＲＣが「０ｂ０００」であるので、ＶＳＹＮＣ ＥＶＥＮ）を１５回カウントした後、すなわち０．５秒後に、チャネル４に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３４を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域の画像データが、アドレスａｄｄｒ１４を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域にコピーされる。
図２０（ａ）は、チャネル４に関する画像データ転送終了後のＳＤＲＡＭ３を示す図である。
次に、ステートマシン１２は、チャネル４のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「５」であるので、チャネル５に関する処理を行う。ステートマシン１２は、チャネル５のＴＲＧＣＮＴが「０ｄ１５」であるので、トリガ信号（ここでは、チャネル１のＴＲＧＳＲＣが「０ｂ０００」であるので、ＶＳＹＮＣ ＥＶＥＮ）を１５回カウントした後、すなわち０．５秒後に、チャネル５に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３５を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域の画像データが、アドレスａｄｄｒ１５を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域にコピーされる。
図２０（ｂ）は、チャネル５に関する画像データ転送終了後のＳＤＲＡＭ３を示す図である。
次に、ステートマシン１２は、チャネル５のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「６」であるので、チャネル６に関する処理を行う。ステートマシン１２は、チャネル６のＴＲＧＣＮＴが「０ｄ１５」であるので、トリガ信号（ここでは、チャネル１のＴＲＧＳＲＣが「０ｂ０００」であるので、ＶＳＹＮＣ ＥＶＥＮ）を１５回カウントした後、すなわち０．５秒後に、チャネル６に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３６を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域の画像データが、アドレスａｄｄｒ１６を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域にコピーされる。
図２１（ａ）は、チャネル６に関する画像データ転送終了後のＳＤＲＡＭ３を示す図である。
次に、ステートマシン１２は、チャネル６のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「７」であるので、チャネル７に関する処理を行う。ステートマシン１２は、チャネル７のＴＲＧＣＮＴが「０ｄ１５」であるので、トリガ信号（ここでは、チャネル１のＴＲＧＳＲＣが「０ｂ０００」であるので、ＶＳＹＮＣ ＥＶＥＮ）を１５回カウントした後、すなわち０．５秒後に、チャネル７に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３７を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域の画像データが、アドレスａｄｄｒ１７を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域にコピーされる。
図２１（ｂ）は、チャネル７に関する画像データ転送終了後のＳＤＲＡＭ３を示す図である。
次に、ステートマシン１２は、チャネル７のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「８」であるので、チャネル８に関する処理を行う。ステートマシン１２は、チャネル８のＴＲＧＣＮＴが「０ｄ１５」であるので、トリガ信号（ここでは、チャネル１のＴＲＧＳＲＣが「０ｂ０００」であるので、ＶＳＹＮＣ ＥＶＥＮ）を１５回カウントした後、すなわち０．５秒後に、チャネル８に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３８を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域の画像データが、アドレスａｄｄｒ１８を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域にコピーされる。
図２２（ａ）は、チャネル８に関する画像データ転送終了後のＳＤＲＡＭ３を示す図である。
次に、ステートマシン１２は、チャネル８のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「９」であるので、チャネル９に関する処理を行う。ステートマシン１２は、チャネル９のＴＲＧＣＮＴが「０ｄ１５」であるので、トリガ信号（ここでは、チャネル１のＴＲＧＳＲＣが「０ｂ０００」であるので、ＶＳＹＮＣ ＥＶＥＮ）を１５回カウントした後、すなわち０．５秒後に、チャネル９に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３９を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域の画像データが、アドレスａｄｄｒ１９を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域にコピーされる。
図２２（ｂ）は、チャネル９に関する画像データ転送終了後のＳＤＲＡＭ３を示す図である。
次に、ステートマシン１２は、チャネル９のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「１０」であるので、チャネル１０に関する処理を行う。ステートマシン１２は、チャネル１０のＴＲＧＣＮＴが「０ｄ１５」であるので、トリガ信号（ここでは、チャネル１のＴＲＧＳＲＣが「０ｂ０００」であるので、ＶＳＹＮＣ ＥＶＥＮ）を１５回カウントした後、すなわち０．５秒後に、チャネル１０に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ４０を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域の画像データが、アドレスａｄｄｒ２０を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域にコピーされる。
図２３（ａ）は、チャネル１０に関する画像データ転送終了後のＳＤＲＡＭ３を示す図である。
次に、ステートマシン１２は、チャネル１０のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「１１」であるので、チャネル１１に関する処理を行う。ステートマシン１２は、チャネル１１のＴＲＧＣＮＴが「０ｄ１５」であるので、トリガ信号（ここでは、チャネル１のＴＲＧＳＲＣが「０ｂ０００」であるので、ＶＳＹＮＣ ＥＶＥＮ）を１５回カウントした後、すなわち０．５秒後に、チャネル１１に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ４１を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域の画像データが、アドレスａｄｄｒ２１を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域にコピーされる。
図２３（ｂ）は、チャネル１１に関する画像データ転送終了後のＳＤＲＡＭ３を示す図である。
このように、本実施形態によれば、ＣＰＵ２がチャネルをＲＡＭ１３に書き込むことで、表示制御回路５のデータ転送機能の拡張を容易にし、ワイプ（Ｗｉｐｅ）表示を容易に実現することができる。また、ワイプ（Ｗｉｐｅ）表示を行っている間（ステートマシン１２が、チャネル０〜チャネル１１に関する処理を行っている間）には、ＣＰＵ２は何らの処理も行う必要がないので、ワイプ（Ｗｉｐｅ）表示を行っている間のＣＰＵ２の負荷を軽減するとともに、システム１全体の消費電力を低減することが可能である。
また、本具体例では、垂直同期信号（ＶＳＹＮＣ ＥＶＥＮ）に同期して画像データ転送を行うようにしているので、画面のちらつきを抑制することができる。
次に、表示制御回路５の動作の第３の具体例として、ブラインド（Ｂｌｉｎｄ）表示を行う場合について説明する。
まず、ＣＰＵ２が、ＳＤＲＡＭ３（図１参照）内に画像データを書き込むとともに、ＲＡＭ１３（図２参照）内にチャネルを書き込む。
図２４は、ＳＤＲＡＭ３内に書き込まれた画像データの例を示す図である。なお、ＳＤＲＡＭ３は表示体ではなく記憶回路であり、ＳＤＲＡＭ３内に書き込まれるのは画像データであるが、ここでは、理解の容易のため、画像データによって表される画像をＳＤＲＡＭ３内に示している。
また、ここでは、ＳＤＲＡＭ３内のアドレスａｄｄｒ１０を先頭アドレスとする横サイズｘ２、縦サイズｙ２×１２の矩形領域が表示領域（フレームメモリ領域）として設定されており、この矩形領域内の画像データに基づく画像が、ＬＣＤパネル７（図１参照）に表示されるものとする。本例では、表示領域には、網掛け画像データが書き込まれているものとする。なお、アドレスａｄｄｒ１０と表示領域内のアドレスａｄｄｒ１１との間の縦サイズ、アドレスａｄｄｒ１１と表示領域内のアドレスａｄｄｒ１２との間の縦サイズ、アドレスａｄｄｒ１２と表示領域内のアドレスａｄｄｒ１３との間の縦サイズ、アドレスａｄｄｒ１３と表示領域内のアドレスａｄｄｒ１４との間の縦サイズ、アドレスａｄｄｒ１４と表示領域内のアドレスａｄｄｒ１５との間の縦サイズ、アドレスａｄｄｒ１５と表示領域内のアドレスａｄｄｒ１６との間の縦サイズ、アドレスａｄｄｒ１６と表示領域内のアドレスａｄｄｒ１７との間の縦サイズ、アドレスａｄｄｒ１７と表示領域内のアドレスａｄｄｒ１８との間の縦サイズ、アドレスａｄｄｒ１８と表示領域内のアドレスａｄｄｒ１９との間の縦サイズ、アドレスａｄｄｒ１９と表示領域内のアドレスａｄｄｒ２０との間の縦サイズ、及び、アドレスａｄｄｒ２０と表示領域内のアドレスａｄｄｒ２１との間の縦サイズは、それぞれｙ２であるものとする。
また、ＳＤＲＡＭ３内のアドレスａｄｄｒ３０を先頭アドレスとする横サイズｘ２、縦サイズｙ２×１２の矩形領域には、画像データが格納されている。しかし、この矩形領域は表示領域（フレームメモリ領域）ではないので、この矩形領域内の画像データに基づく画像がＬＣＤパネル７に表示されることはない。なお、アドレスａｄｄｒ３０とこの矩形領域内のアドレスａｄｄｒ３１との間の縦サイズ、アドレスａｄｄｒ３１とこの矩形領域内のアドレスａｄｄｒ３２との間の縦サイズ、アドレスａｄｄｒ３２とこの矩形領域内のアドレスａｄｄｒ３３との間の縦サイズ、アドレスａｄｄｒ３３とこの矩形領域内のアドレスａｄｄｒ３４との間の縦サイズ、アドレスａｄｄｒ３４とこの矩形領域内のアドレスａｄｄｒ３５との間の縦サイズ、アドレスａｄｄｒ３５とこの矩形領域内のアドレスａｄｄｒ３６との間の縦サイズ、アドレスａｄｄｒ３６とこの矩形領域内のアドレスａｄｄｒ３７との間の縦サイズ、アドレスａｄｄｒ３７とこの矩形領域内のアドレスａｄｄｒ３８との間の縦サイズ、アドレスａｄｄｒ３８とこの矩形領域内のアドレスａｄｄｒ３９との間の縦サイズ、アドレスａｄｄｒ３９とこの矩形領域内のアドレスａｄｄｒ４０との間の縦サイズ、及び、アドレスａｄｄｒ４０とこの矩形領域内のアドレスａｄｄｒ４１との間の縦サイズは、それぞれｙ２であるものとする。
図２５〜図２７は、ＲＡＭ１３内に書き込まれたチャネルの例を示す図である。
図２５に示すように、チャネル０には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「１」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ０」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ３０」が、ＤＳＡＤＲとして「ａｄｄｒ１０」が、それぞれ格納されている。
ここで、「ｏｆｆ３」は、図２４に示すＥとＦとの和であり、「ｏｆｆ４」は、図２４に示すＧとＨとの和である。
チャネル１には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「２」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ０」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ３４」が、ＤＳＡＤＲとして「ａｄｄｒ１４」が、それぞれ格納されている。
チャネル２には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「３」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ０」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ３８」が、ＤＳＡＤＲとして「ａｄｄｒ１８」が、それぞれ格納されている。
チャネル３には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「４」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ１５」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ３１」が、ＤＳＡＤＲとして「ａｄｄｒ１１」が、それぞれ格納されている。
また、図２６に示すように、チャネル４には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「５」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ０」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ３５」が、ＤＳＡＤＲとして「ａｄｄｒ１５」が、それぞれ格納されている。
チャネル５には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「６」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ０」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ０」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ３９」が、ＤＳＡＤＲとして「ａｄｄｒ１９」が、それぞれ格納されている。
チャネル６には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「７」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ１５」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ３２」が、ＤＳＡＤＲとして「ａｄｄｒ１２」が、それぞれ格納されている。
チャネル７には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「８」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ０」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ３６」が、ＤＳＡＤＲとして「ａｄｄｒ１６」が、それぞれ格納されている。
また、図２７に示すように、チャネル８には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「９」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ０」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ４０」が、ＤＳＡＤＲとして「ａｄｄｒ２０」が、それぞれ格納されている。
チャネル９には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「１０」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ１５」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ３３」が、ＤＳＡＤＲとして「ａｄｄｒ１３」が、それぞれ格納されている。
チャネル１０には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「１１」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ０」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ３７」が、ＤＳＡＤＲとして「ａｄｄｒ１７」が、それぞれ格納されている。
チャネル１１には、ＬＩＮＫＥＮとして「０」が、ＬＩＮＫＣＨＮとして「０」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ０」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ４１」が、ＤＳＡＤＲとして「ａｄｄｒ２１」が、それぞれ格納されている。
次に、ＣＰＵ２は、レジスタ「ｉｂｉｔｂｌｔ０＿ＤＭＡＥＮＢ」のビット５−０に「０ｄ０」を、レジスタ「ｉｂｉｔｂｌｔ０＿ＤＭＡＥＮＢ」のビット７に「１」を、それぞれ書き込む。
ステートマシン１２は、チャネル０のＴＲＧＣＮＴが「０ｄ０」であるので、直ちに、チャネル０に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３０を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域の画像データが、アドレスａｄｄｒ１０を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域にコピーされる。
次に、ステートマシン１２は、チャネル０のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「１」であるので、チャネル１に関する処理を行う。ステートマシン１２は、チャネル１のＴＲＧＣＮＴが「０ｄ０」であるので、直ちに、チャネル１に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３４を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域の画像データが、アドレスａｄｄｒ１４を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域にコピーされる。
次に、ステートマシン１２は、チャネル１のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「２」であるので、チャネル２に関する処理を行う。ステートマシン１２は、チャネル２のＴＲＧＣＮＴが「０ｄ０」であるので、直ちに、チャネル２に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３８を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域の画像データが、アドレスａｄｄｒ１８を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域にコピーされる。
図２８（ａ）は、チャネル２に関する画像データ転送終了後のＳＤＲＡＭ３を示す図である。
次に、ステートマシン１２は、チャネル２のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「３」であるので、チャネル３に関する処理を行う。ステートマシン１２は、チャネル３のＴＲＧＣＮＴが「０ｄ１５」であるので、トリガ信号（ここでは、チャネル１のＴＲＧＳＲＣが「０ｂ０００」であるので、ＶＳＹＮＣ ＥＶＥＮ）を１５回カウントした後、すなわち０．５秒後に、チャネル３に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３１を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域の画像データが、アドレスａｄｄｒ１１を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域にコピーされる。
次に、ステートマシン１２は、チャネル３のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「４」であるので、チャネル４に関する処理を行う。ステートマシン１２は、チャネル４のＴＲＧＣＮＴが「０ｄ０」であるので、直ちに、チャネル４に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３５を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域の画像データが、アドレスａｄｄｒ１５を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域にコピーされる。
次に、ステートマシン１２は、チャネル４のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「５」であるので、チャネル５に関する処理を行う。ステートマシン１２は、チャネル５のＴＲＧＣＮＴが「０ｄ０」であるので、直ちに、チャネル５に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３９を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域の画像データが、アドレスａｄｄｒ１９を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域にコピーされる。
図２８（ｂ）は、チャネル５に関する画像データ転送終了後のＳＤＲＡＭ３を示す図である。
次に、ステートマシン１２は、チャネル５のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「６」であるので、チャネル６に関する処理を行う。ステートマシン１２は、チャネル６のＴＲＧＣＮＴが「０ｄ１５」であるので、トリガ信号（ここでは、チャネル１のＴＲＧＳＲＣが「０ｂ０００」であるので、ＶＳＹＮＣ ＥＶＥＮ）を１５回カウントした後、すなわち０．５秒後に、チャネル６に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３２を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域の画像データが、アドレスａｄｄｒ１２を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域にコピーされる。
次に、ステートマシン１２は、チャネル６のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「７」であるので、チャネル７に関する処理を行う。ステートマシン１２は、チャネル７のＴＲＧＣＮＴが「０ｄ０」であるので、直ちに、チャネル７に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３６を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域の画像データが、アドレスａｄｄｒ１６を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域にコピーされる。
次に、ステートマシン１２は、チャネル７のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「８」であるので、チャネル８に関する処理を行う。ステートマシン１２は、チャネル８のＴＲＧＣＮＴが「０ｄ０」であるので、直ちに、チャネル８に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ４０を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域の画像データが、アドレスａｄｄｒ２０を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域にコピーされる。
図２９（ａ）は、チャネル８に関する画像データ転送終了後のＳＤＲＡＭ３を示す図である。
次に、ステートマシン１２は、チャネル８のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「９」であるので、チャネル９に関する処理を行う。ステートマシン１２は、チャネル９のＴＲＧＣＮＴが「０ｄ１５」であるので、トリガ信号（ここでは、チャネル１のＴＲＧＳＲＣが「０ｂ０００」であるので、ＶＳＹＮＣ ＥＶＥＮ）を１５回カウントした後、すなわち０．５秒後に、チャネル９に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３３を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域の画像データが、アドレスａｄｄｒ１３を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域にコピーされる。
次に、ステートマシン１２は、チャネル９のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「１０」であるので、チャネル１０に関する処理を行う。ステートマシン１２は、チャネル１０のＴＲＧＣＮＴが「０ｄ０」であるので、直ちに、チャネル１０に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３７を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域の画像データが、アドレスａｄｄｒ１７を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域にコピーされる。
次に、ステートマシン１２は、チャネル１０のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「１１」であるので、チャネル１１に関する処理を行う。ステートマシン１２は、チャネル１１のＴＲＧＣＮＴが「０ｄ０」であるので、直ちに、チャネル１１に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ４１を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域の画像データが、アドレスａｄｄｒ２１を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域にコピーされる。
図２９（ｂ）は、チャネル１１に関する画像データ転送終了後のＳＤＲＡＭ３を示す図である。
このように、本実施形態によれば、ＣＰＵ２がチャネルをＲＡＭ１３に書き込むことで、表示制御回路５のデータ転送機能の拡張を容易に行うことができ、ブラインド（Ｂｌｉｎｄ）表示を容易に実現することができる。また、ブラインド（Ｂｌｉｎｄ）表示を行っている間（ステートマシン１２が、チャネル０〜チャネル１１に関する処理を行っている間）には、ＣＰＵ２は何らの処理も行う必要がないので、ブラインド（Ｂｌｉｎｄ）表示を行っている間のＣＰＵ２の負荷を軽減するとともに、システム１全体の消費電力を低減することが可能である。
次に、表示制御回路５の動作の第４の具体例として、スライド−イン（Ｓｌｉｄｅ−ｉｎ）表示を行う場合について説明する。
まず、ＣＰＵ２が、ＳＤＲＡＭ３（図１参照）内に画像データを書き込むとともに、ＲＡＭ１３（図２参照）内にチャネルを書き込む。
図３０は、ＳＤＲＡＭ３内に書き込まれた画像データの例を示す図である。なお、ＳＤＲＡＭ３は表示体ではなく記憶回路であり、ＳＤＲＡＭ３内に書き込まれるのは画像データであるが、ここでは、理解の容易のため、画像データによって表される画像をＳＤＲＡＭ３内に示している。
また、ここでは、ＳＤＲＡＭ３内のアドレスａｄｄｒ１０を先頭アドレスとする横サイズｘ２、縦サイズｙ２×１２の矩形領域が表示領域（フレームメモリ領域）として設定されており、この矩形領域内の画像データに基づく画像が、ＬＣＤパネル７（図１参照）に表示されるものとする。本例では、表示領域には、網掛け画像データが書き込まれているものとする。なお、アドレスａｄｄｒ１０と表示領域内のアドレスａｄｄｒ１１との間の縦サイズ、アドレスａｄｄｒ１１と表示領域内のアドレスａｄｄｒ１２との間の縦サイズ、アドレスａｄｄｒ１２と表示領域内のアドレスａｄｄｒ１３との間の縦サイズ、アドレスａｄｄｒ１３と表示領域内のアドレスａｄｄｒ１４との間の縦サイズ、アドレスａｄｄｒ１４と表示領域内のアドレスａｄｄｒ１５との間の縦サイズ、アドレスａｄｄｒ１５と表示領域内のアドレスａｄｄｒ１６との間の縦サイズ、アドレスａｄｄｒ１６と表示領域内のアドレスａｄｄｒ１７との間の縦サイズ、アドレスａｄｄｒ１７と表示領域内のアドレスａｄｄｒ１８との間の縦サイズ、アドレスａｄｄｒ１８と表示領域内のアドレスａｄｄｒ１９との間の縦サイズ、アドレスａｄｄｒ１９と表示領域内のアドレスａｄｄｒ２０との間の縦サイズ、及び、アドレスａｄｄｒ２０と表示領域内のアドレスａｄｄｒ２１との間の縦サイズは、それぞれｙ２であるものとする。
また、ＳＤＲＡＭ３内のアドレスａｄｄｒ３０を先頭アドレスとする横サイズｘ２、縦サイズｙ２×１２の矩形領域には、画像データが格納されている。しかし、この矩形領域は表示領域（フレームメモリ領域）ではないので、この矩形領域内の画像データに基づく画像がＬＣＤパネル７に表示されることはない。
図３１〜図３３は、ＲＡＭ１３内に書き込まれたチャネルの例を示す図である。
図３１に示すように、チャネル０には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「１」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ１５」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ３０」が、ＤＳＡＤＲとして「ａｄｄｒ２１」が、それぞれ格納されている。
ここで、「ｏｆｆ３」は、図３０に示すＥとＦとの和であり、「ｏｆｆ４」は、図３０に示すＧとＨとの和である。
チャネル１には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「２」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ１５」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２×２」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ３０」が、ＤＳＡＤＲとして「ａｄｄｒ２０」が、それぞれ格納されている。
チャネル２には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「３」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ１５」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２×３」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ３０」が、ＤＳＡＤＲとして「ａｄｄｒ１９」が、それぞれ格納されている。
チャネル３には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「４」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ１５」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２×４」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ３０」が、ＤＳＡＤＲとして「ａｄｄｒ１８」が、それぞれ格納されている。
また、図３２に示すように、チャネル４には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「５」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ１５」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２×５」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ３０」が、ＤＳＡＤＲとして「ａｄｄｒ１７」が、それぞれ格納されている。
チャネル５には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「６」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ１５」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２×６」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ３０」が、ＤＳＡＤＲとして「ａｄｄｒ１６」が、それぞれ格納されている。
チャネル６には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「７」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ１５」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２×７」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ３０」が、ＤＳＡＤＲとして「ａｄｄｒ１５」が、それぞれ格納されている。
チャネル７には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「８」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ１５」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２×８」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ３０」が、ＤＳＡＤＲとして「ａｄｄｒ１４」が、それぞれ格納されている。
また、図３３に示すように、チャネル８には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「９」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ１５」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２×９」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ３０」が、ＤＳＡＤＲとして「ａｄｄｒ１３」が、それぞれ格納されている。
チャネル９には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「１０」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ１５」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２×１０」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ３０」が、ＤＳＡＤＲとして「ａｄｄｒ１２」が、それぞれ格納されている。
チャネル１０には、ＬＩＮＫＥＮとして「１」が、ＬＩＮＫＣＨＮとして「１１」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ１５」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２×１１」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ３０」が、ＤＳＡＤＲとして「ａｄｄｒ１１」が、それぞれ格納されている。
チャネル１１には、ＬＩＮＫＥＮとして「０」が、ＬＩＮＫＣＨＮとして「０」が、ＦＯＲＭＡＴとして「０ｂ１１」が、ＭＯＤＥとして「０ｂ００」が、ＴＲＧＳＲＣとして「０ｂ０００」が、ＡＤＲＣＴＲＬとして「１」が、ＩＮＴＥＮＢとして「０」が、ＴＲＧＣＮＴとして「０ｄ１５」が、ＷＳＩＺＥとして「ｘ２」が、ＨＳＩＺＥとして「ｙ２×１２」が、ＳＲＯＦＦＳＩＺＥとして「ｏｆｆ３」が、ＤＳＯＦＦＳＩＺＥとして「ｏｆｆ４」が、ＳＲＡＤＲとして「ａｄｄｒ３０」が、ＤＳＡＤＲとして「ａｄｄｒ１０」が、それぞれ格納されている。
次に、ＣＰＵ２は、レジスタ「ｉｂｉｔｂｌｔ０＿ＤＭＡＥＮＢ」のビット５−０に「０ｄ０」を、レジスタ「ｉｂｉｔｂｌｔ０＿ＤＭＡＥＮＢ」のビット７に「１」を、それぞれ書き込む。
ステートマシン１２は、チャネル０のＴＲＧＣＮＴが「０ｄ１５」であるので、トリガ信号（ここでは、チャネル０のＴＲＧＳＲＣが「０ｂ０００」であるので、ＶＳＹＮＣ ＥＶＥＮ）を１５回カウントした後、すなわち０．５秒後に、チャネル０に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３０を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域の画像データが、アドレスａｄｄｒ２１を先頭アドレスとする横サイズｘ２、縦サイズｙ２の矩形領域にコピーされる。
図３４（ａ）は、チャネル０に関する画像データ転送終了後のＳＤＲＡＭ３を示す図である。
次に、ステートマシン１２は、チャネル０のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「１」であるので、チャネル１に関する処理を行う。ステートマシン１２は、チャネル１のＴＲＧＣＮＴが「０ｄ１５」であるので、トリガ信号（ここでは、チャネル１のＴＲＧＳＲＣが「０ｂ０００」であるので、ＶＳＹＮＣ ＥＶＥＮ）を１５回カウントした後、すなわち０．５秒後に、チャネル１に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３０を先頭アドレスとする横サイズｘ２、縦サイズｙ２×２の矩形領域の画像データが、アドレスａｄｄｒ２０を先頭アドレスとする横サイズｘ２、縦サイズｙ２×２の矩形領域にコピーされる。
図３４（ｂ）は、チャネル１に関する画像データ転送終了後のＳＤＲＡＭ３を示す図である。
次に、ステートマシン１２は、チャネル１のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「２」であるので、チャネル２に関する処理を行う。ステートマシン１２は、チャネル２のＴＲＧＣＮＴが「０ｄ１５」であるので、トリガ信号（ここでは、チャネル１のＴＲＧＳＲＣが「０ｂ０００」であるので、ＶＳＹＮＣ ＥＶＥＮ）を１５回カウントした後、すなわち０．５秒後に、チャネル２に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３０を先頭アドレスとする横サイズｘ２、縦サイズｙ２×３の矩形領域の画像データが、アドレスａｄｄｒ１９を先頭アドレスとする横サイズｘ２、縦サイズｙ２×３の矩形領域にコピーされる。
図３５（ａ）は、チャネル２に関する画像データ転送終了後のＳＤＲＡＭ３を示す図である。
次に、ステートマシン１２は、チャネル２のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「３」であるので、チャネル３に関する処理を行う。ステートマシン１２は、チャネル３のＴＲＧＣＮＴが「０ｄ１５」であるので、トリガ信号（ここでは、チャネル１のＴＲＧＳＲＣが「０ｂ０００」であるので、ＶＳＹＮＣ ＥＶＥＮ）を１５回カウントした後、すなわち０．５秒後に、チャネル３に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３０を先頭アドレスとする横サイズｘ２、縦サイズｙ２×４の矩形領域の画像データが、アドレスａｄｄｒ１８を先頭アドレスとする横サイズｘ２、縦サイズｙ２×４の矩形領域にコピーされる。
図３５（ｂ）は、チャネル３に関する画像データ転送終了後のＳＤＲＡＭ３を示す図である。
次に、ステートマシン１２は、チャネル３のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「４」であるので、チャネル４に関する処理を行う。ステートマシン１２は、チャネル４のＴＲＧＣＮＴが「０ｄ１５」であるので、トリガ信号（ここでは、チャネル１のＴＲＧＳＲＣが「０ｂ０００」であるので、ＶＳＹＮＣ ＥＶＥＮ）を１５回カウントした後、すなわち０．５秒後に、チャネル４に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３０を先頭アドレスとする横サイズｘ２、縦サイズｙ２×５の矩形領域の画像データが、アドレスａｄｄｒ１７を先頭アドレスとする横サイズｘ２、縦サイズｙ２×５の矩形領域にコピーされる。
図３６（ａ）は、チャネル４に関する画像データ転送終了後のＳＤＲＡＭ３を示す図である。
次に、ステートマシン１２は、チャネル４のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「５」であるので、チャネル５に関する処理を行う。ステートマシン１２は、チャネル５のＴＲＧＣＮＴが「０ｄ１５」であるので、トリガ信号（ここでは、チャネル１のＴＲＧＳＲＣが「０ｂ０００」であるので、ＶＳＹＮＣ ＥＶＥＮ）を１５回カウントした後、すなわち０．５秒後に、チャネル５に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３０を先頭アドレスとする横サイズｘ２、縦サイズｙ２×６の矩形領域の画像データが、アドレスａｄｄｒ１６を先頭アドレスとする横サイズｘ２、縦サイズｙ２×６の矩形領域にコピーされる。
図３６（ｂ）は、チャネル５に関する画像データ転送終了後のＳＤＲＡＭ３を示す図である。
次に、ステートマシン１２は、チャネル５のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「６」であるので、チャネル６に関する処理を行う。ステートマシン１２は、チャネル６のＴＲＧＣＮＴが「０ｄ１５」であるので、トリガ信号（ここでは、チャネル１のＴＲＧＳＲＣが「０ｂ０００」であるので、ＶＳＹＮＣ ＥＶＥＮ）を１５回カウントした後、すなわち０．５秒後に、チャネル６に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３０を先頭アドレスとする横サイズｘ２、縦サイズｙ２×７の矩形領域の画像データが、アドレスａｄｄｒ１５を先頭アドレスとする横サイズｘ２、縦サイズｙ２×７の矩形領域にコピーされる。
図３７（ａ）は、チャネル６に関する画像データ転送終了後のＳＤＲＡＭ３を示す図である。
次に、ステートマシン１２は、チャネル６のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「７」であるので、チャネル７に関する処理を行う。ステートマシン１２は、チャネル７のＴＲＧＣＮＴが「０ｄ１５」であるので、トリガ信号（ここでは、チャネル１のＴＲＧＳＲＣが「０ｂ０００」であるので、ＶＳＹＮＣ ＥＶＥＮ）を１５回カウントした後、すなわち０．５秒後に、チャネル７に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３０を先頭アドレスとする横サイズｘ２、縦サイズｙ２×８の矩形領域の画像データが、アドレスａｄｄｒ１４を先頭アドレスとする横サイズｘ２、縦サイズｙ２×８の矩形領域にコピーされる。
図３７（ｂ）は、チャネル７に関する画像データ転送終了後のＳＤＲＡＭ３を示す図である。
次に、ステートマシン１２は、チャネル７のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「８」であるので、チャネル８に関する処理を行う。ステートマシン１２は、チャネル８のＴＲＧＣＮＴが「０ｄ１５」であるので、トリガ信号（ここでは、チャネル１のＴＲＧＳＲＣが「０ｂ０００」であるので、ＶＳＹＮＣ ＥＶＥＮ）を１５回カウントした後、すなわち０．５秒後に、チャネル８に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３０を先頭アドレスとする横サイズｘ２、縦サイズｙ２×９の矩形領域の画像データが、アドレスａｄｄｒ１３を先頭アドレスとする横サイズｘ２、縦サイズｙ２×９の矩形領域にコピーされる。
図３８（ａ）は、チャネル８に関する画像データ転送終了後のＳＤＲＡＭ３を示す図である。
次に、ステートマシン１２は、チャネル８のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「９」であるので、チャネル９に関する処理を行う。ステートマシン１２は、チャネル９のＴＲＧＣＮＴが「０ｄ１５」であるので、トリガ信号（ここでは、チャネル１のＴＲＧＳＲＣが「０ｂ０００」であるので、ＶＳＹＮＣ ＥＶＥＮ）を１５回カウントした後、すなわち０．５秒後に、チャネル９に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３０を先頭アドレスとする横サイズｘ２、縦サイズｙ２×１０の矩形領域の画像データが、アドレスａｄｄｒ１２を先頭アドレスとする横サイズｘ２、縦サイズｙ２×１０の矩形領域にコピーされる。
図３８（ｂ）は、チャネル９に関する画像データ転送終了後のＳＤＲＡＭ３を示す図である。
次に、ステートマシン１２は、チャネル９のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「１０」であるので、チャネル１０に関する処理を行う。ステートマシン１２は、チャネル１０のＴＲＧＣＮＴが「０ｄ１５」であるので、トリガ信号（ここでは、チャネル１のＴＲＧＳＲＣが「０ｂ０００」であるので、ＶＳＹＮＣ ＥＶＥＮ）を１５回カウントした後、すなわち０．５秒後に、チャネル１０に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３０を先頭アドレスとする横サイズｘ２、縦サイズｙ２×１１の矩形領域の画像データが、アドレスａｄｄｒ１１を先頭アドレスとする横サイズｘ２、縦サイズｙ２×１１の矩形領域にコピーされる。
図３９（ａ）は、チャネル１０に関する画像データ転送終了後のＳＤＲＡＭ３を示す図である。
次に、ステートマシン１２は、チャネル１０のＬＩＮＫＥＮが「１」であり、ＬＩＮＫＣＨＮが「１１」であるので、チャネル１１に関する処理を行う。ステートマシン１２は、チャネル１１のＴＲＧＣＮＴが「０ｄ１５」であるので、トリガ信号（ここでは、チャネル１のＴＲＧＳＲＣが「０ｂ０００」であるので、ＶＳＹＮＣ ＥＶＥＮ）を１５回カウントした後、すなわち０．５秒後に、チャネル１１に関する画像データ転送をＤＭＡコントローラ１４に開始させる。これにより、アドレスａｄｄｒ３０を先頭アドレスとする横サイズｘ２、縦サイズｙ２×１２の矩形領域の画像データが、アドレスａｄｄｒ１０を先頭アドレスとする横サイズｘ２、縦サイズｙ２×１２の矩形領域にコピーされる。
図３９（ｂ）は、チャネル１１に関する画像データ転送終了後のＳＤＲＡＭ３を示す図である。
このように、本実施形態によれば、ＣＰＵ２がチャネルをＲＡＭ１３に書き込むことで、表示制御回路５のデータ転送機能の拡張を容易に行うことができ、スライド−イン（Ｓｌｉｄｅ−ｉｎ）表示を容易に実現することができる。また、スライド−イン（Ｓｌｉｄｅ−ｉｎ）表示を行っている間（ステートマシン１２が、チャネル０〜チャネル１１に関する処理を行っている間）には、ＣＰＵ２は何らの処理も行う必要がないので、スライド−イン（Ｓｌｉｄｅ−ｉｎ）表示を行っている間のＣＰＵ２の負荷を軽減することが可能である。
なお、本具体例においては、縦方向のスライド−イン（Ｓｌｉｄｅ−ｉｎ）表示について説明したが、同様に、横方向のスライド−イン（Ｓｌｉｄｅ−ｉｎ）表示も可能である。また、文字を縦又は横方向に透過処理付きのスライド−イン（Ｓｌｉｄｅ−ｉｎ）表示させることで、テロップを実現することもできる。
本発明は、データの転送を行うデータ転送回路において利用可能である。このデータ転送回路は、画像データの転送等に利用可能である。
本発明の一実施形態に係る表示制御回路を用いたシステムの概要を示す図。 図１の表示制御回路の内部構成の概要を示す図。 図２のレジスタ群の概要を示す図。 図３のレジスタ群の詳細を示す図。 図３のレジスタ群の詳細を示す図。 図３のレジスタ群の詳細を示す図。 図３のレジスタ群の詳細を示す図。 図１のＳＤＲＡＭに格納される画像データのフォーマットの例を示す図。 図１のＳＤＲＡＭに格納される画像データの例を示す図。 図２のＲＡＭに格納されるチャネルの例を示す図。 図２のＲＡＭに格納されるチャネルの例を示す図。 図１のＳＤＲＡＭに格納される画像データの例を示す図。 図１のＳＤＲＡＭに格納される画像データの例を示す図。 図１のＳＤＲＡＭに格納される画像データの例を示す図。 図２のＲＡＭに格納されるチャネルの例を示す図。 図２のＲＡＭに格納されるチャネルの例を示す図。 図２のＲＡＭに格納されるチャネルの例を示す図。 図１のＳＤＲＡＭに格納される画像データの例を示す図。 図１のＳＤＲＡＭに格納される画像データの例を示す図。 図１のＳＤＲＡＭに格納される画像データの例を示す図。 図１のＳＤＲＡＭに格納される画像データの例を示す図。 図１のＳＤＲＡＭに格納される画像データの例を示す図。 図１のＳＤＲＡＭに格納される画像データの例を示す図。 図１のＳＤＲＡＭに格納される画像データの例を示す図。 図２のＲＡＭに格納されるチャネルの例を示す図。 図２のＲＡＭに格納されるチャネルの例を示す図。 図２のＲＡＭに格納されるチャネルの例を示す図。 図１のＳＤＲＡＭに格納される画像データの例を示す図。 図１のＳＤＲＡＭに格納される画像データの例を示す図。 図１のＳＤＲＡＭに格納される画像データの例を示す図。 図２のＲＡＭに格納されるチャネルの例を示す図。 図２のＲＡＭに格納されるチャネルの例を示す図。 図２のＲＡＭに格納されるチャネルの例を示す図。 図１のＳＤＲＡＭに格納される画像データの例を示す図。 図１のＳＤＲＡＭに格納される画像データの例を示す図。 図１のＳＤＲＡＭに格納される画像データの例を示す図。 図１のＳＤＲＡＭに格納される画像データの例を示す図。 図１のＳＤＲＡＭに格納される画像データの例を示す図。 図１のＳＤＲＡＭに格納される画像データの例を示す図。
符号の説明
１ システム、２ ＣＰＵ、３ ＳＤＲＡＭ、４ ＳＤＲＡＭコントローラ、５ 表示制御回路、６ ＬＣＤコントローラ、７ ＬＣＤパネル、１１ レジスタ群、１２ ステートマシン、１３ ＲＡＭ、１４ ＤＭＡコントローラ、１５ 透過処理演算部

Claims (5)

  1. 外部の記憶回路に格納されている画像データを転送するためのデータ転送回路であって、
    前記外部の記憶回路の中の前記画像データの転送元領域のアドレスに関する情報及び前記外部の記憶回路の中のフレームメモリ領域内の一部分である前記画像データの転送先領域のアドレスに関する情報を含む１群の基準データを外部の回路により書き込み及び／又は書き換え可能な内部記憶回路と、
    前記画像データの転送を行う転送回路と、
    前記１群の基準データに基づいて、前記転送元領域に格納されている前記画像データの前記転送先領域への転送を前記転送回路に行わせる制御回路と、
    を具備し、
    前記１群の基準データのうちの第１の基準データは、少なくとも前記転送元領域のうちの第１の転送元領域を特定する情報及び前記１群の基準データのうちの第２の基準データを特定するリンク情報を含み、
    前記第２の基準データは、少なくとも前記転送元領域のうちの第２の転送元領域を特定する情報を含み、
    前記制御回路が、前記第１の基準データに基づいて、前記第１の転送元領域から前記転送先領域への第１の画像データの転送を前記転送回路に行わせた後、前記リンク情報によって特定される前記第２の基準データに基づいて、前記第２の転送元領域から前記転送先領域への第２の画像データの転送を前記転送回路に行わせ、
    前記制御回路はトリガ信号の入力を受けとり、前記制御回路は前記トリガ信号に基づいて前記第１の画像データの転送および前記第２の画像データの転送を制御することを特徴とするデータ転送回路。
  2. 前記１群の基準データが、前記転送元領域に格納されている前記画像データの前記転送先領域への転送のタイミングに関する情報を更に含み、
    前記制御回路が、前記転送元領域に格納されている前記画像データの前記転送先領域への転送を、前記タイミングに関する情報に基づくタイミングで前記転送回路に行わせる、請求項１記載のデータ転送回路。
  3. 前記１群の基準データが、前記転送元領域に格納されている画像データ及び前記転送先領域に格納されている画像データに基づく透過処理に関する情報を更に含み、
    前記透過処理に関する情報に基づいて、前記転送元領域に格納されている画像データ及び前記転送先領域に格納されている画像データに対して透過処理を行う透過処理回路を更に具備し、
    前記転送回路が、前記透過処理回路によって透過処理が行われた後の画像データを前記転送先領域に転送する、請求項１又は２記載のデータ転送回路。
  4. 前記内部記憶回路が、複数の群の基準データを格納可能であって、
    前記制御回路が、前記複数の群の基準データに基づいて、複数の群の前記画像データの転送を前記転送回路に並列に行わせる、請求項１〜３のいずれか１項記載のデータ転送回路。
  5. 請求項１〜４のいずれか１項記載のデータ転送回路を具備する半導体集積回路。
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