JPH01195497A - 表示制御回路 - Google Patents
表示制御回路Info
- Publication number
- JPH01195497A JPH01195497A JP63020282A JP2028288A JPH01195497A JP H01195497 A JPH01195497 A JP H01195497A JP 63020282 A JP63020282 A JP 63020282A JP 2028288 A JP2028288 A JP 2028288A JP H01195497 A JPH01195497 A JP H01195497A
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- JP
- Japan
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- signal
- output
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- Pending
Links
- 238000013507 mapping Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 101100481702 Arabidopsis thaliana TMK1 gene Proteins 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/12—Frame memory handling
- G09G2360/126—The frame memory having additional data ports, not inclusive of standard details of the output serial port of a VRAM
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は表示制御回路に関し、特に表示メモリとして使
用されるラインバッファ内ＨＤＲＡＭの内部データ転送
タイミングの制御回路に関する。
用されるラインバッファ内ＨＤＲＡＭの内部データ転送
タイミングの制御回路に関する。
［従来の技術］
ラインバッファ内ＨＤＲＡＭの内部データ転送タイミン
グの制御回路の従来例を第５図に示す。
グの制御回路の従来例を第５図に示す。
ＡＯ〜ｎ−１は表示メモリに供給する表示アドレスであ
ってｎ ｂ ｉ ｔの表示アドレスレジスタ５０４より
導出される回路５０１は表示アドレスの下位８ｂｉｔを
入力し、入力が全て”０”のときアクティブになる信号
ＤＴ２を発生する。回路５０２はブランキング信号ＢＬ
Ｋよりも１表示クロック早い信号ＢＬＫＩを入力し、ブ
ランキング信号がインアクティブになる直前のサイクル
であることを示す信号ＤＴ２を発生する。ＤＴ（オーバ
ーパー）はＤＴＩあるいはＤＴ２いずれか一方がアクテ
ィブになったときにアクティブになる。第６図は表示画
面に対する表示メモリのアドレスマツピングの一例であ
る。この場合は表示画面の横方向にも縦方向にもアドレ
ス空間に余裕を持たせているため表示開始アドレスの変
更のみによって容易に横方向・縦方向のスクロールが可
能になっている。ただし任意の水平表示ラインの最後の
表示アドレスとその次の水平表示ラインの最初の表示ア
ドレスは連続しない。
ってｎ ｂ ｉ ｔの表示アドレスレジスタ５０４より
導出される回路５０１は表示アドレスの下位８ｂｉｔを
入力し、入力が全て”０”のときアクティブになる信号
ＤＴ２を発生する。回路５０２はブランキング信号ＢＬ
Ｋよりも１表示クロック早い信号ＢＬＫＩを入力し、ブ
ランキング信号がインアクティブになる直前のサイクル
であることを示す信号ＤＴ２を発生する。ＤＴ（オーバ
ーパー）はＤＴＩあるいはＤＴ２いずれか一方がアクテ
ィブになったときにアクティブになる。第６図は表示画
面に対する表示メモリのアドレスマツピングの一例であ
る。この場合は表示画面の横方向にも縦方向にもアドレ
ス空間に余裕を持たせているため表示開始アドレスの変
更のみによって容易に横方向・縦方向のスクロールが可
能になっている。ただし任意の水平表示ラインの最後の
表示アドレスとその次の水平表示ラインの最初の表示ア
ドレスは連続しない。
ラインバッファ内ｉＤＲＡＭを表示メモリとして使用し
た場合ＤＲＡＭ内においてメモリセルアレイからシリア
ルデータレジスタへ転送するタイミングＤＴ（オーバー
パー）は表示アドレスが連続しない時とデータレジスタ
内のデータが表示のためのシリアルデータとして最後の
アドレスまで読みだされてしまった時に必要となる。第
７図は１画面内において第５図に示した従来の回路によ
って発生するＤＴ（オーバーパー）（＝ＤＴ１ （オー
バーパー）＋ＤＴ２ （、オーバーパー））のタイミン
グを図示したものである。ＤＴＩは表示アドレスが連続
しなくなる各水平表示ラインの直前のサイクルで発生し
、ＤＴ２はラインバッファ内因ＭＤＲＡＭのデータレジ
スタの最後のデータが読み出されるサイクルに発生する
。第５図に示した回路ではラインバッファ内ＨＤＲＡＭ
のデータレジスタのビット幅を２５６ｂ ｉ ｔと想定
し、表示アドレスの下位８ｂｉｔが全て”０”になるの
を検出し、そのタイミングを発生する。
た場合ＤＲＡＭ内においてメモリセルアレイからシリア
ルデータレジスタへ転送するタイミングＤＴ（オーバー
パー）は表示アドレスが連続しない時とデータレジスタ
内のデータが表示のためのシリアルデータとして最後の
アドレスまで読みだされてしまった時に必要となる。第
７図は１画面内において第５図に示した従来の回路によ
って発生するＤＴ（オーバーパー）（＝ＤＴ１ （オー
バーパー）＋ＤＴ２ （、オーバーパー））のタイミン
グを図示したものである。ＤＴＩは表示アドレスが連続
しなくなる各水平表示ラインの直前のサイクルで発生し
、ＤＴ２はラインバッファ内因ＭＤＲＡＭのデータレジ
スタの最後のデータが読み出されるサイクルに発生する
。第５図に示した回路ではラインバッファ内ＨＤＲＡＭ
のデータレジスタのビット幅を２５６ｂ ｉ ｔと想定
し、表示アドレスの下位８ｂｉｔが全て”０”になるの
を検出し、そのタイミングを発生する。
［発明が解決しようとする問題点コ
ラインバッファ内ＭＤＲＡＭを表示するメモリとして使
用した場合少なくとも第７図に示したような内部転送タ
イミング（ＤＴＩ、ＤＴ２）はランダムアクセスが不可
となる。即ち描画できない期間である。グラフィックス
・システムの重要な性能の１つとして描画の高速性が上
げられる。表示制御回路からの表示メモリへのアクセス
を最小限にし、より多くの描画可能期間を確保すること
はグラフィック・システムの性能を向上させる有効な手
段と言える。
用した場合少なくとも第７図に示したような内部転送タ
イミング（ＤＴＩ、ＤＴ２）はランダムアクセスが不可
となる。即ち描画できない期間である。グラフィックス
・システムの重要な性能の１つとして描画の高速性が上
げられる。表示制御回路からの表示メモリへのアクセス
を最小限にし、より多くの描画可能期間を確保すること
はグラフィック・システムの性能を向上させる有効な手
段と言える。
第３図も第６図同様、表示画面に対する表示メモリのア
ドレスマツピングの一例であるが第６図の場合に比べ、
メモリの使用効率がよいという特徴がある。第５図に示
した表示制御回路をこの場合に適用したとしても機能的
には何等問題なく動作させることが可能である。しかし
この場合は任意の１水平表示ラインの最後の表示アドレ
スｉに対し、その次の表示ラインの最初の表示ラインの
表示アドレスはｉ＋１とつねに連続したアドレスとなる
。従って図７に示した内部データ転送サイクルの内２ラ
イン目以後の水平表示期間ＤＴＩサイクルは不要となる
が従来例では、一意的に各水平表示ラインの先頭に内部
データ転送サイクルを発生してしまうため、その分描画
可能な期間が減少してしまうという欠点を有している。
ドレスマツピングの一例であるが第６図の場合に比べ、
メモリの使用効率がよいという特徴がある。第５図に示
した表示制御回路をこの場合に適用したとしても機能的
には何等問題なく動作させることが可能である。しかし
この場合は任意の１水平表示ラインの最後の表示アドレ
スｉに対し、その次の表示ラインの最初の表示ラインの
表示アドレスはｉ＋１とつねに連続したアドレスとなる
。従って図７に示した内部データ転送サイクルの内２ラ
イン目以後の水平表示期間ＤＴＩサイクルは不要となる
が従来例では、一意的に各水平表示ラインの先頭に内部
データ転送サイクルを発生してしまうため、その分描画
可能な期間が減少してしまうという欠点を有している。
［発明の従来技術に対する相違点］
上述したこの種の従来の表示制御回路に対して本発明は
垂直ブランキング信号ＶＢＬＫと水平同期信号ＨＳに基
づいて１フレーム内で表示期間を含む最初の水平操作期
間であることを検出する回路を有し、かつフラグレジス
タの設定によってこの検出回路の出力信号の有効／無効
を任意に選択するという相違点を有する。
垂直ブランキング信号ＶＢＬＫと水平同期信号ＨＳに基
づいて１フレーム内で表示期間を含む最初の水平操作期
間であることを検出する回路を有し、かつフラグレジス
タの設定によってこの検出回路の出力信号の有効／無効
を任意に選択するという相違点を有する。
［問題点を解決するための手段］
本発明の表示制御回路はｎｂｉｔよりなる表示アドレス
レジスタの下位ｍｂｉｔを入力しｒｎｂｉｔ全てが０”
の表示サイクルであることを検出する第１の回路と、ブ
ランキング信号を先取りした信号より水平表示期間の直
前のサイクルを検出する第２の回路を含む表示制御回路
であって垂直ブランキング信号と水平同期信号を入力し
、１フレーム内で表示期間を含む最初の水平操作期間で
あることを検出する第３の回路と第３の回路の出力がア
クティブの時だけ第２の回路の出力が有効になるか、あ
るいは第３の回路の出力には無関係に、第２の回路の出
力が有効であるかを決定するフラグレジスタを有してい
る。
レジスタの下位ｍｂｉｔを入力しｒｎｂｉｔ全てが０”
の表示サイクルであることを検出する第１の回路と、ブ
ランキング信号を先取りした信号より水平表示期間の直
前のサイクルを検出する第２の回路を含む表示制御回路
であって垂直ブランキング信号と水平同期信号を入力し
、１フレーム内で表示期間を含む最初の水平操作期間で
あることを検出する第３の回路と第３の回路の出力がア
クティブの時だけ第２の回路の出力が有効になるか、あ
るいは第３の回路の出力には無関係に、第２の回路の出
力が有効であるかを決定するフラグレジスタを有してい
る。
［実施例］
次に、本発明について図面を参照して説明する。
第１図は本発明の実施例である。第２図はそのタイミン
グチャートである。表示アドレスレジスタ１０４は表示
クロックφＤに同期して動作し表示期間に対応して毎ク
ロツクインクリメントされる表示アドレスを格納する。
グチャートである。表示アドレスレジスタ１０４は表示
クロックφＤに同期して動作し表示期間に対応して毎ク
ロツクインクリメントされる表示アドレスを格納する。
信号ＢＬＫ１はブランキング信号ＢＬＫを１クロック先
取りした信号であり、第１の回路１０１はＢＬＫＩと表
示アドレスの下位ｍｂ ｉ ｔを入力し、ＢＬＫＩがイ
ンアクティブで、かつｍｂ ｉ ｔのアドレス全てが”
０″となる表示サイクルを検出しＤＴ２なる信号を出力
する。第２の回路１０２はＢＬＫＩを基にそのたち下が
り１パルス信号を発生し、各水平表示ラインの先頭の表
示アドレスサイクルであることを検出する。第３の回路
は垂直ブランキング信号ＶＢＬＫと水平同期信号ＨＳに
基づいてＶＢＬＫがインアクティブになってから最初の
１水平走査期間を示す信号を出力する。
取りした信号であり、第１の回路１０１はＢＬＫＩと表
示アドレスの下位ｍｂ ｉ ｔを入力し、ＢＬＫＩがイ
ンアクティブで、かつｍｂ ｉ ｔのアドレス全てが”
０″となる表示サイクルを検出しＤＴ２なる信号を出力
する。第２の回路１０２はＢＬＫＩを基にそのたち下が
り１パルス信号を発生し、各水平表示ラインの先頭の表
示アドレスサイクルであることを検出する。第３の回路
は垂直ブランキング信号ＶＢＬＫと水平同期信号ＨＳに
基づいてＶＢＬＫがインアクティブになってから最初の
１水平走査期間を示す信号を出力する。
１０５は１ｂｉｔのフラグレジスタであり、第２の回路
１０２の出力信号を第３の回路１０３の出力信号ＦＳに
よってマスクするか否かが決定される。
１０２の出力信号を第３の回路１０３の出力信号ＦＳに
よってマスクするか否かが決定される。
第２図に示した動作タイミングは、第１図においてｍ＝
８ｂｉｔとした場合のものである。ＤＴ（オーバーパー
）のタイミングのうち■は第１の回路の出力信号ＤＴ２
に基づくものである。■は第２の回路１０２の出力信号
に基づくものであるがこのタイミングは表示期間を含む
最初の水平走査期間ＦＳに含まれているためフラグレジ
スタ１０５の設定にかかわらず毎フィールド必ず発生さ
れる。■のタイミングも同様に、第２の回路１０２の出
力信号に基づくものであるが、このタイミングでＤＴ（
オーバーパー）がアクティブになるか、ならないかはフ
ラグレジスタ１０５の設定値によって決まる。フラグレ
ジスタ１０５の値が”Ｉ”であればＦＳによるマスクは
無効となり■のタイミングでＤＴ（オーバーパー）はア
クティブとなるがフラグレジスタ１０５の値が”０”で
あればＦＳによるマスクは有効となり■のタイミングで
ＤＴ（オーバーパー）はアクティブとはならない。第４
図はフラグレジスタ１０５に”０”が設定された場合の
１画面内でのＤＴ（オーバーパー）発生タイミングを図
示したものである。
８ｂｉｔとした場合のものである。ＤＴ（オーバーパー
）のタイミングのうち■は第１の回路の出力信号ＤＴ２
に基づくものである。■は第２の回路１０２の出力信号
に基づくものであるがこのタイミングは表示期間を含む
最初の水平走査期間ＦＳに含まれているためフラグレジ
スタ１０５の設定にかかわらず毎フィールド必ず発生さ
れる。■のタイミングも同様に、第２の回路１０２の出
力信号に基づくものであるが、このタイミングでＤＴ（
オーバーパー）がアクティブになるか、ならないかはフ
ラグレジスタ１０５の設定値によって決まる。フラグレ
ジスタ１０５の値が”Ｉ”であればＦＳによるマスクは
無効となり■のタイミングでＤＴ（オーバーパー）はア
クティブとなるがフラグレジスタ１０５の値が”０”で
あればＦＳによるマスクは有効となり■のタイミングで
ＤＴ（オーバーパー）はアクティブとはならない。第４
図はフラグレジスタ１０５に”０”が設定された場合の
１画面内でのＤＴ（オーバーパー）発生タイミングを図
示したものである。
［発明の効果］
以上説明した様に、本発明は第６図に示したように１画
面内で表示アドレスが連続しないマツピングに対して第
３図に示したような１画面内で表示アドレスが連続する
マツピングである場合でもフラグレジスタの設定により
ラインバッファ内蔵ＤＲＡＭの内部データ転送サイクル
ＤＴ（オーバーパー）の発生を必要最小限にすることが
できる。
面内で表示アドレスが連続しないマツピングに対して第
３図に示したような１画面内で表示アドレスが連続する
マツピングである場合でもフラグレジスタの設定により
ラインバッファ内蔵ＤＲＡＭの内部データ転送サイクル
ＤＴ（オーバーパー）の発生を必要最小限にすることが
できる。
特に本発明を汎用ＣＲＴコントローラなどのＬＳＩに組
み込んだ場合は、いずれの表示メモリのアドレスマツピ
ングを選択したとしても最適の内部データ転送サイクル
が得られこの種の機能を有するＣＲＴコントローラとし
てはより汎用性を高めることができる効果がある。
み込んだ場合は、いずれの表示メモリのアドレスマツピ
ングを選択したとしても最適の内部データ転送サイクル
が得られこの種の機能を有するＣＲＴコントローラとし
てはより汎用性を高めることができる効果がある。
第１図は本発明の１実施例を示す回路図、第２図は１実
施例の動作タイミング図、第３図は表示画面に対するア
ドレスマツピングの一例を示すアドレスマツプ図、第４
図は１画面内でのＤＴ（オーバーパー）発生タイミング
例を示す図、第５図は従来例の回路図、第６図は表示画
面に対するアドレスマツピングの一例を示すアドレスマ
ツプ図、第７図は１画面内でのＤＴ（オーバーパー）発
生タイミング例を示す図である。 １０１．５０１・・・第１の回路、 １０２．５０２・・・第２の回路、 １０３．５０３・φ・第３の回路、 １０４・・・・・・・アドレスレジスタ、１０５・・・
・・・・フラグレジスタ。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − φＤ 第１１− 第３図 と 第４図 φＤ 第５図 第６図 第７図
施例の動作タイミング図、第３図は表示画面に対するア
ドレスマツピングの一例を示すアドレスマツプ図、第４
図は１画面内でのＤＴ（オーバーパー）発生タイミング
例を示す図、第５図は従来例の回路図、第６図は表示画
面に対するアドレスマツピングの一例を示すアドレスマ
ツプ図、第７図は１画面内でのＤＴ（オーバーパー）発
生タイミング例を示す図である。 １０１．５０１・・・第１の回路、 １０２．５０２・・・第２の回路、 １０３．５０３・φ・第３の回路、 １０４・・・・・・・アドレスレジスタ、１０５・・・
・・・・フラグレジスタ。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − φＤ 第１１− 第３図 と 第４図 φＤ 第５図 第６図 第７図
Claims (1)
- 【特許請求の範囲】 ｎｂｉｔよりなる表示アドレスレジスタの下位ｍｂｉｔ
を入力しｍｂｉｔを全てが”０”の表示サイクルである
ことを検出する第１の回路と、ブランキング信号を先取
りした信号より水平表示期間の直前のサイクルを検出す
る第２の回路を含む表示制御回路であって、垂直ブラン
キング信号と水平同期信号を入力し１フレーム内で表示
期間を含む最初の水平操作期間であることを検出する第
３の回路と、 第３の回路の出力がアクティブの時だけ第２の回路の出
力が有効になるか、 あるいは第３の回路の出力には無関係に第２の回路の出
力が有効であるかを決定するフラグレジスタを有するこ
とを特徴とする表示制御回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020282A JPH01195497A (ja) | 1988-01-29 | 1988-01-29 | 表示制御回路 |
| EP89101479A EP0326171B1 (en) | 1988-01-29 | 1989-01-27 | Display controller having a function of controlling various display memories |
| DE68922413T DE68922413T2 (de) | 1988-01-29 | 1989-01-27 | Anzeigesteuergerät mit Möglichkeit zum Steuern von unterschiedlichen Anzeigespeichern. |
| US07/302,893 US5068648A (en) | 1988-01-29 | 1989-01-30 | Display controller having a function of controlling various display memories |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020282A JPH01195497A (ja) | 1988-01-29 | 1988-01-29 | 表示制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01195497A true JPH01195497A (ja) | 1989-08-07 |
Family
ID=12022814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63020282A Pending JPH01195497A (ja) | 1988-01-29 | 1988-01-29 | 表示制御回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5068648A (ja) |
| EP (1) | EP0326171B1 (ja) |
| JP (1) | JPH01195497A (ja) |
| DE (1) | DE68922413T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3038781B2 (ja) * | 1989-04-21 | 2000-05-08 | 日本電気株式会社 | メモリアクセス制御回路 |
| US5319388A (en) * | 1992-06-22 | 1994-06-07 | Vlsi Technology, Inc. | VGA controlled having frame buffer memory arbitration and method therefor |
| US5784047A (en) * | 1995-04-28 | 1998-07-21 | Intel Corporation | Method and apparatus for a display scaler |
| JPH09258707A (ja) * | 1996-03-25 | 1997-10-03 | Nec Corp | 映像表示方式 |
| US10672367B2 (en) * | 2017-07-03 | 2020-06-02 | Arm Limited | Providing data to a display in data processing systems |
| KR20190098891A (ko) * | 2018-02-14 | 2019-08-23 | 삼성디스플레이 주식회사 | 게이트 구동 장치 및 이를 포함하는 표시 장치 |
Citations (2)
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|---|---|---|---|---|
| JPS6242228A (ja) * | 1985-08-19 | 1987-02-24 | Nec Corp | 表示情報処理システム |
| JPS62254181A (ja) * | 1986-04-28 | 1987-11-05 | 株式会社日立製作所 | 表示データ転送方法及びディスプレイシステム |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4249172A (en) * | 1979-09-04 | 1981-02-03 | Honeywell Information Systems Inc. | Row address linking control system for video display terminal |
| US4368466A (en) * | 1980-11-20 | 1983-01-11 | International Business Machines Corporation | Display refresh memory with variable line start addressing |
| JPS59180871A (ja) * | 1983-03-31 | 1984-10-15 | Fujitsu Ltd | 半導体メモリ装置 |
| US4570161A (en) * | 1983-08-16 | 1986-02-11 | International Business Machines Corporation | Raster scan digital display system |
| US4663735A (en) * | 1983-12-30 | 1987-05-05 | Texas Instruments Incorporated | Random/serial access mode selection circuit for a video memory system |
| EP0158314B1 (en) * | 1984-04-10 | 1993-07-21 | Ascii Corporation | Video display control system |
| JPS60245034A (ja) * | 1984-05-18 | 1985-12-04 | Ascii Corp | デイスプレイコントロ−ラ |
| US4648077A (en) * | 1985-01-22 | 1987-03-03 | Texas Instruments Incorporated | Video serial accessed memory with midline load |
| US4868557A (en) * | 1986-06-04 | 1989-09-19 | Apple Computer, Inc. | Video display apparatus |
| US4876663A (en) * | 1987-04-23 | 1989-10-24 | Mccord Donald G | Display interface system using buffered VDRAMs and plural shift registers for data rate control between data source and display |
-
1988
- 1988-01-29 JP JP63020282A patent/JPH01195497A/ja active Pending
-
1989
- 1989-01-27 EP EP89101479A patent/EP0326171B1/en not_active Expired - Lifetime
- 1989-01-27 DE DE68922413T patent/DE68922413T2/de not_active Expired - Fee Related
- 1989-01-30 US US07/302,893 patent/US5068648A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6242228A (ja) * | 1985-08-19 | 1987-02-24 | Nec Corp | 表示情報処理システム |
| JPS62254181A (ja) * | 1986-04-28 | 1987-11-05 | 株式会社日立製作所 | 表示データ転送方法及びディスプレイシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0326171A2 (en) | 1989-08-02 |
| DE68922413D1 (de) | 1995-06-08 |
| EP0326171B1 (en) | 1995-05-03 |
| DE68922413T2 (de) | 1995-12-21 |
| EP0326171A3 (en) | 1992-04-29 |
| US5068648A (en) | 1991-11-26 |
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