KR100255259B1 - 처리 회로소자를 메모리와 접속시키기 위한 회로소자, 시스템 및 방법 - Google Patents

Abstract

본 발명에 따라 집적 회로 칩(107)상에 제조된 처리 회로 소자(103)을 포함하는 처리 시스템(100)이 제공된다. 내부 메모리(104a)는 역시 칩(107)상에 제조된다. 내부 메모리(104a)로부터 검색된 데이터를 수신하기 위한 입력 및 처리 회로 소자(103)에 데이터를 제공하기 위한 출력을 갖는 제1의 선입/선출 메모리(201)이 제공된다. 외부 메모리(104b)가 제공된다. 제2의 외부 메모리(104b)로부터 검색된 데이터를 수신하기 위한 입력 및 처리 회로 소자(103)에 데이터를 제공하기 위한 출력을 포함한다.

Description

처리 회로소자를 메모리와 접속시키기 위한 회로소자, 시스템 및 방법

비디오/그래픽 디스플레이 능력을 갖는 전형적인 처리 시스템은 중앙 처리 장치(CPU), 시스템 버스에 의해 CPU에 결합된 디스플레이 제어기, 시스템 버스에 의해 역시 결합된 시스템 메모리, 근거리 버스에 의해 디스플레이 제어기에 결합된 프레임 버퍼, 주변 회로(예, 클록 구동기 및 신호 변환기). 디스플레이 구동회로 소자 및 디스플레이 구동 회로 소자 및 디스플레이 장치를 포함한다. CPU는 일반적으로 전체적인 시스템 제어를 제공하고, 사용자 명령 및 시스템 메모리로부터 검색된 프로그램 명령에반응하여 디스플레이 장치 상에 디스플레이될 그래픽 영상의 내용을 제어한다. 예를 들면 비디오 그래픽 구조(VGA) 제어기일 수 있는 디스플레이 제어기는 일반적으로 CPU와 디스플레이 구동기 회로 소자를 접속시키고, 데이터 처리 및 디스플레이 재생 동작 동안 그래픽 및(또는) 비디오 데이터와 프레임 버퍼를 교환시키고, 프레임 버퍼 메모리 동작을 제어하고 컬러 확장 등의 주요 그래픽 또는 비디오 데이터에 대한 추가의 처리를 수행한다. 디스플레이 구동기 회로 소자는 디스플레이 제어기로부터 수신된 디지탈 데이터를 디스플레이 장치에 요구되는 아날로그 레벨로 변환시켜 그래픽/비디오 디스플레이 영상을 발생시킨다. 디스플레이 장치는 처리되는 그래픽/비디오 테이터에 의해 나타낸 정보를 전달하는 사용자에게 영상을 나타내는 임의의 유형의 장치일 수 있다.

다이내믹 랜덤 액세스 메모리 장치(DRAMS)로부터 전형적으로 구축된 프레임 버퍼는 영상을 필터링 또는 드로우잉 하는 등의 처리 동작 동안 전체 디스플레이 프레임의 각각의 픽셀의 컬러/그레이-형상을 한정하는 그래픽 또는 비디오의 워드를 저장한다. 디스플레이 재생 동안, 이러한 "픽셀 데이터"는 재생되는 디스플레이 스크린상에 대응하는 픽셀들로서 디스플레이 제어기 픽셀 단위로 프레임 버퍼로부터 검색된다. 따라서, 프레임 버퍼의크기는 각각의 픽셀을 한정하기 위해 사용된 각각의 워드 비트(바이트)수 및 각각의 디스플레이 프레임 내의 픽셀의 수에 직접적으로 대응한다. 프레임 버퍼의 크기 및 성능은 많은 인자, 예를 들면 모니터 픽셀의 수, 모니터 DOT 클록 속도, 디스플레이 재생, 데이터 판독/기입 빈도, 및 메모리 대역폭에 의해 극소수만을 지명하도록 구술된다.

프레임 버퍼 메모리 대역폭은 유용한 메모리 장치의 속도에 의해 전현적으로 제한된다. 예를 들면, 페이지 모드에서 작동하는 한 쌍의 가장 빠르고 현재 시판 중인 256k X 16 DRAM은, 인터리빙 없이 32-비트 인터페이스를 가로질러 80 내지 100 메가바이트/초의 최대 속도로 디스플레이 제어기에 디스플레이 재생 데이터를 제공한다. 이와 같이 제한된 범위는 장치의 액세스 시간에 대한 한계 뿐만아니라 프레임 버퍼가 셀 재생, 오프-스크린 메모리 액세스 및 온-스크린 메모리로의 기입 등의 다른 작업과 동시에 부하된다는 사실을 설명한다. 유용한 대역폭은 저해상도 및 (또는) 낮은 비트 깊이를 갖는 디스플레이 구동 시스템에 대해 충분할 것이다. 예를 들면, 72 헬쯔에서 재생된 8 비트/픽셀의 픽셀 컬러 깊이를 갖는 1280 x 1024 픽셀 디스플레이는 적어도 프레임 버퍼로부터(제어기를 통해) 130 메가바이트/초의 속도로 데이터를 요한다.

프레임 버퍼의 DRAM(또는 VRAM이 사용될 때 VRAM의 무작위 포트)의 인터리빙은 대역폭을 개선시키기 위해 일부 디스플레이 시스템에 사용된 메모리 제어/분할 스킴이다. 2개의 뱅크 인터리빙 스킴에서, 프레임 버퍼는 데이터가 교대로 검색되는 홀수 및 짝수 뱅크로 분할된다. 각각의 뱅크로부터 검색된 데이터의 속도 및 뱅크 사이에서 스위칭되는 제어기의 속도에 의존함으로써 얻어질 수 있는 메모리로부터 데이터를 수신하는 제어기의 속도가 실질적으로 증가한다. 예를 들면, 각각의 뱅크가 40 MHz의 속도로 데이터를 출력하고 디스플레이 제어기가 80 MHz의 속도로 뱅크들 사이에서 스위칭된다고 가정해보면, 제어기는 약 80 MHz로 프레임 버퍼로부터 워드 스트림을 수신한다. 주어진 워드 폭에 대해, 메모리의 대역폭은 필수적으로 배가된다. 인터리빙은 2개 이상의 뱅크로 분할된 메모리에 마찬가지로 확대될 수 있다.

인터리빙은 증가된 대역폭을 제공하지만, 인터리빙을 수행하는 복잡성은 고도의 최종 시스템으로 그의 용도를 제한한다. 특히, 타이밍 및 메모리의 제어는 제어기에 대해 보다 정확하고 복잡한 작업이 된다. 제어기는 뱅크 사이의 스위칭을 위해 추가의 뱅크 인에이블 신호(bank enable signal)를 발생시켜야 할 뿐만 아니라, 적절한 시간에 각각의 뱅크로부터 데이터를 검색하는 데 필용한 종래의 DRAM 제어 신호 (RAS, CAS, OE)를 발생시켜야 한다. 요컨대, 인터리빙을 사용하는 시스템에 대해, 증진된 제어기 하드웨어 및(또는) 소프트웨어가 전형적으로 요구된다.

따라서, 메모리를 구축 및 제어하기 위한 회로, 시스템 및 장법에 대한 필욜성이 증가하고 있다. 이러한 회로, 시스템 및 방법은 종래의 인터리빙 기술에 의해 요구되는 복잡한 타이밍 스킴에 의존하지 않고 메모리로부터 데이터의 고속 액세스를 허용해야 한다. 또한, 이러한 회로, 시스템 및 방법은 특히 그래픽/비디오 프레임 버퍼의 제어 및 구축에 이용될 수 있어야 한다.

일반적으로, 본 발명의 원리는 제어기를 온-칩 및 오프-칩 메모리 모두에 접속시키는 것이다. 무엇보다도, 온-칩 메모리는 신속한 액세스 기억 장치를 갖는 제어기를 제공한다. 오프-칩 메모리는 온-칩이 제공할 수 있는 것보다 실질적으로 더 클 수 있는 메모리와 제어기를 접속시킨다. 또한, 본 발명의 제어기/외부 메모리 인터페이스는 외부 메모리를 확장시킬 수 있다. 마지막으로, 본 발명의 신규 인터페이스에 사용된 선입/선출 레지스터(메모리)는 종래의 인터리빙 스킴에 요구되는 복잡한 타이밍 스킴을 제거한다.

본 발명의 원리의 제1 실시예에 따라, 내부 메모리에 따라 집적 회로 칩에 대해 제조된 제어기를 포함하는 처리 시스템이 제공된다. 제1의 선입/선출 메모리는 내부 메모리로부터 검색된 데이터를 수신하기 위한 입력 및 제어기에 데이터를 제공하기 위한 출력을 갖도록 제공된다. 외부 메모리로부터 검색된 데이터를 수신하는 입력 및 제어기에 데이터를 공급하기 위한 출력을 갖는 제2의 선입/선출 메모리를 통해 제어기와 접속하는 외부 메모리가 포함된다.

본 발명의 다른 실시예에 따라, 단일 칩 상에 제조된 집적 회로를 포함하는 디스플레이 데이터 처리 시스템이 제공된다. 이 집적 회로는 디스플레이 제어기, 대응하는 데이터 포트를 통해 제1의 소정의 속도로 디스플레이 재생 데이터를 제공하기 위한 내부 프레임 버퍼, 및 내부 프레임 버퍼의 데이터 포트 및 디스플레이 제어기의 입력 포트를 접속시키는 제1의 선입/선출 메모리를 포함한다. 제2의 선입/선출 메모리는 제1의 선입/선출 메모리와 병렬로 배치되며 디스플레이 제어기의 입력 포트에 결합된 출력을 포함한다. 제2의 선입/선출 메모리의 입력에 결합된 대응하는 데이터 포트를 통해 제2의 소정의 속도로 디스플레이 재생 데이터를 제공하기 위한 외부 프레임 버퍼 메모리가 포함된다.

본 발명의 원리의 다른 실시예에 따라, 디스플레이, 프레임 버퍼, 제어기, 및 인터페이스 회로 소자를 포함하는 디스플레이 시스템이 제공된다. 디스플레이는 디스플레이 스크린 상에 복수 개의 픽셀로서 데이터를 디스플레이하도록 작동한다. 프레임 버퍼는 디스플레이 스크린 상에 대응하는 픽셀의 특성을 한정하는 픽셀 데이터의 워드를 저장하고, 이 프레임 버퍼는 집적된 제어기/프레임 버퍼 장치의 제1 파트를 형성하는 내부 섹션 및 외부 부분을 포함한다. 제어기는 집적된 제어기/프레임 버퍼 장치의 제2 부분을 형성하고, 프레임 버퍼로부터 디스플레이로의 픽셀 데이터의 워드의 전송을 제어한다. 인터페이스 회로 소자는 집적된 제어기/프레임 버퍼 장치의 제2의 부분을 형성하고, 프레임 버퍼의 내부 섹션으로부터 제어기로 전송되는 픽셀 데이터의 워드를 대기시키기 위한 제1의 선입/선출 메모리 및 프레임 버퍼의 외부 섹션으로부터 제어기로 전송되는 픽셀 데이터의 워드를 대기시키기 위한 제2의 선입/선출 메모리를 포함한다.

본 발명의 원리는 메모리와 제어기를 접속시키기는 방법에 역시 내포되어 있다. 이러한 방법에 따라 제1 데이터는 내부 메모리로부터 제1의 선입/선출 메모리의 입력에 제1 속도로 수신된다. 제2 데이터는 외부 메모리로부터 제2의 선입/선출 메모리의 입력에 제2속도로 수신된다. 제1데이터의 소정의 수의 워드는 선입/선출 메모리로부터 제어기로 출력된다. 이어서, 제2의 선입/선출 메모리로부터 데이터의 최소한 1개의 워드는 제어기로 출력된다.

본 발명의 원리를 내포하는 회로, 시스템 및 방법은 선행 기술에 비해 실질적인 장점을 갖는다. 무엇보다도, 이러한 회로, 시스템 및 방법은 메모리로부터 종래의 인터리빙 기술에 의해 요구되는 복잡한 타이밍 스킴에 의존하지 않고 데이터를 고속 액세스할 수 있게 한다. 본 발명의 원리는 그래픽 비디오 프레임 버퍼의 제어 및 구축에 특히 적용될 수 있다. 이러한 용도에서, 본 발명은 실질적인 대역폭의 제어기에 데이터를 제공하는 큰 프레임 버퍼의 구축을 허용함으로써 큰 픽셀 깊이를 갖는 큰 디스플레이가 지원될 수 있다.

하기 본 발명의 상세한 설명이 보다 잘 이해될 수 있도록 본 발명의 특징 및 기술적 장점을 앞서 개략적으로 기재하였다. 본 발명의 추가의 특징 및 장점을 이하 기재하며, 이는 본 발명의 주요 특허청구의 범위를 형성한다. 개시된 개념 및 특정 실시예는 본 발명의 동일한 목적들을 실행하기 위한 다른 구조물을 개질 또는 디자인하기 위한 근거로서 용이하게 이용될 수 있음을 당업계의 숙련자들이 이해해야 한다. 그와 동등한 구조는 첨부된 특허 청구의 범위에 나타낸 바와 본 발명의 정신 및 범위에서 벗어나지 않음을 당업계의 숙련자들이 인식해야 할 것이다.

제1도는 본 발명의 원리를 내포하는 그래픽/비디오(디스플레이)처리 시스템의 높은 레벨의 기능적 블록도.

제2도는 본 발명의 제1실시예에 따라 제1도에 나타난 프레임 버퍼 및 제어기의 재생 제어 부분을 강조하는 보다 상세한 기능적 블록도.

제3도는 제2도의 회로 소자의 전형적인 동작 동안 선택된 타이밍 관계를 나타내는 타임 라인.

제4도는 본 발명의 제2실시예에 따라 제1도의 프레밍 버퍼 및 제어기의 재생 제어 부분을 강조하는 보다 상세한 기능적 블록도.

제5도는 본 발명의 제1실시예에 따라 제1도의 프레임 버퍼 및 제어기의 시스템 버스/CPU인터페이스 부분을 강조하는 기능적 블록도.

* 도면의 주요부분에 대한 부호의 설명

101 : 중앙 처리 장치 102 : 시스템 버스

103 : 디스플레이 제어기 104a : 내부 프레임 버퍼

104b : 외부 프레임 버퍼

105 : 디지탈에서 아날로그로의 변환기(DAC)

106 : 디스플레이 장치 201 : FIFO A

202 : FIFO B 203 : 레지스터

본 발명의 원리 및 그의 장점은 도면중 도 1-3에 나타낸 실시예를 참조함으로써 잘 이해될 수 있으며, 동일한 숫자는 동일한 부분을 나타낸다.

이러한 실시예를 설명할 목적으로, DRAM 프레임 버퍼를 사용하는 디스플레이 제어 시스템을 사용할 수 있지만, 본 발명의 원리는 제한되지 않지만, 아래 논의하는 바로부터 명백히 알 수 있듯이 메모리 타입 및 많은 상이한 처리 시스템에 적용될 수 있다.

제1도는 그래픽 및(또는) 비디오 데이터의 디스플레이를 제어하는 처리 시스템(100)의 일부의 높은 레벨의 기능적 블록도이다. 시스템(100)은 중앙 처리 장치(101), 시스템 버스(102), 디스플레이 제어기(103), 프레임 버퍼(104), 디지털에서 아날로그의 변환기(DAC)(105) 및 디스플레이 장치(106)을 포함한다. 본 발명의 원리에 따라, 프레임 버퍼(104)는 내부(온-칩) 프레임 버퍼 섹션(104a) 및 외부 (오프-칩) 프레임 버퍼 섹션(104b)를 포함한다. 본 발명의 바람직한 실시예에서, 디스플레이 제어기(103), 내부 프레임 버퍼(104a) 및 DAC(105)는 단일 집적 회로 칩(107) 상에 함께 제조된다.

CPU(101)은 시스템(100)의 전체적인 동작을 제어하고, 사용자 명령하에 디스플레이 장치(106)상에 디스플레이될 그래픽 데이터의 내용을 결정하고, 여러 가지 데이터 처리 기능을 수행한다. CPU(101)은 예를 들면 시판중인 개인용 컴퓨터에 사용된 범용 마이크로세서일 수 있다. CPU(101)은 시스템 버스(102)를 통해 시스템(100)의 나머지와 소통하고, 예를 들면 지역적 버스, ISA 버스 또는 PCI 버스일 수 있다. DAC(105)는 제어기(103)으로부터 디지털 테이터를 수신하고, 디스플레이(106)을 구동하기 위해 요구되는 아날로그 데이터에 반응하여 출력한다. 시스템(100)의 특정 기구에 따라, DAC(105)는 소수의 옵션을 지정하도록 컬러 팔레트, YUV 내지 RGB 포맷 변환 회로 소자, 및(또는) x- 및 y-주밍 회로 소자를 포함한다.

나타낸 실시예에서, 제어기(103)은 VGA 제어기 등의 디스플레이 제어기이고, 무엇보다도 프레임 버퍼(103)과 그래픽 및(또는) 비디오 데이터의 교환을 제어하고, 메모리 재생을 제어하고, 컬러 확장 등의 데이터 처리 기능을 수행한다. 디스플레이 제어기는 디스플레이의 특정 용도에 대한 "마스터"이고, 따라서 CPU(101)이 연산 작업을 수행하도록 한다. 더욱이, 디스플레이 제어기의 구조는 범용 마이크로프로세서의 그것보다 우수한 방식으로 그래픽 및 비디오 기능을 수행하도록 최적화된다. 제어기(103)은 소수의 옵션을 지정하도록 컬러 팔레트, 커서 발생 하드웨어, 및 (또는) 비디오에서 그래픽으로의 변환 회로 소자를 포함할 수도 있다.

프레임 버퍼(104)는 DRAM 셀 및 관련 어드레스 및 제어 회로 소자의 행 및 열의 배열, 예를 들면 행 및 열 디코더, 판독 및 기입 버퍼, 및 센스 증폭기를 포함하는 다이내믹 랜덤 액세스 메모리(DRAM)인 것이 바람직하다. 프레임 버퍼(104)는 동기형 DRAMs(SDRAMs), 캐쉬 DRAMs(CDRAMs), MDRAMs, RDRAMs 뿐만 아니라 RAMs(SRAMs)를 포함하는 여러 가지 유형의 DRAMs로부터 구축될 수도 있다. 프레임 버퍼(104)는 이하 보다 더 상세히 논의하게 될 것이다.

디스플레이(106)은 예를 들면 CRT 장치 또는 액정 디스플레이, 전자 발광 디스플레이(ECD), 플라즈마 디스플레이(PLD) 또는 복수 개의 픽셀로서 디스플레이 스크린 상에 영상을 디스플레이하는 다른 유형의 디스플레이 장치 일수 있다. 더욱이, 디스플레이(106)은 디지탈 데이터를 직접적으로 인식하는 실리콘 카바이드류의 장치 또는 디지털 마이크로미터 등의 최첨단 장치일 수 있다. 별개의 실시예에서, "디스플레이"(106)은 레이저 프린터 또는 유사한 문서 뷰/인쇄 기구 등의 다른 유형의 출력 장치일 수 있음에 유의해야 한다.

제2도는 본 발명의 원리에 따라 디스플레이 제어기(103), 내부 프레임 버퍼(104a) 및 외부 프레임 버퍼(104b) 사이의 디스플레이 재생 인터페이스의 제1 실시예를 나타낸다(제어기(103)/시스템 버스,(102) 인터페이스는 제5도와 관련시켜 아래 추가로 기재한다). 내부 프레임 버퍼(104a) 및 외부 프레임 버퍼(104b)는 상이한 유형의 DRAM일 수 있거나, 또는 별개로 하나는 주어진 유형의 DRAM 메모리이고, 다른 하나는 SRAM 메모리일 수 있음을 인식해야 한다. 스크린 재생 동안, 제어기(103)의 스크린 재생 로직(200)은 내부 프레임 버퍼(104a)로부터 선입 선출 메모리(201)(FIFO A)를 통해서 및 외부 프레임 버퍼(104b)로부터 선입 선출 메모리(201) 및 레지스터(203)을 통해서 디스플레이 데이터를 수신한다. 스크린 재생 데이터는 "별개로" FIFO(201) 및 (202)로부터 수신되어 디스플레이(106)의 래스터 스캔 동안 스크린 재생 로직(200)에 의해 디스플레이(106)에 출력된다.

제2도에 나타낸 실시예에서, 내부 프레임 버퍼(104a)는 1 메가바이트 용량을 갖고, 한 쌍의 병렬 256 k x 16 DRAMs(204a) 및 (204b)로부터 구축된다(별개의 실시예에서 비디오 RAMs[VRAMs]의 랜덤 포트가 사용될 수 있음에 주의해야 한다). 당업계의 숙련자들이 알 수 있는 바와 같이, 프레임 버퍼(104a)의 적어도 일부를 디스플레이 제어기 내에 집적함으로써 외부 프레임 버퍼(104b)의 제공에도 불구하고, 대역폭을 단독으로 개선시킬 수 있다. 내부 프레임 버퍼(104a)는 무엇보다도 제어기(200)과 메모리(104a) 사이의 용량성 및 유도 부하가 칩에서 칩으로의 상호 접속의 부재하에 실질적으로 감소되기 때문에 실질적으로 개선된 액세스 속도를 가질 것이다. 바람직하게는, 데이터 포트 DRAMs(204a) 및 (204b)로부터 16 비트 워드 출력이 FIFO (201)의 입력에 32-비트 워드와 실질적으로 병렬로 제공된다. 스크린 재생 액세스 외에, 디스플레이 스크린이 재생되는 동안 다른 액세스(예, 온-스크린 스페이스에 기입, 오프-스크린 스페이스에 판독/기입, DRAM 셀 재생, 등)이 프레임 버퍼(104)에 이루어짐에 주의해야 한다.

제2도의 실시예에서, 외부 프레임 버퍼(104b)의 메가바이트의 1/2이 265k X 16 DRAM(205)로서 제공된다. DRAM(205)의 데이터 포트로부터 16-비트 워드 출력 쌍들은 레지스터(203)에 의해 수신되어 이후 FIFO B(202)의 입력으로 제공되는 32-비트 워드로 연결된다.

프레임 버퍼(104)의 집적 부분(104a)은 고속 액세스 속도 메모리를 제공하지만, 외부 부분(104b)은 집적 부분(104a) 단독에 의해 공급될 수 없는 보다 큰/확장 가능한 프레임 버퍼(104)의 구축을 허용한다. 달리 말하자면, 집적 메모리(104a)는 확장 가능하지 않은 것 외에, 단일로 생산될 수 있는 칩 상에 메모리 및 제어기 회로 소자를 모두 제조할 수 있는 능력에 의해 크기가 제한된다. 그러나 외부 프레임 버퍼(104b)는 이러한 단점을 해결한다.

일반적으로, 바람직한 실시예에서, 스크린 재생 동안, 각각의 판독이 FIFO B(202)로부터 이루어지는 동안, 2개의 판독이 FIFO A(201)로부터 이루어진다. 그러나, FIFO 당 판독수는 용도에 따라 변화될 수 있다. 내부 DRAM(104a) 및 외부 DRAM(104b)로부터 데이터의 검색 타이밍은 독립적인 클록을 사용하여 대응하는 FIFO 내에서 데이터 대기를 유지하기 위해 최적화된다. 바람직하게는, 내부 메모리(104a) 및 외부 메모리(104b)는 각각 별개의 DRAM 제어 신호(즉, RAS, CAS, OE 등)에 의해 제어된다. 이어서, 데이터는 각각의 입력 소도에 기초한 고정된 속도로 FIFO(201) 및 (202) 각각으로부터 출력된다. 이는 DRAM 타이밍의 복잡성을 실질적으로 감소시킨다. 즉, 인터리빙된 형식으로 데이터가 메모리 뱅크로부터 검색되기 경우에서와 같은 복잡한 타이밍 스킴은 데이터의 스트림을 유지하기 위해서 사용되지 않는다.

FIFO(201) 및 (202)로부터 얻은 데이터는 디스플레이(106)의 스크린에 직접적으로 배치되는 것이 바람직하다. 픽셀 깊이를 픽셀당 8비트로 가정하면, FIFO(201)로부터 32-비트의 각각의 판독은 디스플레이 스크린상에 4개의 픽셀에 대응한다(즉, 1개의 32-비트 "엔트리"는 4개의 8-비트 픽셀과 같다). 따라서, FIFO(201)로부터 2개의 판독은 디스플레이 래스터 스캔에서 8개의 연속적인 픽셀에 대한 데이터를 제공할 것이다. FIFO(202)로부터 1개의 32-비트 워드의 후속 판독은 래스터 스캔에 발생되는 다음 4개의 픽셀에 대한 데이터를 제공한다. 워드(엔트리)당 픽셀의 수 및 발생된 대응하는 디스플레이 픽셀의 수는 픽셀 깊이의 기능으로서 변화될 것이다.

바람직한 실시예에서 FIFO A 및 FIFO BDPO 대해 작동하는 파라메터는 다음과 같이 측정될 수 있다. 먼저, FIFO B(202)만이 사용된다고 가정해 보자. 이어서, 연사은 하기 논의에서 제2도의 완전한 2가지 FIFO 배치에 대해 확장될 것이다.

단일 FIFO 동작은 일반적으로 제3도의 사간 라인과 일치하여 모델링될 수 있다. 시간 T₀에서, FIFO B는 픽셀 데이터와 함께 완전해질 것으로 추정된다. 시간 T₁에서는, 시간 T₀에서 FIFO B의 원시 데이터의 실질적인 절반은 스크린 재생을 대해 기록된다. 또한, 시간 T₁에서, 하프-풀 플래그가 설정된다. 중재 기간 ΔT_F동안, 다른 액세스(즉, 아래 논의하게 되는 제어기/버스 인터페이스를 통해 블록 전송, 그래픽 데이터 업데이트 등의 비스크린 재생 동작)은 외부 메모리(104b)로 이루어질 수 있다. 따라서, ΔT_F에 대한 값은 하기 식에 따라 비스크린 재생 사이클 (랜덤 및 페이지 모드 모두)의 전형적인 수의 기능에 대히 허용하도록 선택된다:

여기서, X는 요구되는 랜덤 사이클의 수이고, Y는 요구되는 페이지 모드 사이클의 수이며, ΔT_R은 각각의 랜덤 사이클을 완료하는 데 요구되는 시간이고, ΔT_F는 각각의 페이지 모드 사이클을 완료하는 데 요구되는 시간이다. DRAM, MDRAMs 및 CDRAMs에 대해 랜덤 사이클을 RAS 사이클 플러스 CAS 사이클로서 논의 목적에 대해 제한될 것이다. (SDRAMs 또는 RDRAMs가 사용되는 경우, "랜덤 사이클"은 프리차지 플러스 1 메모리 사이클을 의미하고: SRAM에 대해 1 랜덤 사이클은 메모리 액세스 사이클과 동일한 1개의 페이지 모드와 동등하다.)

상기 논의한 바와 같이, 각각의 FIFO는 워드 또는 엔트리를 파이프 연결하고, 각각은 1개 이상의 디스플레이 픽셀에 대해 픽셀 데이터로 구성된다. FIFO B에 저장될 수 있는 엔트리의 전체수는 다음과 같이 산출할 수 있다:

여기서, 0.9999는 다음 높은 값 이하로 반올림하기 위해 사용된다. ΔT_O은 존재한 DRAM 액세스가 완료되도록 선택되고; 통상적으로, ΔT₀은 1 랜덤 사이클(ΔT_R) 및 1 페이지 모드 사이클 (ΔT_D)를 완료하기 위해 요구되는 시간으로서 근사될 수 있지만, 외부 메모리(104b)에 대한 수요에 좌우되어 증가 또는 감소될 수 있다. ΔT₀및 ΔT_F모두는 비스크린 재생으로 제한 된다. ΔT₀은 DRAM 액세스를 완료하기 위해 선택되고, ΔT_F는 완료된 메모리 엑세스의 길이로 설정된다.

ΔT_D는 FIFO로부터 1 엔트리를 무부하(클록-아웃)시키기 위해 요구되는 시간을 나타낸으로써 데이터가 디스플레이 스크린을 재생하도록 검색되는 데이터의 클록 속도에 좌우된다. 일반적으로:

N_IFH는 시간 T₁과 T₃사이의 스크린 재생에 유용한 FIFO에 남은 엔트리수를 나타낸다(즉, 하프-풀 플래그 후에 남은 엔트리수가 설정된다). 엔트리의 최소수는 아래와 같이 산출될 수 있다;

N_IFH는 FIFO (N_IF)의 실제 크기의 함수는 아니지만, N_IF보다 작아야 하는 것에 주의해야 한다.

외부 DRAM(104b)가 전형적으로 신속한 모드의 DRAM 뱅크라고 가정하면, 디스플레이(106)은 75 MHz의 도트 클록 속도로 구동되고, 각각의 엔트리는 4개의 픽셀(상기 논의하는 바와 같이, 바람직하게는 픽셀당 8 비트 및 엔트리당 32 비트)로 구성되고, 단일 FIFO는 아래와 같이 모델링될 수 있다. 신속한 모드의 DRAM에 대해 페이지 모드 사이클(ΔT_D)는 전형적으로 40 ns이고, 랜덤 사이클(ΔT_R)은 전형적으로 140 ns이다. ΔT_F값을 설정하기 위해, 1 랜덤 사이클 및 10 페이지 사이클은 FIFO가 디스클레이 재생 검색으로부터 하프 엠프티되기 전에 다른 메모리 동작에 대해 요구될 수 있음이 추정 될 수 있다. 따라서, ΔT_F는 140+10x40 ns 또는 540 ns일 것이다. 상기 산술식으로부터:

이 후 :

및 :

상기 논의로부터, 연산은 멀티-FIFO 환경으로 확장될 수 있다. 제1실시예로서, 외부 DRAM(205) 40 nsec의 ΔT_P및 140 nsec의 ΔT_R로 작동하고, 내부 DRAM(204) 20 nsec의 ΔT_R및 110 nsec의 ΔT_R로 작동한다고 가정하자. 이러한 경우, FIFO(201) 및 FIFO(202) 모두에서 각각의 엔트리는 4 픽셀 폭인 것으로 가정하자. ΔT_P는 상기 실시예와 동일하게 540 nsec로 유지된다. 이 실시예에서 FIFO A (201) 및 FIFO B (202)에 대한 크기는 다음과 같이 17 엔트리의 단일 FIFO에 동일하게 유지되도록 산출된다.

모델링 목적으로, FIFO A 및 FIFO B 모두가 재생 로직(200)의 입력에 있는 가상 FIFO에 출력된다고 가정해 보자. DRAM 뱅크(204)는 그의 페이지 모드 사이클이 거의 2배 빠르기 때문에 DRAM 뱅크(205)보다 거의 2배의 픽셀을 출력할 것이다. 상기로부터, 가상의 단일 FIFO에 대한 ΔT_D는 53.3 nsec이고, 그에 따라 무부하된 12 픽셀로 될 것이다 (즉, FIFO A 로부터 8 및 FIFO B로부터 4):

이 후:

여기서, ΔT_DA는 FIFO A에 대해 산출되고, ΔT_DB는 FIFO B에 대해 산출된다. 대응하는 DRAM에 대한 ΔT_P및 ΔT_R의 각각의 값으로부터, 각각의 FIFO의 크기는 상기 산술식으로부터 산출될 수 있다.

제2실시예로서, FIFO A (201)의 폭이 엔트리당 8 픽셀의 2배인 것으로 가정하자. 이러한 경우;

및

제2실시예로부터 알 수 있는 바와 같이, FIFO A의 전체적인 크기는 효과적으로 보다 큰 대역폭으로 인해 감소된다. 마직막 실시예로서, 외부 메모리(104b)로부터 수신되고 FIFO B에 저장되는 것에 비해 엔트리당 픽셀 수의 3배가 내부 메모리(104a)로부터 수신되고 FIFO A에 저장되는 것을 제외하고는 모든 인자들이 동일하게 유지된다고 가정하자. ΔT_D는 동일하게 유지도는 한편, 이러한 경우:

마지막 실시예에서, FIFO A의 전체적인 크기는 보다 큰 효과적인 대역폭으로 인해 다시 수축된다.

제4도는 본 발명의 원리에 따라 프레임 버퍼의 확장 가능성을 나타내는 별개의 프레임 버퍼 인터페이스/분할을 나타낸다. 제3도의 시스템에서, 외부프레임 버퍼(104b)는 2개의 256k x 16 DRAMz(205a) 및 (205b)(1 메가바이트의 외부 메모리)로 구축된다. 이러한 경우, 32-비트 워드는 각각의 사이클에 따라 레지스터(205)로 항상 입력된다. 별개의 실시예에서, 레지스터(205)는 외부 프레임 버퍼(104b)로부터 FIFO B(2020로 직접적으로 전송된 이전의 데이터일 수 있다. 명목상의 외부 프레임 버퍼(104b)의 대역폭이 초당 80 메가바이트이고, 내부 프레임 버퍼(104a)가 초당 160 메가바이트의 대역폭을 갖는 1 메가바이트 메모리인 것으로 가정하면, 스크린 재생 로직(200)이 데이터를 수신하는 전체적인 속도는 대략적으로 초당 240 메가바이트로 증가된다. 따라서 제4도의 실시예는 개선된 성능(즉, 증가된 대역폭) 및 보다 큰 저장 능력을 갖는다. 표 1의 각각의 디스프레이로부터 실시예가 지지될 뿐만 아니라, 오프-스크린 데이터의 저장을 위한 제어기(103)에 의해 사용될 수 있는 추가의 공간 및 대역폭을 제공한다.

제5도는 본 발명의 원리에 따라 디스플레이 제어기(103)/시스템 버스(102)인터페이스의 기능적 블록도이다. 디스플레이 제어기(103)은 블록 전송 및 그래픽 데이터 업데이트 등의 종래의 BLT 엔진/CPU 액세스 제어(500)을 통해 시스템 버스 (102)에 데이터를 파이프 연결한다. 한 쌍의 선입-선출 메모리(레지스터)(501) 및(502) 및 레지스터(503)은 디스플레이 재생 인터페이스에 관하여 상기 논의한 방식으로 BLT 엔진/제어 (500)까지 내부 프레임 버퍼(104a) 및 외부 메모리(104b)로부터 또는 그로 데이터를 대기시킨다. FIFO(501) 및 (502)에 대한 크기 및 타이밍 관계는 연산이 CPU 액세스의 타이밍에 기초하는 것을 제외하고는 상기 논의한 바와 동일한 산술식을 사용하여 산출될 수 있으며; 이러한 경우에, 이미 논의한 재생 액세스는 "다른 액세스"로 된다. 예를 들면, ΔT_F는 재생 액세스가 이루어지는 동안의 기간을 제한한다(이와는 대조적으로, 재생 FIFO(201) 및 (2)의 정립 동안, ΔT_F는 블록 전송 및 그래픽 데이터 업데이트 등의 비스크린 재생 동작이 이루어지는 동안 시간을 나타낸다).

본 발명 및 그의 장점을 상세히 기재하였지만, 다양한 변화, 치환 및 변경이 첨부된 특허 청구의 범위에 의해 제한된 본 발명의 정신 및 범위에서 벗어나지 않고 이루어질 수 있음을 이해해야 한다.

본원 발명에 따른 처리 시스템을 사용함으로써, 메모리의 용량을 확장 할 수 있으며, 또한 시스템의 구성을 복잡하게 하지 않으면서도 데이터를 고속으로 액세스할 수 있는 효과가 있다.

본 발명은 일반적으로 데이터 처리 시스템에 관한 것이며, 보다 상세하게는 처리 회로 소자를 메모리와 접속시키기 위한 회로, 시스템 및 방법에 관한 것이다.

Claims (32)

1. 처리 시스템(processing system)에 있어서, 집적 회로 칩(integraed circuit chip)상에 재조된 처리 회로 소자와, 상기 칩에 제조된 내부 메모리와, 상기 내부 메모리로부터 검색된(retrieved)데이터를 수신하기 위한 입력 및 상기 처리 회로 소자에 데이터를 제공하기 위한 출력을 갖는 제1신입-선출 메모리(a first first-in-first-out memory)와 , 외부 메모리와 상기 외부 메모리로부터 검색된 데이터를 수신하기 위한 입력 및 상기 처리 회로 소자에 데이터를 제공하기 위한 출력을 갖는 제2선입-선출 메모리를 포함하는 처리 시스템.
2. 제1항에 있어서, 상기 외부 메모리 및 상기 제2 선입-선출 메모리를 인터페이싱하는(interfacing) 레지스터를 더 포함하는 처리 시스템.
3. 제1항에 있어서, 상기 처리 회로 소자는 디스프레이 재생 제어 회로소자(display refresh control circuitry)를 포함하는 처리 시스템.
4. 제1항에 있어서, 상기 처리 회로 소자는 시스템 버스(system bus)를 가지는 인터페이스(interface)를 제공하는 처리 시스템.
5. 제1항에 있어서, 상기 처리 회로 소자는 제어기를 포함하는 처리 시스템.
6. 제1항에 있어서, 상기 내부 메모리는 상기 외부 메로리가 상기 제2선입-선출 메로리에 데이터를 제공하는 속도보다 더 큰 속도로 상기 제1선입-선출 메모리에 데이터를 제공하는 처리 시스템.
7. 제1항에 있어서, 상기 선입-선출 메모리들은 상기 칩 상에 제조되는 처리 시스템.
8. 데이터 처리 시스템에 있어서, 제어기와, 대응하는 테이터 포트를 통해 제1의 소정의 속도로 데이터를 제공하기 위한 내부 메모리와, 상기 내부 메모리의 상기 데이터 포트와 상기 제어기의 입력 포트를 인터페이싱하는 제1선입-선출 메모리와, 상기 제1 선입-선출 메모리와 병렬로 배치되고, 상기 제어기의 상기 입력포트에 결합된 출력을 갖는 제2 선입-선출 메모리와, 상기 제2선입-선출 메모리의 입력에 결합된 대응하는 데이터 포트를 통해 제2의 소정의 속도로 데이터를 제공하기 위한 외부 메모리를 포함하는 단일 칩 상에 제조된 집적 회로를 포함하는 데이터 처리 시스템.
9. 제8항에 있어서, 상기 제1의 소정의 속도는 상기 제2의 소정의 속도보다 더 큰 데이터 처리 시스템.
10. 제8항에 있어서, 상기 제어기는 그래픽 제어기를 포함하는데이터 처리 시스템.
11. 제8항에 있어서, 상기 제어기는 비디오 제어기를 포함하는 데이터 처리 시스템.
12. 제8항에 있어서, 상기 제1 선입-선출 메모리는 상기 제어기로 출력하기 위한 32-비트 워드를 대기시키기(queuing) 위한 32비트 폭을 갖는 데이터 처리 시스템.
13. 제8항에 있어서, 상기 제2 선입-선출 메모리는 상기 제어기로 출력하기 위한 32-비트를 대기시키기 위한 32비트 폭을 갖는 데이테 처리 시스템.
14. 제8항에 있어서, 상기 외부 및 내부 메모리는 독립적으로 클록킹되는(clocked)시스템.
15. 제8항에 있어서, 상기 제2 선입-선출 메모리는 상기 칩 상에 제조되는 시스템.
16. 디스플레이 시스템에 있어서, 디스플레이 스크린 상에 복수의 화소로서 데이터를 디스플레이하기 위한 디스플레이와, 집적 제어기/프레임 버퍼 장치 (integrated controller/frame buffer device)의 제1부분을 형성하는 내부 부분 및 외부 부분을 포함하고, 상기 디스플레이 스크린 상에 대응하는 화소의 특징들을 저의하는 화소 데이터의 워드를 저장하기 위한 프레임 버퍼(frame buffer)와 상기 프레임 버퍼로부터 상기 디스프레이로 화소 데이터의 워드의 전송을 제어하기 위한 상기 집적 제어기/프레임 버퍼 장치의 제2부분을 형성하는 제어기와 상기 집적장치의 제3 부분을 형성하는 인터페이스 회로 소자를 포함하며, 상기 인터페이스 회로 소자는 상기 프레임 버퍼의 상기 내부부분으로부터 상기 제어기로 전송되는 화소 데이터의 워드를 대기시키기 위한 제1 선입-선출 메모리와, 상기 프레임 버퍼의 상기 외부 부분으로부터 상기 제어기로 전송되는 화소 데이터의 워드를 대기시키기 위한 제2 선입-선출 메모리를 포함하는 디스플레이 시스템.
17. 제16항에 있어서, 상기 데이터는 상기 제2 선입-선출 메모리로부터 상기 제어기로 데이터가 출력되는 제2 속도와 상이한 제1속도 상기 제1 선입-선출 메로리로부터 상기 제어기로 출력되는 디스플레이 시스템.
18. 제17항에 있어서, 상기 제1속도 상기 제 2속도보다 더 큰 시스템.
19. 제13항에 있어서, 상기 제2 선입-선출 메모리와 상기 외부 메모리를 결합시키고, 상기 외부 프레임 버퍼로부터 제1의 비트 수의 워드를 수신하고, 상기 제2 선입-선출 메로리로 제2의 비트 수의 워드를 출력하는 레지스터를 더 포함하는 데이터 처리 시스템.
20. 제16항에 있어서, 상기 프레임 버퍼의 상기 내부 부분은 다이내믹 랜덤 액서스 메모리(dynamic random access memory)인 디스플레이 시스템.
21. 제16항에 있어서 상기 프레임 버퍼의 상기 외부 부분은 다이내믹 랜덤 액세스 메모리인 디스플레이 시스템.
22. 제16항에 있어서, 상기 프레임 버퍼의 상기 내부 분분은 정적 랜덤 액세스 메모리(static random access memory)인 디스플레이 시스템.
23. 제16항에 있어서, 상기 메모리의 상기 외부부분은 정적 랜덤 액세스 메모리인 디스플레이 시스템.
24. 제어기를 메모리와 인터페이싱하기 위한 방법에 있어서, 내부 메모리로부터 제1의 속도로 제1선입-선출 메모리의 입력에서 제1의 데이터를 수신하는 단계와 외부 메모리로부터 제2의 속도로 제2 선입-선출 메모리의 입력에서 제2의 데이터를 수신하는 단계와, 제1 선입-선출 메모리로부터 제어기로 제1의 데이터의 소정의 수의 워드를 출력하는 단계와, 제2 선입-선출 메모리로부터 제어기로 상기 데이터 중 적어도 하나의 워드를 출력하는 단계를 포함하는 제어기를 메모리와 인터페이싱하기 위한 방법.
25. 제24항에 있어서, 상기 외부 메모리로부터 선택된 길이의 제1 및 제2의 워드를 수신하는 단계와, 상기 제1워드 및 상기 제2의 워드를 단일 워드로 연결시키는 단계와, 상기 단일 워드를 제2 선입-선출 메모리로 전송하는 단계를 더 포함 하는 방법.
26. 제24항에 있어서, 상기 제1의 데이터를 수신하는 단계는 내부 프레임 버퍼로부터 화소 데이터를 수신하는 단계를 포함하는 방법.
27. 제26항에 있어서, 상기 제2의 데이터를 수신하는 단계는 외부 프레임 버퍼로부터 화소 데이터를 수신하는 단계를 포함하는 방법.
28. 제26항에 있어서, 상기 소정의 수의 워드는 4개의 워드를 포함하는 방법.
29. 처리 시스템에 있어서, 집적 장치의 제1부분을 형성하는 내부 부분 및 외부 부분을 포함하며 데이터의 워드를 저장하기 위한 메모리와 상기 메모리로부터 버스로의 데이터 워드의 전송을 제어하기 위한 상기 집적 제어기 장치의 제2부분을 형성하는 제어기와, 상기 집적 장치의 제3부분을 형성하는 인터페이스 회로 소자를 포함하며, 상기 인터페이스 회로 소자는 상기 제어기에 의해 프레임 버퍼의 상기 내부 부분과 상기 버스 사이에 전송되는 데이터 워드를 대기시키기 위한 제1 선임-선출 메모리 및 상기 제어기에 의해 프레임 버퍼의 상기 외부 부분과 상기 버스 사이에 전송되는 데이터 워드를 대기시키기 위한 제2 선입-선출 메모리를 포함하는 처리 시스템.
30. 제29항에 있어서, 상기 메모리는 프레임 버퍼를 포함하고, 상기 데이터는 픽셀데이터를 포함하는 처리 시스템.
31. 제29항에 있어서, 상기 버스는 상기 집적 장치 및 상기 메모리를 CPU와 인터페이싱시키기 위한 시스템 버스를 포함하는 처리 시스템.
32. 제29항에 있어서, 상기 데이터는 상기 제2 선입-선출 메모리를 통해 데이터가 전송되는 제2의 속도와 상이한 제1의 속도로 상기 제1 선입-선출 메모리를 통해 전송되는 처리 시스템.