JP3359270B2 - メモリー制御装置と液晶表示装置 - Google Patents
メモリー制御装置と液晶表示装置Info
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- G09G2360/00—Aspects of the architecture of display systems
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- Theoretical Computer Science (AREA)
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- Liquid Crystal (AREA)
- Controls And Circuits For Display Device (AREA)
- Transforming Electric Information Into Light Information (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、入力された画像信
号を止めることなく、一旦メモリーに保存し、随時ここ
から読み出すようなメモリー制御装置及びこれを用いた
液晶表示装置に関するものである。
号を止めることなく、一旦メモリーに保存し、随時ここ
から読み出すようなメモリー制御装置及びこれを用いた
液晶表示装置に関するものである。
【０００２】
【従来の技術】従来、パソコンなどから入力された画像
を一旦メモリーに保存し、このメモリーから読み出すよ
うなシステムを構成しようとした場合、たとえば図２の
ような構成になっていた。すなわち、１フレーム目の画
像入力は入力端子５からマルチプレクサー９によって選
択されたフレームメモリー部１に一旦格納する。２フレ
ーム目の画像入力はマルチプレクサー９を切り替え、フ
レームメモリー部８に格納する。この時同時に、１フレ
ーム目の画像はマルチプレクサー１０により選択された
フレームメモリー部１から出力端子６へ読み出される。
を一旦メモリーに保存し、このメモリーから読み出すよ
うなシステムを構成しようとした場合、たとえば図２の
ような構成になっていた。すなわち、１フレーム目の画
像入力は入力端子５からマルチプレクサー９によって選
択されたフレームメモリー部１に一旦格納する。２フレ
ーム目の画像入力はマルチプレクサー９を切り替え、フ
レームメモリー部８に格納する。この時同時に、１フレ
ーム目の画像はマルチプレクサー１０により選択された
フレームメモリー部１から出力端子６へ読み出される。
【０００３】次に、マルチプレクサー９を切り替え、画
像信号をフレームメモリ部１に格納し、同時にマルチプ
レクサー１０を切り換えて、フレームメモリー部８から
画像信号を出力し、出力端子６に出力する。こうして、
１フレーム分ずつ２つのフレームメモリにより、連続し
て出力することができる。
像信号をフレームメモリ部１に格納し、同時にマルチプ
レクサー１０を切り換えて、フレームメモリー部８から
画像信号を出力し、出力端子６に出力する。こうして、
１フレーム分ずつ２つのフレームメモリにより、連続し
て出力することができる。
【０００４】また、液晶などのフリッカーを防止する目
的で、同じ画像を２回表示したいような場合、画像入力
レートの２倍の速さでフレームメモリから２回とも同一
画像信号の読み出しを行うと、これを実現できる。
的で、同じ画像を２回表示したいような場合、画像入力
レートの２倍の速さでフレームメモリから２回とも同一
画像信号の読み出しを行うと、これを実現できる。
【０００５】
【発明が解決しようとする課題】しかし、このような構
成では、高価であるフレームメモリーが２つ必要とな
り、システムが高価になるという問題があった。また、
上記２回読み出すような場合には、フレームメモリーは
画像入力レートの２倍の読み出し速度を要求されるた
め、入力レートの速い解像度の高い画像入力は、扱うこ
とが不可能になってしまうという問題があった。
成では、高価であるフレームメモリーが２つ必要とな
り、システムが高価になるという問題があった。また、
上記２回読み出すような場合には、フレームメモリーは
画像入力レートの２倍の読み出し速度を要求されるた
め、入力レートの速い解像度の高い画像入力は、扱うこ
とが不可能になってしまうという問題があった。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
めの本発明のメモリー制御装置は、入力されたａビット
幅の画像データをａ×２ｎビット幅の画像データにシリ
アル／パラレル変換する変換部と、ａ×２ｎビット幅の
画像データを一旦格納する第１のＦＩＦＯ部と、１フレ
ーム分の画像データを格納するフレームメモリ部と、フ
レームメモリ部から読み出された画像データを一旦格納
する第２のＦＩＦＯ部と、を有し、前記第１のＦＩＦＯ
部への画像データの入力レートの２分の１のレートで、
前記第１のＦＩＦＯ部から画像データを読み出すととも
に前記フレームメモリー部に書き込み、該レートで前記
フレームメモリ部から画像データを読み出すように制御
を行うメモリー制御装置であって、前記第１のＦＩＦＯ
部のサイズは、前記フレームメモリ部への画像データの
書き込みに必要な期間と、前記フレームメモリ部から画
像データを複数回の読み出すために必要な期間と、前記
フレームメモリのコマンドに必要な期間と、の和に相当
する期間中、入力された画像データを貯えることができ
るサイズであることを特徴とする。
めの本発明のメモリー制御装置は、入力されたａビット
幅の画像データをａ×２ｎビット幅の画像データにシリ
アル／パラレル変換する変換部と、ａ×２ｎビット幅の
画像データを一旦格納する第１のＦＩＦＯ部と、１フレ
ーム分の画像データを格納するフレームメモリ部と、フ
レームメモリ部から読み出された画像データを一旦格納
する第２のＦＩＦＯ部と、を有し、前記第１のＦＩＦＯ
部への画像データの入力レートの２分の１のレートで、
前記第１のＦＩＦＯ部から画像データを読み出すととも
に前記フレームメモリー部に書き込み、該レートで前記
フレームメモリ部から画像データを読み出すように制御
を行うメモリー制御装置であって、前記第１のＦＩＦＯ
部のサイズは、前記フレームメモリ部への画像データの
書き込みに必要な期間と、前記フレームメモリ部から画
像データを複数回の読み出すために必要な期間と、前記
フレームメモリのコマンドに必要な期間と、の和に相当
する期間中、入力された画像データを貯えることができ
るサイズであることを特徴とする。
【０００７】本発明の構成による作用は、フレームメモ
リーへの書き込み及び読み出しを１フレーム分のメモリ
ーのみで連続に行うことができ、また、より低速のフレ
ームメモリーを使用できる、安価なシステムが構築でき
ることである。
リーへの書き込み及び読み出しを１フレーム分のメモリ
ーのみで連続に行うことができ、また、より低速のフレ
ームメモリーを使用できる、安価なシステムが構築でき
ることである。
【０００８】
（第１の実施形態）以下、本発明の第１の実施形態のメ
モリー制御装置について、図１を参照にしながら説明す
る。
モリー制御装置について、図１を参照にしながら説明す
る。
【０００９】図１において、メモリー制御装置は、ａビ
ットのシリアルデジタルビデオ信号を入力する入力端子
５と、該シリアルデジタルビデオ信号をａ×ｎビットの
パラレルビデオ信号に変換するＳ／Ｐ変換部２と、パラ
レルビデオ信号を一時所定容量格納するＦＩＦＯ部３
と、ＦＩＦＯ部３のビデオ信号を入力して出力するスイ
ッチ付きバッファ１２と、入出力データ端子７を有し該
ａ×ｎビットのビデオ信号を少なくとも１フレーム分の
記憶容量を格納するフレームメモリ部１と、該フレーム
メモリ部１の出力を受けるバッファ１３と、バッファ１
３のビデオ信号を一時格納するＦＩＦＯ部４と、ＦＩＦ
Ｏ部４の該ａ×ｎビットのビデオ信号を入力して時系列
的な一連のビデオ信号に変換する出力制御部１１とから
構成されている。
ットのシリアルデジタルビデオ信号を入力する入力端子
５と、該シリアルデジタルビデオ信号をａ×ｎビットの
パラレルビデオ信号に変換するＳ／Ｐ変換部２と、パラ
レルビデオ信号を一時所定容量格納するＦＩＦＯ部３
と、ＦＩＦＯ部３のビデオ信号を入力して出力するスイ
ッチ付きバッファ１２と、入出力データ端子７を有し該
ａ×ｎビットのビデオ信号を少なくとも１フレーム分の
記憶容量を格納するフレームメモリ部１と、該フレーム
メモリ部１の出力を受けるバッファ１３と、バッファ１
３のビデオ信号を一時格納するＦＩＦＯ部４と、ＦＩＦ
Ｏ部４の該ａ×ｎビットのビデオ信号を入力して時系列
的な一連のビデオ信号に変換する出力制御部１１とから
構成されている。
【００１０】かかる構成のメモリー制御装置において、
フレームメモリー部１は、クロックに同期して連続でア
クセスできることを特徴としたメモリーで、たとえばＳ
ＤＲＡＭである。フレームメモリー部１の入出力データ
端子７のビット幅は、画像入力端子５のビット幅のｎ
倍、即ち、例えば入力端子５がＲ，Ｇ，Ｂの３シリアル
信号の場合には、例えば各８ビットで示す場合には入出
力データ端子７は少なくともＮ＝３として、２４のビッ
ト幅を有する。本実施形態では入力端子５を８ビット、
入出力データ端子７を４倍の３２ビットとする。
フレームメモリー部１は、クロックに同期して連続でア
クセスできることを特徴としたメモリーで、たとえばＳ
ＤＲＡＭである。フレームメモリー部１の入出力データ
端子７のビット幅は、画像入力端子５のビット幅のｎ
倍、即ち、例えば入力端子５がＲ，Ｇ，Ｂの３シリアル
信号の場合には、例えば各８ビットで示す場合には入出
力データ端子７は少なくともＮ＝３として、２４のビッ
ト幅を有する。本実施形態では入力端子５を８ビット、
入出力データ端子７を４倍の３２ビットとする。
【００１１】入出力端子５より入力されたデータは、フ
レームメモリー部１の入出力データ端子７のビット幅に
合わせるために、シリアル／パラレル変換部２により８
ビットから３２ビットに変換される。
レームメモリー部１の入出力データ端子７のビット幅に
合わせるために、シリアル／パラレル変換部２により８
ビットから３２ビットに変換される。
【００１２】変換されたデータはＦＩＦＯ部３に一時格
納される。ＦＩＦＯ部３の大きさは任意に決めることが
できる。ＦＩＦＯ部３がＦｕｌｌとなると、ＦＩＦＯ部
３から画像入力レートと同じ速度でデータが読み出され
る。読み出されたデータはフレームメモリー部１にリア
ルタイムで書き込まれる。
納される。ＦＩＦＯ部３の大きさは任意に決めることが
できる。ＦＩＦＯ部３がＦｕｌｌとなると、ＦＩＦＯ部
３から画像入力レートと同じ速度でデータが読み出され
る。読み出されたデータはフレームメモリー部１にリア
ルタイムで書き込まれる。
【００１３】ＦＩＦＯ部３からの読み出しは、画像入力
レートで画像入力端子のビット幅の４倍の幅で行われる
ため、読み出しにかかる時間は書込みにかかる時間の４
分の１で済む。すなわちＦＩＦＯ部３が、次にＦｕｌｌ
になるまでには読み出しにかかった時間の４倍の時間が
かかる。
レートで画像入力端子のビット幅の４倍の幅で行われる
ため、読み出しにかかる時間は書込みにかかる時間の４
分の１で済む。すなわちＦＩＦＯ部３が、次にＦｕｌｌ
になるまでには読み出しにかかった時間の４倍の時間が
かかる。
【００１４】すなわち、フレームメモリー部１の入出力
端子７はフレームメモリー部１の書込みにかかる時間の
３倍分、何もしない期間があることになる。この期間を
利用してフレームメモリー部１の読み出しを行う。読み
出しはフレームメモリー部１の書込みにかかった期間の
１倍、または２倍の期間行うことができる。この方法で
あると、書込み、読み出しに必要な期間のほかに、さら
に書込み期間の１倍分の期間、フレームメモリー部１が
何も行わない期間がある。フレームメモリー部１が、例
えばＳＤＲＡＭであるような場合、この期間を、メモリ
ーを連続にアクセスする時に、バンクの切り替え等に必
要となるメモリーのプリチャージやアクティブコマンド
を行う期間に当てることができる。また、これらコマン
ドに必要な期間より、バッファ部３の大きさを決定する
ことができる。
端子７はフレームメモリー部１の書込みにかかる時間の
３倍分、何もしない期間があることになる。この期間を
利用してフレームメモリー部１の読み出しを行う。読み
出しはフレームメモリー部１の書込みにかかった期間の
１倍、または２倍の期間行うことができる。この方法で
あると、書込み、読み出しに必要な期間のほかに、さら
に書込み期間の１倍分の期間、フレームメモリー部１が
何も行わない期間がある。フレームメモリー部１が、例
えばＳＤＲＡＭであるような場合、この期間を、メモリ
ーを連続にアクセスする時に、バンクの切り替え等に必
要となるメモリーのプリチャージやアクティブコマンド
を行う期間に当てることができる。また、これらコマン
ドに必要な期間より、バッファ部３の大きさを決定する
ことができる。
【００１５】ここで、ＳＤＲＡＭ（Synchronous Dynami
c ramdom access Memory）は、システムクロックに同期
して、命令を取り込んだり、データの入出力を行う同期
式のＲＡＭであり、従来のＤＲＡＭはシステムクロック
に対して非同期に動作するため、タイミング設計が煩雑
という欠点があったが、クロックに同期して連続してデ
ータを出力するバースト動作や、内部を複数のバンクに
分離することにより、高速に効率的な動作を可能とす
る。また、ＳＤＲＡＭに８カラム分のデータを１サイク
ルで書き換え可能なブロック・ライト機能と画像データ
をビット単位で書き込み可能なライト・パー・ビット機
能を付加してグラフィックス処理のパフォーマンスを高
めたＳＧＲＡＭ（Synchronous Graphic RAM）もあるの
で、これを利用してもよい。
c ramdom access Memory）は、システムクロックに同期
して、命令を取り込んだり、データの入出力を行う同期
式のＲＡＭであり、従来のＤＲＡＭはシステムクロック
に対して非同期に動作するため、タイミング設計が煩雑
という欠点があったが、クロックに同期して連続してデ
ータを出力するバースト動作や、内部を複数のバンクに
分離することにより、高速に効率的な動作を可能とす
る。また、ＳＤＲＡＭに８カラム分のデータを１サイク
ルで書き換え可能なブロック・ライト機能と画像データ
をビット単位で書き込み可能なライト・パー・ビット機
能を付加してグラフィックス処理のパフォーマンスを高
めたＳＧＲＡＭ（Synchronous Graphic RAM）もあるの
で、これを利用してもよい。
【００１６】またここで、ＳＤＲＡＭのアクセス方法を
図３に示す。図のように、書込みのアドレスと読み出し
のアドレスが同一バンク、異なるロウである場合、書込
みと読み出しを切り替えるためにはそれぞれプリチャー
ジ及びロウアクティブ期間が必要となる。また、ＳＤＲ
ＡＭを最も速いスピードで使う場合、ＣＡＳ Ｌａｔｅ
ｎｃｙは３で使用する。
図３に示す。図のように、書込みのアドレスと読み出し
のアドレスが同一バンク、異なるロウである場合、書込
みと読み出しを切り替えるためにはそれぞれプリチャー
ジ及びロウアクティブ期間が必要となる。また、ＳＤＲ
ＡＭを最も速いスピードで使う場合、ＣＡＳ Ｌａｔｅ
ｎｃｙは３で使用する。
【００１７】この場合、図３のように、書込みから読み
出しに切り替わる時には、プリチャージからアクティブ
コマンドまでに３クロックサイクル、アクティブコマン
ドからリードコマンドまでに３クロックサイクル、読み
出しディレイに３クロックサイクル、合計９クロックサ
イクルのブランク期間が必要となる。また、読み出しか
ら書き込みに切り替わる時には、プリチャージからアク
ティブコマンドまでに３クロックサイクル、アクティブ
コマンドからライトコマンドまでに３クロックサイク
ル、合計６クロックサイクルのブランク期間が必要とな
る。これら両方の切り替えに必要な期間は９＋６＝１５
クロックサイクル期間以上である。この期間とフレーム
メモリー部１への書込みの期間を同じにすると、ＦＩＦ
Ｏ部３のサイズが最小となる。バースト長を８にした場
合、バースト長の最小倍数と上記コマンドに必要な期間
とを考え合わせると、フレームメモリー部１への書込み
期間は１６クロックサイクルとなる。
出しに切り替わる時には、プリチャージからアクティブ
コマンドまでに３クロックサイクル、アクティブコマン
ドからリードコマンドまでに３クロックサイクル、読み
出しディレイに３クロックサイクル、合計９クロックサ
イクルのブランク期間が必要となる。また、読み出しか
ら書き込みに切り替わる時には、プリチャージからアク
ティブコマンドまでに３クロックサイクル、アクティブ
コマンドからライトコマンドまでに３クロックサイク
ル、合計６クロックサイクルのブランク期間が必要とな
る。これら両方の切り替えに必要な期間は９＋６＝１５
クロックサイクル期間以上である。この期間とフレーム
メモリー部１への書込みの期間を同じにすると、ＦＩＦ
Ｏ部３のサイズが最小となる。バースト長を８にした場
合、バースト長の最小倍数と上記コマンドに必要な期間
とを考え合わせると、フレームメモリー部１への書込み
期間は１６クロックサイクルとなる。
【００１８】これよりＦＩＦＯ部３のサイズは３２bits
×１６以上となる。またフレームメモリー部１からの読
み出し期間は書込み期間の２倍までであるので３２クロ
ック期間までとなる。したがってＦＩＦＯ部４のサイズ
は３２ｂｉｔ×３２以上となる。以上のように、ＳＤＲ
ＡＭの読み出しと、書込みは６４クロックサイクルで繰
り返す。
×１６以上となる。またフレームメモリー部１からの読
み出し期間は書込み期間の２倍までであるので３２クロ
ック期間までとなる。したがってＦＩＦＯ部４のサイズ
は３２ｂｉｔ×３２以上となる。以上のように、ＳＤＲ
ＡＭの読み出しと、書込みは６４クロックサイクルで繰
り返す。
【００１９】フレームメモリー部１の読み出し側につい
ては、読み出されたデータを一旦ＦＩＦＯ部４に格納す
る。その後、出力コントロール部１１により出力側の要
求するビット幅、速度に変換して画像出力端子６から出
力するものとする。
ては、読み出されたデータを一旦ＦＩＦＯ部４に格納す
る。その後、出力コントロール部１１により出力側の要
求するビット幅、速度に変換して画像出力端子６から出
力するものとする。
【００２０】上記バースト長は他の長さにおいても同様
の効果が得られる。
の効果が得られる。
【００２１】また、上記フレームメモリー部１は複数の
メモリーで構成した場合においても同様の効果が得られ
る。
メモリーで構成した場合においても同様の効果が得られ
る。
【００２２】（第２の実施形態）以下、本発明の第２の
実施形態のメモリー制御装置について、図１を参照にし
ながら説明する。
実施形態のメモリー制御装置について、図１を参照にし
ながら説明する。
【００２３】図１において、フレームメモリー部１は、
クロックに同期し、ビデオ信号の入力に応じて連続的に
アクセスできることを特徴としたメモリー、たとえばＳ
ＤＲＡＭである。フレームメモリー部１の入出力データ
端子７のビット幅は、画像入力端子５のビット幅の２ｎ
倍である。本実施形態では、画像入力端子５を８ビッ
ト、入出力端子７をｎ＝４である８倍の６４ビットとす
る。
クロックに同期し、ビデオ信号の入力に応じて連続的に
アクセスできることを特徴としたメモリー、たとえばＳ
ＤＲＡＭである。フレームメモリー部１の入出力データ
端子７のビット幅は、画像入力端子５のビット幅の２ｎ
倍である。本実施形態では、画像入力端子５を８ビッ
ト、入出力端子７をｎ＝４である８倍の６４ビットとす
る。
【００２４】画像入力端子５より入力されたデータは、
フレームメモリー部１の入出力データ端子７のビット幅
に合わせるために、シリアル／パラレル変換部２により
８ビットから６４ビットに変換される。
フレームメモリー部１の入出力データ端子７のビット幅
に合わせるために、シリアル／パラレル変換部２により
８ビットから６４ビットに変換される。
【００２５】変換されたデータはＦＩＦＯ部３に一時格
納される。ＦＩＦＯ部３の大きさは任意に決めることが
できる。ＦＩＦＯ部３がＦｕｌｌとなると、ＦＩＦＯ部
３から画像入力レートの半分の速度でデータを読み出
す。読み出されたデータはフレームメモリー部１にリア
ルタイムで書き込まれる。これ以降、フレームメモリー
部１のアクセス速度については、すべて画像入力レート
の半分の速度とする。
納される。ＦＩＦＯ部３の大きさは任意に決めることが
できる。ＦＩＦＯ部３がＦｕｌｌとなると、ＦＩＦＯ部
３から画像入力レートの半分の速度でデータを読み出
す。読み出されたデータはフレームメモリー部１にリア
ルタイムで書き込まれる。これ以降、フレームメモリー
部１のアクセス速度については、すべて画像入力レート
の半分の速度とする。
【００２６】ＦＩＦＯ部３からの読み出しは、画像入力
レートの半分で画像入力端子のビット幅の８倍の幅で行
われるため、読み出しにかかる時間は書込みにかかる時
間の４分の１となる。すなわちＦＩＦＯ部３が、次にＦ
ｕｌｌとなるまでには読み出しにかかった時間の４倍の
時間がかかる。
レートの半分で画像入力端子のビット幅の８倍の幅で行
われるため、読み出しにかかる時間は書込みにかかる時
間の４分の１となる。すなわちＦＩＦＯ部３が、次にＦ
ｕｌｌとなるまでには読み出しにかかった時間の４倍の
時間がかかる。
【００２７】すなわちフレームメモリー部１の入出力端
子７はフレームメモリー部の書込みにかかる時間の３倍
分、何もしない期間があることになる。この期間を利用
してフレームメモリー部１の読み出しを行う。読み出し
はフレームメモリー部１の書込みにかかった期間の１
倍、または２倍の期間行うことができる。この方法であ
ると、書込み、読み出しに必要な期間のほかに、さらに
書込みの１倍分の期間、フレームメモリー部１が何も行
わない期間がある。フレームメモリー部１がたとえば第
１の実施形態で説明したＳＤＲＡＭであるような場合、
この期間をメモリー１を連続でアクセスする時、バンク
の切り替え等に必要となるメモリーのプリチャージやア
クティブコマンドを行う期間に当てることができる。ま
た、これらコマンドに必要な期間より、バッファ部３の
大きさを決定することができる。なお、ＳＤＲＡＭのア
クセス方法については、第１の実施形態と同様である。
子７はフレームメモリー部の書込みにかかる時間の３倍
分、何もしない期間があることになる。この期間を利用
してフレームメモリー部１の読み出しを行う。読み出し
はフレームメモリー部１の書込みにかかった期間の１
倍、または２倍の期間行うことができる。この方法であ
ると、書込み、読み出しに必要な期間のほかに、さらに
書込みの１倍分の期間、フレームメモリー部１が何も行
わない期間がある。フレームメモリー部１がたとえば第
１の実施形態で説明したＳＤＲＡＭであるような場合、
この期間をメモリー１を連続でアクセスする時、バンク
の切り替え等に必要となるメモリーのプリチャージやア
クティブコマンドを行う期間に当てることができる。ま
た、これらコマンドに必要な期間より、バッファ部３の
大きさを決定することができる。なお、ＳＤＲＡＭのア
クセス方法については、第１の実施形態と同様である。
【００２８】フレームメモリー部１の読み出し側につい
ては、読み出されたデータを一旦ＦＩＦＯ部４に格納す
る。その後、出力制御部１１により出力側の要求するビ
ット幅、速度に変換して画像出力端子６から出力するも
のとする。
ては、読み出されたデータを一旦ＦＩＦＯ部４に格納す
る。その後、出力制御部１１により出力側の要求するビ
ット幅、速度に変換して画像出力端子６から出力するも
のとする。
【００２９】上記バースト長は他の長さにおいても上記
フレームメモリー１のコマンドの要する期間と、フレー
ムメモリー１の書込み期間を同じにすることにより同様
の効果が得られる。
フレームメモリー１のコマンドの要する期間と、フレー
ムメモリー１の書込み期間を同じにすることにより同様
の効果が得られる。
【００３０】また、上記フレームメモリー１は複数のメ
モリー構成にした場合においても同様の効果が得られ
る。
モリー構成にした場合においても同様の効果が得られ
る。
【００３１】（第３の実施形態）次に、上記メモリー制
御装置を用いた投写型液晶表示装置の駆動回路系につい
てその全体ブロック図を図４に示す。ここで、１３１０
はパネルドライバーであり、ＲＧＢ映像信号を極性反転
し、かつ所定の電圧増幅をした液晶駆動信号を形成する
とともに、対向電極の駆動信号、各種タイミング信号等
を形成している。さらに、事前に上記各実施形態で説明
したＤＣレベルの調整を行うことは勿論である。１３１
２はインターフェースであり、各種映像及び制御伝送信
号を標準映像信号等にデコードしている。また、１３１
１はデコーダーであり、インターフェース１３１２から
の標準映像信号をＲ，Ｇ，Ｂ原色映像信号及び同期信号
に、即ち液晶パネル１３０２に対応した画像信号にデコ
ード・変換している。このデコーダー１３１１に上述の
第１、第２の実施形態で説明したメモリー制御装置を用
いることで、画像入力を止めることなく、連続してメモ
リーに書き込み、および読み出しができ、画像信号処理
の自由度を増加し、液晶パネル上の画像表示を高精細、
高密度な画像とし、映像表現の多彩化が可能となる。
御装置を用いた投写型液晶表示装置の駆動回路系につい
てその全体ブロック図を図４に示す。ここで、１３１０
はパネルドライバーであり、ＲＧＢ映像信号を極性反転
し、かつ所定の電圧増幅をした液晶駆動信号を形成する
とともに、対向電極の駆動信号、各種タイミング信号等
を形成している。さらに、事前に上記各実施形態で説明
したＤＣレベルの調整を行うことは勿論である。１３１
２はインターフェースであり、各種映像及び制御伝送信
号を標準映像信号等にデコードしている。また、１３１
１はデコーダーであり、インターフェース１３１２から
の標準映像信号をＲ，Ｇ，Ｂ原色映像信号及び同期信号
に、即ち液晶パネル１３０２に対応した画像信号にデコ
ード・変換している。このデコーダー１３１１に上述の
第１、第２の実施形態で説明したメモリー制御装置を用
いることで、画像入力を止めることなく、連続してメモ
リーに書き込み、および読み出しができ、画像信号処理
の自由度を増加し、液晶パネル上の画像表示を高精細、
高密度な画像とし、映像表現の多彩化が可能となる。
【００３２】また、１３１４はバラストである点灯回路
であり、楕円リフレクター１３０７内のアークランプ１
３０８を駆動点灯する。１３１５は電源回路であり、各
回路ブロックに対して電源を供給している。また、１３
１３は不図示の操作部を内在したコントローラーであ
り、上記各回路ブロックを総合的にコントロールするも
のであり、特に極性反転の指示や調整時にどのフィール
ド毎に切り換えるか、何色で設定するのか等の制御をパ
ネルドライバー１３１０に指示する。このように本投写
型液晶表示装置は、その駆動回路系は単板式プロジェク
ターとして、メタルハライドランプ等のアークランプ１
３０８から液晶パネル１３０２に白色光を照射し、反射
型の液晶パネル１３０２の画像信号を反射光として不図
示のレンズ系を介して、スクリーンに投射することによ
り、大画面の拡大映像を見ることができる。
であり、楕円リフレクター１３０７内のアークランプ１
３０８を駆動点灯する。１３１５は電源回路であり、各
回路ブロックに対して電源を供給している。また、１３
１３は不図示の操作部を内在したコントローラーであ
り、上記各回路ブロックを総合的にコントロールするも
のであり、特に極性反転の指示や調整時にどのフィール
ド毎に切り換えるか、何色で設定するのか等の制御をパ
ネルドライバー１３１０に指示する。このように本投写
型液晶表示装置は、その駆動回路系は単板式プロジェク
ターとして、メタルハライドランプ等のアークランプ１
３０８から液晶パネル１３０２に白色光を照射し、反射
型の液晶パネル１３０２の画像信号を反射光として不図
示のレンズ系を介して、スクリーンに投射することによ
り、大画面の拡大映像を見ることができる。
【００３３】かかる構成により、デコーダー１３１１に
上述のメモリー制御装置の動作により、液晶パネルの駆
動を２水平走査を同時に走査すると共に、画像信号を２
ライン分同時に液晶パネルに供給することにより、高密
度、多画素のパネルを高細密に動作させ、輪郭の明確な
高画質画像を表示することができる。
上述のメモリー制御装置の動作により、液晶パネルの駆
動を２水平走査を同時に走査すると共に、画像信号を２
ライン分同時に液晶パネルに供給することにより、高密
度、多画素のパネルを高細密に動作させ、輪郭の明確な
高画質画像を表示することができる。
【００３４】
【発明の効果】以上のように本発明によれば、フレーム
メモリーを１フレーム分以上と最小のＦＩＦＯのみで、
画像入力を止めることなく、連続してメモリーに書き込
み、および読み出しのできる安価なメモリー制御装置が
構築できる。
メモリーを１フレーム分以上と最小のＦＩＦＯのみで、
画像入力を止めることなく、連続してメモリーに書き込
み、および読み出しのできる安価なメモリー制御装置が
構築できる。
【００３５】また、メモリーのアクセススピードは、画
像入力レートより速くなることがなく、１フレーム書き
込む期間に２フレーム分まで読み出すことができる。
像入力レートより速くなることがなく、１フレーム書き
込む期間に２フレーム分まで読み出すことができる。
【００３６】さらに第２の実施形態に示したように、フ
レームメモリーのアクセススピードを画像入力レートの
半分以下にすることができ、より安価な低速のメモリー
を使用することができるため、安価なメモリー制御装置
を構築できる。
レームメモリーのアクセススピードを画像入力レートの
半分以下にすることができ、より安価な低速のメモリー
を使用することができるため、安価なメモリー制御装置
を構築できる。
【図１】本発明のメモリー制御装置の一実施形態の構成
図である。
図である。
【図２】従来のメモリー制御装置の構成図である。
【図３】図１のフレームメモリー部のタイミング図であ
る。
る。
【図４】本発明のメモリー制御装置を用いる投写型液晶
表示装置の駆動系のブロック図である。
表示装置の駆動系のブロック図である。
１ フレームメモリー部 ２ シリアル／パラレル変換部 ３ ＦＩＦＯ部 ４ ＦＩＦＯ部 ５ 画像入力部 ６ 画像出力部 ７ フレームメモリーの入出力データ端子 ８ フレームメモリー部 ９ マルチプレクサー １０ マルチプレクサー １１ 出力制御部 １３０２ 液晶パネル １３１０ パネルドライバー １３１１ デコーダー
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ０９Ｇ 5/18 Ｇ０９Ｇ 5/18 (56)参考文献 特開 平９−61785（ＪＰ，Ａ) 特開 平５−64114（ＪＰ，Ａ) 特開 平６−22284（ＪＰ，Ａ) 実開 平６−62685（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/36 G02F 1/133 G09G 5/00 - 5/42
Claims (2)
- 【請求項１】 入力されたａビット幅の画像データをａ
×２ｎビット幅の画像データにシリアル／パラレル変換
する変換部と、ａ×２ｎビット幅の画像 データを一旦格納する第１のＦ
ＩＦＯ部と、 １フレーム分の画像データを格納するフレームメモリ部
と、フレーム メモリ部から読み出された画像データを一旦格
納する第２のＦＩＦＯ部と、 を有し、 前記第１のＦＩＦＯ部への画像データの入力レートの２
分の１のレートで、前記第１のＦＩＦＯ部から画像デー
タを読み出すとともに前記フレームメモリー部に書き込
み、該レートで前記フレームメモリ部から画像データを
読み出すように制御を行うメモリー制御装置であって、 前記第１のＦＩＦＯ部のサイズは、前記フレームメモリ
部への画像データの書き込みに必要な期間と、前記フレ
ームメモリ部から画像データを複数回の読み出すために
必要な期間と、前記フレームメモリのコマンドに必要な
期間と、の和に相当する期間中、入力された画像データ
を貯えることができるサイズであることを特徴とするメ
モリー制御装置。 - 【請求項２】 画像表示を行う液晶パネルと、入力され
た映像信号を前記液晶パネルに対応した画像信号に変換
するデコーダと、を備えた液晶表示装置において、 前記デコーダが 請求項１記載のメモリー制御装置を備え
ていることを特徴とする液晶表示装置。
Priority Applications (2)
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|---|---|---|---|
| JP29290597A JP3359270B2 (ja) | 1997-10-24 | 1997-10-24 | メモリー制御装置と液晶表示装置 |
| US09/177,572 US7023413B1 (en) | 1997-10-24 | 1998-10-23 | Memory controller and liquid crystal display apparatus using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29290597A JP3359270B2 (ja) | 1997-10-24 | 1997-10-24 | メモリー制御装置と液晶表示装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH11133917A JPH11133917A (ja) | 1999-05-21 |
| JP3359270B2 true JP3359270B2 (ja) | 2002-12-24 |
Family
ID=17787923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29290597A Expired - Fee Related JP3359270B2 (ja) | 1997-10-24 | 1997-10-24 | メモリー制御装置と液晶表示装置 |
Country Status (2)
| Country | Link |
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| US (1) | US7023413B1 (ja) |
| JP (1) | JP3359270B2 (ja) |
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| JP4658292B2 (ja) * | 2000-06-30 | 2011-03-23 | パナソニック株式会社 | 画像表示前処理装置および画像表示装置 |
| JP5291851B2 (ja) * | 2000-07-14 | 2013-09-18 | 株式会社半導体エネルギー研究所 | 表示装置及び電子機器 |
| US7184014B2 (en) * | 2000-10-05 | 2007-02-27 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| KR100796748B1 (ko) * | 2001-05-11 | 2008-01-22 | 삼성전자주식회사 | 액정 표시 장치와 이의 구동 장치 |
| KR100890026B1 (ko) * | 2002-11-20 | 2009-03-25 | 삼성전자주식회사 | 액정 표시 장치의 구동 장치 및 그 방법 |
| KR100992133B1 (ko) | 2003-11-26 | 2010-11-04 | 삼성전자주식회사 | 신호 처리 장치 및 방법 |
| US7847793B2 (en) * | 2005-12-08 | 2010-12-07 | Semiconductor Energy Laboratory Co., Ltd. | Control circuit of display device, and display device and electronic appliance incorporating the same |
| US20070242530A1 (en) * | 2006-04-13 | 2007-10-18 | Hsiang-I Huang | Memory controller for supporting double data rate memory and related method |
| KR101428714B1 (ko) * | 2006-11-23 | 2014-08-11 | 삼성디스플레이 주식회사 | 데이터 처리장치 및 이를 갖는 표시장치 |
| JP5110862B2 (ja) * | 2006-12-01 | 2012-12-26 | キヤノン株式会社 | 液晶表示装置及びその制御方法、コンピュータプログラム及び記憶媒体 |
| JP2008191443A (ja) * | 2007-02-06 | 2008-08-21 | Nec Electronics Corp | 表示ドライバｉｃ |
| KR100856124B1 (ko) * | 2007-02-06 | 2008-09-03 | 삼성전자주식회사 | 타이밍 컨트롤러 및 이를 구비하는 액정 표시장치 |
| JP4964091B2 (ja) * | 2007-10-30 | 2012-06-27 | 川崎マイクロエレクトロニクス株式会社 | メモリアクセス方法およびメモリ制御装置 |
| JP2009169257A (ja) * | 2008-01-18 | 2009-07-30 | Kawasaki Microelectronics Inc | メモリ制御回路および画像処理装置 |
| CN114501024B (zh) * | 2022-04-02 | 2022-07-19 | 苏州浪潮智能科技有限公司 | 一种视频压缩系统、方法、计算机可读存储介质及服务器 |
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|---|---|---|---|---|
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| JPS60159789A (ja) | 1984-01-31 | 1985-08-21 | 株式会社リコー | 表示メモリ制御方式 |
| US4745485A (en) * | 1985-01-28 | 1988-05-17 | Sanyo Electric Co., Ltd | Picture display device |
| US4864402A (en) * | 1986-06-20 | 1989-09-05 | Sony Corporation | Video memory |
| JPS63240620A (ja) | 1987-03-27 | 1988-10-06 | Mitsubishi Electric Corp | 画像表示装置 |
| JPH0233672A (ja) | 1988-07-22 | 1990-02-02 | Nidek Co Ltd | 記憶回路及び画像処理装置 |
| JP3004746B2 (ja) | 1991-02-13 | 2000-01-31 | 株式会社東芝 | 画像取込み装置 |
| JP2722028B2 (ja) | 1991-12-06 | 1998-03-04 | 株式会社田村電機製作所 | Ｌｃｄ制御方式 |
| JPH05210085A (ja) * | 1992-01-30 | 1993-08-20 | Canon Inc | 表示制御装置 |
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| US5900857A (en) * | 1995-05-17 | 1999-05-04 | Asahi Glass Company Ltd. | Method of driving a liquid crystal display device and a driving circuit for the liquid crystal display device |
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| EP0786756B1 (en) * | 1996-01-23 | 2009-03-25 | Hewlett-Packard Company, A Delaware Corporation | Data transfer arbitration for display controller |
| US6115020A (en) * | 1996-03-29 | 2000-09-05 | Fujitsu Limited | Liquid crystal display device and display method of the same |
| US5959601A (en) * | 1997-03-18 | 1999-09-28 | Ati Technologies, Inc | Method and apparatus for parallel in serial out transmission |
| US6329997B1 (en) * | 1998-12-04 | 2001-12-11 | Silicon Motion, Inc. | 3-D graphics chip with embedded DRAM buffers |
-
1997
- 1997-10-24 JP JP29290597A patent/JP3359270B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-23 US US09/177,572 patent/US7023413B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11133917A (ja) | 1999-05-21 |
| US7023413B1 (en) | 2006-04-04 |
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