JPH11133917A - メモリー制御装置と液晶表示装置 - Google Patents
メモリー制御装置と液晶表示装置Info
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Abstract
入力を止めることなく、連続してメモリーに書き込み、
及び読み出しのシステムを提供することを課題とする。 【解決手段】 メモリー制御装置は入力データをシリア
ル/パラレル変換する部と、この変換されたデータを一
時貯えるFIFO部と、前記FIFO部に接続される1
フレーム分のメモリー部と、前記メモリー部から読み出
されたデータを一時保存する第2のFIFO部からな
る。また、上記メモリー部のデータビット幅を、前記入
力データのビット幅のn倍とし、このことにより入力画
素の(n−2)倍フレームまで上記メモリー部から読み
出せ、また、前記メモリー部へのアクセス周波数を画像
入力周波数以下にできることを特徴とする。
Description
号を止めることなく、一旦メモリーに保存し、随時ここ
から読み出すようなメモリー制御装置及びこれを用いた
液晶表示装置に関するものである。
を一旦メモリーに保存し、このメモリーから読み出すよ
うなシステムを構成しようとした場合、たとえば図2の
ような構成になっていた。すなわち、1フレーム目の画
像入力は入力端子5からマルチプレクサー9によって選
択されたフレームメモリー部1に一旦格納する。2フレ
ーム目の画像入力はマルチプレクサー9を切り替え、フ
レームメモリー部8に格納する。この時同時に、1フレ
ーム目の画像はマルチプレクサー10により選択された
フレームメモリー部1から出力端子6へ読み出される。
像信号をフレームメモリ部1に格納し、同時にマルチプ
レクサー10を切り換えて、フレームメモリー部8から
画像信号を出力し、出力端子6に出力する。こうして、
1フレーム分ずつ2つのフレームメモリにより、連続し
て出力することができる。
的で、同じ画像を2回表示したいような場合、画像入力
レートの2倍の速さでフレームメモリから2回とも同一
画像信号の読み出しを行うと、これを実現できる。
成では、高価であるフレームメモリーが2つ必要とな
り、システムが高価になるという問題があった。また、
上記2回読み出すような場合には、フレームメモリーは
画像入力レートの2倍の読み出し速度を要求されるた
め、入力レートの速い解像度の高い画像入力は、扱うこ
とが不可能になってしまうという問題があった。
めの本発明のメモリー制御装置の構成は、入力データの
シリアル/パラレル変換部と、この変換されたデータを
一時貯えるFIFO部と、FIFO部につながる1フレ
ーム分のメモリー部と、フレームメモリー部から読み出
されたデータを一時保存するFIFO部からなるもので
ある。
リーへの書き込み及び読み出しを1フレーム分のメモリ
ーのみで連続に行うことができ、また、より低速のフレ
ームメモリーを使用できる、安価なシステムが構築でき
ることである。
モリー制御装置について、図1を参照にしながら説明す
る。
ットのシリアルデジタルビデオ信号を入力する入力端子
5と、該シリアルデジタルビデオ信号をa×nビットの
パラレルビデオ信号に変換するS/P変換部2と、パラ
レルビデオ信号を一時所定容量格納するFIFO部3
と、FIFO部3のビデオ信号を入力して出力するスイ
ッチ付きバッファ12と、入出力データ端子7を有し該
a×nビットのビデオ信号を少なくとも1フレーム分の
記憶容量を格納するフレームメモリ部1と、該フレーム
メモリ部1の出力を受けるバッファ13と、バッファ1
3のビデオ信号を一時格納するFIFO部4と、FIF
O部4の該a×nビットのビデオ信号を入力して時系列
的な一連のビデオ信号に変換する出力制御部11とから
構成されている。
フレームメモリー部1は、クロックに同期して連続でア
クセスできることを特徴としたメモリーで、たとえばS
DRAMである。フレームメモリー部1の入出力データ
端子7のビット幅は、画像入力端子5のビット幅のn
倍、即ち、例えば入力端子5がR,G,Bの3シリアル
信号の場合には、例えば各8ビットで示す場合には入出
力データ端子7は少なくともN=3として、24のビッ
ト幅を有する。本実施形態では入力端子5を8ビット、
入出力データ端子7を4倍の32ビットとする。
レームメモリー部1の入出力データ端子7のビット幅に
合わせるために、シリアル/パラレル変換部2により8
ビットから32ビットに変換される。
納される。FIFO部3の大きさは任意に決めることが
できる。FIFO部3がFullとなると、FIFO部
3から画像入力レートと同じ速度でデータが読み出され
る。読み出されたデータはフレームメモリー部1にリア
ルタイムで書き込まれる。
レートで画像入力端子のビット幅の4倍の幅で行われる
ため、読み出しにかかる時間は書込みにかかる時間の4
分の1で済む。すなわちFIFO部3が、次にFull
になるまでには読み出しにかかった時間の4倍の時間が
かかる。
端子7はフレームメモリー部1の書込みにかかる時間の
3倍分、何もしない期間があることになる。この期間を
利用してフレームメモリー部1の読み出しを行う。読み
出しはフレームメモリー部1の書込みにかかった期間の
1倍、または2倍の期間行うことができる。この方法で
あると、書込み、読み出しに必要な期間のほかに、さら
に書込み期間の1倍分の期間、フレームメモリー部1が
何も行わない期間がある。フレームメモリー部1が、例
えばSDRAMであるような場合、この期間を、メモリ
ーを連続にアクセスする時に、バンクの切り替え等に必
要となるメモリーのプリチャージやアクティブコマンド
を行う期間に当てることができる。また、これらコマン
ドに必要な期間より、バッファ部3の大きさを決定する
ことができる。
c ramdom access Memory)は、システムクロックに同期
して、命令を取り込んだり、データの入出力を行う同期
式のRAMであり、従来のDRAMはシステムクロック
に対して非同期に動作するため、タイミング設計が煩雑
という欠点があったが、クロックに同期して連続してデ
ータを出力するバースト動作や、内部を複数のバンクに
分離することにより、高速に効率的な動作を可能とす
る。また、SDRAMに8カラム分のデータを1サイク
ルで書き換え可能なブロック・ライト機能と画像データ
をビット単位で書き込み可能なライト・パー・ビット機
能を付加してグラフィックス処理のパフォーマンスを高
めたSGRAM(Synchronous Graphic RAM)もあるの
で、これを利用してもよい。
図3に示す。図のように、書込みのアドレスと読み出し
のアドレスが同一バンク、異なるロウである場合、書込
みと読み出しを切り替えるためにはそれぞれプリチャー
ジ及びロウアクティブ期間が必要となる。また、SDR
AMを最も速いスピードで使う場合、CAS Late
ncyは3で使用する。
出しに切り替わる時には、プリチャージからアクティブ
コマンドまでに3クロックサイクル、アクティブコマン
ドからリードコマンドまでに3クロックサイクル、読み
出しディレイに3クロックサイクル、合計9クロックサ
イクルのブランク期間が必要となる。また、読み出しか
ら書き込みに切り替わる時には、プリチャージからアク
ティブコマンドまでに3クロックサイクル、アクティブ
コマンドからライトコマンドまでに3クロックサイク
ル、合計6クロックサイクルのブランク期間が必要とな
る。これら両方の切り替えに必要な期間は9+6=15
クロックサイクル期間以上である。この期間とフレーム
メモリー部1への書込みの期間を同じにすると、FIF
O部3のサイズが最小となる。バースト長を8にした場
合、バースト長の最小倍数と上記コマンドに必要な期間
とを考え合わせると、フレームメモリー部1への書込み
期間は16クロックサイクルとなる。
×16以上となる。またフレームメモリー部1からの読
み出し期間は書込み期間の2倍までであるので32クロ
ック期間までとなる。したがってFIFO部4のサイズ
は32bit×32以上となる。以上のように、SDR
AMの読み出しと、書込みは64クロックサイクルで繰
り返す。
ては、読み出されたデータを一旦FIFO部4に格納す
る。その後、出力コントロール部11により出力側の要
求するビット幅、速度に変換して画像出力端子6から出
力するものとする。
の効果が得られる。
メモリーで構成した場合においても同様の効果が得られ
る。
実施形態のメモリー制御装置について、図1を参照にし
ながら説明する。
クロックに同期し、ビデオ信号の入力に応じて連続的に
アクセスできることを特徴としたメモリー、たとえばS
DRAMである。フレームメモリー部1の入出力データ
端子7のビット幅は、画像入力端子5のビット幅の2n
倍である。本実施形態では、画像入力端子5を8ビッ
ト、入出力端子7をn=4である8倍の64ビットとす
る。
フレームメモリー部1の入出力データ端子7のビット幅
に合わせるために、シリアル/パラレル変換部2により
8ビットから64ビットに変換される。
納される。FIFO部3の大きさは任意に決めることが
できる。FIFO部3がFullとなると、FIFO部
3から画像入力レートの半分の速度でデータを読み出
す。読み出されたデータはフレームメモリー部1にリア
ルタイムで書き込まれる。これ以降、フレームメモリー
部1のアクセス速度については、すべて画像入力レート
の半分の速度とする。
レートの半分で画像入力端子のビット幅の8倍の幅で行
われるため、読み出しにかかる時間は書込みにかかる時
間の4分の1となる。すなわちFIFO部3が、次にF
ullとなるまでには読み出しにかかった時間の4倍の
時間がかかる。
子7はフレームメモリー部の書込みにかかる時間の3倍
分、何もしない期間があることになる。この期間を利用
してフレームメモリー部1の読み出しを行う。読み出し
はフレームメモリー部1の書込みにかかった期間の1
倍、または2倍の期間行うことができる。この方法であ
ると、書込み、読み出しに必要な期間のほかに、さらに
書込みの1倍分の期間、フレームメモリー部1が何も行
わない期間がある。フレームメモリー部1がたとえば第
1の実施形態で説明したSDRAMであるような場合、
この期間をメモリー1を連続でアクセスする時、バンク
の切り替え等に必要となるメモリーのプリチャージやア
クティブコマンドを行う期間に当てることができる。ま
た、これらコマンドに必要な期間より、バッファ部3の
大きさを決定することができる。なお、SDRAMのア
クセス方法については、第1の実施形態と同様である。
ては、読み出されたデータを一旦FIFO部4に格納す
る。その後、出力制御部11により出力側の要求するビ
ット幅、速度に変換して画像出力端子6から出力するも
のとする。
フレームメモリー1のコマンドの要する期間と、フレー
ムメモリー1の書込み期間を同じにすることにより同様
の効果が得られる。
モリー構成にした場合においても同様の効果が得られ
る。
御装置を用いた投写型液晶表示装置の駆動回路系につい
てその全体ブロック図を図4に示す。ここで、1310
はパネルドライバーであり、RGB映像信号を極性反転
し、かつ所定の電圧増幅をした液晶駆動信号を形成する
とともに、対向電極の駆動信号、各種タイミング信号等
を形成している。さらに、事前に上記各実施形態で説明
したDCレベルの調整を行うことは勿論である。131
2はインターフェースであり、各種映像及び制御伝送信
号を標準映像信号等にデコードしている。また、131
1はデコーダーであり、インターフェース1312から
の標準映像信号をR,G,B原色映像信号及び同期信号
に、即ち液晶パネル1302に対応した画像信号にデコ
ード・変換している。このデコーダー1311に上述の
第1、第2の実施形態で説明したメモリー制御装置を用
いることで、画像入力を止めることなく、連続してメモ
リーに書き込み、および読み出しができ、画像信号処理
の自由度を増加し、液晶パネル上の画像表示を高精細、
高密度な画像とし、映像表現の多彩化が可能となる。
であり、楕円リフレクター1307内のアークランプ1
308を駆動点灯する。1315は電源回路であり、各
回路ブロックに対して電源を供給している。また、13
13は不図示の操作部を内在したコントローラーであ
り、上記各回路ブロックを総合的にコントロールするも
のであり、特に極性反転の指示や調整時にどのフィール
ド毎に切り換えるか、何色で設定するのか等の制御をパ
ネルドライバー1310に指示する。このように本投写
型液晶表示装置は、その駆動回路系は単板式プロジェク
ターとして、メタルハライドランプ等のアークランプ1
308から液晶パネル1302に白色光を照射し、反射
型の液晶パネル1302の画像信号を反射光として不図
示のレンズ系を介して、スクリーンに投射することによ
り、大画面の拡大映像を見ることができる。
上述のメモリー制御装置の動作により、液晶パネルの駆
動を2水平走査を同時に走査すると共に、画像信号を2
ライン分同時に液晶パネルに供給することにより、高密
度、多画素のパネルを高細密に動作させ、輪郭の明確な
高画質画像を表示することができる。
メモリーを1フレーム分以上と最小のFIFOのみで、
画像入力を止めることなく、連続してメモリーに書き込
み、および読み出しのできる安価なメモリー制御装置が
構築できる。
像入力レートより速くなることがなく、1フレーム書き
込む期間に2フレーム分まで読み出すことができる。
レームメモリーのアクセススピードを画像入力レートの
半分以下にすることができ、より安価な低速のメモリー
を使用することができるため、安価なメモリー制御装置
を構築できる。
図である。
る。
表示装置の駆動系のブロック図である。
Claims (8)
- 【請求項1】 入力データをシリアル/パラレル変換す
る部と、この変換されたデータを一時貯えるFIFO部
と、前記FIFO部に接続される1フレーム分のメモリ
ー部と、前記メモリー部から読み出されたデータを一時
保存する第2のFIFO部からなるメモリー制御装置。 - 【請求項2】 上記メモリー部を、クロックに同期し前
記入力データに応じて連続的にアクセスできることを特
徴とする請求項1に記載したメモリー制御装置。 - 【請求項3】 上記メモリー部のデータビット幅を、前
記入力データのビット幅のn倍とし、前記入力データに
対して入力画素の(n−2)倍フレームまで上記メモリ
ー部から読み出せ、また、前記メモリー部へのアクセス
周波数を画像入力周波数以下にできることを特徴とする
請求項1に記載のメモリー制御装置。 - 【請求項4】 上記メモリー部の書込み期間の1つの連
続した長さを、前記メモリー部が必要とするコマンドに
必要な長さを考慮した長さにすることにより、上記FI
FOのサイズを最小になるようにしたことを特徴とする
請求項1に記載したメモリー制御装置。 - 【請求項5】 上記メモリー部のデータビット幅を、前
記入力データのビット幅のn倍とし、前記入力データに
対して前記メモリー部のアクセス周波数を、画像入力周
波数よりも遅くしたことを特徴とする請求項1に記載し
たメモリー制御装置。 - 【請求項6】 aビット(aは正の整数)の入力データ
をa×n(nは正の整数)ビットのシリアル/パラレル
変換するシリアル/パラレル変換部と、この変換された
a×nビットのデータを一時貯えるFIFO部と、前記
FIFO部に接続される1フレーム分を格納するフレー
ムメモリー部と、前記フレームメモリー部から読み出さ
れたa×nビットのデータを一時保存する第2のFIF
O部からなるメモリー制御装置。 - 【請求項7】 請求項6に記載のメモリー制御装置にお
いて、更に前記第2のFIFO部の出力を受けて出力側
の指示により出力画像信号に変換する画像出力制御部を
有することを特徴とするメモリー制御装置。 - 【請求項8】 請求項1乃至7に記載のメモリー制御装
置を用いたことを特徴とする液晶表示装置。
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ID=17787923
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