JP2897223B2 - デイスプレイコントローラ - Google Patents
デイスプレイコントローラInfo
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- JP2897223B2 JP2897223B2 JP27129888A JP27129888A JP2897223B2 JP 2897223 B2 JP2897223 B2 JP 2897223B2 JP 27129888 A JP27129888 A JP 27129888A JP 27129888 A JP27129888 A JP 27129888A JP 2897223 B2 JP2897223 B2 JP 2897223B2
- Authority
- JP
- Japan
- Prior art keywords
- display
- signal
- frame
- buffer memory
- gradation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Landscapes
- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、フレーム変調方式を用いて階調表示を行な
う際に必要な信号を発生するディスプレイコントローラ
に関する。
う際に必要な信号を発生するディスプレイコントローラ
に関する。
フラットディスプレイの階調表示を行なう方式には、
１走査単位内でオン／オフのデューティ比を制御するパ
ルス幅変調方式と１フレーム単位でオン／オフを制御す
るフレーム変調方式がある。フレーム変調方式で８階調
表示を行なう場合について第３図を使って簡単に説明す
る。フレーム単位の制御を行なうためにフレーム信号が
必要で、第３図のYDがこれに相当する。第３図では８階
調表示を行なうために８フレームを１サイクルとし、以
後これをくり返すものである。G0〜G7の信号がディスプ
レイへ出力される変調信号で、G0は常にオフ（非点
灯）、G7は常にオン（点灯）を表わし、G4は８フレーム
中４フレームがオンであるから、G0とG7の中間に位置す
る階調を表わす。これらG0〜G7の８種類の信号は入力信
号である階調データ（８階調の場合は３ビット）に応じ
てどれかが選択され、出力される。
１走査単位内でオン／オフのデューティ比を制御するパ
ルス幅変調方式と１フレーム単位でオン／オフを制御す
るフレーム変調方式がある。フレーム変調方式で８階調
表示を行なう場合について第３図を使って簡単に説明す
る。フレーム単位の制御を行なうためにフレーム信号が
必要で、第３図のYDがこれに相当する。第３図では８階
調表示を行なうために８フレームを１サイクルとし、以
後これをくり返すものである。G0〜G7の信号がディスプ
レイへ出力される変調信号で、G0は常にオフ（非点
灯）、G7は常にオン（点灯）を表わし、G4は８フレーム
中４フレームがオンであるから、G0とG7の中間に位置す
る階調を表わす。これらG0〜G7の８種類の信号は入力信
号である階調データ（８階調の場合は３ビット）に応じ
てどれかが選択され、出力される。
この方式を用いて、Ｒ（Red）、Ｇ（Green）、Ｂ（Bl
ue）からなるカラー表示用ビデオ信号を受けて、液晶デ
ィスプレイ（以下、「LCD」という。）で階調表示を行
なうために必要な信号に変換する回路の従来例を第２図
に示す。第２図の階調信号発生回路205が、前述したG0
〜G7に相当する信号を、３ビットの階調データに応じて
出力する回路である。第２図に示す従来の回路において
は、入力のビデオ信号Ｒ、Ｇ、Ｂはそれぞれシリアル・
パラレル変換回路203を介して一度バッファメモリ202に
書き込まれる。そのバッファメモリのデータを今度は読
み出して、前述の階調信号発生回路205へ入力する。そ
うして得られた変調信号GDはLCDドライバコントロール2
06で、LCDドライバに適したタイミングに整えられ、他
の制御信号とともに出力される。以上がフレーム変調方
式によって階調表示を行なう従来の回路構成例である。
ue）からなるカラー表示用ビデオ信号を受けて、液晶デ
ィスプレイ（以下、「LCD」という。）で階調表示を行
なうために必要な信号に変換する回路の従来例を第２図
に示す。第２図の階調信号発生回路205が、前述したG0
〜G7に相当する信号を、３ビットの階調データに応じて
出力する回路である。第２図に示す従来の回路において
は、入力のビデオ信号Ｒ、Ｇ、Ｂはそれぞれシリアル・
パラレル変換回路203を介して一度バッファメモリ202に
書き込まれる。そのバッファメモリのデータを今度は読
み出して、前述の階調信号発生回路205へ入力する。そ
うして得られた変調信号GDはLCDドライバコントロール2
06で、LCDドライバに適したタイミングに整えられ、他
の制御信号とともに出力される。以上がフレーム変調方
式によって階調表示を行なう従来の回路構成例である。
640×400ドットのディスプレイを用いて８階調表示を
行なう場合を例に考えると、従来例では、第２図からも
わかる様に、入力データ（Ｒ、Ｇ、Ｂ）各々に対して、
１フレームのバッファメモリを必要とする。これは、ト
ータルで、 640×400×３＝256K×３ ビットのバッファメモリを必要とする訳である。さらに
16階調の場合は、特開昭63−5389で示される様に、４フ
レーム分のバッファメモリを必要とする。以上よりわか
る様に、従来の方式では、階調度数の増加、すなわち階
調データのビット数増加に伴い、必要なバッファメモリ
の容量も増大するという欠点を有する。
行なう場合を例に考えると、従来例では、第２図からも
わかる様に、入力データ（Ｒ、Ｇ、Ｂ）各々に対して、
１フレームのバッファメモリを必要とする。これは、ト
ータルで、 640×400×３＝256K×３ ビットのバッファメモリを必要とする訳である。さらに
16階調の場合は、特開昭63−5389で示される様に、４フ
レーム分のバッファメモリを必要とする。以上よりわか
る様に、従来の方式では、階調度数の増加、すなわち階
調データのビット数増加に伴い、必要なバッファメモリ
の容量も増大するという欠点を有する。
本発明の目的はこの様にバッファメモリや増やすこと
なく、２値表示に必要なだけのバッファメモリ容量で階
調表示を可能にすることである。
なく、２値表示に必要なだけのバッファメモリ容量で階
調表示を可能にすることである。
本発明のディスプレイコントローラは、CRTディスプ
レイ表示用ビデオ信号をフレーム変調方式による２値表
示用ディスプレイの階調表示信号に変換するディスプレ
イコントローラにおいて、 前記CRTディスプレイ表示用ビデオ信号を構成するRGB
信号を受けて前記２値表示ディスプレイ用の１ビットフ
レーム変調信号を出力する階調信号発生回路と、 前記１ビットフレーム変調信号を１フレーム分一時記
憶するバッファメモリと、 前記CRTディスプレイ表示用ビデオ信号を構成するビ
デオ垂直同期信号（VSYNC）を受けて前記バッファメモ
リに格納されたデータの前記２値表示用ディスプレイへ
の出力を開始する一方、前記２値表示用ディスプレイの
１フレーム分のデータ転送終了を示すフレーム信号（Y
D）を受けて前記バッファメモリに格納されたデータの
前記２値表示用ディスプレイへの出力を中止させる同期
回路を備えたことを特徴とする。
レイ表示用ビデオ信号をフレーム変調方式による２値表
示用ディスプレイの階調表示信号に変換するディスプレ
イコントローラにおいて、 前記CRTディスプレイ表示用ビデオ信号を構成するRGB
信号を受けて前記２値表示ディスプレイ用の１ビットフ
レーム変調信号を出力する階調信号発生回路と、 前記１ビットフレーム変調信号を１フレーム分一時記
憶するバッファメモリと、 前記CRTディスプレイ表示用ビデオ信号を構成するビ
デオ垂直同期信号（VSYNC）を受けて前記バッファメモ
リに格納されたデータの前記２値表示用ディスプレイへ
の出力を開始する一方、前記２値表示用ディスプレイの
１フレーム分のデータ転送終了を示すフレーム信号（Y
D）を受けて前記バッファメモリに格納されたデータの
前記２値表示用ディスプレイへの出力を中止させる同期
回路を備えたことを特徴とする。
階調信号発生回路の出力信号すなわちフレーム変調さ
れた信号をバッファメモリに書き込む様に構成し、階調
信号発生回路のフレーム信号にはディスプレイのフレー
ム周波数と同じ周波数の信号を用いるので、１フレーム
分のバッファメモリでフレーム変調方式の階調表示が得
られる。
れた信号をバッファメモリに書き込む様に構成し、階調
信号発生回路のフレーム信号にはディスプレイのフレー
ム周波数と同じ周波数の信号を用いるので、１フレーム
分のバッファメモリでフレーム変調方式の階調表示が得
られる。
第１図は、本発明の一実施例を適用した階調表示シス
テムの構成図である。本システムはCRTを用いてカラー
表示を行なうためのビデオ信号（ビデオデータＲ、Ｇ、
Ｂ、ドットクロックCK、垂直同期信号VSYNC、水平同期
信号HSYNC）をディスプレイコントローラ101に入力し、
そのカラー表示用のビデオデータＲ、Ｇ、ＢをLCD用の
フレーム変調信号に変換し出力するものである。以下に
その動作を説明する。
テムの構成図である。本システムはCRTを用いてカラー
表示を行なうためのビデオ信号（ビデオデータＲ、Ｇ、
Ｂ、ドットクロックCK、垂直同期信号VSYNC、水平同期
信号HSYNC）をディスプレイコントローラ101に入力し、
そのカラー表示用のビデオデータＲ、Ｇ、ＢをLCD用の
フレーム変調信号に変換し出力するものである。以下に
その動作を説明する。
まずビデオデータＲ、Ｇ、ＢはドットクロックCKで階
調信号発生回路103へとり込まれる。この階調信号発生
回路の動作は従来例で述べたものと同様で、３ビットの
入力階調データに対して、第３図のG0〜G7のうちどれか
を選択して変調信号GDを出力する。但し、第３図のYDに
相当するフレーム信号がここではVSYNCとなる。こうし
て得られたGDは順に一度バッファメモリ102へ書き込ま
れる。こうして今度はLCDへ転送するために、LCDに適し
た順序でバッファメモリから読み出され、LCDドライバ
コントロール105でタイミングを整え、LCDドライバに必
要な他制御信号とともにLCDへ出力される。単純にこれ
だけを行なうと、LCDへ出力されるフレーム信号YDとビ
デオのフレーム信号であるVSYNCとその周波数が異なる
ために、フレーム変調方式本来の効果が得られない。本
来ならば、LCDのフレーム信号YDに同期して、表示のオ
ン・オフを制御しなければならないのに、ここでは、ビ
デオのフレーム信号に同期してオン・オフを制御してい
るために、LCDの表示としては、均一な階調度が得られ
なくなる。そこで、このLCDのフレーム信号YDとビデオ
のフレーム信号VSYNCを同期化する回路が、同期回路106
である。この回路の内部は第４図に示す様になってい
る。LCKはLCDへ出力される信号を作るための基本クロッ
クである。RSフリップフロップ402によりゲート401は、
YDが入力されると閉じ、VSYNCが入力されると開く。す
なわちVSYNCが入力されるとLCDへのデータが出力され始
め、１フレーム分のデータ転送が終わりYDが出力される
とこのゲートは閉じて、次のフレームへ進むのを防ぐ。
よってVSYNCの周期とYDの周期は等しく保たれる。RSフ
リップフロップ403へ入力される信号LPはLCDの１水平走
査時間周期の信号で、ビデオ信号のHSYNCに相当する。
従ってこのRSフリップフロップ403によっち前記RSフリ
ップフロップ402と同様に、ビデオの１水平走査時間とL
CDのそれとが等しくなる様にゲート401を制御する。こ
れはLCDの１水平走査時間を十分に確保するためのもの
である。これがない場合、通常LCDへの信号には、ビデ
オ信号にみられる水平帰線期間がないため、その分LCD
の１水平走査時間が短かくなってしまう。これは１フレ
ーム時間に対する１ラインの点灯時間の割合（LCDの駆
動デューティ比）を下げ、LCDのコントラストを落とし
てしまう。ここではLCKにドットクロックCKを用いた
が、全く非同期のクロックとRSフリップフロップ402と
を用いても同様の同期回路が構成できる。その場合クロ
ックの周波数を適当な値に選択すれば、前述したLCDの
駆動デューティ比の低下を防ぐことができる。以上の様
にして構成される同期回路により、ビデオのフレーム信
号とLCDのフレーム信号が同期化され、正常な階調表示
を行なうことができる。
調信号発生回路103へとり込まれる。この階調信号発生
回路の動作は従来例で述べたものと同様で、３ビットの
入力階調データに対して、第３図のG0〜G7のうちどれか
を選択して変調信号GDを出力する。但し、第３図のYDに
相当するフレーム信号がここではVSYNCとなる。こうし
て得られたGDは順に一度バッファメモリ102へ書き込ま
れる。こうして今度はLCDへ転送するために、LCDに適し
た順序でバッファメモリから読み出され、LCDドライバ
コントロール105でタイミングを整え、LCDドライバに必
要な他制御信号とともにLCDへ出力される。単純にこれ
だけを行なうと、LCDへ出力されるフレーム信号YDとビ
デオのフレーム信号であるVSYNCとその周波数が異なる
ために、フレーム変調方式本来の効果が得られない。本
来ならば、LCDのフレーム信号YDに同期して、表示のオ
ン・オフを制御しなければならないのに、ここでは、ビ
デオのフレーム信号に同期してオン・オフを制御してい
るために、LCDの表示としては、均一な階調度が得られ
なくなる。そこで、このLCDのフレーム信号YDとビデオ
のフレーム信号VSYNCを同期化する回路が、同期回路106
である。この回路の内部は第４図に示す様になってい
る。LCKはLCDへ出力される信号を作るための基本クロッ
クである。RSフリップフロップ402によりゲート401は、
YDが入力されると閉じ、VSYNCが入力されると開く。す
なわちVSYNCが入力されるとLCDへのデータが出力され始
め、１フレーム分のデータ転送が終わりYDが出力される
とこのゲートは閉じて、次のフレームへ進むのを防ぐ。
よってVSYNCの周期とYDの周期は等しく保たれる。RSフ
リップフロップ403へ入力される信号LPはLCDの１水平走
査時間周期の信号で、ビデオ信号のHSYNCに相当する。
従ってこのRSフリップフロップ403によっち前記RSフリ
ップフロップ402と同様に、ビデオの１水平走査時間とL
CDのそれとが等しくなる様にゲート401を制御する。こ
れはLCDの１水平走査時間を十分に確保するためのもの
である。これがない場合、通常LCDへの信号には、ビデ
オ信号にみられる水平帰線期間がないため、その分LCD
の１水平走査時間が短かくなってしまう。これは１フレ
ーム時間に対する１ラインの点灯時間の割合（LCDの駆
動デューティ比）を下げ、LCDのコントラストを落とし
てしまう。ここではLCKにドットクロックCKを用いた
が、全く非同期のクロックとRSフリップフロップ402と
を用いても同様の同期回路が構成できる。その場合クロ
ックの周波数を適当な値に選択すれば、前述したLCDの
駆動デューティ比の低下を防ぐことができる。以上の様
にして構成される同期回路により、ビデオのフレーム信
号とLCDのフレーム信号が同期化され、正常な階調表示
を行なうことができる。
以上に述べた様に本発明によれば、バッファメモリへ
書き込む前に複数ビットの階調データを１ビットの変調
信号に変換できるために、バッファメモリは１ビット分
すなわち１フレーム分のみしか必要としない。ここでは
８階調を例に説明したが、この方式によれば16階調、32
階調と階調度数が増加しても同様に１フレーム分のみの
バッファメモリだけでよい。本実施例においてはLCD用
コントローラを例に説明したが、当然ディスプレイはLC
Dに限らず、プラズマディスプレイ、エレクトロルミネ
ッセンスディスプレイ等２値表示用ディスプレイを用い
て、フレーム変調方式の階調表示を行なうものであれば
すべてに適用可能である。
書き込む前に複数ビットの階調データを１ビットの変調
信号に変換できるために、バッファメモリは１ビット分
すなわち１フレーム分のみしか必要としない。ここでは
８階調を例に説明したが、この方式によれば16階調、32
階調と階調度数が増加しても同様に１フレーム分のみの
バッファメモリだけでよい。本実施例においてはLCD用
コントローラを例に説明したが、当然ディスプレイはLC
Dに限らず、プラズマディスプレイ、エレクトロルミネ
ッセンスディスプレイ等２値表示用ディスプレイを用い
て、フレーム変調方式の階調表示を行なうものであれば
すべてに適用可能である。
〔発明の効果〕 本発明によれば、通常複数ビットからなる階調データ
の各々に対し１フレーム分のバッファメモリが必要であ
る所を、階調データのビット数によらず１フレーム分の
みとすることができ、使用するメモリ容量は大巾に削減
することができる。さらに、バッファメモリの削減は、
メモリへのデータバスをも削減することとなるため、シ
ステム構成は非常に簡素化される。また、第１図のディ
スプレイコントローラ101をLSI化するにあたってはデー
タバスの削減によりパッケージのピン数を減らすことが
できるし、内部回路も簡素化されるためにLSIのコスト
を削減することができる。
の各々に対し１フレーム分のバッファメモリが必要であ
る所を、階調データのビット数によらず１フレーム分の
みとすることができ、使用するメモリ容量は大巾に削減
することができる。さらに、バッファメモリの削減は、
メモリへのデータバスをも削減することとなるため、シ
ステム構成は非常に簡素化される。また、第１図のディ
スプレイコントローラ101をLSI化するにあたってはデー
タバスの削減によりパッケージのピン数を減らすことが
できるし、内部回路も簡素化されるためにLSIのコスト
を削減することができる。
第１図は本発明を適用した、階調表示システムの構成
図。 第２図は従来の階調表示システムの構成図。 第３図はフレーム変調方式の階調信号発生回路の出力波
形図。 第４図は、実施例（第１図）の同期回路の回路例を示す
図。 101……ディスプレイコントローラ 102……バッファメモリ 103……階調信号発生回路 104……メモリタイミングコントロール 105……LCDドライバコントロール 106……同期回路 201……ディスプレイコントローラ 202……バッファメモリ 203……シリアル・パラレル変換回路 204……メモリタイミングコントロール 205……階調信号発生回路 206……LCDドライバコントロール 401……ORゲート 402、403……RSフリップフロップ
図。 第２図は従来の階調表示システムの構成図。 第３図はフレーム変調方式の階調信号発生回路の出力波
形図。 第４図は、実施例（第１図）の同期回路の回路例を示す
図。 101……ディスプレイコントローラ 102……バッファメモリ 103……階調信号発生回路 104……メモリタイミングコントロール 105……LCDドライバコントロール 106……同期回路 201……ディスプレイコントローラ 202……バッファメモリ 203……シリアル・パラレル変換回路 204……メモリタイミングコントロール 205……階調信号発生回路 206……LCDドライバコントロール 401……ORゲート 402、403……RSフリップフロップ
Claims (1)
- 【請求項１】CRTディスプレイ表示用ビデオ信号をフレ
ーム変調方式による２値表示用ディスプレイの階調表示
信号に変換するディスプレイコントローラにおいて、 前記CRTディスプレイ表示用ビデオ信号を構成するRGB信
号を受けて前記２値表示ディスプレイ用の１ビットフレ
ーム変調信号を出力する階調信号発生回路と、 前記１ビットフレーム変調信号を１フレーム分一時記憶
するバッファメモリと、 前記CRTディスプレイ表示用ビデオ信号を構成するビデ
オ垂直同期信号（VSYNC）を受けて前記バッファメモリ
に格納されたデータの前記２値表示用ディスプレイへの
出力を開始する一方、前記２値表示用ディスプレイの１
フレーム分のデータ転送終了を示すフレーム信号（YD）
を受けて前記バッファメモリに格納されたデータの前記
２値表示用ディスプレイへの出力を中止させる同期回路
とを備えたことを特徴とするディスプレイコントロー
ラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27129888A JP2897223B2 (ja) | 1988-10-27 | 1988-10-27 | デイスプレイコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27129888A JP2897223B2 (ja) | 1988-10-27 | 1988-10-27 | デイスプレイコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02116890A JPH02116890A (ja) | 1990-05-01 |
| JP2897223B2 true JP2897223B2 (ja) | 1999-05-31 |
Family
ID=17498094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27129888A Expired - Lifetime JP2897223B2 (ja) | 1988-10-27 | 1988-10-27 | デイスプレイコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2897223B2 (ja) |
-
1988
- 1988-10-27 JP JP27129888A patent/JP2897223B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02116890A (ja) | 1990-05-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20080312 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20090312 |
|
| EXPY | Cancellation because of completion of term | ||
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Free format text: PAYMENT UNTIL: 20090312 Year of fee payment: 10 |