KR940003622B1 - 화상 신호 처리 장치 - Google Patents

화상 신호 처리 장치 Download PDF

Info

Publication number
KR940003622B1
KR940003622B1 KR1019890011257A KR890011257A KR940003622B1 KR 940003622 B1 KR940003622 B1 KR 940003622B1 KR 1019890011257 A KR1019890011257 A KR 1019890011257A KR 890011257 A KR890011257 A KR 890011257A KR 940003622 B1 KR940003622 B1 KR 940003622B1
Authority
KR
South Korea
Prior art keywords
display
pixel
signal
image signal
data
Prior art date
Application number
KR1019890011257A
Other languages
English (en)
Other versions
KR900003729A (ko
Inventor
시게오 쯔루오카
쥰 나까무라
아끼라 나까다
Original Assignee
세이꼬 엡슨 가부시끼가이샤
야마무라 가쯔미
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이꼬 엡슨 가부시끼가이샤, 야마무라 가쯔미 filed Critical 세이꼬 엡슨 가부시끼가이샤
Publication of KR900003729A publication Critical patent/KR900003729A/ko
Application granted granted Critical
Publication of KR940003622B1 publication Critical patent/KR940003622B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
    • G09G5/06—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed using colour palettes, e.g. look-up tables
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
    • G06F3/147—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using display panels

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Controls And Circuits For Display Device (AREA)

Abstract

내용 없음.

Description

화상 신호 처리 장치
제1a 및 1b도는 본 발명의 제1실시예를 도시하는 블록도.
제2도는 본 발명의 제2실시예에 따른 화상 신호 처리 장치를 사용하는 디스플레이 표시 시스템을 도시하는 블록도.
제3도는 본 발명의 제3실시예에 따른 화상 신호 처리 장치를 사용하는 디스플레이 표시 시스템을 도시하는 블록도.
제4도는 본 발명의 제4실시예를 도시하는 블록도.
제5도는 제4도의 화상 신호 처리 장치의 동작을 설명하는 타이밍 챠트도.
제6도는 본 발명의 실시예에 따른 화상 신호 처리 장치를 사용하여 CRT 디스플레이 또는 액정 디스플레이를 표시하는 시스템의 블록도.
제7도는 타이밍 발생기의 구체적 구성도.
제8도는 종래의 화상 신호 처리 장치를 사용하는 디스플레이 표시 시스템을 도시하는 블록도.
* 도면의 주요부분에 대한 부호의 설명
81 : 디스플레이 제어기 82 : 팰릿
85 : 플라즈마 디스플레이 96 : 데이타 버스
99,117 : 픽셀 어드레스 100 : 화상 신호 처리 장치
[산업상의 이용분야]
본 발명은 그래픽 기능이 확장된 퍼스널 컴퓨터 및 엔지니어링 워크 스테이션의 디스플레이 제어기 또는 마이크로프로세서 등에 제어되며, CRT 디스플레이, 액정 디스플레이 또는 플라즈마 디스플레이 등을 표시하기 위한 화상 신호를 발생하는 화상 신호 처리 장치에 관한 것이며, 특히 표시 데이타를 디스플레이 표시 데이타로 변환하는 팰릿(pallet)(룩업 테이블(look-up table)이라고도 부른다)을 갖는 화상 신호 처리 장치에 관한 것이다.
[종래 기술]
제8도에 픽셀 단위의 표시 데이타를 디스플레이 표시 데이타(예컨대 디지탈 RGB 데이타)로 변환하는 팰릿을 구비한 CRT 디스플레이 및 액정 또는 플라즈마 디스플레이를 표시하는 시스템 방식의 종래 예를 도시한다. 제8도의 종래 예에 의하면 팰릿(82)은 RAM으로 구성되어 있고(이하 팰릿 RAM으로 참조) 디스플레이 제어기(81)로부터 1픽셀 단위에 상당하는 클럭(92)(픽셀 클럭)과 각 픽셀 단위의 표시 데이타(99)(픽셀 어드레스)가 공급된다. 팰릿(82)은 이 표시 데이타를 어드레스하여 RAM의 판독 동작을 실행하는 것으로써 디스플레이 표시 데이타(93)의 변환을 실행한다. 팰릿의 변환 데이타는 사전에 마이크로프로세서(80)로 부터 데이타 버스(96)를 거쳐 팰릿 RAM에 기록된다. 팰릿에 의해 변환된 디스플레이 표시 데이타(93)는 디지탈ㆍ아날로그 변환기(83)(이하 D/A변환기라 칭한다)에 의해 CRT 디스플레이 표시용인 신호(88)(예컨대 아날로그 RGB 신호)로 변환되어 CRT 디스플레이(87)에 공급된다. 또, CRT디스플레이로의 동기 신호(91)는 디스플레이 제어기(81)로부터 공급된다. 한편, 액정 또는 플라즈마 디스플레이를 표시하기 위해 D/A변환기(83)의 출력인 CRT 디스플레이용인 아날로그 신호(88)를 아날로그 디지탈 변환기 (84)(이하 A/D변환기라 칭한다)에 의해 A/D변환한 다음, 디스플레이 표시 데이타(90)로서 액정/플라즈마 디스플레이 인터페이스 장치(85)에 공급한다. 또한 인터페이스 장치(85)에는 디스플레이 제어기(81)로부터 1픽셀 단위에 상당하는 픽셀 클럭(92)이 공급되며, 각 픽셀에 대한 데이타를 수신한다. 또한 액정 플라즈마 디스플레이 표시를 위한 동기 신호(91)도 디스플레이 제어기(81)로부터 인터페이스 장치(85)에 공급되며, 인터페이스 장치(85)는 디지탈 표시용 신호(89)를 출력해서 액정 또는 플라즈마 디스플레이(86)를 표시한다.
또한, 제8도에 있어서 참조번호[94]는 마이크로프로세서에서 출력되는 팰릿(82)의 제어 신호, 참조번호[95]역시 프로세서에서 출력되며 팰릿(82)을 기록 또는 판독 상태로 하는 판독/기록 신호이다. 팰릿(82)이 [95]에 의해 판독 상태로 되었을 때, 버스(96)로부터 공급된 표시 변환 데이타가 팰릿에 기록되며, [95]에 의해 판독 상태로 되었을 때, 버스(96)에서 표시 변환 데이타를 판독한다. 또, 참조번호[97]은 프로세서 (80)에 의해 디스플레이 제어기(81)을 제어하는 제어 신호, 참조번호[98]은 양자간의 쌍방향 데이타 버스이다.
[발명이 해결하려는 과제]
상기 종래 기술에서 평면 디스플레이를 표시하려는 경우, 팰릿 출력은 CRT 디스플레이를 표시하기 위하여 필요한 아날로그 RGB신호와 같은 아날로그 신호로 D/A변환한 후에, 다시 A/D변환기를 사용하여 디지탈 신호로 변환하여, 액정 또는 플라즈마 디스플레이를 표시하기 위한 신호를 형성해야 되므로 이로인하여 장치의 부품수가 증가되고 표시 시스템 자체의 대형화와 높은 비용의 문제점을 가지고 있었다. 또한 제8도의 종래 예와 같은 경우에 있어서 통상 팰릿은 RAM 또는 ROM등의 반도체 메모리로 구성되고 있으며, 그러한 메모리로부터 데이타를 판독함으로써 변환 동작이 실행되므로 제8도에 있어서, 표시 데이타(99)(픽셀 어드레스)가 팰릿(82)에 공급되는 순간부터 디스플레이 표시용 데이타(93) 또는 아날로그 신호(88)가 변환되어서 출력될 때까지 지연 시간을 발생하게 된다.
또, 이 지연 시간은 ROM 또는 RAM의 판독 시간에 기인하는 것이며, 반도체 메모리의 판독 시간이 불안정하고 또한 제조등에 따라 상당하게 변화하게 되므로 이 지연 시간은 불안정하게 된다. 따라서, 픽셀 어드레스(99)와 동기하여 디스플레이 제어기로부터 출력되는 픽셀 클럭(92) 또는 동기 신호(91)의 시간적으로 지연된 디스플레이 표시 데이타와의 위상 관계가 불안정하게 되며 타이밍이 벗어나게 된다. 제8도의 종래 예에 있어서, 픽셀 클럭(92) 및 동기 신호(91)가 디스플레이 제어기(81)로부터 인터페이스 장치(85)로 공급되며, 인터페이스 장치측에서 데이타를 수신하는 타이밍의 제어 또는 A/D변환기(84)의 타이밍의 제어가 매우 어렵게 될 뿐 아니라, 데이타가 항상 정확하게 입력되지는 못하게 되며, 디스플레이상에 지터등과 같은 장해가 발생하게 되는 문제점을 가지고 있었다. 또한 상기 언급한 바와 같은 위상 관계 때문에, 시스템의 동작을 고속화 하기 매우 곤란하다는 문제점도 가지고 있었다. 유사하게 CRT 디스플레이에 공급되는 동기 신호(91)와 디스플레이 표시용인 신호(88)가 불안정한 위상 관계에 있으며 이로 인해 지터등과 같은 장해 원인이 발생하게 된다는 문제점을 가지고 있었다.
본 발명은 상기 설명된 바와 같은 종래 기술의 문제점을 해결하려는 것이며, 그 목적으로 하는 바는 액정 또는 플라즈마 디스플레이와 같은 평면 디스플레이를 표시하는 시스템에 적합하고, 소형, 저 가격으로 고속처리가 가능하며, 나아가 고품질의 화상 신호를 발생하는 가능한 화상 신호 처리 장치를 공급하는데 있다.
이하 본 발명에 대하여 실시예를 참조하여 설명한다. 제1a 및 1b도는 본 발명의 제1실시예를 도시하는 도면이며, 참조번호[100]은 본 발명에 다른 화상 신호 처리 장치이다. [101]은 표시 제어기와의 인터페이스 I/F부이며, 표시 제어기로 부터 픽셀 클럭(116)과 픽셀 어드레스(117)가 공급된다. 픽셀 클럭은 픽셀 주파수를 가지는 클럭이며, 픽셀 어드레스는 픽셀 클럭에 동기한 픽셀 단위의 디지탈 표시 데이타이다. 참조번호[102]는 팰릿이며 RAM으로 구성되어 있고 표시 제어기로부터 공급된 8비트의 표시 데이타(픽셀 어드레스)를 어드레스 신호로서 수신하고, 지정된 어드레스에 기억된 데이타를 판독함으로서 표시 데이타는 R(Red, 적) 6비트, G(Green, 녹) 6비트, B(Blue, 청) 6비트로 구성된 디지탈 칼러 데이타(112 내지 114)로 변환된다. 참조번호[103 내지 105]는 각 R,G,B의 팰릿 출력 데이타를 D/A변환하기 위해서 디코드하는 디코더, 참조번호[106 내지 108]은 디코더의 출력을 수신하여 R,G,B 아날로그 신호를 출력하는 D/A변환기이다. 참조번호[115]는 액정 또는 플라즈마 디스플레이 인터페이스 장치로서, [100]의 화상 신호 처리 장치로부터 팰릿에 의해 변환된 데이타가 공급되며 액정 또는 플라즈마 디스플레이를 표시한다. 한편, 참조번호[109 내지 111]은 아날로그 RGB신호 출력이며[106 내지 108]의 D/A변환기에 의해 D/A변환된 아날로그 RGB신호가 출력됨에 따라 GB의 각 아날로그값의 정도의 조합에 따른 칼러 표시가 CRT디스플레이에 이루어진다. 제1a도에 있어서, 팰릿(102)에 의해 변환된 디지탈 RGB 데이타(18비트)로부터 G6비트가 액정 또는 플라즈마 디스플레이 인터페이스 장치에 입력된다. CRT 디스플레이와 더불어 이러한 구성은 26=64계조 표시 가능한 모노크로 액정 또는 플라즈마 디스플레이를 표시하는 시스템에 응용된다.
디지탈 RGB 데이타중 G6비트가 액정 또는 플라즈마 디스플레이용으로 출력되고 있는 것은 다음과 같은 이유에서이다. RGB 원색 신호를 휘도 신호(y)로 변환하는 경우, 다음 같은 변환식으로 나타낼 수 있으며,
y=0.3R+0.59G+0.11B
윗식으로 알 수 있듯이 R성분, G성분, B성분중에서 G성분이 휘도 신호(y)에 대하여 가장 큰 가중값을 가진다. 따라서, 흑백(모노크로) 디스플레이를 표시하려는 경우, R,G,B신호중에서 어느 하나의 신호를 사용해서 표시하려고 하면, G신호를 사용하는 것이 가장 자연스러운 표시가 된다. 이같은 이유로 G데이타 6비트를 액정 또는 플라즈마 디스플레이용의 표시 데이타로서 출력하고 있다.
제1b도에 있어서는 R,G,B의 각각 상위 2비트 씩 합계 6비트를 인터페이스 장치에 입력하고 있으며, 이 같은 구성을 함으로써 CRT 디스플레이와 함께 64색 표시 가능한 칼러 애정 디스플레이 등에 응용할 수 있다. 또한, 액정 또는 플라즈마 디스플레이 인터페이스 장치로의 출력은 상기의 2개의 예 이외에도 디스플레이의 표시 능력 등에 따라서 결정될 수 있다. 상기 제1도의 실시예에서는 팰릿 RAM으로 데이타를 기록하는 회로는 생략되어 있다. 또한, 화상 신호 처리 장치(100)는 동일 반도체 기판상에 구성된 1칩의 반도체 집적 회로의 형태로서 실현될 수 있게 된다.
제2도는 본 발명의 제2실시예인 화상 신호 처리 장치를 사용하여 액정 또는 플라즈마 디스플레이를 표시하는 방식을 도시하고 있다. 참조번호[140]은 본 발명의 실시예인 화상 신호 처리 장치이다. 참조번호[120]은 디스플레이 제어기이며, 화상 신호 처리 장치(140)에 픽셀 단위의 디지탈 표시 데이타로 작용하는 픽셀 데이타(125)와 픽셀 주파수를 가지는 픽셀 클럭(126)을 공급한다. 참조번호[131]은 팰릿이며 RAM으로 구성되어 있다. 참조번호[121]은 시스템 전체 제어를 실행하는 마이크로 프로세서(이하 MPU로 참조)이며, 참조번호[124]는 화상 신호 처리 장치(140)와의 사이에서 데이타를 전송하는 데이타 버스, 참조번호[123]은 판독 신호, 참조번호[122]는 기록 신호이다. 참조번호[124], [123], [122]의 신호로 MPU는 팰릿 RAM으로 변환 데이타의 기록 및 판독을 실행한다. 참조번호[132]는 MPU 인터페이스 회로이며 MPU로부터 팰릿 RAM의 기록 또는 판독의 요구가 있을 경우에 화상 신호 처리 장치(140) 내부의 제어 및 인터페이스를 실행한다. 참조번호[133]은 팰릿 RAM과의 사이에서 데이타 전송을 실행하는 데이타 버스이다. 디스플레이 제어기(120)로부터 보내진 픽셀 클럭(126)은 타이밍 발생기 회로(127)에 입력된다. 타이밍 발생기는 입력된 픽셀 클럭에 따라 픽셀 어드레스 레지스터(130)로 클럭(128)을 공급하고, 디스플레이 표시 데이타 레지스터(135)로 클럭(136)을 공급한다. 버스(125)로부터 픽셀 어드레스가 픽셀 어드레스 레지스터(130)에 입력되여 상기 클럭(128)에 따라 레지스터에 수신되며, 팰릿 RAM으로 어드레스(129)를 공급한다.
팰릿 RAM은 어드레스(129)에 의해 지정된 위치에 기억된 데이타(134)를 디스플레이 표시 데이타 레지스터(135)에 출력한다. 팰릿 RAM의 각 위치에는 RGB 칼러 데이타 또는 녹색의 칼라 데이타가 기억된다. 디스플레이 표시 데이타 레지스터(135)는 팰릿 RAM에서 출력된 데이타(134)를 클럭(136)에 따라 입력시킨다. 레지스터에 입력된 데이타는 버스(137)를 통하여 출력된다. 또한, 디스플레이 표시 데이타 레지스터(135)로 입력된 클럭(136)도 역시 화상 신호 처리 장치(140)로부터 출력된다. 화상 신호 처리 장치에서 출력된 클럭(136)과 디스플레이 표시 데이타(137)는 액정 또는 플라즈마 디스플레이 인터페이스 장치(138)에 입력되여, 디스플레이(139)를 구동시킨다. 이같은 구성을 통하여 출력된 클럭(136)에 동기한 디스플레이 표시 데이타(137)가 인터페이스 장치에 공급되어지게 된다. 즉, 디스플레이 표시 데이타(137)는 클럭(136)에 따라 디스플레이 표시 데이타 레지스터(135)에 데이타가 입력되는 시점에서 확정되며, 이 클럭 (136)을 그대로 출력함으로써 디스플레이 표시 데이타(137)와 클럭(136)은 늘 동기하게 되여 위상 이탈이 일어나지 않게 된다.
역시, 화상 신호 처리 장치(140)는 1칩의 반도체 집적 회로로서 실현될 수 있다.
제3도는 본 발명의 제3실시예인 화상 신호 처리 장치를 사용하여 디스플레이 장치를 표시하는 방식을 도시하고 있다. 참조번호[161]은 본 발명의 실시예인 화상 신호 처리 장치이다. 참조번호[141]은 디스플레이 제어기이며, 화상 신호 처리 장치(161)에 표시 데이타로 작용하는 픽셀 어드레스(143)와 픽셀 어드레스에 동기한 픽셀 주파수를 가지는 픽셀 클럭(142)과 픽셀 클럭에 동기한 수평 동기 신호(144)와 역시 픽셀 클럭에 동기한 수직 동기 신호(145)를 공급한다. 참조번호[151]은 팰릿이며 RAM으로 구성되어 있다. 참조번호[146]은 클럭 버퍼 회로이며, 입력된 픽셀 클럭(142)으로부터 픽셀 어드레스 레지스터(147), 디스플레이 표시 데이타 레지스터(155) 및 동기 신호 레지스터(150,156)로 클럭(148)을 공급한다. 픽셀 어드레스 레지스터(147)는 버스(143)를 통하여 공급된 픽셀 어드레스를 클럭(148)에 따라 입력시키며, 팰릿 RAM(151)으로 어드레스(149)를 공급한다. 팰릿 RAM은 픽셀 어드레스를 이러한 지정된 어드레스에 기억된 디스플레이 표시 데이타로 변환해서 데이타 버스(154)를 통하여 디스플레이 표시 데이타 레지스터(155)로 출력시킨다. 디스플레이 표시 데이타 레지스터(155)는 팰릿 RAM에서 출력된 데이타를 클럭(148)에 따라 입력시킨다. 디스플레이 표시 데이타 레지스터에 입력된 데이타는 데이타 버스(157)에서 출력되며, 디스플레이 장치(160)에 화상 데이타를 공급한다. 한편, 수평 동기 신호(144) 및 수직 동기 신호(145)는 화상 신호 처리 정치(161)에 입력된 다음, 동기 신호 레지스터A(150)에 입력된다. 동기 신호 레지스터 A(150)는 클럭(148)에 따라 데이타를 수신하며 동기 신호 레지스터 B(156)로 수평 동기 데이타(152) 및 수직 동기 데이타(153)을 출력한다. 동기 신호 레지스터 B(156) 역시 클럭(148)에 따라 데이타를 수신하며, 수평 동기 신호 출력(158) 및 수직 동기 신호 출력(159)의 각 동기 신호를 외부로 출력한다. 화상 신호 처리 장치로부터 출력된 수평, 수직 동기 신호는 디스플레이 장치(160)에 공급된다.
이와 같은 구성으로, 참조번호[144] 및 [145]에서 공급되는 수평, 수직 동기 신호는 2개의 레지스터(150 및 156)로 구성되는 시프트 레지스터를 통하여 지연되어, 동기 신호(158, 159)로서 출력된다. 그리고, 버스(143)로부터 픽셀 어드레스가 공급되며 픽셀 어드레스 레지스터(147)에 입력된 다음 디스플레이 표시 데이타로 변환되어 데이타버스(157)로 출력되기까지의 지연 시간과 수평 및 수직 동기 신호(144 및 145)가 레지스터(150)에 입력되고 부터 동기 신호(158 및 159)로서 출력되기까지의 지연 시간은 동일하게 된다. 이것은 레지스터(147)와 레지스터(150)가 동일 클럭으로 제어됨은 물론 레지스터(155)와 레지스터(156)가 동일 클럭으로 제어됨에 따라서 얻어진 결과이다. 이 제3도의 실시예에서는 MPU로부터 팰릿 RAM으로의 데이타 기록을 실행하는 회로가 생략되어 있다. 또한, 화상 신호 처리 장치(161)는 1칩의 반도체 집적 회로로서 실현된다.
다음에 상기 제1 내지 3실시예에 도시한 기능을 하나의 화상 신호 처리 장치로서 실현한 예를 제4도에 도시한다. 이 화상 신호 처리 장치(156)는 동일 반도체 기판상에 구성되며, 입력되는 픽셀 단위의 디지탈 표시 데이타인 픽셀 어드레스(8비트)를 R,G,B 각 6비트의 디지탈 칼러 데이타로 변환하여 그 RGB 데이타를 각각 디지탈ㆍ아날로그 변환하고, CRT 디스플레이를 표시하기 위한 아날로그 RGB신호로서 출력함과 동시에 G데이타 6비트를 디지탈 데이타로서 출력하는 것이다. 참조번호[16]은 픽셀 클럭 입력단자, [17]은 수평동기 신호 입력 단자, [18]은 수직 동기 신호 입력단자, [19]는 픽셀 어드레스 입력 단자이며, 상기 신호들은 디스플레이 제어기로부터 공급된다. 참조번호[20]은 데이타 버스, [21]은 제어 신호 입력단자, [22]은 판독/기록 제어 신호 입력 단자로, 이상의 신호들은 시스템의 제어를 실행하는 MPU에서 공급되며, MPU가 팰릿 RAM(6)에 변환 데이타를 기록하거나 이로부터 판독하는 경우에 쓰인다. 픽셀 클럭은 타이밍 발생기(1)에 입력되며, 타이밍 발생기는 클럭(24)과 클럭(24)보다 위상 변하가 지연되는 클럭(25)를 발생한다. 클럭(24)은 동기 신호 레지스터 A(2)와 픽셀 어드레스 레지스터(3)로 공급된다 클럭(25)은 동기 신호 레지스터 B(7)와 R 레지스터(8) G 레지스터(9), B 레지스터(10) 및 G 데이타 레지스터(11)에 공급된다. 픽셀 어드레스 레지스터(3)는 클럭(24)에 따라 입력단자(19)로부터 입력된 픽셀 어드레스 데이타를 수신하여, 팰릿 RAM(6)(256워드×8비트에 RAM)에 어드레스(32)를 공급한다. 팰릿 RAM은 어드레스(32)에 의해 지정된 영역에 기억된 데이타의 판독 동작을 실행하며, R6비트, G6 비트, B6비트의 데이타를 데이터 버스(35,36 및 37)에 병렬 출력한다.
레지스터(8, 9 및 10) 각각은 팰릿 RAM에서 출력된 데이타를 클럭(25)에 따라 입력시키며, 각 D/A변환기(12, 13 및 14)로 데이타를 출력한다. 각 D/A변환기(12, 13 및 14)는 R6비트, G6비트, B6비트의 데이타를 각각 D/A변환하여, R 출력 단자(44), G 출력 단자(45), B 출력 단자(46)에서 아날로그 RGB 신호로서 출력한다. 또한, 팰릿 RAM에서 출력된 RGB 데이타중, G 데이타 6비트(36)는 G 데이타 레지스터(11)에 공급되며 G 데이타 레지스터(11)는 클럭(25)에 따라 데이타를 수신하여, 디지탈 G 데이타 출력 단자(47)에서 6비트의 데이타로서 출력한다. 동기 신호 레지스터 A(2)는 단자(17, 18)에서 입력되는 수평 동기 신호 및 수직 동기 신호를 클럭(24)에 따라 수신한다. 레지스터 A(2)에 수신된 동기 신호는 지연 회로(5)에 입력된다. 이 지연 회로는 동기 신호 레지스터 A(2)와 동기 신호 레지스터 B(7)로 구성되는 시프트 레지스터가 클럭 스큐(colck skew)에 의한 오동작을 발생치 않게 하기 위해서, 레지터 A(2)에 동기 신호(17, 18)가 입력됨과 동시에 동기 신호(26, 27)를 지연하는 것이다. 이 지연 회로(5)가 없으면, 클럭(24)에 따라 레지스터 A(2)에 기억된 동기 신호가 클럭(25)에 따라 레지스터 B(7)에 의해서 보유(latch) 되어진다.
즉, 1픽셀 클럭분의 앞선 동기 신호가 출력될 우려가 있다. 지연 회로(5)에서 출력된 동기 신호(28, 29)는 동기 신호 레지스터 B(7)에 입력된다. 동기 신호 레지스터 B(7)는 클럭(25)는 따라 동기 신호(28, 29)를 수신하여, 각각 수평 동기 신호 출력 단자(41), 수직 동기 신호 출력 단자(43)에서 출력한다. 또한, 클럭(25)은 픽셀 클럭 출력 단자(41)에서 출력된다. 참조번호[4]는 MPU인터페이스 제어기 회로이며, 제어 신호 입력단자(21)로부터의 제어 신호와 판독/기록 제어 신호 입력 단자(22)로부터의 판독/기록 제어 신호에 따라서 팰릿 RAM으로의 변환 데이타를 기록 또는 판독한다. 인터페이스 회로(4)는 픽셀 어드레스 레지스터(3)로 제어신호(31)와 팰릿 RAM(6)으로 보내질 8비트 기록 어드레스(30)를 출력하며, 팰릿 RAM(6)으로 판독/기록 제어 신호를 출력하고 팰릿 RAM(6)과의 사이에서 변환 데이타(34)의 판독 또는 기록을 실행한다. 데이타 버스(20)를 통하여는 디스플레이 제어기로부터 어드레스 데이타와 변환 데이타가 공급된다. 제어 신호 입력 단자(21)로 부터의 제어신호는 데이타 버스(20)로부터 입력되는 데이타를 어드레스 또는 변환 데이타로 전환시킨다. 판독/기록 제어 신호 입력 단자(22)로부터의 판독/기록 제어 신호가 기록을 나타내고, 제어 신호가 어드레스를 나타내는 경우, 데이타 버스(20)로부터의 어드레스는 버스(30)를 통하여 어드레스 레지스터(3)로 출력된다.
이때, 제어 신호(31)는 레지스터(3)에 수신되는 데이타를 단자(19)로부터 버스(30)측으로 전환시킨다. 다음에, 제어 신호(21)가 변환 데이타를 나타내면 버스(20)로부터의 변환 데이타는 버스(34)를 거쳐 팰릿 RAM으로 공급되며, 판독/기록 제어 신호(33)가 기록을 나타내면 버스(20)를 통하여 입력된 변환 데이타는 버스(20)를 통해 사전에 입력되여 레지스터(3)에 수신된 어드레스에 의해 지정된 영역에 기록된다. 단자(22)로부터의 판독/기록 제어 신호가 판독을 나타내는 경우는 (19)로부터 입력된 픽셀 어드레스에 따라서 변환 데이타가 팰릿 RAM으로 부터 데이타 버스(35, 36, 37)로 판독되든가 또는 팰릿 RAM으로부터 버스(20)로 데이타가 판독된다.
제5도는 제4도의 화상 신호 처리 장치의 동작을 도시하는 타이밍 챠트도이다. (a)는 제4도의 단자(16)에서 입력되는 픽셀 클럭이며, (b)는 제4도의 클럭(2)4, (c)는 제4도의 클럭(25)이다. (d)는 제4도의 단자(17)에서 입력되는 수평 동기 신호, (e)는 제4도의 단자(19)에서 입력되는 픽셀 어드레스이다. (f)는 제4도의 신호(26)이며 (b)의 클럭에 따라 제4도의 동기 신호 레지스터 A(2)에 기억된 수평 동기 신호이다. (g)는 제4도의 신호(32)이며, (b)의 클럭에 따라 픽셀 어드레스 레지스터(3)에 기억된 픽셀 어드레스이며, 팰릿 RAM의 어드레스(32)로 된다. (h)는 제4도의 신호(35, 36, 37)이며 팰릿 RAM의 출력 데이타이다. (i)는 제4도의 단자(42)에서 출력되는 수평 동기 신호이며, (c)의 클럭에 따라 제4도의 레지스터(7)에 입력되어 출력된다. (j)는 제4도의 단자(47)로부터 출력되는 디지탈 G데이타, 또는 버스(38, 39, 40)에 각각 출력되는 디지탈 RGB데이타이며, (c)의 클럭에 따라 제4도의 레지스터(11, 8, 9, 10) 각각에 입력되어 출력된다. (k)는 제4도의 단자(44, 45 및 46)에서 출력되는 아날로그 RGB 출력이며, (c)의 클럭에 따라 제4도의 각 레지스터(8, 9, 10)에 입력되어 D/A 변환된 후 출력된다.
다음에 제4도에 도시한 본 발명의 실시예인 화상 신호 처리 장치를 사용하여 CRT 디스플레이 및 액정 디스플레이를 표시하는 시스템의 블록 도면을 제6도에 도시한다. 참조번호[52]는 1칩의 반도체 집적 회로로서 실현되는 본 발명에 따른 화상 신호 처리 장치이다. 참조번호[50]은 시스템 전체의 제어를 행하는 MPU이며 화상 신호 처리 장치(52)에 대해선 팰릿 RAM에 의한 변환 데이타의 지정을 실행한다. 참조번호[51]은 디스플레이 제어기로서 MPU의 제어를 받으며 화상 신호 처리 장치(52)에 픽셀 클럭(61), 수평 동기 신호(62), 수직 동기 신호(63), 픽셀 어드레스(64)를 공급한다. 화상 신호 처리 장치(52)는 CRT 디스플레이(54)로 아날로그 RGB신호(69) 및 화상 신호 처리 장치내에서 지연된 수평 동기 신호(68)와 수직 동기 신호(67)를 공급한다. 또한, 화상 신호 처리 장치는 액정 디스플레이 또는 플라즈마 디스플레이 인터페이스 장치(53)에 픽셀 클럭 출력(66)과 이 출력 클럭에 동기하는 디지탈 G 데이타(65) 및 수평 동기 신호(68), 수직 동기 신호(67)을 공급한다. 그리고 액정 디스플레이 또는 플라즈마 디스플레이 인터페이스 장치는 액정 또는 플라즈마 디스플레이(55)를 구동시킨다. 동 도면에 있어서 참조번호[56], [57], [58], [59], [60]은 제8도의 참조번호[98], [97], [94], [95], [96] 각각에 상당하는 부호이다. 제4도 및 제6도에 의하면 액정 또는 플라즈마 디스플레이는 6비트인 G칼러 데이타의 값에 따른 농담을 각 픽셀에 표시하는 계조 표시를 하지만 본 발명은 이에 국한되지 않으며 제1b도와 같이 RGB 칼라 데이타의 일부의 상위 비트들이 출력될 수도 있다. 이 경우에 있어서 액정 디스플레이는 각 픽셀에 칼러 표시를 실행하게 된다. 또한, 화상 신호 처리 장치로부터 출력되는 칼러 데이타의 비트수는 실시예에 한정되는 것은 아니며, 비트수가 많을 수록 다계조 또는 다색 표시가 가능해진다.
제2도의 [127], 제4도의 [1]로 나타나 있는 타이밍 발생기의 구체적인 구성을 제7도에 도시한다. 참조번호[170]은 인버터이며 외부 유닛으로부터 픽셀 클럭[171]을 수신한다. 이 픽셀 클럭(171)은 제5도의 (a) 클럭과 일치한다. 참조번호[172]는 제2도의 [128], 제4도의 [24]로 나타나 있는 클럭이며, 제5도의 (b)에 도시된다. 참조번호[173]은 제2도의 클럭(136) 및 제4도의 클럭(25)이며, 제5도의 (c)에 도시된다. 제7도에 도시된 바와 같이 입력된 픽셀 클럭은 4개의 인버터(170)로 위상이 지연되어 클럭(172)으로 출력되고, 6개의 인버터(170)로 위상이 지연되어 클럭(173)으로 각각 출력된다.
본 발명의 실시예에 있어서 동기 신호는 상기 장치로 부터 출력되지만, 블랙킹 신호를 필요로 하는 CRT 디스플레이 장치에 본 발명을 적용하기 위하여 동기 신호의 경우와 같은 구성을 이용하여 지연된 블랭킹 신호를 CRT 디스플레이로 출력하는 것이 가능하다.
또한, 본 발명의 실시예에 있어서, 화상 신호 처리 장치에 CRT 디스플레이와 액정 또는 플라즈마 디스플레이 양쪽 모두가 접속되는 도면이 도시되어 있으나 실제 사용에 있어선 CRT 디스플레이, 액정 디스플레이 또는 플라즈마 디스플레이중의 어느 하나가 접속되어 표시 장치로서 사용되는 것이다. 또한, 액정 또는 플라즈마 디스플레이는 전자 발광(EL) 디스플레이도 될 수 있다.
이상 말한대로 본 발명에 의하면, 팰릿에 의해 변환된 디스플레이 표시 데이타를 아날로그 RGB신호 등의 CRT 디스플레이를 위한 신호로서 출력할 뿐 아니라 동시에 액정 또는 플라즈마 디스플레이 인터페이스 장치에도 디스플레이 표시 데이타를 공급함으로서 종래의 시스템에서 필요했던 A/D 변환기 및 그 제어를 위한 회로가 불필요하게 되어 CRT 디스플레이 또한 액정 또는 플라즈마 디스플레이를 표시하는 시스템을 종래의 시스템보다 소형을 나아가선 저가격으로 구성할 수 있다는 효과를 갖는다.
또한, 1픽셀 단위에 상당하는 클럭 신호(픽셀 클럭) 및, 이와 동기하는 디스플레이 표시 데이타가 동일 반도체 기판상에 형성된 회로를 통하여 출력됨으로써, 온도 변화가 있을지라도 출력에 따르는 지연량이 동일하게 되여 양자의 위상차는 안정되고 항상 일정한 위상 관계를 보유할 수 있으므로, 액정 또는 플라즈마 인터페이스 장치측은 정확하고 용이하게 데이타를 수신할 수 있게 된다. 또한 종래에 있어서, 액정 또는 플라즈마 디스플레이에 표시를 실행하는 경우, D/A 변환기의 출력을 A/D변환하기 위해 A/D변환기를 구비하고 있었으나 본 발명은 A/D변환기를 필요로 하고 있지 않으므로 액정 또는 플라즈마 디스플레이에 표시하는 표시 데이타의 고속 처리가 가능해진다는 효과를 갖는다.
또한, 디스플레이 제어기로부터 공급되는 픽셀 어드레스가 디스플레이 표시 데이타로 변환되어 출력되기 까지의 지연 시간과 동일한 지연 시간이 동일한 디스플레이 제어기로부터 공급되는 수평, 수직 동기 신호와 같은 디스플레이 제어 신호에 주어짐으로써, 디스플레이 제어 신호에 대한 디스플레이 표시 데이타의 관계는 항상 안정된 상태에 있게되며, 지터 등의 결함이 없는 고화질의 안정적인 화상을 공급할 수 있다는 효과를 갖는다.
더우기, 본 발명과 같은 화상 신호 처리 장치를 사용함으로서, CRT 디스플레이용인 시스템을 액정 또는 플라즈마 디스플레이에도 표시 가능한 시스템으로 하려는 경우에도 디스플레이 인터페이스 측에서 종래 존재하던 타이밍의 문제를 고려할 필요가 없게되어 시스템은 용이하게 구성할 수 있다는 효과를 갖는다.

Claims (20)

  1. 픽셀 단위인 디지탈 표시 데이타를 화상 신호로 변환해서 디스플레이 장치에 출력하는 화상 신호 처리 장치에 있어서, 상기 표시 데이타를 디지탈 칼러 데이타로 변환하는 변환 수단과, 상기 변환 수단으로부터 출력된 상기 칼러 데이타를 수신하여 CRT 디스플레이의 픽셀에 상기 칼러 데이타에 상응하는 칼러 표시를 나타내기 위한 아날로그 신호를 발생하는 디지탈ㆍ아날로그 변환기와, CRT 디스플레이 장치가 표시장치로 사용되는 경우에, 상기 디지탈ㆍ아날로그 변환기로부터 출력된 상기 아날로그 신호를 상기 화상 신호로서 상기 DRT 디스플레이 장치에 출력할 수 있는 제1출력 단자와, 평면 디스플레이 장치가 표시 장치로 사용되는 경우에, 상기 변환 수단으로부터 출력된 상기 칼라 데이타의 적어도 일부를 상기 화상 신호로서 상기 평면 디스플레이 장치에 출력할 수 있는 제2출력 단자 및 픽셀 주파수를 갖는 픽셀 클럭 신호를 제3출력 단자를 구비하며, 상기 제2출력 단자로부터 출력되는 상기 화상 신호가 제3출력 단자로 부터 출력되는 상기 픽셀 클럭 신호에 동기화되는 것을 특징으로 하는 화상 신호 처리 장치.
  2. 제1항에 있어서, 상기 변환 수단, 상기 디지탈ㆍ아날로그 변환기, 상기 제1, 제2 및 제3출력 단자는 동일 반도체 기판상에 구성되어 있는 것을 특징으로 하는 화상 신호 처리 장치.
  3. 제2항에 있어서, 상기 변환 수단으로부터 출력되는 상기 칼러 데이타의 적어도 일부를 상기 픽셀 클럭 신호에 따라서 보유하고, 이를 상기 제2출력 단자에 공급하는 제1보유 수단을 구비하는 것을 특징으로 하는 화상 신호 처리 장치.
  4. 제3항에 있어서, 상기 변환 수단으로부터 출력되는 상기 칼러 데이타를 상기 픽셀 클럭 신호에 따라서 보유하고, 이를 상기 디지탈ㆍ아날로그 변환기에 공급하는 제2의 보유 수단을 구비하는 것을 특징으로 하는 화상 신호 처리 장치.
  5. 제3항에 있어서, 상기 반도체 기판상에 구성된 집적 회로는 상기 표시 데이타를 외부로부터 수신하여 이를 상기 변환 수단에 공급하는 제1입력 단자와, 상기 표시 데이타에 동기됨과 더불어 상기 픽셀 주파수를 갖는 원 클럭 신호를 외부로부터 수신하는 제2입력 단자와, 제2입력 단자에 입력된 원 클럭 신호를 버퍼링하거나 또는 지연함으로써 상기 픽셀 클럭 신호를 형성하는 수단을 구비하는 것을 특징으로 하는 화상 신호 처리 장치.
  6. 제3항에 있어서, 상기 반도체 기판상에 구성된 집적 회로는 상기 표시 데이타를 외부로부터 입력하는 제1의 입력 단자와, 상기 표시 데이타에 동기됨과 더불어 상기 픽셀 주파수를 갖는 원 클럭 신호를 외부로부터 수신하는 제2의 입력 단자와, 제2입력 단자에 입력된 원 클럭 신호에 기준하여 제1픽셀 클럭 신호 및 제1픽셀 클럭 신호보다 위상 변화가 지연된 제2픽셀 클럭 신호를 발생하는 클럭 발생기와, 상기 제1픽셀 클럭 신호에 따라서 상기 제1입력 단자로부터 입력된 상기 표시 데이타를 보유하여 상기 변환 수단에 공급하는 제3보유 수단을 구비하며, 상기 제2픽셀 클럭 신호는 상기 제1보유 수단 및 제3출력 단자에 공급되는 것을 특징으로 하는 화상 신호 처리 장치.
  7. 픽셀 단위인 디지탈 표시 데이타를 평면 디스플레이용의 디지탈 화상 신호로 변환하는 화상 신호 처리 장치에 있어서, 픽셀 주파수를 갖는 제1픽셀 클럭 신호를 발생하는 클럭 발생 수단과, 상기 표시 데이타를 상기 화상 신호로 변환하는 변환 수단과, 상기 변환 수단으로부터 출력된 상기 화상 신호를 상기 제1픽셀 클럭 신호에 따라 보유하는 제1보유 수단을 구비하며, 상기 제1픽셀 클럭 신호 및 상기 제1보유 수단에 보유된 상기 화상 신호는 평면 디스플레이 장치로 공급되어 출력되고, 상기 클럭 발생 수단은 픽셀 주파수를 갖는 제2픽셀 클럭 신호를 발생하게 되고 그 제2픽셀 클럭 신호에 따라서 상기 표시 데이타를 보유하여 상기 변환 수단에 공급하는 제2보유 수단을 구비하며, 상기 변환 수단은 상기 표시 데이타에 기준하여 어드레스되는 위치에 칼러 데이타로 되는 상기 화상 신호를 기억하는 기억 수단을 포함하고, 상기 제2보유 수단은 상기 변환 수단으로 부터 출력된 토녹색의 칼러 데이타를 보유하는 것을 특징으로 하는 화상 신호 처리 장치.
  8. 제7항에 있어서, 상기 제2보유 수단이 보유한 복수 비티의 상기 녹색 칼러 데이타가 공급된 상기 평면 디스플레이 장치는 계조 표시를 하는 것을 특징으로 하는 화상신호 처리 장치.
  9. 픽셀 단위인 디지탈 표시 데이타를 평면 디스플레이용의 디지탈 화상 신호로 변환하는 화상 신호 처리 장치에 있어서, 픽셀 주파수를 갖는 제1픽셀 클럭 신호를 발생하는 클럭 발생 수단과, 상기 표시 데이타를 상기 화상 신호로 변환하는 변환 수단과, 상기 변환 수단으로부터 출력된 상기 화상 신호를 상기 제1픽셀 클럭 신호에 따라 보유하는 제1보유 수단을 구비하며, 상기 제1픽셀 클럭 신호 및 상기 제1보유 수단에 보유된 상기 화상 신호는 평면 디스플레이 장치로 공급되어 출력되고, 상기 클럭 발생 수단은 픽셀 주파수를 갖는 제2픽셀 클럭 신호를 발생하게 되고 그 제2픽셀 클럭 신호에 따라서 상기 표시 데이타를 보유하여 상기 변환 수단에 공급하는 제2보유 수단을 구비하며, 상기 변환 수단은 상기 표시 데이타에 기준하여 어드레스되는 위치에 칼러 데이타로 되는 상기 화상 신호를 기억하는 기억 수단을 포함하고, 상기 기억 장치가 각 위치에 기억하는 상기 칼러 데이타는 각각 복수 데이타로 되는 적, 녹, 청의 칼러 데이타로 구성되며 상기 제2보유 수단은 적, 녹, 청의 칼러 데이타의 각각의 상위 비트로부터 적어도 수 비트씩의 데이타를 보유하는 것을 특징으로 하는 화상 신호 처리 장치.
  10. 제9항에 있어서, 상기 제2보유의 수단이 보유한 상기 적, 녹, 청의 칼러 데이타가 공급된 상기 평면 디스플레이 장치는 적, 녹, 청의 칼러 데이타에 따른 칼러 표시를 각 픽셀에 표시하는 것을 특징으로 하는 화상 신호 처리 장치.
  11. 제8항에 있어서, 상기 평면 디스플레이 장치는 액정 표시 장치 또는 플라즈마 디스플레이 장치인 것을 특징으로 하는 화상 신호 처리 장치.
  12. 제10항에 있어서, 상기 평면 디스플레이 장치는 액정 표시 장치인 것을 특징으로 하는 화상 신호 처리 장치.
  13. 픽셀 단위인 디지탈 표시 데이타를 평면 디스플레이용의 디지탈 화상 신호로 변환하는 화상 신호 처리 장치에 있어서, 픽셀 주파수를 갖는 제1픽셀 클럭 신호를 발생하는 클럭 발생 수단과, 상기 표시 데이타를 상기 화상 신호로 변환하는 변환 수단과, 상기 변환 수단으로 부터 출력된 상기 화상 신호를 상기 제1픽셀 클럭 신호에 따라 보유하는 제1보유 수단을 구비하며, 상기 제1픽셀 클럭 신호 및 상기 제1보유 수단에 보유된 상기 화상 신호는 평면 디스플레이 장치로 공급되어 출력되고, 상기 클럭 발생 수단은 픽셀 주파수를 갖는 제2픽셀 클럭 신호를 발생하게 되고 그 제2픽셀 클럭 신호에 따라서 상기 표시 데이타를 보유하여 상기 변환 수단에 공급하는 제2보유 수단을 구비하며, 상기 제1픽셀 클럭 신호는 상기 제2픽셀 클럭 신호보다 위상 변화가 지연되는 것을 특징으로 하는 화상 신호 처리 장치.
  14. 제13항에 있어서, 상기 제2의 보유 수단에 보유되는 상기 표시 데이타 및 상기 클럭 발생 수단이 발생하는 상기 픽셀 클럭 신호의 시초가 되는 원 클럭 신호는 상기 반도체 기판상에 형성된 집적 회로의 외부로부터 공급되는 것을 특징으로 하는 화상 신호 처리 장치
  15. 픽셀 단위인 디지탈 표시 데이타를 디스플레이용인 화상 신호로 변환하는 화상 신호 처리 장치에 있어서, 픽셀 주파수를 갖는 제1픽셀 클럭 신호를 발생하는 클럭 발생 수단과, 상기 표시 데이타를 상기 화상 신호로 변환하는 변환 수단과, 그 변환 수단으로 부터 출력된 상기 화상 신호를 상기 제1픽셀 클럭 신호에 따라서 보유하는 제1보유 수단과, 디스플레이용 동기 신호 또는 블랭킹 신호를 상기 제1픽셀 클럭 신호에 따라서 보유하는 제2보유 수단을 구비하며, 상기 제1보유 수단이 보유한 상기 화상 신호 및 상기 제2보유 수단이 보유한 상기 동기 신호 또는 블랭킹 신호가 디스플레이 장치로 출력되고, 상기 클럭 발생수단은 픽셀 주파수를 가지는 제2픽셀 클럭 신호를 발생하게 되고, 그 제2픽셀 클럭 신호에 따라서 상기 표시 데이타를 보유하여 상기 변환 수단에 공급하는 제3보유 수단과, 그 제3보유 수단에 공급되는 상기 표시 데이타용인 동기 신호 또는 블랭킹 신호를 상기 제2픽셀 클럭 신호에 따라서 보유하여 상기 제2보유 수단에 공급하는 제4보유 수단을 구비하는 것을 특징으로 하는 화상 신호 처리 장치.
  16. 제15항에 있어서, 상기 제4보유 수단이 보유한 동기 신호 또는 블랭킹 신호를 지연하여 상기 제2보유 수단에 공급하는 지지 수단을 구비하는 것을 특징으로 하는 화상 신호 처리 장치.
  17. 제15항에 있어서 상기 변환 수단은 상기 표시 데이타에 기준해서 어드레스되는 위치에 있는 칼러 데이타로 이루어지는 상기 화상 신호를 기억하는 기억 수단을 포함하며 상기 제1보유 수단은 상기 칼러 데이타를 보유하는 것을 특징으로 하는 화상 신호 처리 장치.
  18. 제17항에 있어서, 상기 제1보유 수단은 상기 변환 수단으로 부터 출력된 적, 녹, 청의 칼러 데이타를 상기 제1픽셀 클럭 신호에 따라서 보유하는 제5보유 수단을 포함하고, 그 제5보유 수단이 보유한 상기 칼러 데이타에 기준하여 CRT 디스플레이의 픽셀에 칼러 표시하는 아날로그 신호를 발생하는 디지탈, 아날로그 변환기를 구비하며, CRT 디스플레이 장치에 대하여 상기 동기 신호 또는 블랭킹 신호와 상기 화상 신호로 이루어지는 상기 아날로그 신호를 출력하는 것을 특징으로 하는 화상 신호 처리 장치.
  19. 제17항 또는 제18항에 있어서, 상기 제1보유 수단은 상기 변환 수단에서 출력된 상기 칼러 데이타의 적어도 일부를 상기 제1픽셀 클럭 신호에 따라서 보유하는 제6보유 수단을 포함하며 평면 디스플레이 장치에 대하여 상기 동기 신호, 상기 제1픽셀 클럭 및 상기 제6보유 수단이 보유한 상기 칼러 데이타를 출력하는 것을 특징으로 하는 화상 신호 처리 장치.
  20. 제15항에 있어서, 상기 클럭 발생 수단, 상기 변환 수단, 상기 제1, 제2, 제3 및 제4의 보유 수단은 동일 반도체 기판상에 형성되어 있으며, 상기 클럭 발생 수단은 상기 반도체 기판의 외부에서 공급된 원 클럭 신호에 기준해서 상기 제1및 제2픽셀 클럭 신호를 형성하고, 상기 제3보유 수단은 상기 반도체 기판의 외부로부터 상기 원 클럭 신호에 동기하여 공급된 상기 표시 데이타를 보유하며, 상기 제4보유 수단은 상기 반도체 기판의 외부로부터 상기 원 클럭 신호에 동기하여 공급된 상기 동기 신호를 보유하는 것을 특징으로 하는 화상 신호 처리 장치.
KR1019890011257A 1988-08-09 1989-08-08 화상 신호 처리 장치 KR940003622B1 (ko)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
JP19851488 1988-08-09
JP198,514 1988-08-09
JP271,293 1988-10-27
JP27129388 1988-10-27
JP276,621 1988-11-01
JP27662188 1988-11-01
JP136,803 1989-05-30
JP1136803A JP2773248B2 (ja) 1988-08-09 1989-05-30 画像信号処理装置

Publications (2)

Publication Number Publication Date
KR900003729A KR900003729A (ko) 1990-03-26
KR940003622B1 true KR940003622B1 (ko) 1994-04-25

Family

ID=27327501

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890011257A KR940003622B1 (ko) 1988-08-09 1989-08-08 화상 신호 처리 장치

Country Status (2)

Country Link
JP (1) JP2773248B2 (ko)
KR (1) KR940003622B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002140030A (ja) 2000-10-31 2002-05-17 Seiko Epson Corp カラー表示方法及びそれを用いる半導体集積回路
KR100796792B1 (ko) * 2001-06-02 2008-01-22 삼성전자주식회사 액정 표시 장치 및 이의 구동 방법
JP2013156323A (ja) * 2012-01-27 2013-08-15 Seiko Epson Corp 表示制御装置及びそれを用いた電子機器
KR102173628B1 (ko) * 2019-03-07 2020-11-03 서강인 압출 스낵의 진공탈기를 이용하는 팽화 장치
CN115171622A (zh) * 2022-08-04 2022-10-11 广西显沛光电科技有限公司 一种液晶显示器同步信号处理方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6125190A (ja) * 1984-07-13 1986-02-04 株式会社　アスキ− 表示制御装置
JPS61213896A (ja) * 1985-03-19 1986-09-22 株式会社　アスキ− デイスプレイコントロ−ラ
JPH0736104B2 (ja) * 1985-03-27 1995-04-19 株式会社アスキ− デイスプレイコントロ−ラ
JPH0654420B2 (ja) * 1986-09-18 1994-07-20 セイコー電子工業株式会社 液晶表示装置のインタ−フエ−ス回路
JPH0782306B2 (ja) * 1986-05-30 1995-09-06 株式会社日立製作所 ビデオインターフェース方法及び装置
JPH0713785B2 (ja) * 1987-05-19 1995-02-15 富士通株式会社 画像表示制御装置
JP2790215B2 (ja) * 1988-10-31 1998-08-27 株式会社日立製作所 半導体集積回路装置

Also Published As

Publication number Publication date
JPH02230190A (ja) 1990-09-12
JP2773248B2 (ja) 1998-07-09
KR900003729A (ko) 1990-03-26

Similar Documents

Publication Publication Date Title
EP0354480B1 (en) Display signal generator
US9972265B2 (en) Display apparatus, method of driving display panel using the same and driver for the display apparatus
KR100853210B1 (ko) 색 특성 보상 기능과 응답 속도 보상 기능을 갖는 액정표시 장치
KR100443324B1 (ko) 표시 드라이버, 표시 유닛, 표시 패널 및 전자기기
JP2572373B2 (ja) カラ−デイスプレイ装置
JPH0562346B2 (ko)
JP2003316334A (ja) 表示装置及び表示用駆動回路
JPH11194748A (ja) 液晶表示装置
KR940003622B1 (ko) 화상 신호 처리 장치
JP4910499B2 (ja) 表示ドライバ、電気光学装置、電子機器及び駆動方法
JP2762989B2 (ja) 画像信号処理装置、画像信号処理システム及び表示システム
US6912000B1 (en) Picture processing apparatus
JP3172450B2 (ja) 画像情報処理装置
JP3812361B2 (ja) 画像表示装置
JP2973209B2 (ja) 画像信号処理装置
JP2538654B2 (ja) 表示書込装置
JP2897223B2 (ja) デイスプレイコントローラ
JPH037987A (ja) 表示体制御装置
JPH0395591A (ja) 画像信号処理装置
JPS62229286A (ja) 画像表示制御装置
JPH11338408A (ja) スキャンコンバータ
JPH0451091A (ja) 画像信号発生装置
JPH06161409A (ja) ルックアップテーブルメモリ書換え方法およびルックアップテーブルメモリを持つディスプレイ装置
JPH0437435B2 (ko)
JPH0511722A (ja) 液晶表示装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080411

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee