JPS6125190A

JPS6125190A - 表示制御装置

Info

Publication number: JPS6125190A
Application number: JP14558384A
Authority: JP
Inventors: 石井　孝寿
Original assignee: ASCII Corp
Current assignee: ASCII Corp
Priority date: 1984-07-13
Filing date: 1984-07-13
Publication date: 1986-02-04
Also published as: JPH0364078B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［技術分野］本発明は、表示用制御装置の改良と統一に関する。

［背景技術］従来においては、ＣＲＴと比較して、液晶（以下、ｒＬ
ｃｌ）Ｊという）が小型であった。たとえば、１画面当
たり、ＣＲＴでは８０字Ｘ２５行の表示ができたのに、
ＬＣＤでは４０字×４行しか表示できなかった。このた
めに、ＬＣＤ用表示制御装置とＣＲＴ’用表示制御１置
とは全く別のものであり、ぞれらの一方の表示！！ＩＩ
装置によって、他方の表示制御装置を共用することがで
きなかった。

ところで、近年、ハンドベルトコンピュータ（以下、ｒ
　ｌ−Ｉ　ＨＣＪという）が普及し、このＨＨＣの表示
装置は、低消費電力である必要性がらしＣＤ表示装置が
用いられている。この場合、ＬＣＤは、画面の上下方向
に２つに分けられて互いに密着配置し、並列表示を行な
っている。そして、ＨＨＣは高性能化おにび高機能化が
進んでおり、ＬＣＤの表示性能はＣＲＴの表示性能に近
付ぎつつある。したがって、ｌ−（ＨＣにおいて、Ｉ−
ＣＤおよびＣＲＴの画表示装置を駆動できる表示用制御
装置の出現が要請されている。このような要請が行なわ
れるのは、現在、ＬＣＤとＣＲＴとで全く異なる表示制
御を行なっているものの、Ｌ　ＣＤとＣＲＴとは、本質
的には同じ表示制御を行なうことができるものであると
いう背景があるからである。

［背景技術の問題点］しかし、現実的には、まず、ＬＣＤの表示仕様が物理的
に固定されている（たとえば、水平の走査線の数がＬＣ
Ｄによって固定されている）し、ＬＣＤの場合は垂直ま
たは水平の帰線が必要ないので、ソフトウェアの互換性
を完全に維持したまま、それらの種々の仕様を有するＬ
ＣＤに対して、ＣＲＴと同様に充分な表示制御を行なう
ことができないというガ題がある。

また、従来は、ＩＣＤは９階調表示（中間調）ができな
いために、ＯＲ’１−と同じ表示ができないという問題
がある。

さらには、ＬＣＤは一般に表示クロックスピードが遅い
ので表示制御装置のスピードが遅くなり、ＣＰＵからの
メ上りのアクセスも遅くなってしまい、ＣＲＴ表示の場
合よりも装置の性能が低下するという問題がある。

また、従来の表示制御装置は、外部レジスタの追加がで
きないので、構成制御が必要な場合に、これに必要な回
路が多くなるという問題がある。

さらに、従来のソフトウェアを使用する場合、装置が機
能拡張されていると、そのソフトウェアの実行に際し機
能拡張部の保護ができないという問題もある。

［発明の目的］本発明は、上記従来の問題点に着目してなされたもので
あり、ソフトウェアの互換性を完全に維持したまま、そ
れらの種々の仕様を実現し、ＬＣＤ表示において階調表
示を行ない、ＣＲＴ表示と同じ程度のアクセスを実現し
、構成制御を可能とし、さらに、従来のソフトウェアに
おいて機能拡張した場合の保護ができる表示制御回路を
提供することを目的とするものである。

［発明のＩＩ要］本発明は、ＣＲＴを表示制御するモード、または液晶を
表示制御するモードを選択するモード選択手段を設番ノ
、そのＣＲＴの表丞ｉ制御を実行する手段と、その液晶
の表示１１ＪＩＩを実行する手段とを有するものである
。

［発明の実施例］第１図は、本発明の一実施例を示すブロック図である。

ＬＣＤＣ１０は、ＬＣＤまたはＣ’ＲＴの表示を制御す
るＬＳＩである。このＬＣＤＣ１０は、ＣＲＴコントロ
ーラ１１と、データ信号を増幅するドライバ１２と、ア
トリビュートグラフィック１３と、アルファ１４と、カ
ラーセレクタ１５と、色変換を行なう色パレット１６と
、］ンボジットカラージェネレータ１７と、モードセレ
クトレジスタ７１とを有する。ＣＲＴコントローラ１１
は、バラメ二りをセットするとそれに基づいてタイミン
グ信号を発生するものである。カラーセレクタ１５は、
表示手段２０としてカラーＣＲＴを使用する場合にはカ
ラーを指定する４ビツトのデジタル信号を出力するもの
である。コンボジッ］・カラージェネレータ１７は、Ｙ
信号を作るため及びアナログＲＧＢ信号を作るために、
Ｄ／Ａ変換したり、ＬＣＤのタイプ１〜３の各モードに
合せて出力信号を発生ずるものである。

しＣＤＣ１０は、また、内部コントロールレジスタ１８
および第１図に示す回路を有する。

表示手段２０としては、ＣＲＴまたはしＣＤが使用され
る。

ＬＣＤＣ１０の外部には、ＤＲＡＭまたはＳＲＡＭから
なるＶＲＡＭ　（ビ・ｉオ用ＲＡＭ）３０と、ＣＰＵか
らのアドレス信号をラッチするアドレスラッチ３１と、
ＬＣＤＣ１０からのデータをラッチするデータラッチ３
２と、データラッチ３２からの信号に基づいて、文字情
報をドツトに変えるキャラクタジェネレータ３３と、内
部コントロールレジスタ１８からのデータを受ける外部
コントロールレジスタ３４とが設けられている。

次に、上記実施例の動作の概要について説明する。

第２図は、ＬＣＤＣｌ　Ｏの中に設けられたＩ１０レジ
スタの総てを示す図である。このＩ１０レジスタは、互
いに異なる複数のレジスタの機能を有する。

ここで、表示手段２ｏとしてのＣＲＴに、文字を表示す
るには、図示しないｃＰＵからのデータ信号がドライバ
１２を介してＶＲＡＭに一旦書込まれる。ＣＲＴＣｌｏ
は、ＣＲＴの同期・走査に合せてＶＲＡＭ３０を繰返し
読出す。この読出しデータはデータラッチ３２にラッチ
され、そのデータがキャラクタジェネレータ３３および
アルファ１４によってドツトに変えられ、カラーセレク
タ１５によって色信号に変換されてＣＲＴに送られる。

また、色変換を行ないたい場合には、カラーパレット１
６が使用され、コンポジットカラ−ジェネレ−１１１７
によってＤ／Δ変換されてＹ信号がＣＲＴに送られる。

　。

一方、表示手段２ｏとして、Ｌ　ＣＤを使用した場合に
は、コンポジットカラージェネレータ１７において、Ｄ
／Ａ変換されずに、別の操作によってＬ　Ｃ’Ｄを表示
制御する。この操作については、後述する。なお、ＬＣ
Ｄを使用した場合に、そのＬＣＤに送られる信号は、第
１図においてＬＣＤＣ１０と表示手段２ｏとの間のイン
タフェースに、（）で囲んで示しである。

このようにして、１記インタフエースは、ＣＲＴとＬＣ
Ｄどに共用されている。

Ｉ１０レジスタに、アドレス信号として、Ｄ（ＨＥＸ）
つｌ、ｒｌｌｏｌＪを送ると、第２図の表に示すように
、データｒＰ、Ｄ６．・・・・・・・・・。

ＤＯＪをｄ１込むことができる。このデータは、第３図
に示すレジスタバンクのアドレスとしての機能を有する
レジスタを指定づるものである。ここで、上記［ＰＪ−
は後述するプロテクトピットであるが、これを別にし、
「Ｄ６．・・・・・・・・・、Ｄ’ＯＪの７ビツトが、
第３図に示すアドレスと同じものであり、このアドレス
と各レジスタの機能どの対応関係は、同じく第３図に示
しである。

たとえば、第２図のアドレスＤ　（ＨＥＸ）における「
Ｄ６．・・・・・・・・・、ＤＯＪの７ビツトが、［１
１００１０１Ｊであれば、第３図における７ビツトのデ
ータはモニタコントロールとしてのレジスタの機能を発
揮する。この場合、ビット７は、入力手段としてマウス
またはライトペンを選択するビットであり、それが「１
」のときにマウスを選択し、それが「０」のときにライ
トペンを選択するものである。ビット６は、第１図に示
すＶＲＡＭ３０としてＳＲＡＭ　（スタティックＲＡＭ
）またはＤＲＡＭ　（ダイナミックＲＡＭ）を選択する
ビットであり、それが「１」のときにＳＲＡＭを選択し
、それが「０」のときにＤＲＡＭを選択するもめである
。ビット５は、表示手段２０としてＬＣＤまたはＣＲＴ
を選択するビットであり、それが「１」のときにＬＣＤ
を選択し、それが「０」のときにＣＲＴを一選択するも
のである。

一方、第２図のアドレスＤ　（ＨＥＸ）における「Ｄ６
．・・・・・・・・・、ＤＯ’Ｊの７ビツトが、［１１
゜０１１０Ｊであれば、第３図における８ビツトのデー
タはテスｌ−／　Ｌ　ＣＤコントロール／ラスタアジャ
ストとしてのレジスタの機能を発揮する。この場合、ピ
ッｌ−５，４，３，２は、ＬＣＤのタイプ１〜３（これ
らの各タイプについては後述する）を選択するピッ１−
であり、ビット１．０は、第４図で説明する垂口表示位
＠（ラスタアジャスト）の量を選択するビットである。

第４図は、垂直表示位置調整回路を示す図である。

垂直表示位置調整回路４０は、シフトレジスタ４１とセ
レクタ４２とで構成されている。シフトレジスタ４１は
、垂直同期信号と、クロツタとしての水平同期信号とを
受【ノ、その水平同期信号が０．１．・・・・・・、５
．６個それぞれ遅れた信号を出力するものである。入力
された水平同期信号と同じターイミングの出力信号が上
部フレーム信号ＦＬＭ（Ｕ）となる。この上部フレーム
信号ＦＬＹ（ＬＪ）は、画面の垂直方向の上部に設りだ
上部液晶４３（第４図Ｂ参照）を走査するときにタイミ
ングを取るものである。

セレクタ４２は、シフトレジスタ４１の出力信号を選択
し、下部フレーム信号ＦＬＭ（Ｌ）として送出すもので
ある。下部フレーム信号ＦＬＭ（Ｌ）は、画面の垂直方
向の下部に設けたＦ部液晶４４（第４図Ｂ参照）を走査
するときにタイミングを取るものであり、画面の走査線
の数に応じて、上部液晶４３の表示位相に対して、下部
液晶４４の表示位相を変化させるものである。実施例の
場合には、上部液晶４３の表示位相に対して、下部液晶
４４の表示位相が遅れている。なお、上部液晶４３と下
部液晶４４とを密着して配設することによって１つの画
面を構成している。

たとえば、第４図Ｂに示すように、６４０Ｘ２０４のＬ
ＣＤを使用し、６４０ｘ　２００の画面を表示（る場合
には、上部液晶４３のボーダー４３ｂとして２木の走査
線分だけ表示部４３ｄを下げる必要がある。このために
、下部フレーム信号ＦＬＭ（Ｌ）’は、走査［１２本分
だけ遅れる。この状態を第４図Ａに示しである。

第４図において、ラスタアジャスト０信号（第３図にお
いてはＲＡＪＯで示されている）と、ラスタアシヤスト
ド信号（第３図においてはＲＡＪｌで示されている）と
を変化させることによって、下部フレーム信号ＦＬＭ（
Ｕ）の遅れ量を制御できる。すなわち、ラスタアジャス
ト０信号、ラスタアジャスト１信号を、ｆ’ｏ、ＯＪ、
ｒｏ、ＩＪ。

Ｎ、ＯＪ、Ｎ、ＩＪにすると、遅れ本数は、それぞれ０
．２．４．６本である。この遅れ本数を適当に調節する
ことによって、上部液晶４３と下部液晶４４との園で、
表示部分の切れ目が生じないようｋすることができる。

第５図は、コンポジットカラージェネレータ１７の詳細
を示す回路図である。この回路１７は、ＣＲＴを表示す
る場合の表示制御信号と、ＬＣＤを表示する場合の表示
部ｍ信号とを発生するものであり、ＬＣＤ表示制御信号
としては、ＬＣＤのタイプ１．２．３用の３種類の制御
信号を発生する。

Ｄ／Ａコンバータ１７ａは、カラーパレット１６から受
けたＲ、Ｇ、Ｂのそれぞれのデジタル信号をアナログ信
号に変換するものであり、この変換されたアナログ信号
がＣＲＴの表示制御信号として使用される。、７ダー１
７ｂは、カラーパレット１６から送られたＲ、Ｇ、Ｂの
各デジタル信号を入力して、（４Ｇ＋２Ｒ＋８）の演算
を行ない、その演算結果に重みを付けて二進値として所
定のビット数で出力するものである。Ｄ／Ａコンバータ
１７ｃは、アダー１７ｂの出力信号をアナログに変換し
てＹ信号（輝度信号）としてＣＲＴに出力するものであ
る。

また、問引き回路１７ｄは、ＬＣＤに表示すべきドツト
のｌｉｔ度に応じて、そのＬＣＤに印加する電圧のデユ
ーティサイクルをドツト毎に変換させるものであり、１
垂直走査毎に出力値を決定する（間引く）ものである。

この問引き回路１７ｄは、ＲＯＭで構成され、その出力
信号はＬＣＤのタイプ１（後述する）用の表示制御デー
タであり、この信号−１はシフトレジスタ５２（第５図
Ｃ参照）に送られる。

フィールドカウンタ１７ｅは、垂直同期信号をカウント
し、その結果を３ビツトで出ノ〕するものである。この
３ビツトの出力信号と、アダー１７ｂの出力信号の上位
４ビツトとに基づいて、間引き回路１７ｄにおいて、上
記間引き動作を実行するものである。

直列−並列コンバータ１７ｆは、間引き回路１７ｄの出
力信号を４ピツトの並列信号に変換するものである。こ
のコンバータ１７ｆの出力信′号はＬＣＤのタイプ２（
後述する）用の表示データ信号であり、この信号はシフ
トレジスタ５３（第５図Ｃ参照）に送られる。

ラッチ回路１７ａは、アダー１７ｄの出力信号のうち、
上位４ビツトをラッチするものであり、ＬＣＤのｉｉａ
！Ｂみ信号を出力するものである。このラッチ回路１７
Ｑの出力信号はＬＣＤのタイプ３（後述する）用の表示
データ信号であり、この信号はシフトレジスタ５４（第
５図Ｃ参照）に送られる。

第５図Ａ〜Ｇは、それぞれのタイプのＬＣＤセグメント
ドライバー中のシフトレジスタの並び方を示す図である
。

これらの図において、シフトレジスタ５２，５３．５４
のそれぞれと液晶４３との間に存在するラッチは省略し
て示しである。

ＷＣＫ重みクロック回路は、ＣＲＴ−コントローラ１１
内に存在し、第３図のアドレス６７　（ＨＥＸ）のビッ
ト４〜０のＥ　ｌ−１ピツトに応じて、ＳＣＫクロック
をカウントダウンすることによって、重みりＯツクＷＣ
Ｋを作る。

そして、第５図Ａには、１ドツトを単位として、間引き
回路１７（ｊを使用して、画面の１垂直走査毎に、上記
電圧の印加を制御する；ｂのが示しである。これが、１
．　ｃ　ｏのタイプ１である。すなわち、液晶４３の水
平方向のドツト数（たとえば３２０ドツト）と同じ数だ
けフリップフロップ５２が設けられ、１つの直列シフト
レジスタを構成する。

このシフトレジスタには、間引き回路１７ｄの出力信号
が順次印加され、所定の表示を行なう。

第５図りは、ＬＣＤのタイプ１，２において、８段階の
階調コントロールを行なった場合のデータを示したもの
である。つまり、輝度に応じて、８つのフィールドのう
ち所定数のフィールドの間引きを行ない、その間引きが
行なわれた場合には、当該ドツトに電圧が印加されな（
＼。これによって、平均の明るさが８段階に制御できる
。

ここで、所定フィールド（たとえば８つのフィールド）
を単位とし、その８フイールドの間において、所定のド
ツトに着［１する。そして、そのドツトの輝度を最も高
くしたいときには、そのドツトに対応するフリップ７０
ツブ５２に、８フイールドの総てについて電圧を印加す
る。これは、第５図りにおいて、ビットｒ１１１Ｊとし
て示しである。その輝度を中程度に高くしたいときには
、そのドツトに対応するフリップ７０ツブ５２への信号
入力を、所定回数（所定フィールドについて）だけ間引
（にれは、第５図りにおいて、たとえばビットｒ１００
Ｊとして示しである。つまり、８フイールドのうち３フ
イ一ルド分だけ間引く。

この間引く動作については、間引き回路１７ｄが実行す
る。

一方、第５図Ｂには、上記ＬＣＤのタイプ１と基本的に
は同じであるが、フリップフロップ５２の全部を直列に
１つのシフトレジスタを構成させる代りに、フリップ７
０ツブ５３の所定数によって１つのシフトレジスタを構
成させ、つまり、複数並列のシフトレジスタを有するも
のを示しである。これが、ＬＣＤのタイプ２である。こ
のようにすることによって、Ｌ　ＣＤのタイプ１よりも
、ノリツブ７０ツブ５３の電力消費が少なくなる。

この場合も、第５図りで説明した原理が適用される。第
５図Ｂにおいては、フリップフロツブ８０個で１つのシ
フトレジスタを構成し、全部で４つのシフトレジスタ（
■、■、■、■で示しである）が存在する例を示しであ
る。間引き回路１７ｄからの輝度情報は、■、■、■、
■の順序で記憶され、その切換はり０ツクＥＣＫが行な
う。

また、第５図Ｃには、１ドツト毎に、輝度の幅の最小単
位峙１Ｎを与えることによって、液晶４３への電圧の印
加を制御するものが示されている。

これが、ＬＣＤのタイプ３である。上記輝度の幅の最小
単位時間は、たとえば、交流化信号（１ドツトをドライ
ブする時間、１ラインをドライブする時間でもある）の
半サイクルの１６分の１である。これを実行するために
４ビツトを使用し、各ビットは、上記最小時間のそれぞ
れ１，２．４゜８倍の重み幅の意味を持たせ、つまり各
ビットに重みを持たせている。そして、１ドツ１〜毎に
、最小時間と重み幅とを４ビツトの値に対応して組合わ
せて、上記電圧の印加時間を制御Ｊるものである。

ラッチ回路１７ａの出力信号と、ＬＣＤのドライブ波形
との関係の例をｆｆ！５図Ｅに示しである。

つまり、１水平走査時間内に、輝度に応じて、輝度の幅
の最小ｔ１１位時間の整数倍だ【プ、液晶に電圧を印加
さ・Ｉる。これによって、平均の明るさが１６段階に制
御できる。第５図Ｅの場合、＋２．５Ｖと−２，５ｖと
を有する交流化信号に従って、所定のデユーティ波形で
液晶に電圧を印加する。

ＣＲＴコントローラ１１において、ウェイト重みパルス
ＷＣＫに基づいて、パルスＷＯ，Ｗ１．Ｗ３が作られる
。パルスＷＯは、輝度の幅の最小単位時間に対応するパ
ルスである。パルスＷ１．Ｗ２）Ｗ３はそれぞれ、パル
スＷＯの２．４．８倍のパルス幅を有するパルスである
。ラッチ回路１７ｇの出力信号がＭｌｌｌＪの場合に番
よ、１水平走査時間の総てに戸って交流化信号が印加さ
れることが好ましいが、多少の隙間が存在しでもよい。

すなわち、第６図に示すｊ−Ｄｎ　（ｎはＯ〜７の整数
であり、このＬＤｎは、シフトレジスタ５４から送られ
るデジタル情報であって、４ビツトで構成されている）
の各表示制御信号と、上記パルスＷＯ，Ｗ１．Ｗ２．Ｗ
３とを論理回路で処理した信号に基づいて、ＬＣＤを制
御する。具体的には、４つのＡＮＤ回路と１つのＯＲ回
路とが設けられ、ＬＤＯとＷＯとが１つ目のＡＮＤ回路
で処理され、ＬＤｌとＷｌとが２つ目のＡＮＤ回路で処
理さ卦、Ｌ　Ｄ　２とＷ２とが３つ目のＡＮＤ回路で処
理され、ＬＤ３とＷ３とが４つ目のＡＮＤ回路で処理さ
れ、上記４つのＡＮ−Ｄ回路の出ツノ信号が上記ＯＲ回
路に入力され、このＯＲ回路の出力信号に基づいて、Ｌ
ＣＤの輝度が制御される。

このようにして、ドツトの中間ｌ！！！度（中間調）を
複数設定できる。

第６図は、各表示手段に対する表示制ｍ信号を示した図
表である。

この図表では、ＣＲＴとＬＣＤのタイプ１〜３とのそれ
ぞれについて、発生ずる表示制御信号を示しである。こ
こで、ＶＳＹＮＣは垂直同期信号であり、Ｈ８ＹＮｃは
水平同期信号であり、Ｌ、　Ｃはシフトレジスタからラ
ッチにビデオ信号を取出すり１コツクぐあり、ＳＣＫは
ビデオ信号をシフトレジスタに入れるクロックであり、
ＥＣＫはＬＣＤのドライバをイネーブルにするクロック
であり、ＷＣＫは輝度の重みの単位となるウェイトクロ
ックである。そして、Ｂ、Ｇ、Ｒ，Ｙはそれぞれ青の原
色輝度信号、緑の原色輝度信号８赤の原色輝度信号、モ
ノクロ輝度信号である。また、ＣＨは色位相信号であり
、Ｍは交流化信号である。なお、図中Ｕ、Ｌはそれぞれ
上部液晶用、下部液晶用を示す記号である。

第７図は、ＣＰＵタイムスロットと表示タイムスロット
との関係を示した図である。

第７図（１）には、ＣＰ　ＵタイムスロットとＣＲＴの
表示タイムスロットとが示されており、両タイムスロッ
トは互いにほぼ同じ長さで繰り返して発生する。一方、
第７図（２）には、ＣＰＵタイムスロットとＬＣＤの表
示タイムスロットとが示されており、ＣＰＵタイムスロ
ットの長さはＬＣＤの表示タイムスロットの長さのほぼ
３倍に設定されている。

第７図（２）について、全体的に見ると、ＬＣＤの表示
タイムスロットの合計時間を短くし、ＣＰＵタイムスロ
ットの合４時間を長くしている。

これは、ＬＣＤのアクセススピードがＣＲＴのそれより
も一般に遅いために、ＬＣＤの表示タイムスロットを少
なくしても支障がなく、これによって余裕かできた時間
をＣＰＵタイムスロツ１〜として使用することによって
、ＣＩ）　ＩＪの動作を速くするためである。

第７図Ａは、液晶表示時のメモリアクセス高速化回路を
示り図である。

この図において、基本クロック回路６１からの基本クロ
ックが、ＣＲＴ用タイミング信号発生回路６２と、Ｌ　
Ｃｌ）用タイミング信号発生回路６３とに送られる。Ｃ
ＲＴ用タイミング信号発生回路６２は、ＣＲＴ用のロー
アドレスセレクト信号ＣＲＡＳとＣＲＴ用のカラムアド
レスセレクト信号ＣＣＡＳとをセレクタ６４に送る。Ｌ
ＣＤ用タイミング信号発生回路６３は、Ｌ　ＣＤ用のロ
ーアドレスセレクト信号ＬＲＡＳとＬＣＤ用のカラムア
ドレスセレクト信号Ｌ　ＣＡ　Ｓとをセレクタ６４に送
る。

また、セレクタ６５は、表示手段２０としてＣＲＴを使
用するかまたはＬＣＤを使用するかを示すＣＲＴ／ＬＣ
Ｄ切換え信号を受けて、セレクタ６４に対して、ＣＲＴ
用のローアドレスセレクト信号ＣＲＡＳまたはＬＣＤ用
のローアドレスセレクト信号ＬＲＡＳを、ローアドレス
セレクト信号ＲＡＳとして出力させ、ＣＲＴ用のカラム
アドレスセレクト信号ＣＣＡＳまたはＩ−ＣＤ用のカラ
ムアドレスセレクト信号ＬＣＡＳを、カラムアドレスセ
レクト信号ＣＡＳとして出力させる。

これによって、第７図Ｄ（１）に示すＣＲＴ使用時のタ
イムスロットと、第７図（２）に示すＬＣＤ使用時のタ
イムスロットとが切換えて使用される。メモリアクレス
の繰り返しの１−リーイクルの間に、ＣＲＴ使用時のタ
イムスロットにおいてはＣＰＵタイムスロットが２つで
あるのに対して、ＬＣＤ使用時のタイムスロットにおい
てはＣＰ　ｔＪタイムスロットが３つとなるので、ＣＰ
Ｕの処理がいくぶん高速になる。図中、ＣＰＵはＣＰＵ
タイムスロット、ＣＲＴはＣＲＴタイムス【」ット、Ｌ
ＣＤはＬＣＤタイムスロット、（Ｅ）は偶数番目、（０
）は奇数番目を示している。

なお、第７図Ｃは、ＣＲＴ使用時の一般的なタイムスロ
ットを示しである。図中、ＲＯＷはローアドレス信号、
ＣＯＬはカラムアドレス信号を示すものである。

第７図Ｂは、Ｌ、　ＣＤ表示時のＣＰ　ＵアクセスがＣ
ＲＴ表示時のＣＰＵアクセスに比べて遅くなる回路図で
ある１、この回路は、基本クロックをそのままタイミン
グ信号発生回路６７に送ったときに、第７図Ｄ（１）に
示すＣＲＴ使用時のタイムスロットが実行され、分周回
路６６によって基本クロックを１／２に分周してから、
タイミング信号発生回路６７に送ったときに、第７図Ｄ
（３）に示すＣＲＴ使用時のタイムスロットの状態にな
る。

第７図Ｂに示す回路よりも、第７図△に示す回路の方が
、ＬＣＤ使用時のメモリアクセスが高速になる。

第８図は、外部コントロールレジスタを示す回路図であ
る。

図において、内部コン１〜ロールレジスタ１８は、ＬＣ
ＤＣ１０の中に設けられ、外部〕ントロールレジスタ３
４は、ＬＣＤＣ１０の外に設けられている。両コントロ
ールレジスタ１８．３４は、互いにデータバスを介して
接続されＣいる。そして、ゲート３５は、水平同期信号
が出ているときに、データを受り入れるものである。し
たがつ゛て、外部コントロールレジスタ３４は、水平同
期信号が発生しているときに、内部コントロールレジス
タ１８からデータを受けることができる。

その外部コントロールレジスタ３４の用途は種々考えら
れるが、たとえば、ＣＲＴとＬＣＤとの選択を行なう信
号を記憶したり、外部ページレジスタとして使用しても
よい。したがって、その外部コント１コールレジスタ３
４によって、構成制御が可能になるという利点がある。

第８図Ａは、水平同期信号とデータバスの信号との関係
を示すタイムチャートである。第８図Ｂは、表示タイミ
ングど同期信号のタイミングとを示す図である。この図
において、斜線を施した部分が同期信号のタイミングで
ある。

なお、水平同期信号の代りに垂直同期信号を使用しても
よい。これらを含めてストローブパルスと呼ぶ。

第８図のようにすることによって、外部コント０−ルレ
ジスタ３４を設ける場合、ＩＣのピン数を増やす必要が
なく、また、新たな周辺部品を必要としないという利点
がある。

第９図は、所定ビットをプロテクトする回路図である。

図において、モードセレクトレジスタ７１は、第１図の
ＬＣＤＣ１０内に示してあり、ｃｐｕからのアドレス８
　（ＨＥＸ）へのライトストローブ信号を受け、ビット
Ｏ〜７に対応する８つのモード選択信号を取込み出力す
るものである。そのライトストローブ信号は、第２図に
示すＩ１０レジスタのポート８　（ＨＥＸ）から出力さ
れるものである。ビット６および７の出力端子には、そ
れぞれＡＮＤ回路７２．７３が接続されている。

ここで、ビット６は、拡張機能１６０Ｘ２００カラーモ
ードの意味を有するものであり、ビット７は、スタン゛
バイモードの意味を有するものである。ＡＮＤ回路７２
．７３の他端には、第２図に示すＩ１０レジスタのポー
トＤ　（）−ＩＥＸ）　、ずなわち、レジスタバンクア
ドレスのピッ１−７であるプロテクトビットｒＰＪの信
号が印加される。

つまり、プロテクトビット［’ＰＪが「１」の場合には
、モードセレクトレジスタ７１のビット６゜７がそのま
ま出力され、逆に、プロテクトビットｒＰＪが「０」の
場合には、モードセレク１〜レジスタ７１０ビット６．
７が出力されない。すなわち、プロテクトピットがセッ
トされた場合には、機能拡張されたビットが無視される
。

したがって、従来は、たとえば、上記ビット６゜７は使
用されていなかったので、市場にあるソフトウェアにお
いてビット６．７を気にしないで使っているものがある
と予想される。つまり、上記例の場合、ビット６．７が
定義されていないので、それらは「１」でもよく、また
ｒＯＪでもよく、そのいずれであるかわからない状態で
ある。ところが、機能拡張した場合には一般に種々のプ
ログラムの間では互換性の維持が困難であるが、その場
合においても、プロテクトビットｒＰＪを１０」にして
おきさえすればよいので、ソフトウェアの互換性を確保
する操作が非常に容易であるという利点がある。。

［発明の効５４！１本発明は、ソフトウェアの互換性を完全に維持したまま
、それらの種々の仕様を実現でき、ＬＣＤ表示において
階調表示が可能であるのでＣＲＴ表示と同じ程度の利用
が実現Ｃき、また、構成制御を可能とし、さらに、従来
のソフトウェアにおいて機能拡張した場合の保護が可能
であるという効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
Ｉ１０レジスタの機能説明図、第３図はレジスタバンク
の説明図、第４図は垂直表示位置調整回路を丞づ回路図
、第４図Ａはデータ信号とフレーム信号との関係を示す
タイムチャート、第４図Ｂ　Ｇ、ｔ　Ｌ　ＣＤにおりる
表示状態を示す図、第５図はコンポジットカラージェネ
レータの詳細を示すブロック図、第５図Ａ、Ｂ、Ｃは各
タイプの１−〇〇セグメントドライバー中のシフ１〜レ
ジスタの並び方を示す図、第５図りはＬＣＤのタイプ１
゜２を使用した場合において、Ｙ信号をＤ／Ａ変換する
前の上位３ビツトとフィールドとの関係を示す図、第５
図Ｅは輝度の最小単位時間の組合わせを示ず図、第６図
は各表示手段に対する表示制御信号を示す図表、第７図
はＣＰＵタイムスロットと表示タイムスロットとの関係
を示す図、第７図Ａは液晶表示時のメモリアクセス高速
化回路を示す図、第７Ｂ図は液晶表示時のメモリアクセ
スが高速化されない回路図、第７図ＣはＣＲＴ使用時の
一般的なタイムスロットを説明する図、第７図りはメモ
リアクセスの繰り返しの１サイクルを示す図、第８図は
外部コントロールレジスタを示す図、第８図Ａは外部コ
ントロールレジスタのタイムチャート、第８図Ｂは水平
同期信号とデータバスの信号との関係を示す図、第９図
は所定ビットをプロテクトする回路図である。１０・・・ＬＣＤＣ，１１・・・ＣＲＴコントローラ、
１７ａ・・・Ｄ／Δコンバータ、１７ｂ・・・アダー、
１７Ｃ・・・Ｄ　／　Ａ　：コンバータ、１７ｄ・・・
間引き回路、１７ｅ・・・フィールドカウンタ、１７ｆ
・・・直列−並列コンバータ、１８・・・内部コントロ
ールレジスタ、１９・・・アドレスラッチ／タイミング
発生、２０・・・表示手段、３０・・・ＶＲＡＭ、３４
・・・外部コン１−ロールレジスタ、４１・・・シフト
レジスタ、４２・・・セレクタ、４３・・・上部液晶、
４４・・・下部液晶、５２゜５３．５４・・・シフトレ
ジスタ、７１・・・モードセレクトレジスタ。特許出願人　　　株式会社アスキー７・パ第５図第５図Ａ第５図Ｃ゛第５図Ｄ１１１（７）　「−一一一第６図第８図Ａ第８図Ｂ第９図

Claims

【特許請求の範囲】

（１）表示制御用ＩＣの内部に設けられた内部コントロ
ールレジスタと；表示メモリ用のデータバスと；前記表示制御用ＩＣの外部に設けられた外部コントロー
ルレジスタと；ＣＲＴまたは液晶の非表示時間にストローブパルスを発
生させるストローブパルス発生手段と；前記ストローブ
パルスが出ているときに、前記データバスを介して、前
記内部コントロールレジスタから前記外部コントロール
レジスタに向かうデータ信号を通過させるゲート手段と
；を有することを特徴とする表示制御装置。
（２）特許請求の範囲第１項において、前記ストローブパルスは、垂直同期信号または水平同期
信号であることを特徴とする表示制御装置。