JPH06130910A - マトリクス型表示装置，マトリクス型表示制御装置及びマトリクス型表示駆動装置 - Google Patents

マトリクス型表示装置，マトリクス型表示制御装置及びマトリクス型表示駆動装置

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JPH06130910A
JPH06130910A JP5152533A JP15253393A JPH06130910A JP H06130910 A JPH06130910 A JP H06130910A JP 5152533 A JP5152533 A JP 5152533A JP 15253393 A JP15253393 A JP 15253393A JP H06130910 A JPH06130910 A JP H06130910A
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display
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Abstract

(57)【要約】 （修正有） 【目的】 表示データの転送方式を改善し、低消費電力
が少く大容量表示に適したマトリクス型表示制御装置を
提供する。 【構成】 モジュール・コントローラ１００は、低周波
発振回路１１０、その低周波クロックｆL を基に走査ス
タート信号ＹＤ等を生成するタイミング信号発生回路１
２０、ホストＭＰＵ１０との通信とシステムバス１４ａ
を監視しＶＲＡＭ１２内の表示データ更新に対し間欠動
作開始制御信号ＳＴを作成するスタンバイ回路１３０、
低周波クロックｆL に位相同期する高周波クロックを作
成する高周波発振回路１４０、ＶＲＡＭ１２から専用バ
ス１４ｂを介して表示データをダイレクトメモリアクセ
スで読み出し、データバス１７を介してＸドライバ２５
０−１〜２５０−Ｎのフレームメモリ２５２へ転送する
ＤＭＡ回路１５０を有している。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、複数ライン同時選択駆
動方式を採用するに好適な液晶表示装置等のマトリクス
型表示装置に関し、更に詳しくは、主にマトリクス型表
示素子モジュール・コントローラと信号電極ドライバ回
路の改良に関する。
【０００２】
【従来の技術】従来、フラットディスプレイの一例とし
ての単純マトリクス型液晶表示装置においては、ＭＰＵ
（マイクロ・プロセッサ・ユニット）側から表示データ
をＬＣＤモジュール（液晶表示パネル（ＬＣＤパネ
ル），走査電極駆動回路（Ｙドライバ），信号電極駆動
回路（Ｘドライバ）等）へ転送する方式として、マトリ
クス型液晶表示素子モジュール・コントローラ（以下、
モジュール・コントローラと言う）を用いる方式とＲＡ
Ｍ（読み出し専用メモリ）内蔵型Ｘドライバを用いる方
式とに大別できる。まず、前者の方式は、ＣＲＴを用い
た表示装置と同様、システムバスに繋がるモジュール・
コントローラが表示データを記憶しているビデオＲＡＭ
（ＶＲＡＭ）から表示データを読み出し、これをＬＣＤ
モジュールに対し高周波数のクロックで転送して表示リ
フレッシュ動作を行うものである。後者の方式は、Ｘド
ライバ内に２ポートタイプのフレームメモリ（内蔵ＲＡ
Ｍ）を持ち、ＭＰＵがデータバス，コントロールバス又
はアドレスバスを介して液晶表示タイミングとは無関係
に直接フレームメモリにアクセスし、フレームメモリ内
の表示データを変更するようになっており、Ｘドライバ
内で所要の制御信号を生成して、内蔵フレームメモリか
ら一走査ライン分の表示データを同時に読み出し、表示
リフレッシュ動作を行うものである。
【０００３】
【発明が解決しようとする課題】前者の方式において
は、表示画面を変える度に、その液晶表示タイミングに
合わせてＶＲＡＭからの読み出しと転送を行うので、Ｖ
ＲＡＭ，モジュール・コントローラ，及び液晶ドライバ
を高周波クロックで常時動作させておく必要がある。ま
た表示リフレッシュ動作に関係する回路がＶＲＡＭ，モ
ジュール・コントローラ，及び液晶ドライバに亘る。こ
の高周波クロックでの大規模回路の動作によると、回路
素子を構成する多数のＣＭＯＳに貫通電流等が生じ、消
費電力の増大に繋がり、大型ＬＣＤパネルを用いればそ
れだけ増大する。またＶＲＡＭに対してはＭＰＵのアク
セスとモジュール・コントラーラのアクセスとがある
が、表示リフレッシュ動作時のＭＰＵのアクセスがＭＰ
Ｕのアクセスと衝突しないように高速クロックを用いな
ければならず、モジュール・コントローラの低周波動作
化には制約があると共に、ＭＰＵ処理能力にも制約が付
く。後者の方式においては、液晶表示タイミングとは無
関係に表示データの転送が行われるので、低周波クロッ
クでの動作が可能であり、前者の方式に比べて１〜２桁
低い消費電力で済む。ところで、大型の液晶パネルを用
いる場合においては、Ｘドライバの個数を増やす必要が
あるが、Ｘドライバの内蔵メモリ（ＲＡＭ）はそれ自身
独立のアドレス空間を有しており、Ｘドライバの出力端
子数は一般に２のべき数（２n ）ではなく例えば１６０
ピン等の１０の倍数であるので、ＭＰＵ側から複数のＸ
ドライバの内蔵メモリを見た場合、内蔵メモリ全体のア
ドレスには離散的な空きが生じてアドレスの連続性が確
保されていない場合が多い。このため、スクロール動作
やパニング動作等の表示画面全体を同時に変更する時に
は、ＭＰＵ側でアドレス対応付けの処理を高速で行う必
要を余儀無くされ、ＭＰＵに大きな処理負担を強いるこ
とになる。勿論、ＸドライバＩＣの出力ピン数を２のべ
き数にするように設計可能であるが、既存の液晶パネル
の電極数との整合性が崩れてしまい、システムの互換性
を著しく損なう。また多数のＸドライバを用いると、チ
ップセレクト線等の本数が必然的に増え、液晶パネルの
周辺に配する多数のＸドライバのスペースをその分確保
せねばならず、パネルの表示面積比の低下を招きＬＣＤ
モジュールの小型化の障害になる。従って、後者の方式
は大規模の液晶パネルに適用するには不向きである。
【０００４】そこで、上記各問題点に鑑み、本発明は、
表示データの転送方式を改善することにより、低消費電
力でありながら、大容量表示に適したマトリクス型表示
制御装置，マトリクス型表示駆動装置及びマトリクス型
表示装置を提供することにある。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、本発明の講じた手段は、従来のモジュール・コント
ローラ型の表示装置と、従来のフレームメモリ内蔵型の
信号電極ドライバとを組合せた方式において、モジュー
ル・コントローラの高周波クロックの発振源を表示デー
タの転送の際に間欠動作させるようにしたことに特徴を
有する。即ち、本発明は、表示画素がマトリクス状に配
列されたマトリクス型表示体と、表示データを記憶する
随時書込み読み出し可能の第１の記憶手段と、表示画素
の少なくとも一部に対応する表示データを記憶する随時
書込み読み出し可能の第２の記憶手段と、第２の記憶手
段から表示データを読み出しマトリクス表示体の信号電
極に駆動電圧を印加する信号電極駆動手段とを有するマ
トリクス型表示装置において、マトリクス型表示制御装
置を、第１の記憶手段に記憶された表示データの変更に
より発振する間欠動作型高周波発振手段と、間欠動作型
高周波発振手段からの高周波クロックを用いて第１の記
憶手段から前記変更に係る表示データを読み出してこれ
と高周波クロックを前記第２の記憶手段側へ転送する表
示データ転送手段とで構成した点に特徴を有する。この
マトリクス型表示制御装置の具体的な構成は、低周波数
クロックを常時発振する低周波発振手段と、低周波発振
手段からの低周波数クロックを基に所要タイミング信号
を生成するタイミング信号発生手段と、第１の記憶手段
に記憶された表示データの変更により間欠動作制御信号
を発生する表示データ更新検出手段と、間欠動作制御信
号により発振する間欠動作型高周波発振手段と、間欠動
作型高周波発振手段からの高周波クロックを用いて第１
の記憶手段から変更に係る表示データを読み出しこれと
高周波クロックを第２の記憶手段側へ転送する表示デー
タ転送手段とを有するものである。
【０００６】このようなマトリクス型表示制御装置を有
する表示装置において、表示画素の少なくとも一部に対
応する表示データを記憶する随時書込み読み出し可能の
第２の記憶手段を有し、第２の記憶手段から表示データ
を読み出しマトリクス表示体の信号電極に駆動電圧を印
加するマトリクス型表示駆動装置としては、１走査期間
毎に受け取る周期信号を基に１走査期間でタイミングを
ずらした書込み制御信号及び読み出し制御信号を生成す
るタイミング発生手段と、第２の記憶手段の同一行アド
レスに対する読み出し制御信号により読み出し動作を実
行した後書込み制御信号により書込み動作を実行する書
込み読み出し手段を有するものである。
【０００７】そして、このようなマトリクス型表示駆動
装置において、表示データの転送に用いられる高周波ク
ロックの動作停止を検出するクロック検出手段を有し、
この検出信号により書込み制御信号の発生を阻止する書
込み禁止制御手段とを有することが望ましい。
【０００８】また、マトリクス型表示駆動装置の書込み
読み出し手段は、入来する表示データを高周波クロック
を順次用いて少なくとも１走査ライン分格納する一時格
納手段と、一時格納手段の格納表示データを高周波クロ
ックの１周期以上の長い信号により第２の記憶手段に書
込み供給するバッファッ手段を有することが望ましい。
【０００９】複数ライン同時選択駆動方式を採用するマ
トリクス型表示駆動装置においては、書込み読み出し手
段は、第２の記憶手段から読み出した表示データとマト
リクス表示体の走査電極の電圧状態とから信号電極に印
加すべき信号電圧を割り出す信号電圧状態割り付け手段
を有することが必要となる。具体的な信号電圧割り付け
手段の構成の一例としては、第２の記憶手段から複数の
走査ライン分の表示データを時分割で読み出す手段と、
読み出された表示データを相互に待ち合わせる一時記憶
手段と、マトリクス表示体の走査電極の電圧状態を指定
する走査状態指定手段と、読み出された複数の走査ライ
ン分の表示データと走査電極の選択電圧状態との不一致
数を判定する不一致数判定手段と、その不一致数に応じ
た信号電圧を選択する電圧選択手段とを有する。また複
数同時選択駆動方式を採用する別のマトリクス型表示駆
動装置においては、第２の記憶手段が１行アドレスに対
しマトリクス表示体の複数の走査ライン分の表示データ
を格納するメモリ配列を有しており、信号電圧状態割り
付け手段が、複数の走査ライン分の表示データを一挙に
読み出す手段と、マトリクス表示体の走査電極の電圧状
態を指定する走査状態指定手段と、読み出された複数の
走査ライン分の表示データと走査電極の選択電圧状態と
から駆動電圧を選択する電圧選択手段とを有する構成を
採用できる。
【００１０】また、複数ライン同時選択駆動方式を採用
する走査電極側駆動装置における均等分散型複数ライン
同時選択駆動に適した構成としては、本発明は、複数本
の走査電極を同時に選択してフレーム開始信号の周期内
に複数回の巡回走査をする手段を有することを特徴とす
る。
【００１１】
【作用】このようなマトリクス型表示制御装置によれ
ば、第１の記憶手段において表示データの変更があった
ときだけ高周波クロックが動作し、表示データを第２の
記憶手段へ転送するものであるから、高周波クロックの
間欠動作により低消費電力化を図ることができる。また
第２の記憶手段に対する転送処理はＭＰＵが行うのでは
なく、仲介に立つマトリクス表示制御装置が実行するも
のであるため、第１の記憶手段側のホストＭＰＵの処理
負担を低減できると共に、更に信号電極の駆動装置をカ
スケード接続することにより、ドライバ側のメモリ空間
を意識せずに、マトリクス型表示体の構成に合わせて表
示データの転送ができるようになり、アドレスの対応付
けの容易化も達成できる。そして、第２の記憶手段に走
査ライン毎の表示データが一挙に格納されるので、画面
変更の高速化を達成できる。更に、信号電極の駆動装置
のカスケード接続により大容量表示装置でもマトリクス
型表示制御装置と駆動装置との結線数（例えばチップセ
レクト線の本数）を抑制でき、表示画面面積比率の大き
な表示装置を実現できる。
【００１２】また、信号電極ドライバにおいては高速ク
ロックを用いないで１走査期間を分割したタイミングで
第２の記憶手段に余裕を以てアクセスするようにしてあ
る。
【００１３】このため、第２の記憶手段へのアクセスタ
イミングが従来に比して緩和されるので、書込み力を向
上させることができ、第２の記憶手段の構成トランジス
タのサイズを縮小化できる。ドライバのチップサイズの
小型化にも寄与する。
【００１４】
【実施例】次に、添付図面に基づいて本発明の実施例を
説明する。
【００１５】〔全体構成の説明〕図１は本発明の実施例
に係る単純マトリクス型液晶表示装置の全体構成を示す
ブロック図である。この単純マトリクス型液晶表示装置
は、プログラムされたホストＭＰＵ１０と、このＭＰＵ
１０のワーキングメモリとなるシステムメモリ１１と、
システムメモリ１１と同一のアドレス空間に表示データ
を格納するビデオＲＡＭ（ＶＲＡＭ）１２と、画像，デ
ータ及び音声情報等を記憶する補助記憶装置１３と、シ
ステムバス１４ａ及び専用バス１４ｂに繋がるモジュー
ル・コントローラ１００と、このモジュール・コントロ
ーラ１００により表示制御されるＬＣＤモジュール２０
０と、入力用タッチセンサ１５と、タッチセンサ・コン
トローラ１６を有している。なお、システムバス１４ａ
には、従来のコンピュータシステムと同様、通信制御装
置や他の表示装置等の周辺装置を必要に応じて接続する
ことができる。ＬＣＤモジュール２００は、単純マトリ
クス型液晶表示パネル（ＬＣＤパネル）２１０と、その
ＬＣＤパネル２１０の複数の走査電極Ｙ1,Ｙ2…を選択
する走査電極駆動回路（ＹドライバＩＣ）２２０と、Ｌ
ＣＤパネル２１０の複数の信号電極に表示データを供給
するＮ個のフレームメモリ（ＲＡＭ）内蔵型信号電極駆
動回路（ＸドライバＩＣ）２５０−１〜２５０−Ｎを有
している。
【００１６】〔モジュール・コントローラの説明〕モジ
ュール・コントローラ１００は、３２ＫHz〜５１２ＫHz
程度の振動子１１０ａを持ち低周波クロックｆL を常時
発振する低周波発振回路１１０と、その低周波クロック
ｆL を基にＬＣＤモジュール２００に必要な走査スター
ト信号（フレーム開始パルス）ＹＤ，転送表示データの
直並列変換用のラインラッチ信号（ラッチパルス）Ｌ
Ｐ，液晶交流化信号ＦＲ等を生成するタイミング信号発
生回路１２０と、ホストＭＰＵ１０から間欠動作指示情
報を直接受領したとき又はホストＭＰＵ１０との通信と
システムバス１４ａを監視しＶＲＡＭ１２内の表示デー
タの更新があったとき間欠動作開始制御信号ＳＴ（バ
ー）を作成するスタンバイ回路（表示データ更新検出回
路）１３０と、間欠動作開始制御信号ＳＴ（バー）の印
加期間において低周波クロックｆL に位相同期する高周
波クロックｆH を作成する高周波発振回路１４０と、間
欠動作開始制御信号ＳＴ（バー）の印加期間においてそ
の高周波クロックｆH を利用してＶＲＡＭ１２から専用
バス１４ｂを介して表示データをダイレクトメモリアク
セス方式で読み出し、その表示データをデータバス１７
のビット数又はフォーマットに変換して表示データをそ
のデータバス１７を介してＸドライバ２５０−１〜２５
０−Ｎのフレームメモリ２５２−１〜２５２−Ｎへ転送
するダイレクト・メモリ・アクセス（ＤＭＡ）回路１５
０とを有している。
【００１７】タイミング信号発生回路１２０は、図２に
示すように、低周波クロックｆL を基に１水平期間内に
２発のラッチパルス（ラインラッチ信号）ＬＰを生成す
る分周器１２１と、ラッチパルスＬＰを計数して走査電
極の順番（行アドレス）を指定するための行アドレス信
号ＲＡ及びフレーム開始パルスＹＤを生成する垂直カウ
ンタ１２２と、フレーム開始パルスＹＤ及び垂直カウン
タ１２２の所定カウント値に基づき液晶交流化信号ＦＲ
を生成するフレームカウンタ１２３とを有している。ス
タンバイ回路１３０は、システムバス・インターフェー
ス回路１３１と、ＭＰＵ１０がＶＲＡＭ１２のうちＸド
ライバのフレームメモリの該当領域に表示データの変更
を加えたときＭＰＵ１０によって転送指示フラグが立つ
ラインフラグレジスタ１３２と、転送指示フラグが立っ
た走査電極のアドレスと行アドレスＲＡとの一致／不一
致を判定し一致信号ｊを生成する比較回路１３３と、そ
の一致信号ｊとラッチパルスＬＰとから間欠動作開始制
御信号ＳＴ（バー）を生成する同期調整回路１３４とを
有している。ここで、ラッチパルスＬＰの１水平期間
（１Ｈ）内での発生数は、後述する２ライン同時選択駆
動方式の採用により２発である。同期調整回路１３４
は、ラッチパルスＬＰを反転するインバータ１３４ａ
と、ラッチパルスＬＰの立ち下がりに同期した一致信号
を生成するＤ型フリップフロップ１３４ｂと、その同期
一致信号のパルス幅をラッチパルスＬＰの周期に限定し
て間欠動作開始制御信号ＳＴ（バー）とする論理積ゲー
ト１３４ｃとからなる。なお、ＶＲＡＭ１２に対する読
み出しスタートアドレスはホストＭＰＵ１０によって予
めセットされる。
【００１８】高周波発振回路１４０は、間欠動作開始制
御信号ＳＴ（バー）及び後述する間欠動作終了制御信号
ＣＡ（バー）から発振制御信号ＣＴを作成する論理積ゲ
ート１４１と、その発振制御信号ＣＴにより間欠発振す
る高周波の可変周波数ＣＲ発振器１４２と、この高周波
の可変周波数ＣＲ発振器１４２で得られた高周波クロッ
クｆH を計数して間欠動作終了制御信号ＣＡ（バー）を
作成して間欠動作期間を限定する間欠動作時限回路１４
３と、その高周波クロックｆH と間欠動作終了制御信号
ＣＡ（バー）とから表示データのシフトレジスタ格納用
のシフトクロックＳＣＬを作成する論理積ゲート１４４
とを有している。可変周波数ＣＲ発振器１４２は、論理
積ゲート１４２ａ，インバータ１４２ｂ，１４２ｃ，帰
還抵抗Ｒ1,Ｒ2,Ｒ3 及び帰還キャパシタＣ1 からなるＣ
Ｒ発振部と、抵抗選択スイッチＳＷ1,ＳＷ2,ＳＷ3,と、
ＭＰＵ１０により時定数がセットされてそれに応じた抵
抗選択スイッチＳＷ1,ＳＷ2,ＳＷ3 の開閉の組合せを行
うスイッチ選択レジスタ１４２ｄとを有している。この
スイッチ選択レジスタ１４２ｄの内容により抵抗選択ス
イッチＳＷ1,ＳＷ2,ＳＷ3 の開閉の組合せを変えること
でＣＲ発振部に寄与する帰還抵抗（時定数）が変わるの
で、ＣＲ発振部の発振周波数ｆH の値を可変できるよう
になっている。間欠動作時限回路１４３は、高周波クロ
ックｆH を反転バッファするインバータ１４３ａと、間
欠動作終了制御信号ＣＡ（バー）の高レベル期間だけ高
周波クロックｆH を通過させる論理積ゲート１４３ｂ
と、論理積ゲート１４３ｂからの高周波クロックｆH を
インバータ１４３ｅを介してクロック入力とし間欠動作
開始制御信号ＳＴ（バー）の立ち下がりでリセットされ
るプリセット・カウンタ１４３ｃと、１走査ライン分の
表示データの転送に必要な高速クロックＳＣＬ（ＸＳＣ
Ｌ）の数をＭＰＵ１０からセット可能なクロック数レジ
スタ１４３ｄと、プリセット・カウンタ１４３ｃのキャ
リー出力ＣＡを反転して間欠動作終了制御信号ＣＡ（バ
ー）を作成するインバータ１４３ｆとを有する。
【００１９】ダイレクト・メモリ・アクセス（ＤＭＡ）
回路１５０は、スタンバイ回路１３０からの一致信号ｊ
により高速クロックＳＣＬを用いて読み出しクロックＲ
ＳＫを専用バス１４ｂに出力すると共にラインフラグレ
ジスタ１３２に当該フラグアドレス信号及びフラグリセ
ット信号を送るダイレクト・メモリ・アクセス（ＤＭ
Ａ）制御回路１５１と、読み出しクロックＲＳＫによっ
てＶＲＡＭ１２内の書換えアドレスの表示データを専用
バス１４ｂを介して読み出しデータＳＤとして取込み、
その読み出しデータＳＤをシフトクロックＳＣＬを用い
てデータバス１７のビット数又はフォーマットに変換し
て得られた表示データＤＡＴＡ及びクロックＳＣＬの周
波数と等しいシフトクロックＸＳＣＫをデータバス１７
を介してＸドライバ２５０−１〜２５０−Ｎへ転送する
データ変換回路１５２とを有している。
【００２０】次に、モジュール・コントローラ１００の
動作について図３を参照しつつ説明する。モジュール・
コントローラ１００のうち、低周波発振回路１１０及び
タイミング信号発生回路１２０は常時動作しているが、
Ｘドライバ２５０−１〜２５０−Ｎが転送されて来る表
示データＤＡＴＡを格納するフレームメモリ２５２−１
〜２５２−Ｎを有しているので、高周波発振回路１４０
は常時動作する必要がなく、後述するようにＶＲＡＭ１
２内の表示データが変更された際に間欠動作する。低周
波発振回路１１０は低周波クロックｆL を常時出力し、
タイミング信号発生回路１２０の分周器１２１は低周波
クロックｆL を所定の分周比で分周してラッチパルスＬ
Ｐを生成する。ラッチパルスＬＰは１水平期間（１Ｈ）
で２回発生し、その周波数は、６４０×４８０ドットの
モノクローム表示の場合、最高３２ＫHz〜８０ＫHz程度
である。垂直カウンタ１２２はラッチパルスＬＰを計数
して行アドレス信号ＲＡ及びフレーム開始パルスＹＤを
生成し、フレームカウンタ１２３はフレーム開始パルス
ＹＤを計数して液晶交流化信号ＦＲを作成する。このよ
うに本例においては、ＬＣＤモジュール２００側で必要
な低周波数のタイミング信号（ラッチパルスＬＰ，走査
スタート信号ＹＤ及び液晶交流化信号ＦＲ）はタイミン
グ信号発生回路１２０で作成される。
【００２１】ＭＰＵ１０がＶＲＡＭ１２の表示データを
リフレッシュ動作時に全体的に変更するときやフレーム
間引き方式で階調表示する際に部分的に変更するとき
は、ＭＰＵ１０がシステムバス１４及びインターフェー
ス１３１を介してラインフラグレジスタ１３２の該当ア
ドレスに転送指示フラグを立てる。一方、垂直カウンタ
１２２から行アドレス信号ＲＡがラッチパルスＬＰの発
生の度に更新されているため、転送指示フラグの立った
フラグアドレスと行アドレス信号ＲＡが一致すると、比
較回路１３３から一致信号ｊが発生する。この一致信号
ｊは同期調整回路１３４へ入力され、図３に示すよう
に、ラッチパルスＬＰの立ち下がりに同期し１水平期間
の周期の間欠動作開始制御信号ＳＴ（バー）が立ち上が
る。間欠動作開始制御信号ＳＴ（バー）が立ち上がる
と、論理積ゲート１４１の出力には発振制御信号ＣＴが
立ち上がり、ＣＲ発振部の初段の論理積ゲート１４２ａ
の一方入力は高レベルとなるので、ＣＲ発振部は抵抗選
択スイッチＳＷ1 〜ＳＷ1 の開閉組合わせで指定された
帰還時定数に応じた高周波数で発振クロックｆH を発生
し始める。発振クロックｆH はインバータ１４３ａ，論
理積ゲート１４３ｂ及びインバータ１３４ｅを介してプ
リセット・カウンタ１４３ｃに供給されと共に、論理積
ゲート１４４からクロックＳＣＬとして出力される。こ
のクロックＳＣＬは高周波クロックであり、ＤＭＡ回路
１５０の表示データの読込み及び転送に利用される。プ
リセット・カウンタ１４３ｃは間欠動作開始制御信号Ｓ
Ｔ（バー）の立ち下がりでリセットされ、キャリー出力
ＣＡは低レベルになるが、カウント値がクロック数レジ
スタ１４３ｄで指定されたクロック数に達すると、高レ
ベルのキャリー出力ＣＡを出し、その反転信号たる間欠
動作終了制御信号ＣＡ（バー）が図３に示すように立ち
下がる。間欠動作終了制御信号ＣＡ（バー）が立ち下が
ると、発振制御信号ＣＴも立ち下がり、これにより可変
周波数ＣＲ発振器１４２の発振動作が中止される。この
ように、可変周波数ＣＲ発振器１４２は間欠動作開始制
御信号ＳＴ（バー）と間欠動作終了制御信号ＣＡ（バ
ー）で始点及び終点が限定された期間だけ間欠的に発振
動作し、クロック数レジスタ１４３ｄで指定される１走
査ライン分の表示データの転送に必要なクロック数の高
周波クロックｆH を発生する。これによって、表示デー
タの変更がないときは可変周波数ＣＲ発振器１４２の不
必要な発振動作を解消することができ、消費電力の削減
に寄与することになる。
【００２２】他方、ＤＭＡ回路１５０において、スタン
バイ回路１３０の比較回路１３３から一致信号ｊが出力
されると、ＤＭＡ制御回路１５１は高速クロックＳＣＬ
を用いて読み出しクロックＲＳＫを専用バス１４ｂに出
力する。これによりＶＲＡＭ１２内の書換えアドレスの
表示データ（新データ）が図３に示すように読み出しデ
ータＳＤとしてデータ変換回路１５２に取り込まれる。
取り込まれた読み出しデータＳＤはデータバス１７のビ
ット数又はフォーマットに変換され、表示データＤＡＴ
ＡとクロックＳＣＫの周波数に等しいシフトクロックＸ
ＳＣＫがデータバス１７を介してＸドライバ２５０−１
〜２５０−Ｎへ転送される。また、ＤＭＡ制御回路１５
１はラインフラグレジスタ１３２に当該フラグアドレス
信号及びフラグリセット信号を送る。これによりデータ
変換回路１５２に取り込まれて転送された表示データの
フラグアドレス内の転送指示フラグが倒される。そして
次の行アドレス信号ＲＡが発生すると、次の高速クロッ
クＳＣＫによって上記の動作が繰り返され、１水平期間
で２走査ライン分の表示データＤＡＴＡの転送が完了す
る。１走査ライン分の表示データＤＡＴＡが転送される
と、キャリー信号の反転信号ＣＡ（バー）が低レベルと
なるため、転送動作が一時中止される。しかし、Ｘドラ
イバ２５０−１〜２５０−Ｎにはフレームメモリ２５２
−１〜２５２−Ｎが転送データを格納しているため、シ
フトクロックＸＳＣＬの動作・停止を１走査ライン毎に
制御しても、表示に影響を及ぼすことはない。
【００２３】このように、Ｘドライバ２５０−１〜２５
０−Ｎにフレームメモリ２５２−１〜２５２−Ｎを内蔵
させて高周波発振回路１４０を間欠動作させるモジュー
ル・コントローラ１１０を構築したことにより、ＶＲＡ
Ｍ１２の表示データの変更があったときのみ走査ライン
毎の表示データをフレームメモリ２５２−１〜２５２−
Ｎへ転送させることができる。このため、高周波発振回
路１４０の常時動作が無くなるので、表示データの変更
がなければ大幅な消費電力の削減が可能となる。また、
このような間欠制御は既に公知であるフレーム間引き方
式の階調表示を行う場合や、画面に対する動画表示面積
の少ない表示を行う場合にも対応でき、従来表示システ
ムとの互換性も良好である。なお、上記モジュール・コ
ントローラ１００の高周波発振回路１４０は、可変周波
数ＣＲ発振器１４２を用いて構成されているが、これに
限らず、ラッチパルスＬＰに同期して高周波クロックを
発生する位相同期回路（ＰＬＬ）を用いることができ
る。かかる場合、高周波クロックは位相同期回路の電圧
制御発振器の出力から取り出すようにする。更に、高周
波発振回路１４０はモジュール・コントローラ１００に
内蔵させずに、外部の高周波クロック源から供給される
ようにも構成できる。或いはモジュール・コントローラ
１００は、ホストＭＰＵ１０又はＶＲＡＭ１２と同一の
半導体集積回路上に構成すれば、接続配線を減らすこと
ができる。
【００２４】〔複数ライン同時選択駆動方法の説明〕次
に、Ｘドライバ（信号電極駆動回路）２５０の構成及び
動作についての説明に移るが、本例の単純マトリクス型
液晶表示装置は、従来の電圧平均化法による液晶素子駆
動方法でなく、複数走査電極を同時に選択するいわゆる
複数ライン同時選択（Multiple Lines Selection) 駆動
方法の改良技術に基づくものであるため、Ｘドライバ等
の構成の理解を容易にするべく本発明が基にしている複
数ライン同時選択の原理を先ず説明しておく。
【００２５】電圧平均化法によるマルチプレクス駆動方
法は、図４に示すような単純マトリクス型の液晶素子等
を駆動する場合、一般に走査電極Ｙ1,Ｙ2 …Ｙn を１ラ
インずつ順次選択して走査電圧を印加すると共に、その
選択される走査電極上の各画素がオンかオフかによっ
て、それに応じた信号電極波形を各信号電極Ｘ1,Ｘ2 …
Ｘm に印加することで液晶素子等を駆動するものであ
る。図５はそのときの印加電圧波形の一例を示すもの
で、同図（ａ），（ｂ）はそれぞれ走査電極Ｙ1,Ｙ2に
印加する電圧波形、同図（ｃ）は信号電極Ｘ1 に印加す
る電圧波形、同図（ｄ）は走査電極Ｙ1 と信号電極Ｘ1
との交差する画素に印加される合成電圧波形を示す。
【００２６】ところで、上記のように走査電極を１ライ
ンずつ順次選択して駆動する方法では、駆動電圧が比較
的高い。また図６に示すようにオフ状態においてもやや
高い電圧がかかると共に、オン状態では電圧の減衰が大
きいため、コントラストが悪い。更に、フレーム階調を
行うとフリッカーが大きい等の不具合がある。
【００２７】そこで、コントラストを改善し、フリッカ
ーを抑制するために、順次複数本の走査電極をまとめ同
時に選択して駆動するいわゆる複数ライン同時選択（Mu
ltiple Lines Selection) 駆動方法が提案されている
（例えば、A GENERALIZDADDERESSING TECHNIQUE FORRMS
RESPONDING MATRIX LCDS. 1988 INTERNATIONALDISPLAY
RESERCH COMFERENCE P80 〜85参照）。
【００２８】図７は上記の複数ライン同時選択駆動方法
によって液晶素子を駆動する場合の印加電圧波形の一例
を示すものである。本例は走査電極を順次３本ずつ同時
に選択して駆動するもので、例えば図４に示すような画
素表示を行う場合には、最初に３本の走査電極Ｙ1 ，Ｙ
2 ，Ｙ3 を同時選択して、それらの走査電極Ｙ1 ，
Ｙ2 ，Ｙ3 に、それぞれ例えば図７の（ａ）に示すよう
な走査電圧を印加する。
【００２９】次いで図４において走査電極Ｙ4,Ｙ5,Ｙ6
を選択して、それらの走査電極Ｙ4,Ｙ5,Ｙ6 に例えば図
７の（ｂ）のような走査電圧パターンを印加するもの
で、このような同時選択を全ての走査電極Ｙ1,Ｙ2 …Ｙ
n について順次行う。更に次のフレームでは電位を逆転
し、液晶の交流化駆動を行なう。
【００３０】従来の電圧平均化法では１フレーム期間に
１回１走査電極を選択していたが、複数ライン同時選択
では、走査選択方法の正規直交性を保ちながら選択期間
を時間的に１フレーム内に均等分散し、これと同時に、
走査電極を特定本数の組（ブロック）にして選択し、空
間的に分散したものである。ここで、「正規」とは、す
べての走査電圧がフレーム周期単位で同一の実効電圧値
（振幅値）を持つことを意味する。また「直交」とは、
ある走査電極に与えられる電圧振幅が他の任意の走査電
極に与えられる電圧振幅を１選択期間毎に積和したとき
フレーム周期単位では０になることを意味する。この正
規直交性は、単純マトリクス型ＬＣＤにおいては各画素
を独立してオン・オフ制御するための大前提である。例
えば、図７の例では、選択時のＶ1 レベルを「１」，−
Ｖ1 レベルを「−１」としたときの１フレーム分の行列
式Ｆ3 を、非選択期間は０であるので省略して表記する
と、
【００３１】
【数１】
【００３２】である。例えば第１行目（Ｙ1 ）と第２行
目（Ｙ2 ）の直交性は、
【００３３】
【数２】
【００３４】と検証される。直交性については、数学的
な内容になるので詳細な説明は割愛するが、液晶を駆動
する場合、低周波成分はフリッカーの原因になるので、
ｈ本同時選択するとき直交性の保たれる必要最小限の行
列を選択する必要がある。一般にｈ本同時選択する場
合、上記行列式（１）の列数に相当する１フレーム内の
必要最少分散選択数は、ｎを自然数とするとき、２n-1
＜ｈ≦２n を満足する２nの値となる。例えば、図８に
示す３本同時選択の場合の必要最少限の分散選択数は４
となる。またｈ＝２n のときは、１選択期間Δｔは、電
圧平均化法での１選択時間（１Ｈ）に等しい。
【００３５】一方、信号側電圧波形は、レベル数（ｈ＋
１）の離散的な電圧レベルの中から１つのレベルを表示
データに応じて決められる。電圧平均化法では、図５に
示すように、１行選択波形に対して信号電極（行）波形
は、１対１に対応しているため、オンかオフかに対応す
る２つの電圧レベルのうちから１つのレベルを出力する
ものであった。図７に示すようなｈ本同時選択の場合
は、ｈ本組になった行選択波形に対して等価的なオン・
オフ電圧レベルを出力する必要がある。この等価的なオ
ン・オフ電圧レベルは、オン表示データを「１」，オフ
表示データを「０」としたとき、信号電極側データパタ
ーン（Ｓ1j, Ｓ2j, …, Ｓhj）と上記行列式の列パター
ン（走査電極選択パターン）との不一致数Ｃで決められ
る。
【００３６】
【数３】
【００３７】但し、（１）式でｆi1が「１」であるとこ
ろは、式（３）では「０」として扱う。
【００３８】ここで、Ｃ値は０からｈまでの値をとる。
電圧平均化法の場合は、ｈ＝１であるので、Ｃ値は０か
ら１である。図７の例では、列パターン（１，１，１）
の場合を考えると、信号電極側データパターン及びＸド
ライバ出力電位は、表１のようになる。
【００３９】
【表１】
【００４０】表１に示す各不一致数に対するデータパタ
ーン数は、どの列に対しても同じである。従って、列パ
ターンが決まっていれば、Ｘドライバの出力電位は、不
一致数又は信号電極データパターンから直接Ｘドライバ
出力電位をデコードして決めることができる。具体的に
は、図７（ｃ）に示す信号電極電圧波形となる。図４に
おける信号電極Ｘ1 と走査電極Ｙ1,Ｙ2,Ｙ3 との交差画
素の表示は、順に１（オン），１，０（オフ）で、これ
に対する最初のΔｔ内の走査電極の電位値は、順に１
（Ｖ1 ），１，０（−Ｖ1 ）である。従って、不一致数
は０であるから、信号電極Ｘ1 の最初のΔｔ内の出力電
位は表１から−Ｖ3 である。以下同様にして信号電極の
出力電位波形が各画素に印加される。なお、図７の
（ｄ）は、走査電極Ｙ1 と信号電極Ｘ1 とが交差する画
素に印加される電圧波形、即ち、走査電極Ｙ1 に印加さ
れる電圧波形と信号電極Ｘ1 に印加される電圧波形との
合成波形である。
【００４１】上記のように、順次複数本の走査電極を同
時に選択して駆動する手法は、図５に示す従来の１ライ
ンずつ選択して駆動する方法と同じオン／オフ比を実現
した上で、Ｘドライバ側の駆動電圧を低く抑えることが
できる利点がある。例えば、液晶のしきい値ＶTHを２．
１Ｖ，デューティー比１／２４０では、Ｘドライバの最
大駆動電圧振幅は８Ｖ程度である。これはＸドライバを
高耐圧集積回路として構成する必要がなく、従来法より
微細な半導体製造プロセスをそのまま適用できる途を開
き、Ｘドライバ内蔵ＲＡＭのビット数を経済的に増やす
ことができることに繋がる。
【００４２】本出願人は、上記の複数ライン同時選択駆
動方法についても特願平４−１４３４８２号を以て既に
開示してある。この均等分散型複数ライン同時選択駆動
方法では、マトリクス型表示装置において、順次複数本
の走査電極を同時に選択し、かつその選択期間を１フレ
ームの中で複数回に分けて電圧を印加する駆動回路を設
けたことに特徴を有する。即ち、１フレーム中に１回
（まとめてｈΔｔの期間）選択するのではなく、その選
択期間を１フレーム中で複数回に分けて電圧を印加する
ように駆動することによって、１フレーム中で或る画素
には複数回電圧が印加されることになるので、明るさが
維持されコントラストの低下を抑制することができる、
特に、累積応答効果の少ない高速応答性の液晶パネルの
使用に有意義となる。
【００４３】この事については、図８に示すように非選
択期間（ある走査電極が選択されてから次に選択される
までの期間）が短くなり、従来例における図６との比較
からも明らかなように、オン状態はより明るく、かつオ
フ状態はより暗くなってコントラストを高めることがで
きる。またフリッカーも減少させることができる。この
ように、改良された複数ライン同時選択駆動方法は、走
査電極の複数のパルスパターンを一括して出力するので
はなく、分散して出力するものである。なお、本例にお
いては各選択期間の選択パルスを出す順番は任意であ
り、１フレームの中で適宜入れ替えることができる。ま
た本例では４つの列パターンを１つずつ４回に分けた
が、複数ずつ、例えば２つずつ２回に分けて出力するこ
ともできる。
【００４４】ここで、複数ライン同時選択駆動方法の説
明に深入りせずに、ドライバの説明に話しを戻すことに
する。ただ、上述したように本例の液晶表示装置は均等
分散型複数ライン同時選択駆動方法を採用しており、ま
たドライバがフレームメモリ内蔵型でありながらモジュ
ール・コントローラ１００によって制御されるようにな
っているので、以下の説明では、ドライバが両者の要請
に叶う構成でなければならないことを理解されたい。
【００４５】〔走査電極駆動回路（Ｙドライバ）の説
明〕ここで、以下に説明するドライバの複数ライン同時
選択駆動方法において、同時選択にあずかる走査電極の
数は、回路部の機能を容易に理解するために、最小の本
数即ち２本（ｈ＝２）とする。従って、図９に示すよう
に、２1 ＝２の数だけ走査電極波形の列パターンがあ
る。また２つの異なる電圧パルスパターンを連続した２
本の走査電極に印加するようにしてあり、１フレームは
２フィールド（２垂直走査）により構成される。走査電
極の総数を１２０本とすると、同時選択される２本の走
査電極のブロックの数は６０である。そして、あるブロ
ックに対しては、最初に２種類のパルスパターンが印加
されてから次の異なる２種類のパルスパターンが印加さ
れるまでには（６０−１）Δｔ＝５９Δｔの非選択期間
がある。１フレームは１２０Δｔで完了する。但し、Δ
ｔは１選択期間（１水平期間）である。
【００４６】Ｙドライバ２２０は、図１０に示すよう
に、フレーム開始パルスＹＤやラッチパルス等を基にフ
ィールド毎の列パターンを作成するコード発生部２２１
を有する半導体集積回路である。本例の走査電極Ｙ1 〜
Ｙn の印加電圧は、選択期間においてはＶ1 又は−Ｖ1
であり、非選択期間においては０Ｖで、合計３レベルあ
るので、電圧セレクタ２２２に対する選択制御情報は各
走査電極Ｙ1 〜Ｙn 毎２ビットが必要である。このた
め、複数ライン同時選択のためのコード発生部２２１
は、フィールド計数カウンタ（図示せず）と第１及び第
２シフトレジスタ２２３，２２４をフレーム開始パルス
ＹＤで初期化した後、第１フィールドの選択列パターン
に対応する２ビットの電圧選択コードＤ0,Ｄ1 を直並列
変換用の第１シフトレジスタ２２３及び第２シフトレジ
スタ２２４に転送する。第１シフトレジスタ２２３及び
第２シフトレジスタ２２４はそれぞれ走査電極の本数に
対応した１２０ビットシフトレジスタであり、第１シフ
トレジスタ２２３は下位ビットの電圧選択コードＤ
0,を、第２シフトレジスタ２２４は上位ビットの電圧選
択コードＤ1 をそれぞれ同一のシフトクロックＣＫによ
り格納する。シフトクロックＣＫはラッチパルスＬＰを
１／２分周したもので、コード発生部２２１のタイミン
グ生成回路（図示せず）により発生する。コード発生部
２２１はラッチパルスの２クロック目から第１フィール
ド終了までの期間は、非選択パターンに対応するコード
を発生する。シフトレジスタはシフトクロックＣＫに対
して単一の２４０ビットのシフトレジスタがあるのでは
なく、シフトクロックＣＫに対して並列の１２０ビット
のシフトレジスタ２２３，２２４が設けられているの
で、ラッチパルスＬＰにより低い周波数で動作させるこ
とができ、極めて低消費電力動作が可能となっている。
【００４７】第１シフトレジスタ２２３及び第２シフト
レジスタ２２４の各ビットの電圧選択コードＤ0,Ｄ
1 は、シフトクロックＣＫの発生を契機に隣接ビットに
シフトされ、選択時間Δｔだけ出力維持される。このシ
フトレジスタの出力はレベルシフタ２２６へ供給され、
その低論理振幅レベルから高論理振幅レベルへ変換され
る。レベルシフタ２２６から出力される高論理振幅レベ
ルの電圧選択コードＤ0,Ｄ1 は同時にレベル変換された
液晶交流化信号ＦＲと共に波形形成部としてのデコーダ
２２７に供給され、選択制御信号が生成される。この選
択制御信号で電圧セレクタ２２２が開閉制御されること
により各走査電極Ｙ1 〜Ｙn へ印加電圧Ｖ1，０，−Ｖ
1 のいずれかが供給される。
【００４８】本例では、図１０（ｂ）に示すように、複
数のＹドライバ１〜ｎをカスケード接続できるようにコ
ード発生部２２１の機能を初段Ｙドライバ１と次段以降
のＹドライバ２〜ｎとでセレクト端子ＭＳを使って変え
ることを前提としている。即ち、初段Ｙドライバ１で
は、前述のフレーム開始パルスＹＤによる初期化後、前
述の２つのシフトレジスタ２２３，２２４に向けて電圧
選択コードを発生するタイミングに移るが、次段以降
は、セレクト端子ＭＳが低レベル入力になっているた
め、電圧選択コードを発生するタイミングには自動的に
移らない。次段以降のＹドライバ２〜ｎは、初段のキャ
リー信号（ＦＳ）をＦＳＩ入力端子から入力して初めて
電圧選択コードを前述の２つのレジスタ２２３，２２４
に向けて発生する。そして最終段のＹドライバｎからの
キャリー信号（ＦＳ）が出力されたときが、第１フィー
ルドが終了するときである。このときはコントローラか
らは第２フィールドの開始信号は来ないので、最終段の
Ｙドライバｎのキャリー信号（ＦＳ）を初段のＹドライ
バ１のＦＳＩ端子及びＸドライバのＦＳ端子に帰還し、
第２フィールドの電圧選択コードを前述の２つのシフト
レジスタ２２３，２２４に対して発生する。この後、前
述した第１フィールドと同様に動作し、第２フィールド
を終了し、次のフィールド（第１フィールド）の動作に
移る。以上の機能は、コントローラに対する同時選択ラ
イン数やＹドライバの端子数の制約を緩和し、従来の電
圧平均化法の場合と同じ周波数のフレーム開始パルスＹ
Ｄ，ラッチパルスＬＰを使うことができる。
【００４９】〔信号電極駆動回路（Ｘドライバ）の説
明〕複数のＸドライバ２５０−１〜２５０−Ｎは共に同
一構成の半導体集積回路で、これらは図１に示すように
相互にチップイネーブル出力ＣＥＯとチップイネーブル
入力ＣＥＩを介してカスケード接続されている。いずれ
のＸドライバ２５０も、従来のＲＡＭ内蔵型ドライバと
異なり、ＭＰＵ１０に直結するシステムバス１４を共有
せず、データバス１７を介してモジュール・コントロー
ラ１００に繋がっているだけである。各Ｘドライバ２５
０は、図１１に示すように、アクティブ・ローの自動パ
ワーセーブ回路としてのチップイネーブル・コントロー
ル回路２５１と、主にモジュール・コントローラ１００
から供給される信号を基に所要のタイミング信号等を形
成するタイミング回路２５３と、イネーブル信号Ｅの発
生を契機にモジュール・コントローラ１００から転送さ
れる表示データＤＡＴＡを取り込むデータ入力制御回路
２５４と、表示データＤＡＴＡ（１ビット，４ビット又
は８ビット）をシフトクロックＸＳＣＬの立ち下がる度
に順次取り込み１走査ライン分の表示データＤＡＴＡを
格納する入力レジスタ２５５と、入力レジスタ２５５か
らの１走査ライン分の表示データＤＡＴＡをラッチパル
スＬＰの立ち下がりにより一括ラッチして１シフトクロ
ックＸＳＣＬ以上の書込み時間をかけてフレームメモリ
（ＳＲＡＭ）２５２のメモリマトリクスに書き込む書込
みレジスタ２５６と、走査スタート信号ＹＤにより初期
化され書込み制御信号ＷＲ又は読み出し制御信号ＲＤの
印加の度にフレームメモリ２５２の行（ワード線）を順
次選択する行アドレスレジスタ２５７と、フレームメモ
リ２５２よりの表示データと走査電極の列パターンとの
組から対応する信号電極の駆動電圧情報を割り出す信号
パルス割り出し回路２５８と、信号パルス割り出し回路
２５８からの低論理振幅レベルの信号を高論理振幅レベ
ルの信号に変換するレベルシフタ２５９と、レベルシフ
タ２５９から出力される高論理振幅レベルの電圧選択コ
ード信号により電圧Ｖ2 ，Ｍ（例えば０），−Ｖ2 のい
ずれかを選択して各信号電極Ｘ1〜Ｘn に印加する電圧
セレクタ２６０とを有している。
【００５０】ドライバチップ単位のパワーセーブを行な
うチップイネーブルコントロール回路２５１とそれに関
係する回路部分は従来技術を使用できる。チップイネー
ブルコントロール回路２５１は、チップイネーブルにな
っているチップだけがシフトクロックＸＳＣＬと表示デ
ータＤＡＴＡをドライバ内に取り込むように内部イネー
ブル信号を発生し、タイミング回路２５３とデータ入力
制御回路２５４の動作／停止を制御する。この制御は、
ラッチパルスＬＰの周期毎に繰り返される。即ち、ラッ
チパルスＬＰの入力によりチップイネーブルコントロー
ル回路２５１の内部は、カスケードされたどのドライバ
チップもパワーセーブ状態からスタンバイ状態になると
共に、イネーブル出力ＣＥＯは高レベルになる。ここ
で、どのドライバチップがイネーブルになるかパワーセ
ーブ状態を保つかは、イネーブル入力端子ＣＥＩの状態
によって決定される。即ち、図１の例では、初段のＸド
ライバ２５０−１のチップイネーブル入力ＣＥＩは、接
地（アクティブ）されているので、即座に内部イネーブ
ル信号Ｅはアクティブ状態になり、シフトクロックＸＳ
ＣＬ，表示データＤＡＴＡを内部に取り込む。チップイ
ネーブルコントロール回路２５１は、入力レジスタ２５
５のビット数分の表示データを取り込に必要なシフトク
ロック数分のシフトクロックを入力した時点でイネーブ
ル出力ＣＥＯを高レベルから低レベルにする。これによ
ってカスケード接続された次段Ｘドライバ２５０−２の
イネーブル入力ＣＥＩは低レベルとなり、即座に次段ド
ライバの内部イネーブルＥはアクティブとなる。これ以
降の動作は前述の初段ドライバの動作と同じである。以
下同様に３段目以降のＸドライバ２５０−３〜２５０−
Ｎのチップイネーブル入力ＣＥＩは順次低レベルとな
り、所定の入力レジスタ２５５に対する表示データが取
り込まれる。従って、Ｎ個のＸドライバをカスケード接
続しても、表示データの取り込み動作をするＸドライバ
は、常時１個に限られるので、表示データの取り込み動
作に係わる消費電力を低く抑えることができる。
【００５１】タイミング回路２５３の構成の詳細は、一
部省略して示す図１２のように、上記シフトクロックＸ
ＳＣＬをイネーブル信号Ｅの応答により内部へ取り込む
ための論理積ゲート２５３ａと、イネーブル信号Ｅの応
答によりＮＡＮＤゲート２５３ｂを介して内部へ取り込
んだラッチパルスＬＰ及び書込み制御信号ＷＲの遅延し
た反転パルスに基づき１ラッチパルスの周期内にプリチ
ャージ用の２発の準備パルスを生成する論理積ゲート２
５３ｃと、この論理積ゲート２５３ｃの出力パルスの立
ち上がりにトリガして所定パルス幅のプリチャージ制御
信号ＰＣを発生する第１のワンショット・マルチバイブ
レータ（プリチャージ制御信号発生回路）２５３−１
と、これにカスケード接続され、プリチャージ制御信号
ＰＣの遅延した反転パルス及びラッチパルスＬＰの反転
パルスの立ち上がりにトリガして所定パルス幅の書込み
制御信号ＷＲを生成する第２のワンショット・マルチバ
イブレータ（書込み制御信号発生回路）２５３−２と、
これにカスケード接続され、プリチャージ制御信号ＰＣ
の遅延した反転パルス及び書込み制御信号ＷＲの遅延し
た反転パルスの立ち上がりにトリガして所定パルス幅の
読み出し制御信号ＲＤを生成する第３のワンショット・
マルチバイブレータ（読み出し制御信号発生回路）２５
３−３と、シフトクロックＸＳＣＬのインバータ２５３
ｄを介した逆相クロックでリセットされシフトクロック
ＸＳＣＬの入来を検出するシフトクロック検出回路２５
３−４と、シフトクロック検出回路２５３−４からのシ
フトクロック検出信号ＷＥにより第２のワンショット・
マルチバイブレータ２５３−２からの書込み制御信号Ｗ
Ｒを通過・遮断する書込み禁止用論理積ゲート２５３−
５とを有している。
【００５２】第１のワンショット・マルチバイブレータ
２５３−１は、論理積ゲート２５３ｃの出力の立ち下が
りによりノードＮ1 を高レベルにセットするＮＡＮＤゲ
ート２５３ｅ，２５３ｆから成るフリップ・フロップ
と、ノードＮ1 が高レベルのとき高レベルのプリチャー
ジ制御信号ＰＣを作成するＮＡＮＤゲート２５３ｇ及び
インバータ２５３ｈと、フレームメモリ２５２内の回路
での等価的な信号遅延時間を見越して作り込まれプリチ
ャージ制御信号ＰＣを遅延する遅延回路２５３ｉと、そ
のプリチャージ制御信号ＰＣを反転してＮＡＮＤゲート
２５３ｆのリセット入力に加えるインバータ２５３ｊと
を有している。第１のワンショット・マルチバイブレー
タ２５３−１においては、ＮＡＮＤゲート２５３ｅのセ
ット入力端子の入力が立ち下がるとノードＮ1 は高レベ
ルにセットされ、次いでＡＮＤゲート２５３ｃの出力が
高レベルになったときプリチャージ制御信号ＰＣが立ち
上がり、しかる後遅延回路２５３ｉで決まる遅延時間が
経過すると、ＮＡＮＤゲート２５３ｆのリセット入力が
立ち下がり、ノードＮ1 は低レベルとなるので、プリチ
ャージ制御信号ＰＣが立ち下がる。論理積ゲート２５３
ｃの出力の立ち上がりは、ラッチパルスＬＰの立ち上が
り時と後述する書込み制御信号ＷＲの遅延信号の立ち上
がり時に発生するので、１ラッチパルスの周期内でプリ
チャージ制御信号ＰＣのパルスは２回発生する。
【００５３】第２及び第３のワンショット・マルチバイ
ブレータ２５３−２，２５３−３も第１のワンショット
・マルチバイブレータ２５３−１とほぼ同様な回路構成
を有しているので、同一構成の部分には図１２では同一
参照符号で示してある。第２のワンショット・マルチバ
イブレータ２５３−２は、プリチャージ制御信号ＰＣの
遅延反転信号，ラッチパルスＬＰの反転信号及びＮＡＮ
Ｄゲート２５３ｅのノードＮ2 を３入力とするＮＡＮＤ
ゲート２５３ｇ′とフレームメモリ２５２内の回路での
等価的な信号遅延時間を見越して作り込まれ書込み制御
信号ＷＲを遅延する遅延回路２５３ｋを有している。Ｎ
ＡＮＤゲート２５３ｅのノードＮ2 はラッチパルスＬＰ
の反転信号の立ち下がりで高レベルにセットされるが、
プリチャージ制御信号ＰＣの最初の立ち下がり（プリチ
ャージ制御信号ＰＣの遅延反転信号の最初の立ち上が
り）によりＮＡＮＤゲート２５３ｇ′の出力が立ち下が
るので、書込み制御信号ＷＲが立ち上がり、しかる後遅
延回路２５３ｋで決まる遅延時間が経過すると、ＮＡＮ
Ｄゲート２５３ｆのリセット入力が立ち下がり、ノード
Ｎ2 は低レベルとなるので、書込み制御信号ＷＲが立ち
下がる。この後、２発目のプリチャージ信号ＰＣの遅延
反転信号が立ち上がるが、ノードＮ2 は未だラッチパル
スＬＰの立ち下がりによって高レベルにはセットされて
いないので、ＮＡＮＤゲート２５３ｇ′の出力は高レベ
ルのままであり、１ラッチパルスの周期内においては、
書込み制御信号ＷＲのパルスは最初のプリチャージ制御
信号の立ち下がりにより１パルス出力されるのみであ
る。第３のワンショット・マルチバイブレータ２５３−
３は、プリチャージ制御信号ＰＣの遅延反転信号，書込
み制御信号ＷＲの遅延反転信号，ＮＡＮＤゲート２５３
ｅのノードＮ3 を３入力とするＮＡＮＤゲート２５３
ｇ′と、フレームメモリ２５２内の回路での等価的な信
号遅延時間を見越して作り込まれ読み出し制御信号ＲＤ
を遅延する遅延回路２５３ｍを有している。ＮＡＮＤゲ
ート２５３ｅのノードＮ3 は、プリチャージ制御信号Ｐ
Ｃの最初の立ち下がり（プリチャージ制御信号ＰＣの遅
延反転信号の最初の立ち上がり）の後に発生する書込み
制御信号ＷＲの遅延反転信号の立ち下がり（書込み制御
信号ＷＲの立ち上がり）で高レベルにセットされている
ので、２発目のプリチャージ制御信号ＰＣの最初の立ち
下がり（プリチャージ信号ＰＣの遅延反転信号の最初の
立ち上がり）によりＮＡＮＤゲート２５３ｇ′の出力が
立ち下がり、読み出し制御信号ＲＤが立ち上がることな
る。しかる後遅延回路２５３ｍで決まる遅延時間が経過
すると、ＮＡＮＤゲート２５３ｆのリセット入力が立ち
下がり、ノードＮ3 は低レベルとなるので、読み出し制
御信号ＲＤが立ち下がる。１ラッチパルスの周期内にお
いては、読み出し制御信号ＲＤは２発目のプリチャージ
制御信号ＰＣの立ち下がりにより所定パルス幅の１パル
ス出力されるのみである。
【００５４】シフトクロック検出回路２５３−４は、シ
フトクロックＸＳＣＬの逆相クロックをリセット入力Ｒ
（バー）とすると共に、ラッチパルスＬＰの反転クロッ
クの立ち上がりで接地電位（低レベル）をデータ反転入
力Ｄ（バー）として記憶するＤ型フリップ・フロップ２
５３ｓと、ラッチパルスＬＰの反転クロックの立ち上が
りでＤ型フリップ・フロップ２５３ｓの反転出力Ｑ（バ
ー）をデータ反転入力Ｄ（バー）として記憶するＤ型フ
リップ・フロップ２５３ｔを有している。シフトクロッ
クＸＳＣＬの入来があると、まず最初のシフトクロック
ＸＳＣＬのパルスでＤ型フリップ・フロップ２５３ｓが
リセットされ、そのＱ（バー）出力が高レベルとなって
いるが、ラッチパルスＬＰの立ち下がりによってＤ型フ
リップ・フロップ２５３ｓには接地電位がデータ反転入
力Ｄ（バー）として記憶されるのでそのＱ（バー）出力
が低レベルへ遷移すると共に、Ｄ型フリップ・フロップ
２５３ｔは高レベルのデータ反転入力Ｄ（バー）を記憶
するので、そのＱ（バー）出力たるシフトクロック検出
信号ＷＥが高レベルとなる。２発目のシフトクロックＸ
ＳＣＬの入来すると、Ｄ型フリップ・フロップ２５３ｓ
はリセットされ、そのＱ（バー）出力が高レベルに戻
る。このようにシフトクロックＸＳＣＬの入来が続く限
り、Ｄ型フリップ・フロップ２５３ｔからのシフトクロ
ック検出信号ＷＥは高レベルであるので、論理積ゲート
２５３−５は導通状態のままであり、第２のワンショッ
ト・マルチバイブレータ２５３−２からの書込み制御信
号ＷＲはフレームメモリ等へ出力され続ける。他方、シ
フトクロックＸＳＣＬの入来が止み、最後のシフトクロ
ックＸＳＣＬのパルスでＤ型フリップ・フロップ２５３
ｓのＱ（バー）出力が低レベルに設定された状態のまま
でラッチパルスＬＰが入来すると、Ｄ型フリップ・フロ
ップ２５３ｔからのシフトクロック検出信号ＷＥが低レ
ベルになるので、論理ゲート２５３−５が閉じ、書込み
制御信号ＷＲの通過が禁止される。
【００５５】次に、図１３を参照しつつＸドライバ２５
０における周辺回路とフレームメモリ２５２から信号パ
ルス割り出し回路２５８，レベルシフタ２５９及び電圧
セレクタ２６０までの１信号電極当り（１出力Ｘm ）の
ｍビット回路部２５０ｍに着目した回路構成を説明す
る。フレームメモリ２５２のメモリマトリクスにおける
奇数ワード線Ｗ2i-1，偶数ワード線Ｗi とビット線ＢＬ
m ，ＢＬm （バー）との交点にはメモリセルＣ2i-1,m、
Ｃ2i,m があり、画素Ｐ2i-1,m、Ｐ2i,m に対応した表
示データ（オン・オフ情報）が格納されている。ラッチ
パルスＬＰが発生すると、タイミング回路２５３からプ
リチャージ信号ＰＣ，書込み制御信号ＷＲ又は読み出し
制御信号ＲＤが生成されるので、フレームメモリ２５２
への印加により奇数ワード線Ｗ2i-1が行アドレスレジス
タ２５７の順次的な指定によりフレームメモリ２５２内
の行アドレスデコーダによって選択され、メモリセルＣ
2i-1 ,mについての書込み又は読み出しが行われる。また
次のラッチパルスＬＰが発生すると、偶数ワード線Ｗi
が選択され、メモリセルＣ2i,mについての書込み又は読
み出しが行われる。なお、読み出し動作においては読み
出し制御信号ＲＤによりセンス回路２５２ｍが能動化さ
れ、メモリセルから表示データが出力される。
【００５６】本例のＸドライバ２５０においては、前述
したような２ライン同時選択駆動方式を採用している都
合上、１水平期間毎２ラインに亘る表示データと走査電
極の列パターンとから信号電極電位を決定する必要があ
る。周辺回路には偶奇ライン識別回路（同時選択ライン
のライン順番識別回路）２５０ａが設けられており、こ
の偶奇ライン識別回路２５０ａは、フレーム開始パルス
ＹＤのインバータ２５０ｂを介した逆相パルスによって
リセットされ読み出し制御信号ＲＤの入来毎に記憶内容
の反転するＤ型フリップ・フロップ２５０ａａと、その
Ｑ（バー）出力とラッチパルスＬＰとを２入力とする奇
数ライン検出用ＮＡＮＤゲート２５０ａｂと、Ｄ型フリ
ップ・フロップ２５０ａａのＱ出力とラッチパルスＬＰ
とを２入力とする偶数ライン検出用ＮＡＮＤゲート２５
０ａｃとから構成されている。奇数番目のラッチパルス
ＬＰが立ち上がると、ＮＡＮＤゲート２５０ａｂの出力
ＬＰ１が立ち下がり、この奇数番目のラッチパルスＬＰ
の立ち下がりにより出力ＬＰ１が立ち上がる。また偶数
番目のラッチパルスＬＰが立ち上がると、ＮＡＮＤゲー
ト２５０ａｃの出力ＬＰ２が立ち下がり、この偶数番目
のラッチパルスＬＰの立ち上がりにより出力ＬＰ２が立
ち上がる。従って、出力ＬＰ１，ＬＰ２は交互に出力さ
れることになる。偶奇ライン識別回路２５０ａは、モジ
ュール・コントローラ１００等で作成されたラッチパル
スＬＰから偶奇ライン毎のラッチパルスＬＰ１，ＬＰ２
を作成する。
【００５７】本例においては、前述したように均等分散
型２ライン同時選択駆動方式であるので、２1 ＝２の数
だけ走査電極の電圧パルスパターンがあるが、２つの異
なる列パターンを連続した２本の走査電極に印加するよ
うにしてあるので、そのパターン数を展開するには２フ
ィールドが必要である。他方、フレーム毎に交流化信号
ＦＲが反転するため、これも考慮すると、４フィールド
ですべての列パターンが展開されることになる。このた
め、周辺回路には走査電極の電位パターンを指定するフ
ィールド・ステート回路２５０ｃが設けられている。な
お、この電位パターンの指定情報はＸドライバ内で発生
させずに、走査電極ドライバ側のコード発生部２２１又
はモジュール・コントロー１００から受けるようにする
こともできる。このフィールド・ステート回路２５０ｃ
は、フレーム開始パルスＹＤの逆相パルスによってリセ
ットされフィールド開始パルスＦＳの入来毎に記憶内容
の反転するＤ型フリップ・フロップ２５０ｃａと、その
Ｑ出力と交流化信号ＦＲを２入力とする論理積ゲート２
５０ｃｂと、Ｄ型フリップ・フロップ２５０ｃａのＱ
（バー）出力と交流化信号ＦＲのインバータ２５０ｃｃ
を介した信号を２入力とする論理積ゲート２５０ｃｄ
と、論理積ゲート２５０ｃｂ，２５０ｃｄの両出力を２
入力とする論理和ゲート２５０ｃｅとから構成されてい
る。インバータ２５０ｃｃの奇数ラインの読み出し時に
発生するラッチパルスＬＰ１によってメモリセルＣ
2i-1,mの表示データ（オン・オフ情報）が信号パルス割
り出し回路２５８の１ビットのラッチ回路２５８−１ｍ
に取り込まれ、不一致数判定回路２５８−２ｍの下位ビ
ット用排他的論理和ゲートＥＸ1 に供給される。またこ
れに引続き発生する偶数ラインのラッチパルスＬＰ２に
よってメモリセルＣ2i,mの表示データ（オン・オフ情
報）は直接不一致数判定回路２５８−２ｍの上位ビット
用排他的論理和ゲートＥＸ2 に供給される。ラッチパル
スＬＰ１，２は交互に出力されるのでラッチ回路２５８
−１と２５８−３のラッチ期間は互いにオーバーラップ
期間を持っており、両メモリセルの表示データ（オン−
オン，オン−オフ，オフ−オン，オフ−オフ）は同時的
に不一致数判定回路２５８−２ｍへ供給される。また前
述の２本の走査電極の列パターンに相当する情報も不一
致数判定回路２５８−２ｍに供給されているので、不一
致数判定回路２５８−２ｍは表示データの２ビット情報
と走査電極の２ビット情報の桁不一致を検出する。２本
同時選択の場合は、２ビット出力であるので不一致数判
定回路２５８−２ｍの出力はそのままコード化された不
一致数として扱うことができる。本例における採りうる
不一致数は０，１又は２である。不一致数判定回路２５
８−２ｍで得られた２ビット情報はラッチ回路２５８−
３ｍに取り込まれ、その不一致数信号はレベルシフタ２
５９ｍで高論理振幅レベルの信号に変換される。そし
て、電圧セレクタ２６０ｍのデコーダ２６０ａはその不
一致数信号をデコードし、選択スイッチ２６０ｂのトラ
ンジスタのいずれかを開閉させることにより、信号電極
の電位−Ｖ2 ，０，Ｖ2 のいずれかが選択されることに
なる。なお、本例では不一致数０のときは−Ｖ2 、不一
致数１のときは０、不一致数２のときはＶ2 が選択され
る。このようなＸドライバの構成によって均等分散型２
ライン同時選択駆動が可能となる。また、不一致数を判
定しなくとも、前述のフレームメモリ出力とフィールド
・ステート回路２５９ｃの出力から直接デコードするよ
な回路構成を採用しても良い。
【００５８】以上の説明で本例におけるＸドライバの各
部の構成及び動作が理解されたことであろうが、図１４
のタイミングチャートを参照しつつフレームメモリの書
込み及び読み出し動作を説明する。モジュール・コント
ローラ１００のタイミング信号発生回路１２０によって
図１４に示すようなフレーム開始パルスＹＤ，ラッチパ
ルスＬＰが発生する。フレーム開始パルスＹＤは１フレ
ーム期間（１Ｆ）毎発生し、またラッチパルスＬＰは１
水平期間（１Ｈ）内に２回発生する。ここでは、１フレ
ーム期間内にＮ個のラッチパルスが発生する。ラッチパ
ルスＬＰの１周期内ではモジュール・コントローラ１０
０から１走査ライン分の表示データＤＡＴＡ（ＷＤi ）
がシフトクロックＸＳＣＬによってＸドライバ２５０へ
転送されて来る。図１４ではＶＲＡＭ１２内の表示デー
タＤＡＴＡのうち第３走査ライン目の表示データＷＤ３
を除き他のすべての走査ライン目の表示データが変更さ
れた場合の書込み・読み出し動作を示しているので、第
３走査ライン目の表示データＷＤ３の転送は新たに行わ
れず、第３走査ライン目の表示データの表示動作はフレ
ームメモリ２５２内の旧データを読み出すことにより達
成される。Ｘドライバ２５０のタイミング回路２５３に
よって図１４に示すような読み出し制御信号ＲＤ，シフ
トクロック検出信号ＷＥ及び書込み制御信号ＷＲも発生
する。モジュール・コントローラ１００側で新データＷ
Ｄ２の転送をＸドライバ２５０に対して完了すると、前
述したようにシフトクロックＸＳＣＬの転送も中止され
る。その後新データＷＤ４以降の転送とシフトクロック
ＸＳＣＬの発振が行われる。シフトクロックＸＳＣＬの
転送が一時中止されると、前述したように、モジュール
・コントローラ１００はスタンバイ期間Ｓに入るので、
タイミング回路２５３のシフトクロック検出回路２５３
−４がそれを検出してシフトクロック検出信号ＷＥが発
生する。これによって書込み制御信号（Ｗ３）のみ発生
しない。まず、最初のラッチパルス（ＬＮ）が発生する
と、１ライン目の表示データ（ＷＤ１）が次のラッチパ
ルス（Ｌ１）の発生までの間（１周期内）にＸドライバ
２５０へ入来し、ラッチパルス（Ｌ１）の発生により書
込みレジスタ２５６に取り込まれてフレームメモリ２５
２の該当行アドレスに書き込まれるが、最初のラッチパ
ルス（ＬＮ）が発生から次のラッチパルス（Ｌ１）の発
生までの間には、フレームメモリ２５２から１ライン目
の旧データの読み出し動作が行われる。ラッチパルスＬ
Ｐが発生すると、先ず第１番目のプリチャージ制御信号
ＰＣ１（期間Ｃ）が発生してから書込み制御信号ＷＲ
（期間Ａ）が発生し、しかる後、第２番目のプリチャー
ジ制御信号ＰＣ２（期間Ｃ）が発生してから読み出し制
御信号ＲＤ（期間Ｂ）が発生するが、シフトクロックＸ
ＳＣＬの発振がないと書込みモードは存在せず、読み出
し制御信号Ｒ１により１ライン目の旧データの読み出し
動作が行われる。この読み出し動作においては、行アド
レスレジスタ２５７によって１ライン目の行アドレスが
指定され、次のラッチパルス（Ｌ１）の発生による奇数
ラッチパルスＬＰ１により１ライン目の旧データがフレ
ームメモリ２５２から読み出されラッチ回路２５８−１
ｍに格納されて下位桁用排他的論理和ゲートＥＸ1 へ送
られる。この１ライン目の旧データのラッチの後そのラ
ッチパルス（Ｌ１）により１ライン目の新データＷＤ１
がフレームメモリへ書き込まれる。ここで、フレームメ
モリ２５２への書込みは、１ライン６４０ドットのとき
は入力レジスタ２５５から数１００ｎｓ程度の１シフト
クロックＸＳＣＬで行われるのではなく、バッファとし
ての書込みレジスタ２５６からそれ以上の充分な時間
（数μｓ）をかけて１ライン分一挙に書き込むようにし
ている。従って、大容量表示になるに従い、書込み速度
の高速化を要求されるが、ラッチパルスにより書込みレ
ジスタ２５６を介して書込み動作を行うことが望まし
い。ラッチパルスＬ２の周期内において、１ライン目の
新データＷＤ１の書込みの後は、読み出し制御信号Ｒ２
により２ライン目の旧データの読み出しが行われ、上位
桁用排他的論理和ゲートＥＸ2 へ送られる。そして、偶
数ラインのラッチパルスＬＰ２の発生により不一致数判
定回路２５８−２で得られた不一致数の２ビット情報が
ラッチ回路２５８−３でラッチされ、前述したように、
電圧セレクタ２６０でいずれかの信号電圧が選択され、
１走査ライン目分と２走査ライン目分に関する信号電極
電位が液晶マトリクスに印加される。
【００５９】このように、本例のＸライバ２５２は、１
ラッチパルス周期内に同一の行アドレスに対する書込み
モードと読み出しモードを分割し、旧データの読み出し
後に次のラッチパルスの発生により新データの書込みを
実行するようにしている。従って、表示データの書込み
から読み出しまでは１フレーム期間（１Ｆ）である。
【００６０】これはとりわけ複数ライン同時選択駆動方
式を採用する場合に必要となる。信号電極の駆動波形を
決める表示データを読み出し期間において該当するフレ
ームメモリのデータは一部新データに変わっていると、
不一致判定回路２５８が旧データのラインと新データの
ラインの組から意味のない表示態様となる信号電極の駆
動波形を決定してしまうからである。特に同時に全本数
を選択する場合もあるので、表示データの書込みから読
み出しまでは１フレーム期間（１Ｆ）必要となる。従っ
て、表示をスクロールするときに発生が考えられる意味
のない表示態様を避けるには、選択本数を問わず、１フ
レーム期間（１Ｆ）後に読み出すようにすれば良い。た
だ、同時選択の本数が少ないきは、１フレーム期間（１
Ｆ）までは必要ない。１ラッチパルスＬＰの周期内で、
同一の行アドレスに対して読み出しモード後に書込み動
作を行うようにすることもできる。しかしながら、本例
においても充分な書込み期間を確保するために、フレー
ムメモリに対する書込みはシフトクロックＸＳＣＬのタ
イミングでなくラッチパルスＬＰのタイミングによって
書込みレジスタ２５６により行うようにしてあることか
らも明らかなように、読み出しモード後に書込み動作を
行うと、書込み時間が充分確保されない事態や、自動パ
ワーセーブのセット等のタイミングは厳しくなる。特に
複数ライン選択駆動方式では、ラッチパルス，シフトク
ロック等が従来に比して必然的に逓倍的に高速化される
ので、上記のモード順は採用し難くなる。まして大容量
表示になると一層難しくなる。従って、１ラッチパルス
周期内に同一の行アドレスに対する書込みモード後に１
回又は複数回の読み出しモードを実行させ、旧データの
読み出しから１フレーム期間後に新データの書込みを実
行するようにすることが望ましい。
【００６１】上記実施例においては、均等分散型２ライ
ン同時選択駆動方式を採用しているため、１水平期間内
にフレームメモリ内の２行ライン分の表示データを読み
出す必要があるので、１水平期間内に２発のラッチパル
スＬＰが発生するようモジュール・コントローラ１００
のタイミイグ信号発生回路１２０の分周比を設定してあ
る。これは、フレームメモリのメモリマトリクスのセル
配列において表示マトリクスの信号電極の本数とフレー
ムメモリの列アドレス数とが等しく、走査電極の本数と
行アドレス数とが等しい一般的な場合を前提としている
からである。しかしながら、図１５に示すように、フレ
ームメモリの列アドレス数を表示マトリクスの信号電極
の本数の２倍で行アドレス数を走査電極の本数の半分
（ブロック数）としたメモルセル配列のＲＡＭを用いる
場合には、従来通り、１水平期間内に１回発生するラッ
チパルスＬＰを利用することができる。即ち、ラッチパ
ルスＬＰの発生により読み出しモードになると、例えば
フレームメモリの奇数ワード線ＷＬ2iに繋がるメモリセ
ルＣ2i,2m 、Ｃ2i,(2i+1) から同時に１ライン目及び２
ライン目の表示データがセンスアンプ２５２ｍを介して
出力され、２ライン分の表示データの読み出しが１発の
ラッチパルスＬＰだけで済む。このような回路構成で
は、図１３に示すような２ライン目の表示データが出力
されるまで１ライン目表示データを保持しておく待ち合
わせ用のラッチ回路２５８−１ｍを除くことができ、高
速化の傾向のある第１のラッチパルスＬＰ１と第２のラ
ッチパルスＬＰ２とのタイミング調整が微妙にならず、
ドライバセル部分の回路構成の簡素化により複数同時選
択駆動方式の実用化に寄与する。
【００６２】ただし、図１６又は図１５のメモリ構成の
場合、ラッチパルスＬＰの入力に対するフレームメモリ
のワード線のアドレス歩進のスピードが書込みより読み
出しの方が速くなる。このため、図１６に示すように、
行アドレスレジスタ２５７′は、書込みアドレス発生用
Ｗカウンタ２６１と読み出しアドレス発生用Ｒカウンタ
２６２とを独立に持っており、その出力をマルチプレク
サ２６３で切り換え、マルチプレクサ２６３の出力ＲＡ
をアドレスデコーダ２５２′ｄへ与える。書込みアドレ
ス発生用Ｗカウンタ２６１は、フレーム開始パルスＹＤ
で初期化され、図１２で示されるプリチャージ信号ＰＣ
と書込み制御信号ＷＲＴを使って書込みアドレスを生成
する。また、読み出しアドレス発生用Ｒカウンタ２６２
は、フレーム開始パルスＹＤで初期化され、図１２で示
されるプリチャージ信号ＰＣと読み出し制御信号ＲＤを
使って読み出しアドレスを生成する。このようにするこ
とによって、２n 本複数ライン同時選択駆動の場合は、
同時選択ライン数に関係なく、従来方式のコントローラ
と同じラッチパルスＬＰの周期で表示データをコントロ
ーラからＸドライバに転送することができる。
【００６３】ここで、上記２ライン同時読み出しの手法
を一般化し、複数ライン同時選択駆動方式において複数
ライン分の表示データをフレームメモリから同時に読み
出すＸドライバの全体構成を図１６を参照して簡単に説
明しておく。まずフレームメモリ２５２′のメモリマト
リクス部２５２′ａの縦横構成を（ｈ×２n ×Ｄ）×Ｗ
とする。ここで、 ｈ：複数ライン同時選択駆動において同時選択駆動され
る走査電極の本数 ｎ：自然数 Ｄ：Ｘドライバ１個当りのドライバ出力数（駆動できる
信号電極の本数） Ｗ：ワード線の本数 （ｈ×２n ×Ｄ）×Ｗは、Ｘドライバ１個が駆動できる
最大表示ドット数に等しい。因みに、図１１のフレーム
メモリ構成は（ドライバ出力数）×（表示ライン数）で
ある。
【００６４】図１６において、書込みレジスタ２５６に
蓄えられた表示データは書込み制御信号ＷＲに従って書
込み回路２５２′ｂと書込みセレクタ２５２′ｃを介し
てアドレスデコーダ２５２′ｄで選択されたワード線に
繋がるメモリセルに書き込まれる。アドレスデコーダ２
５２′ｄは図１１の行アドレスシフトレジスタ２５７か
ら出力される行アドレスをデコードするものである。表
示データの読み出し動作においては、読み出し制御信号
ＲＤに従って（ｈ×２n ×Ｄ）ビットの表示データがフ
レームメモリのメモリマトリクス部２５２′ａから読み
出しセレクタ２５２′ｅに読み出される。読み出しセレ
クタ２５２′ｅはアドレスデコーダ２５２′ｄの出力に
従って（ｈ×２n ×Ｄ）ビットのデータを選択する。従
って、ｎ＝０のときは読み出しセレクタ２５２′ｅは不
要となる。（ｈ×Ｄ）ビットの表示データは、１走査期
間にＸドライバにより同時駆動される全表示データであ
る。読み出しセレクタ２５２′ｅの出力はセンス回路２
５２′ｆによりディジタル信号に変換され、信号パルス
割り出し回路２５８′の複数同時選択駆動用デコーダ
（ＭＬＳデコーダ）２５８′ａに送られる。ＭＬＳデコ
ーダ２５８′ａは、表示データ，液晶交流化信号ＦＲ，
走査スタート信号ＹＤによりリセットされ、Ｙドライバ
からのキャリー信号ＦＳをカウントし、１フレーム内の
走査状態を区別するステートカウンタ２５８′ｃからの
出力を受けて、ドライバ出力電位を選択する信号をデコ
ードする。ＭＬＳデコーダ２５８′ａの出力はラッチパ
ルスＬＰをクロックとするラッチ回路２５８′ｂにより
同期がとられ、レベルシフタ２５９へ与えられる。この
ような回路構成によれば、複数同時選択駆動方式と言え
ども、複数ライン分の表示データの読み出しが１走査当
り１回で済むことになり、消費電力の削減効果と共に、
回路タイミングの単純化も実現できる。
【００６５】なお、本例においては均等分散型２ライン
同時選択駆動方式を採用する場合を特に説明してある
が、本発明は３ライン以上の複数ラインを同時に選択す
る駆動方式の場合にも適用できる。また本発明は部分的
に従来から用いられている電圧平均化法の駆動方式にも
適用できることは言う迄もない。更に、単純マトリクス
型に限らず、ＭＩＭ駆動方式等にも適用できる。上記実
施例では、フレームメモリは表示体の画素に１対１に対
応するセルを持たせてあるが、表示体画素のうち現在駆
動されている画素の前後に関係する一部分又は複数画面
分のフレームメモリを持ち、間欠的に表示データをモジ
ュール・コントローラからＸドライバに送る方式や、表
示体の画素に対して圧縮された表示データを用いる方式
についても、本発明を適用できるところである。また更
に、本発明は、ＬＣＤ表示装置に限らず、蛍光表示管，
プラズマディスプレイ，エレクトロルミネッセンス等の
マトリクス型ディスプレイや液晶のライトバルブ性を用
いた液晶応用装置等にも広く適用できるものである。
【００６６】
【発明の効果】以上説明したように、本発明は、従来の
マトリクス型表示制御装置と、従来のメモリ内蔵型の信
号電極ドライバとを組合せた方式において、マトリクス
型表示制御装置の高周波クロックの発振源を表示データ
の転送の際に間欠動作させるようにしたことに特徴を有
する。このようなマトリクス型表示制御装置によれば、
第１の記憶手段において表示データの変更があったとき
だけ高周波クロックが動作し、表示データを第２の記憶
手段へ転送するものであるから、高周波クロックの間欠
動作によりマトリクス表示装置全体の低消費電力化を図
ることができる。
【００６７】また第２の記憶手段に対する転送処理はＭ
ＰＵが行うのではなく、仲介に立つマトリクス表示制御
装置が実行するものであるため、第１の記憶手段側のホ
ストＭＰＵの処理負担を低減できると共に、更に信号電
極の駆動装置をカスケード接続することにより、第２の
記憶手段に走査ライン毎の表示データが一挙に格納され
るので、アドレスの対応付けの容易化も達成でき、従っ
て、画面変更の高速化を達成できる。更に、信号電極の
駆動装置のカスケード接続により大容量表示装置でもマ
トリクス型表示制御装置と駆動装置との結線数を抑制で
き、表示画面面積比率の大きな表示装置を実現できる。
【００６８】また、信号電極ドライバにおいては高速ク
ロックを用いないで１走査期間を分割したタイミングで
第２の記憶手段に余裕を以てアクセスするようにしてあ
る。
【００６９】このため、第２の記憶手段へのアクセスタ
イミングが従来に比して緩和されるので、書込み力を向
上させることができ、第２の記憶手段の構成トランジス
タのサイズを縮小化できる。ドライバのチップサイズの
小型化にも寄与する。
【００７０】更に、本発明を複数ライン同時選択駆動方
法に適用すれば、１ライン当たりの表示に要するデータ
処理量が従来の駆動方法よりも多いにも拘らず、表示装
置自体を低周波で動作させるこができるので、従来より
も低消費電力で、フリッカーが少なく、高コントラスト
・高速応答のマトリクス型液晶表示装置を実現するこが
できる。
【図面の簡単な説明】
【図１】本発明の実施例に係る単純マトリクス型液晶表
示装置の全体構成を示すブロック図である。
【図２】同実施例に係る単純マトリクス型液晶表示装置
におけるモジュール・コントローラの詳細を示すブロッ
ク図である。
【図３】上記モジュール・コントローラの動作を説明す
るためのタイミングチャートである。
【図４】単純マトリクス型液晶表示装置における画素の
オン・オフ態様の一例を示す模式図である。
【図５】電圧平均化法によるマルチプレクス駆動方式に
おける走査電極波形及び信号電極波形を示す波形図であ
る。
【図６】電圧平均化法によるマルチプレクス駆動方式に
おける画素液晶のオン・オフ特性を示す波形図である。
【図７】均等分散型３ライン選択駆動方式における走査
電極波形及信号電極波形を示す波形図である。
【図８】図７に示す均等分散型３ライン選択駆動方式に
おける画素液晶のオン・オフ特性を示す波形図である。
【図９】同実施例が採用する分散型２ライン選択駆動方
式における走査電極波形及び信号電極波形の一例を示す
波形図である。
【図１０】（ａ）は同実施例に係る単純マトリクス型液
晶表示装置における走査電極駆動回路（Ｙドライバ）の
構成を示すブロック図であり、（ｂ）はその複数のＹド
ライバをカスケード接続した結線図である。
【図１１】同実施例に係る単純マトリクス型液晶表示装
置における信号電極駆動回路（Ｘドライバ）の構成を示
すブロック図である。
【図１２】同信号電極駆動回路（Ｘドライバ）における
タイミング回路の構成の詳細を示す回路図である。
【図１３】同信号電極駆動回路における周辺回路とフレ
ームメモリから信号パルス割り出し回路，レベルシフタ
及び電圧セレクタまでの１信号電極当り（１出力Ｘm ）
のｍビット回路部２５０ｍに着目した回路構成を示す回
路図である。
【図１４】同信号電極駆動回路における書込み動作及び
読み出し動作を説明するためのタイミングチャートであ
る。
【図１５】同信号電極駆動回路における別のフレームッ
メモリの構成を示すブロック図である。
【図１６】別のフレームッメモリを用いた場合における
信号電極駆動回路（Ｘドライバ）の構成を示すブロック
図である。
【符号の説明】
１０…ホストＭＰＵ １１…システムメモリ １２…ＶＲＡＭ １３…補助記憶装置 １４ａ…システムバス １４ｂ…専用バス １５…入力用タッチセンサ １６…タッチセンサ・コントローラ １７…データバス １００…モジュール・コントローラ １１０…低周波発振回路 １１０ａ…振動子 １２０…タイミング信号発生回路 １２１…分周器 １２２…垂直カウンタ １２３…フレームカウンタ １３０…スタンバイ回路 １３１…システムバス・インターフェース回路 １３２…ラインフラグレジスタ １３３…比較回路 １３４…同期調整回路 １３４ａ…インバータ １３４ｂ…Ｄ型フリップフロップ １３４ｃ…論理積ゲート １４０…高周波発振回路 １４１…論理積ゲート １４２…可変周波数ＣＲ発振器 １４２ａ…論理積ゲート １４２ｂ，１４２ｃ…インバータ １４２ｄ…スイッチ選択レジスタ Ｒ1,Ｒ2,Ｒ2 …帰還抵抗 Ｃ1 …帰還キャパシタ ＳＷ1,ＳＷ2,ＳＷ3 …選択スイッチ １４３…間欠動作時限回路 １４３ａ…インバータ １４３ｂ…論理積ゲート １４３ｃ…プリセット・カウンタ １４３ｅ…インバータ １４３ｄ…クロック数レジスタ １４３ｆ…インバータ １４４…論理積ゲート １５０…ＤＭＡ回路 １５１…ＤＭＡ制御回路 １５２…データ変換回路 ２００…ＬＣＤモジュール ２２０…Ｙドライバ ２２１…コード発生部 ２２２…電圧セレクタ ２２３…第１シフトレジスタ ２２４…第２シフトレジスタ ２２５…ラッチ部 ２２６…レベルシフタ ２５０…Ｘドライバ ２５０ａ…偶奇ライン識別回路 ２５０ａａ…Ｄ型フリップフロップ ２５０ａｂ，２５０ａｃ…ＮＡＮＤゲート ２５０ｃ…フィールド・ステート回路 ２５０ｃａ…Ｄ型フリップフロップ ２５０ｃｂ，２５０ｃｄ…論理積ゲート ２５０ｃｃ…インバータ ２５０ｃｅ…論理和ゲート ２５１…チップイネーブル・コントロール回路 ２５２…フレームメモリ ２５３…タイミング回路 ２５３−１…第１のワンショット・マルチバイブレータ ２５３−２…第２のワンショット・マルチバイブレータ ２５３−３…第３のワンショット・マルチバイブレータ ２５３−４…シフトクロック検出回路 ２５３−５…論理積ゲート ２５３ａ…論理積ゲート ２５３ｂ…論理積ゲート ２５３ｃ…論理積ゲート ２５３ｄ，２５３ｈ，２５３ｊ…インバータ ２５３ｅ，２５３ｆ，２５３ｇ，２５３ｇ′…ＮＡＮＤ
ゲート ２５３ｉ，２５３ｋ，２５３ｍ…遅延回路 ２５３ｓ，２５３ｔ…Ｄ型フリップフロップ ＥＸ1,ＥＸ2 …排他的論理和ゲート ２５４…データ入力制御回路 ２５５…入力レジスタ ２５６…書込みレジスタ ２５７…行アドレスレジスタ ２５８−…信号パルス割り出し回路 ２５８−１…ラッチ回路 ２５８−２…不一致数判定回路 ２５８−３…ラッチ回路 ２５９…レベルシフタ ２６０…電圧セレクタ ２５２′ａ…フレームメモリ ２５２′ｂ…書込み回路 ２５２′ｃ…書込みセレクタ ２５２′ｄ…アドレスデコーダ ２５２′ｅ…読み出しセレクタ ２５８′…信号パルス割り出し回路 ２５８′ａ…ＭＳＬデコーダ ２５８′ｂ…ラッチ回路 ２５８′ｃ…ステートカウンタ。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年７月１３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】従来、フラットディスプレイの一例とし
ての単純マトリクス型液晶表示装置においては、ＭＰＵ
（マイクロ・プロセッサ・ユニット）側から表示データ
をＬＣＤモジュール（液晶表示パネル（ＬＣＤパネ
ル），走査電極駆動回路（Ｙドライバ），信号電極駆動
回路（Ｘドライバ）等）へ転送する方式として、マトリ
クス型液晶表示素子モジュール・コントローラ（以下、
モジュール・コントローラと言う）を用いる方式とＲＡ
Ｍ（データ読み出し用）内蔵型Ｘドライバを用いる方式
とに大別できる。まず、前者の方式は、ＣＲＴを用いた
表示装置と同様、システムバスに繋がるモジュール・コ
ントローラが表示データを記憶しているビデオＲＡＭ
（ＶＲＡＭ）から表示データを読み出し、これをＬＣＤ
モジュールに対し高周波数のクロックで転送して表示リ
フレッシュ動作を行うものである。後者の方式は、Ｘド
ライバ内に２ポートタイプのフレームメモリ（内蔵ＲＡ
Ｍ）を持ち、ＭＰＵがデータバス，コントロールバス又
はアドレスバスを介して液晶表示タイミングとは無関係
に直接フレームメモリにアクセスし、フレームメモリ内
の表示データを変更するようになっており、Ｘドライバ
内で所要の制御信号を生成して、内蔵フレームメモリか
ら一走査ライン分の表示データを同時に読み出し、表示
リフレッシュ動作を行うものである。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正内容】
【００５４】シフトクロック検出回路２５３−４は、シ
フトクロックＸＳＣＬの逆相クロックをリセット入力Ｒ
（バー）とすると共に、ラッチパルスＬＰの反転クロッ
クの立ち上がりで接地電位（低レベル）をデータ反転入
力Ｄ（バー）として記憶するＤ型フリップ・フロップ２
５３ｓと、ラッチパルスＬＰの反転クロックの立ち上が
りでＤ型フリップ・フロップ２５３ｓの反転出力Ｑ（バ
ー）をデータ反転入力Ｄ（バー）として記憶するＤ型フ
リップ・フロップ２５３ｔを有している。シフトクロッ
クＸＳＣＬの入来があると、まず最初のシフトクロック
ＸＳＣＬのパルスでＤ型フリップ・フロップ２５３ｓが
リセットされ、そのＱ（バー）出力が高レベルとなって
いるが、ラッチパルスＬＰの立ち下がりによってＤ型フ
リップ・フロップ２５３ｓには接地電位がデータ反転入
力Ｄ（バー）として記憶されるのでそのＱ（バー）出力
が低レベルへ遷移すると共に、Ｄ型フリップ・フロップ
２５３ｔには、２５３ｓの出力が変化する前の値が取り
込まれ高レベルのデータ反転入力Ｄ（バー）を記憶する
ので、そのＱ（バー）出力たるシフトクロック検出信号
ＷＥが高レベルとなる。ラッチパルスＬＰ直後のシフト
クロックＸＳＣＬの入来すると、Ｄ型フリップ・フロッ
プ２５３ｓはリセットされ、そのＱ（バー）出力が高レ
ベルに戻る。このようにシフトクロックＸＳＣＬの入来
が続く限り、Ｄ型フリップ・フロップ２５３ｔからのシ
フトクロック検出信号ＷＥは高レベルであるので、論理
積ゲート２５３−５は導通状態のままであり、第２のワ
ンショット・マルチバイブレータ２５３−２からの書込
み制御信号ＷＲはフレームメモリ等へ出力され続ける。
他方、シフトクロックＸＳＣＬの入来が止み、最後のシ
フトクロックＸＳＣＬのパルスでＤ型フリップ・フロッ
プ２５３ｓのＱ（バー）出力が低レベルに設定された状
態のままでラッチパルスＬＰが入来すると、Ｄ型フリッ
プ・フロップ２５３ｔからのシフトクロック検出信号Ｗ
Ｅが低レベルになるので、論理ゲート２５３−５が閉
じ、書込み制御信号ＷＲの通過が禁止される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正内容】
【００５５】次に、図１３を参照しつつＸドライバ２５
０における周辺回路とフレームメモリ２５２から信号パ
ルス割り出し回路２５８，レベルシフタ２５９及び電圧
セレクタ２６０までの１信号電極当り（１出力Ｘm ）の
ｍビット回路部２５０ｍに着目した回路構成を説明す
る。フレームメモリ２５２のメモリマトリクスにおける
奇数ワード線ＷＬ 2i-1 ，偶数ワード線ＷＬ i とビット線
ＢＬm ，ＢＬm （バー）との交点にはメモリセルＣ
2i-1,m、Ｃ2i,m があり、画素Ｐ2i-1,m、Ｐ2i,m に対
応した表示データ（オン・オフ情報）が格納されてい
る。ラッチパルスＬＰが発生すると、タイミング回路２
５３からプリチャージ信号ＰＣ，書込み制御信号ＷＲ又
は読み出し制御信号ＲＤが生成されるので、フレームメ
モリ２５２への印加により奇数ワード線ＷＬ 2i-1 が行ア
ドレスレジスタ２５７の順次的な指定によりフレームメ
モリ２５２内の行アドレスデコーダによって選択され、
メモリセルＣ2i-1,mについての書込み又は読み出しが行
われる。また次のラッチパルスＬＰが発生すると、偶数
ワード線ＷＬ i が選択され、メモリセルＣ2i,mについて
の書込み又は読み出しが行われる。なお、読み出し動作
においては読み出し制御信号ＲＤによりセンス回路２５
２ｍが能動化され、メモリセルから表示データが出力さ
れる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正内容】
【００５７】本例においては、前述したように均等分散
型２ライン同時選択駆動方式であるので、２1 ＝２の数
だけ走査電極の電圧パルスパターンがあるが、２つの異
なる列パターンを連続した２本の走査電極に印加するよ
うにしてあるので、そのパターン数を展開するには２フ
ィールドが必要である。他方、フレーム毎に交流化信号
ＦＲが反転するため、これも考慮すると、４フィールド
ですべての列パターンが展開されることになる。このた
め、周辺回路には走査電極の電位パターンを指定するフ
ィールド・ステート回路２５０ｃが設けられている。な
お、この電位パターンの指定情報はＸドライバ内で発生
させずに、走査電極ドライバ側のコード発生部２２１又
はモジュール・コントロー１００から受けるようにする
こともできる。このフィールド・ステート回路２５０ｃ
は、フレーム開始パルスＹＤの逆相パルスによってリセ
ットされフィールド開始パルスＦＳの入来毎に記憶内容
の反転するＤ型フリップ・フロップ２５０ｃａと、その
Ｑ出力と交流化信号ＦＲを２入力とする論理積ゲート２
５０ｃｂと、Ｄ型フリップ・フロップ２５０ｃａのＱ
（バー）出力と交流化信号ＦＲのインバータ２５０ｃｃ
を介した信号を２入力とする論理積ゲート２５０ｃｄ
と、論理積ゲート２５０ｃｂ，２５０ｃｄの両出力を２
入力とする論理和ゲート２５０ｃｅとから構成されてい
る。奇数ラインの読み出し時に発生するラッチパルスＬ
Ｐ１によってメモリセルＣ2i-1,mの表示データ（オン・
オフ情報）が信号パルス割り出し回路２５８の１ビット
のラッチ回路２５８−１ｍに取り込まれ、不一致数判定
回路２５８−２ｍの下位ビット用排他的論理和ゲートＥ
Ｘ1 に供給される。またこれに引続き発生する偶数ライ
ンのラッチパルスＬＰ２によってメモリセルＣ2i,mの表
示データ（オン・オフ情報）は直接不一致数判定回路２
５８−２ｍの上位ビット用排他的論理和ゲートＥＸ2に
供給される。ラッチパルスＬＰ１，２は交互に出力され
るのでラッチ回路２５８−１と２５８−３のラッチ期間
は互いにオーバーラップ期間を持っており、両メモリセ
ルの表示データ（オン−オン，オン−オフ，オフ−オ
ン，オフ−オフ）は同時的に不一致数判定回路２５８−
２ｍへ供給される。また前述の２本の走査電極の列パタ
ーンに相当する情報も不一致数判定回路２５８−２ｍに
供給されているので、不一致数判定回路２５８−２ｍは
表示データの２ビット情報と走査電極の２ビット情報の
桁不一致を検出する。２本同時選択の場合は、２ビット
出力であるので不一致数判定回路２５８−２ｍの出力は
そのままコード化された不一致数として扱うことができ
る。本例における採りうる不一致数は０，１又は２であ
る。不一致数判定回路２５８−２ｍで得られた２ビット
情報はラッチ回路２５８−３ｍに取り込まれ、その不一
致数信号はレベルシフタ２５９ｍで高論理振幅レベルの
信号に変換される。そして、電圧セレクタ２６０ｍのデ
コーダ２６０ａはその不一致数信号をデコードし、選択
スイッチ２６０ｂのトランジスタのいずれかを開閉させ
ることにより、信号電極の電位−Ｖ2 ，０，Ｖ2 のいず
れかが選択されることになる。なお、本例では不一致数
０のときは−Ｖ2 、不一致数１のときは０、不一致数２
のときはＶ2 が選択される。このようなＸドライバの構
成によって均等分散型２ライン同時選択駆動が可能とな
る。また、不一致数を判定しなくとも、前述のフレーム
メモリ出力とフィールド・ステート回路２５９ｃの出力
から直接デコードするよな回路構成を採用しても良い。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正内容】
【００５８】以上の説明で本例におけるＸドライバの各
部の構成及び動作が理解されたことであろうが、図１４
のタイミングチャートを参照しつつフレームメモリの書
込み及び読み出し動作を説明する。モジュール・コント
ローラ１００のタイミング信号発生回路１２０によって
図１４に示すようなフレーム開始パルスＹＤ，ラッチパ
ルスＬＰが発生する。フレーム開始パルスＹＤは１フレ
ーム期間（１Ｆ）毎発生し、またラッチパルスＬＰは１
水平期間（１Ｈ）内に２回発生する。ここでは、１フレ
ーム期間内にＮ個のラッチパルスが発生する。ラッチパ
ルスＬＰの１周期内ではモジュール・コントローラ１０
０から１走査ライン分の表示データＤＡＴＡ（ＷＤi ）
がシフトクロックＸＳＣＬによってＸドライバ２５０へ
転送されて来る。図１４ではＶＲＡＭ１２内の表示デー
タＤＡＴＡのうち第３走査ライン目の表示データＷＤ３
を除き他のすべての走査ライン目の表示データが変更さ
れた場合の書込み・読み出し動作を示しているので、第
３走査ライン目の表示データＷＤ３の転送は新たに行わ
れず、第３走査ライン目の表示データの表示動作はフレ
ームメモリ２５２内の旧データを読み出すことにより達
成される。Ｘドライバ２５０のタイミング回路２５３に
よって図１４に示すような読み出し制御信号ＲＤ，シフ
トクロック検出信号ＷＥ及び書込み制御信号ＷＲも発生
する。モジュール・コントローラ１００側で新データＷ
Ｄ２の転送をＸドライバ２５０に対して完了すると、前
述したようにシフトクロックＸＳＣＬの転送も中止され
る。その後新データＷＤ４以降の転送とシフトクロック
ＸＳＣＬの発振が行われる。シフトクロックＸＳＣＬの
転送が一時中止されると、前述したように、モジュール
・コントローラ１００はスタンバイ期間Ｓに入るので、
タイミング回路２５３のシフトクロック検出回路２５３
−４がそれを検出してシフトクロック検出信号ＷＥが発
生しない。これによって書込み制御信号（Ｗ３）のみ発
生しない。まず、最初のラッチパルス（ＬＮ）が発生す
ると、１ライン目の表示データ（ＷＤ１）が次のラッチ
パルス（Ｌ１）の発生までの間（１周期内）にＸドライ
バ２５０へ入来し、ラッチパルス（Ｌ１）の発生により
書込みレジスタ２５６に取り込まれてフレームメモリ２
５２の該当行アドレスに書き込まれるが、最初のラッチ
パルス（ＬＮ）が発生から次のラッチパルス（Ｌ１）の
発生までの間には、フレームメモリ２５２から１ライン
目の旧データの読み出し動作が行われる。ラッチパルス
ＬＰが発生すると、先ず第１番目のプリチャージ制御信
号ＰＣ１（期間Ｃ）が発生してから書込み制御信号ＷＲ
（期間Ａ）が発生し、しかる後、第２番目のプリチャー
ジ制御信号ＰＣ２（期間Ｃ）が発生してから読み出し制
御信号ＲＤ（期間Ｂ）が発生するが、シフトクロックＸ
ＳＣＬの発振がないと書込みモードは存在せず、読み出
し制御信号Ｒ１により１ライン目の旧データの読み出し
動作が行われる。この読み出し動作においては、行アド
レスレジスタ２５７によって１ライン目の行アドレスが
指定され、次のラッチパルス（Ｌ１）の発生による奇数
ラッチパルスＬＰ１により１ライン目の旧データがフレ
ームメモリ２５２から読み出されラッチ回路２５８−１
ｍに格納されて下位桁用排他的論理和ゲートＥＸ1へ送
られる。この１ライン目の旧データのラッチの後そのラ
ッチパルス（Ｌ１）により１ライン目の新データＷＤ１
がフレームメモリへ書き込まれる。ここで、フレームメ
モリ２５２への書込みは、１ライン６４０ドットのとき
は入力レジスタ２５５から数１００ｎｓ程度の１シフト
クロックＸＳＣＬで行われるのではなく、バッファとし
ての書込みレジスタ２５６からそれ以上の充分な時間
（数μｓ）をかけて１ライン分一挙に書き込むようにし
ている。従って、大容量表示になるに従い、書込み速度
の高速化を要求されるが、ラッチパルスにより書込みレ
ジスタ２５６を介して書込み動作を行うことが望まし
い。ラッチパルスＬ２の周期内において、１ライン目の
新データＷＤ１の書込みの後は、読み出し制御信号Ｒ２
により２ライン目の旧データの読み出しが行われ、上位
桁用排他的論理和ゲートＥＸ2 へ送られる。そして、偶
数ラインのラッチパルスＬＰ２の発生により不一致数判
定回路２５８−２で得られた不一致数の２ビット情報が
ラッチ回路２５８−３でラッチされ、前述したように、
電圧セレクタ２６０でいずれかの信号電圧が選択され、
１走査ライン目分と２走査ライン目分に関する信号電極
電位が液晶マトリクスに印加される。
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正内容】
【図１２】

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 表示画素がマトリクス状に配列されたマ
    トリクス型表示体と、表示データを記憶する随時書込み
    読み出し可能の第１の記憶手段と、該表示画素の少なく
    とも一部に対応する表示データを記憶する随時書込み読
    み出し可能の第２の記憶手段と、第２の記憶手段から表
    示データを読み出し前記マトリクス表示体の信号電極に
    駆動電圧を印加する信号電極駆動手段とを有するマトリ
    クス型表示装置において、前記第１の記憶手段に記憶さ
    れた表示データの変更により発振する間欠動作型高周波
    発振手段と、該間欠動作型高周波発振手段からの高周波
    クロックを用いて前記第１の記憶手段から前記変更に係
    る表示データを読み出してこれと前記高周波クロックを
    前記第２の記憶手段側へ転送する表示データ転送手段と
    を有することを特徴とするマトリクス型表示装置。
  2. 【請求項２】 第１の記憶手段に記憶された表示データ
    の変更により発振する間欠動作型高周波発振手段と、該
    間欠動作型高周波発振手段からの高周波クロックを用い
    て前記第１の記憶手段から前記変更に係る表示データを
    読み出しこれと前記高周波クロックを第２の記憶手段側
    へ転送する表示データ転送手段とを有することを特徴と
    するマトリクス型表示制御装置。
  3. 【請求項３】 低周波数クロックを常時発振する低周波
    発振手段と、該低周波発振手段からの低周波数クロック
    を基に所要タイミング信号を生成するタイミング信号発
    生手段と、第１の記憶手段に記憶された表示データの変
    更により間欠動作制御信号を発生する表示データ更新検
    出手段と、該間欠動作制御信号により発振する間欠動作
    型高周波発振手段と、該間欠動作型高周波発振手段から
    の高周波クロックを用いて前記第１の記憶手段から前記
    変更に係る表示データを読み出しこれと前記高周波クロ
    ックを第２の記憶手段側へ転送する表示データ転送手段
    とを有することを特徴とするマトリクス型表示制御装
    置。
  4. 【請求項４】 マトリクス型表示体の表示画素の少なく
    とも一部に対応する表示データを記憶する随時書込み読
    み出し可能の第２の記憶手段を有し、第２の記憶手段か
    ら表示データを読み出し前記マトリクス表示体の信号電
    極に駆動電圧を印加するマトリクス型表示駆動装置にお
    いて、１走査期間毎に受け取る周期信号を基に１走査期
    間でタイミングをずらした書込み制御信号及び読み出し
    制御信号を生成するタイミング発生手段と、前記第２の
    記憶手段の同一行アドレスに対する読み出し制御信号に
    より読み出し動作を実行した後前記書込み制御信号によ
    り書込み動作を実行する書込み読み出し手段を有するこ
    とを特徴とするマトリクス型表示駆動装置。
  5. 【請求項５】 請求項４に記載のマトリクス型表示駆動
    装置において、前記表示データの転送に用いられる高周
    波クロックの動作停止を検出するクロック検出手段を有
    し、この検出信号により前記書込み制御信号の発生を阻
    止する書込み禁止制御手段とを有することを特徴とする
    マトリクス型表示駆動装置。
  6. 【請求項６】 請求項５に記載のマトリクス型表示駆動
    装置において、前記書込み読み出し手段は、入来する表
    示データを前記高周波クロックを順次用いて少なくとも
    １走査ライン分格納する一時格納手段と、該一時格納手
    段の格納表示データを前記高周波クロックの１周期以上
    の長い信号により前記第２の記憶手段に書込み供給する
    バッファッ手段を有することを特徴とするマトリクス型
    表示駆動装置。
  7. 【請求項７】 請求項４至請求項６のいずれか一項に記
    載のマトリクス型表示駆動装置において、書込み読み出
    し手段は、前記第２の記憶手段から読み出した表示デー
    タと前記マトリクス表示体の走査電極の電圧状態とから
    前記信号電極に印加すべき信号電圧を割り出す信号電圧
    状態割り付け手段を有することを特徴とするマトリクス
    型表示駆動装置。
  8. 【請求項８】 請求項７に記載のマトリクス型表示駆動
    装置において、前記信号電圧割り付け手段は、前記第２
    の記憶手段から複数の走査ライン分の表示データを時分
    割で読み出す手段と、読み出された表示データを相互に
    待ち合わせる一時記憶手段と、前記マトリクス表示体の
    走査電極の電圧状態を指定する走査状態指定手段と、読
    み出された複数の走査ライン分の表示データと走査電極
    の選択電圧状態とから駆動電圧を選択する電圧選択手段
    とを有することを特徴とするマトリクス型表示駆動装
    置。
  9. 【請求項９】 請求項７に記載のマトリクス型表示駆動
    装置において、前記第２の記憶手段は、１行アドレスに
    対し前記マトリクス表示体の複数の走査ライン分の表示
    データを格納するメモリ配列を有しており、前記信号電
    圧状態割り付け手段は、前記複数の走査ライン分の表示
    データを一挙に読み出す手段と、前記マトリクス表示体
    の走査電極の電圧状態を指定する走査状態指定手段と、
    読み出された複数の走査ライン分の表示データと走査電
    極の選択電圧状態とから駆動電圧を選択する電圧選択手
    段とを有することを特徴とするマトリクス型表示駆動装
    置。
  10. 【請求項１０】 マトリクス型表示体の走査電極を選択
    して駆動するマトリクス型表示駆動装置において、複数
    本の走査電極を同時に選択してフレーム開始信号の周期
    内に複数回の巡回走査をする手段を有することを特徴と
    するマトリクス型表示駆動装置。
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