WO2012147703A1 - 表示モジュールおよびそれを備えた表示装置、並びに電子機器 - Google Patents

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WO2012147703A1
WO2012147703A1 PCT/JP2012/060891 JP2012060891W WO2012147703A1 WO 2012147703 A1 WO2012147703 A1 WO 2012147703A1 JP 2012060891 W JP2012060891 W JP 2012060891W WO 2012147703 A1 WO2012147703 A1 WO 2012147703A1
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source
signal
source driver
display module
source drivers
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PCT/JP2012/060891
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齊藤　浩二
大和　朝日
正実 尾崎
柳　俊洋
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シャープ株式会社
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Publication date
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    • G09G2370/08—Details of image data interface between the display device controller and the data line driver circuit

Definitions

  • the present invention relates to a display module including a plurality of source drivers, which can synchronously control data output from a memory unit provided in each source driver, a display device including the display module, and an electronic device Regarding equipment.
  • a display module having a plurality of source drivers in which a display panel is divided into a plurality of regions and a source driver is associated with each divided region is known (Patent Document 1).
  • the display module also includes a timing controller.
  • the timing controller has a function of receiving an input video signal transmitted from the outside and converting the input video signal into a timing or image format that can be easily transmitted as a signal to a display area associated with each source driver. ing.
  • the converted video signal is output to each source driver.
  • a display module 101 illustrated in FIG. 17 includes a display panel 108, a gate driver GD, a plurality of source drivers SD, and a timing controller 102.
  • the display panel 108 (display area) is divided into a plurality of parts, and a plurality of source drivers SD are arranged in association with the divided areas 108a to 108e.
  • the timing controller 102 has a frame memory 200, and image data included in an input video signal transmitted from the outside to the timing controller 102 is recorded in the frame memory 200.
  • the timing controller 102 generates a synchronization control signal and the like. Then, a video signal and a synchronization control signal are transmitted from the timing controller 102 to each source driver SD. By doing so, even if a plurality of source drivers are provided on the display panel 108, there is no difference in display quality between the source drivers, and good display is possible.
  • timing controller 102 since the timing controller 102 has the frame memory 200, it is possible to stop the input to the timing controller 102 from the outside, but it is necessary to continue the transfer from the timing controller 102 to each source driver.
  • Japanese Patent Publication Japanese Patent Laid-Open No. 2001-174843 (published on June 29, 2001)”
  • the video signal must be continuously input from the timing controller to each source driver. Therefore, a large amount of power is consumed when inputting a video signal from the timing controller to each source driver.
  • the present invention has been made to solve the above-described problems, and its purpose is to suppress the increase in the cost of the timing controller accompanying an increase in memory capacity, while the video signal output from each source driver. It is an object to provide a display module capable of controlling the synchronization of the display, a display device including the display module, and an electronic apparatus.
  • a display module is: A plurality of source drivers each corresponding to one of a plurality of divided areas constituting a part of the display area; A memory unit that is provided for each source driver and stores at least video signal data to be displayed in a divided region corresponding to the source driver; Synchronization control means for synchronizing the video signals based on the data output from each of the memory units of the plurality of source drivers and outputting the video signals to the divided areas among the plurality of source drivers; It is characterized by having.
  • each of the plurality of source drivers is equipped with a memory unit that stores at least video signal data to be displayed in the adjacent divided areas, thereby suppressing an increase in memory capacity of the timing controller.
  • a memory unit that stores at least video signal data to be displayed in the adjacent divided areas, thereby suppressing an increase in memory capacity of the timing controller.
  • it can be excluded, and thus the cost increase of the timing controller accompanying the increase can be suppressed.
  • the synchronization control means by providing the synchronization control means, it is possible to synchronize the output of the video signal output from each of the plurality of source drivers to the display area. Accordingly, even if a plurality of source drivers are provided and / or a timing controller is not provided, display does not vary between source drivers, and good display is possible.
  • an electronic device configured as described above; Output means for outputting an input video signal to the display module; It is characterized by having.
  • the display module can obtain an input video signal from the output means.
  • a display device provides A display module configured as described above; A light source unit having a light source provided in the display module; It is characterized by having.
  • the display module provided in the display device includes, on each of the plurality of source drivers, a memory unit that stores at least video signal data to be displayed in the adjacent divided areas. Therefore, an increase in the memory capacity of the timing controller can be suppressed, and thus an increase in the cost of the timing controller accompanying the increase can be suppressed.
  • the display module provided in the display device includes the synchronization control unit, so that the output of the video signal output from each of the plurality of source drivers to the display area can be synchronized. it can.
  • the synchronization control unit so that the output of the video signal output from each of the plurality of source drivers to the display area can be synchronized. it can.
  • a driving method provides A plurality of source drivers that are individually provided corresponding to any of a plurality of divided areas that constitute a part of the display area, and a division that is provided for each of the source drivers and corresponds to the source driver
  • a driving method of driving a display module comprising at least a memory unit for storing video signal data to be displayed in an area, The method includes a synchronization control step of synchronizing video signals based on data output from the memory units of the plurality of source drivers and outputting the video signals to the divided regions between the plurality of source drivers.
  • each of the plurality of source drivers is equipped with a memory unit that stores at least video signal data to be displayed in the adjacent divided areas, thereby suppressing an increase in memory capacity of the timing controller.
  • a memory unit that stores at least video signal data to be displayed in the adjacent divided areas, thereby suppressing an increase in memory capacity of the timing controller.
  • it can be excluded, and thus the cost increase of the timing controller accompanying the increase can be suppressed.
  • a display module includes a memory unit in which a plurality of source drivers each store an input video signal, and includes a means for synchronously controlling data output from the memory unit.
  • a memory unit in which a plurality of source drivers each store an input video signal, and includes a means for synchronously controlling data output from the memory unit.
  • FIG. 6 is a diagram illustrating the source driver of FIG. 5 and its periphery. It is a figure which shows the modification of 2nd Embodiment of this invention. It is a figure which shows the other modification of 2nd Embodiment of this invention.
  • FIG. 1 is a diagram illustrating a configuration of an electronic device 80 according to the present embodiment.
  • the electronic device 80 in the present embodiment can be mounted on a portable electronic device such as a car navigation system or a portable game terminal, for example, and can also be mounted on an electronic device such as a recorder, a smartphone, or an electronic book reader. Therefore, as shown in FIG. 1, the electronic device 80 includes a display device 20 and a set unit for inputting video signals to a plurality of source drivers (signal line drive circuits) SDa-1 to SDa-5 of the display device 20. 40 (output means).
  • source drivers signal line drive circuits
  • the display device 20 of this embodiment provided in the electronic device 80 of FIG. 1 includes the display module 1 shown in FIG. 1 and a backlight module (light source unit) (not shown) provided on the back surface of the display module 1. ).
  • the backlight module has a backlight light source drive unit (not shown), and performs drive control of the backlight based on the PWM signal.
  • This PWM signal can be configured to be generated by the timing controller 2.
  • the display panel 8 is divided into a plurality of divided areas 8a to 8e, as will be described in detail later.
  • the display module 1 shown in FIG. 1 is a module that performs video (image) display based on the input video signal input from the set unit 40. Therefore, as shown in FIG. 1, the display module 1 includes a timing controller 2, a display panel 8, a plurality of source drivers (first source driver SDa-1 to fifth source driver SDa-5), gates And a driver GD.
  • Timing controller 2 is configured to receive an input video signal from the set unit 40.
  • the timing controller 2 divides the video data corresponding to the divided areas 8a to 8e of the input video signal, The data is output to the memory units 30a and 30b (FIG. 2) provided in the corresponding source drivers (SDa-1 to SDa-5).
  • the timing controller 2 supplies a clock signal, a horizontal synchronization signal, and a vertical synchronization signal to the source drivers (SDa-1 to SDa-5).
  • the clock signal, the horizontal synchronization signal, and the vertical synchronization signal input from the outside to the first timing control unit 33a can be taken in to synchronize with the external input signal. Therefore, when synchronizing with the signal of the external input, as indicated by a dashed line arrow shown in FIG. 3, the clock signal, the horizontal synchronization signal, and the vertical synchronization signal supplied from the timing controller 2 are supplied to each source driver.
  • the data is output to the timing control unit 33 (FIG. 2) provided in (SDa-1 to SDa-5).
  • the timing controller 2 is not provided with a conventional frame memory for one frame.
  • line memories for a plurality of lines may be mounted for partial image processing or the like.
  • the display panel 8 (display area) is composed of a pixel array.
  • the pixel array has a configuration in which pixels are arranged in a matrix in the vicinity of intersecting positions of a large number of gate / bus lines and a large number of source / bus lines that intersect each other. Each pixel is connected to an adjacent gate bus line and source bus line.
  • one color is represented by three pixels of R, G, and B.
  • the substrate structure constituting the pixel array includes, for example, an active matrix substrate having a pixel electrode and an alignment film provided on an insulating substrate, a counter substrate having a common electrode and an alignment film provided on another insulating substrate, A liquid crystal layer provided between the active matrix substrate and the counter substrate is provided.
  • a polarizing plate (not shown) may be provided on the active matrix substrate and the counter substrate.
  • the above-described pixel is defined by a pixel electrode.
  • the display panel can operate in the VA mode, for example.
  • the present invention can be regarded as a configuration in which the display panel 8 is divided into a plurality of parts and for convenience.
  • the display panel 8 (display region) is divided along the extending direction of the source / bus lines, and is divided into five divided regions 8a to 8e for convenience.
  • the term “divided” includes not only a mode in which the panel is functionally divided but also a mode in which the panel is structurally divided. Below, the aspect divided into functions is explained.
  • an individual source driver is associated with each divided area thus divided.
  • a plurality of source bus lines arranged in the display area are divided into several, and different source drivers are associated with each.
  • a video signal (image data) is written from the source driver to the source bus line connected to the source driver. Details will be described later.
  • a gate driver GD is connected to the gate / bus line of the pixel array, and a scanning signal is output from the gate driver GD to the gate / bus line.
  • all the gate bus lines are connected to one gate driver GD.
  • the display panel 8 the plurality of source drivers (first source driver SDa-1 to fifth source driver SDa-5), and the gate driver GD can be formed on the same substrate.
  • Source driver One of the features of the present invention is the configuration of the source driver. Hereinafter, a detailed configuration of the source driver and a drive control mechanism will be described.
  • each source driver is individually associated with each of the five divided regions 8a to 8e of the display panel 8. That is, five divided regions 8a to 8e are arranged along the extending direction of the gate / bus line on one side of the display panel 8, and the first source driver SDa-1 is provided in the first divided region 8a.
  • the second divided area 8b is associated with the second source driver SDa-2, and the third divided area 8c is associated with the third source driver SDa-3.
  • the fourth divided area 8d is associated with the fourth source driver SDa-4, and the fifth divided area 8e is associated with the fifth source driver SDa-5.
  • the number of divisions of the display panel 8 and the number of source drivers arranged are not limited to the numbers exemplified in the present embodiment, and the number of source drivers corresponding to the number of divisions may be arranged.
  • each source driver is configured to write a video signal (image data) to the associated divided area.
  • the video signal for the divided area is supplied from the timing controller 2 as described above.
  • each source driver is provided with a memory unit for temporarily storing the video signal input to each source driver.
  • the video signal stored in the memory unit is output from the memory unit at an appropriate timing, and finally written in the source bus line.
  • a plurality of source drivers are provided, and a memory unit is provided for each of them. For this reason, if each source driver outputs a video signal from the memory unit at an independent timing, the display will vary and display quality will be significantly impaired. Therefore, the plurality of source drivers provided in the display module of the present embodiment synchronize the output of the video signal from each memory unit.
  • the timing synchronization described above is performed by a first source that is one source driver among a plurality of source drivers (in this embodiment, five source drivers SDa-1 to SDa-5). Control is performed by the driver SDa-1.
  • the details of the source driver will be described below with reference to this synchronization control.
  • FIG. 2 is a diagram showing the configuration of the source driver.
  • FIG. 2 shows only the first source driver SDa-1 and the second source driver SDa-2 disposed adjacent thereto. Since the third to fifth source drivers SDa-3 to SDa-5 shown in FIG. 1 have the same configuration and the same mechanism as the second source driver SDa-2, description of the second source driver SDa-2 Substitute with
  • the first source driver SDa-1 includes a first memory unit 30a, a first DAC 31a, a first source amplifier circuit 32a, and a first timing control unit 33a (synchronous control). Means), a first clock generation unit 34a (synchronization control unit), and a first gate driver control unit 35a.
  • the second (third to fifth) source driver SDa-2 includes the second memory unit 30b, the second DAC 31b, and the second source amplifier circuit 32b.
  • the first and second memory units 30a and 30b are configured to store the video signal input from the timing controller 2.
  • the memory capacity of each of the first to second memory units 30a and 30b must be at least large enough to store video data to be displayed in the divided area associated with each source driver. That is, the lower limit of the memory capacity of each of the first to second memory units 30a and 30b is a size that can store video data to be displayed in the associated divided area.
  • the upper limit of the memory capacity of each of the first to second memory units 30a and 30b is a size for storing video data having a video data amount smaller than video data to be displayed on the entire display panel 8.
  • each memory unit a memory having a capacity corresponding to 8 bits gradation for each color, a memory having a capacity corresponding to 6 bits gradation, or a memory having a capacity capable of monochrome display can be used. You may pursue capacity (cost) reduction and power reduction. In addition, this invention is not limited to these.
  • the video signals output from the first and second memory units 30a and 30b are input to the first and second DACs 31a and 31b.
  • First to second DACs (Digital Analog Converters) 31a and 31b convert video signals, which are digital signals, into analog signals and output the analog signals to the first to second source amplifier circuits 32a and 32b.
  • Digital Analog Converters Digital Analog Converters
  • the first and second source amplifier circuits 32a and 32b amplify the voltage, current or power of the input signal and output the video signal to the source / bus line.
  • the timing of outputting video signals from the first and second memory units 30a and 30b is controlled by the first source driver SDa-1 as described above. That is, the control mechanism is different between the first source driver SDa-1 (synchronous control means) and the second to fifth source drivers SDa-2 to SDa-5 (FIG. 1). Therefore, in the following, the control mechanism in the first source driver SDa-1 and the remaining second (fifth) source drivers SDa-2 ( ⁇ SDa-5) that receive control from the first source driver SDa-1 The control mechanism will be described separately (synchronous control process).
  • First Source Driver The video signal input from the timing controller 2 is temporarily stored in the first memory unit 30a of the first source driver SDa-1.
  • the clock signal generated by the first clock generation unit 34a disposed in the first source driver SDa-1 is input to the first timing control unit 33a.
  • the first timing control unit 33a stores the first memory unit 30a in the first source driver SDa-1 based on the clock signal generated by the first clock generation unit 34a.
  • a synchronous output signal 50 for outputting a video signal is generated and output to the first memory unit 30a.
  • the first timing control unit 33a outputs the video signal from the second memory unit 30b in the second source driver SDa-2 based on the clock signal generated by the first clock generation unit 34a. Is output to the second (third to fifth) source driver SDa-2.
  • the first timing control unit 33a generates the gate driver control unit 35a of the first source driver SDa-1 based on the clock signal generated by the first clock generation unit 34a. A clock signal and predetermined horizontal and vertical synchronization signals are output.
  • the gate driver control unit 35a controls the gate driver shown in FIG. 1 based on the clock signal, the horizontal synchronization signal, and the vertical synchronization signal. As described above, since the control unit for controlling the gate driver is provided in the first source driver SDa-1, it is not necessary to provide it separately, so that the installation space in the case of providing it separately can be omitted.
  • Second (third to fifth) source driver The synchronization control signal 60 generated by the first timing control unit 33a and output to the outside of the first source driver SDa-1 is the second source driver.
  • the data is input to the second timing control unit 33b provided in SDa-2.
  • the second timing control unit 33b Based on the synchronization control signal 60, the second timing control unit 33b outputs a stored video signal to the second memory unit 30b in the second source driver SDa-2. 50 is output.
  • the second source driver SDa-2 is provided with a second clock generation unit 34b, which generates a clock signal and outputs the clock signal to the second timing control unit 33b. I don't do that either.
  • the second gate driver control unit 35b is provided in the second source driver SDa-2, these do not operate. This is to reduce the cost associated with making all the source drivers have the same configuration (allowing mass production of a small number of varieties). If this point is not taken into consideration, the second (to fifth) source driver SDa-2 (to SDa-5) may not include the clock generation unit 34b and the gate driver control unit 35b.
  • the first to second memory units 30a and 30b that have received the synchronous output signal 50 are synchronized in video signal output. Eventually, the output of the video signal from each of the first and second source amplifier circuits 32a and 32b to the source / bus line is synchronized.
  • a signal for controlling the polarity of the output signal is output from each of the first to second timing control units 33a and 33b to the first to second DAC circuits 31a and 31b. This is necessary when the display panel drives a panel that requires AC driving, such as a liquid crystal panel.
  • the video signal data to be displayed in the adjacent divided areas is transmitted to each of the plurality of source drivers SDa-1 to SDa-5. Since at least the memory unit for storing is mounted, an increase in the memory capacity of the timing controller 2 can be suppressed, and therefore, an increase in the cost of the timing controller 2 associated with the increase can be suppressed.
  • the output of the signal can be synchronized. That is, in the above-described embodiment, the first timing control unit 33a included in the first source driver SDa-1 is based on the clock signal generated by the first clock generation unit 34a.
  • Source control signals SDa-1 to SDa-5 generate a synchronization control signal 60 for synchronizing the video data to the source / bus line. Then, the synchronization control signal 60 is output from the first timing control unit 33a to the second to fifth source drivers SDa-2 to SDa-5.
  • the display does not vary among the source drivers, and a good display can be obtained. Is possible.
  • the first source driver SDa-1 can be controlled to output the video signal in synchronization between the source drivers. Therefore, it is not necessary to provide the timing control unit as a separate configuration, and the configuration around the source driver can be simplified.
  • the video signal is stored in the memory provided in each source driver, and the output of the video signal from the memory is synchronized between the source drivers.
  • video signals are finally output simultaneously to the source / bus lines between the source drivers.
  • the synchronization control signal 60 is generated based on the clock signal generated by the first clock generation unit 34a, and the synchronization control signal 60 is the first source driver.
  • the data is output from SDa-1 to the remaining second to fifth source drivers SDa-2 to SDa-5.
  • FIG. 4 shows this modification, and shows a portion corresponding to FIG.
  • the internal clock signal is sent from the timing control unit 33a of the first source driver SDa-1 to the remaining second to fifth source drivers SDa-2 to SDa-5. 70 is output.
  • the first timing control unit 33a receives video data from the first to fifth source drivers SDa-1 to SDa-5 based on the clock signal generated by the first clock generation unit 34a.
  • An internal clock signal 70 to be synchronously output to the source bus line is generated.
  • the internal clock signal 70 is output from the first timing controller 33a to the second to fifth source drivers SDa-2 to SDa-5.
  • the synchronous output signal 50 is generated and output to the first memory unit 30a at the same time as the internal clock signal 70 is generated.
  • transferring the synchronization control signal 60 to another source driver makes the wiring design easier because the frequency is lower, that is, the development speed can be improved and the cost can be reduced. is there.
  • one source driver is associated with one divided region. For example, if the n-th to n + 99th source bus lines are included in the one divided region, in the present embodiment, one source driver is connected to the source / line of the nth to n + 99th columns. It is associated with the bus line.
  • the present invention is not limited to this.
  • pixel columns belonging to adjacent divided regions that are not originally associated for example, the (n ⁇ 1) th column and / or the (n + 100) th column
  • the source driver may be driven.
  • the pixel group constituting the pixel column is alternately arranged on both sides of the certain pixel column along the column.
  • Some display panels have one of the drivers electrically connected. Then, when driving, the source drivers on both sides input video signals having different polarities, thereby forming columns with alternating polarities along the column direction.
  • the display panel configured as described above is preferable in that flicker can be suppressed. If this configuration is viewed with one source / bus line, it is alternately connected to the left and right pixels in the extending direction.
  • FIG. 5 is a diagram showing a configuration of the display module according to the present embodiment, and corresponds to FIG. 1 of the first embodiment.
  • FIG. 6 is a diagram showing the source driver and its periphery according to the present embodiment, and is a diagram corresponding to FIG. 2 of the first embodiment.
  • the synchronization control signal is output to the second (to fifth) source driver SDa-2.
  • an internal clock signal is output to the second to fifth source drivers SDa-2 to SDa-5 instead of the synchronization control signal. ing.
  • both the synchronization control signal and the internal clock signal are transmitted from the first source driver SDb-1 to the second to fifth as the synchronization signals.
  • the first source driver SDb-1 mounted in the display module of the present embodiment is based on the clock signal generated by the first clock generation unit 34a and the synchronization control signal 60 and An internal clock signal 70 is generated.
  • the first source driver SDb-1 to the second to fifth source drivers SDb are used with the synchronization control signal 60 and the internal clock signal 70 as synchronization signals.
  • the synchronization control signal 60 and the internal clock signal 70 are used as synchronization signals.
  • transfer is performed from the timing controller 2 to all the source drivers SD with a constant transfer amount per predetermined time.
  • the timing controller may reduce or stop the transfer amount per predetermined time to at least one source driver.
  • FIG. 9 is a diagram illustrating a configuration of the display module according to the present embodiment, and corresponds to FIG. 1 of the first embodiment.
  • FIG. 10 is a diagram showing the source driver and its periphery according to the present embodiment, and corresponds to FIG. 2 of the first embodiment.
  • a clock generation unit is provided in each source driver, and the first clock generation unit 34a of the first source driver SDa-1 generates a clock signal to generate a first timing control unit. To 33a.
  • each source driver is not provided with a clock generation unit.
  • the clock generation circuit 3 (synchronization control means) is provided in the vicinity of the first source driver in the display module.
  • the first source driver SDb-1 controls the clock generation circuit control unit 36 (synchronization control means, clock generation control unit) for controlling the clock generation circuit 3. Is provided.
  • the clock generation circuit control unit 36 generates a clock generation control signal 90 based on the start instruction information from the timing controller or the set-side controller, and outputs it to the clock generation circuit 3.
  • the clock generation circuit 3 Upon receiving this clock generation control signal 90, the clock generation circuit 3 generates a clock signal and outputs it to the first timing control unit 33a ′ of the first source driver SDb-1.
  • the clock generation circuit 3 outputs the generated clock signal as an internal clock signal to the second timing control unit 33b of the second (to fifth) source driver SDb-2.
  • the first timing control unit 33a ′ (synchronization control means, internal synchronization signal generation unit) provided in the first source driver SDb-1 is also different from that in the first embodiment.
  • the first timing control unit 33a of the first embodiment is configured to receive a clock signal from the first clock generation unit 34a.
  • the first timing control unit 33a ′ of the first source driver SDb-1 receives the clock signal from the external clock generation circuit 3. Yes.
  • the first timing control unit 33a ′ of the present embodiment stores the first timing control unit 33a ′ in the first memory unit 30a in the first source driver SDb-1 based on the clock signal from the clock generation circuit 3.
  • a synchronization output signal 50 (internal synchronization signal) for outputting the current video signal is generated and output to the first memory unit 30a.
  • the first timing control unit 33a ′ of the present embodiment outputs the video signal from the second memory unit 30b in the second source driver SDb-2 based on the clock signal from the clock generation circuit 3.
  • a synchronization control signal 60 (internal synchronization signal) for controlling the signal is output to the second (third to fifth) source driver SDb-2.
  • the second timing control unit 33b of the second (to fifth) source driver SDb-2 generates the synchronization control signal 60 generated by the first timing control unit 33a ′ and the clock generation circuit 3.
  • the clock signal is input as an internal clock signal.
  • the clock generation unit is formed in the source driver as in the first embodiment, the clock generation unit is formed by a CR circuit, which may cause variations.
  • the clock generation circuit 3 is not provided in the source driver and has a different configuration as in the present embodiment, the clock generation circuit can be formed with high accuracy. Synchronous output of video signals can be realized with higher accuracy.
  • the first source driver that generates the synchronization signal is disposed at a position associated with the divided region 8a closest to the gate driver GD.
  • the present invention is not limited to this, and in this modification, as shown in FIGS. 11 and 12, the display panel 8 is positioned at a position associated with the third divided region 8 c located at the center.
  • a first source driver for generating a synchronization signal is provided.
  • the length of the wiring used for outputting the synchronization signal from the first source driver to the other source driver can be made shorter than that when the first source driver is provided at the end. it can.
  • this configuration is that a first source driver that generates a synchronization signal is disposed at an intermediate position in the source driver row.
  • the source driver is arranged in association with the five divided areas, so the source driver arranged in association with the third divided area is the first source driver, but the number of divisions is different.
  • the source driver associated with the divided area located in the middle (center) of the two may be used as the first source driver.
  • the clock generation circuit 3 is in the vicinity of the first source driver disposed in the middle position in the source driver column, so that the clock generation circuit control unit 36,
  • the wiring length with the clock generation circuit 3 is also short. This can be said not only in the present modification but also in the above-described embodiment, but is preferable because a signal transmission delay can be suppressed by a short wiring length.
  • the present modification the configuration in which the synchronization control signal 60 and the internal clock signal generated by the clock generation circuit 3 are input as the synchronization signals has been described.
  • the present modification is the first embodiment described above. It can also be applied to the first modification.
  • the first timing control unit receives an externally generated clock signal, and the first timing control unit generates the synchronization control signal 60 or the internal clock signal and outputs it to another source driver. May be.
  • the (internal) clock signal generated by the clock generation circuit 3 is directly input to the timing control unit.
  • the (internal) clock signal generated by the clock generation circuit 3 is input to a PLL (Phase Locked Loop) circuit, and the (internal) clock signal output from the PLL circuit 37 is a timing. It is configured to input to the control unit.
  • PLL Phase Locked Loop
  • the PLL circuit 37 is a conventionally known PLL circuit and generates a multiplied wave.
  • the clock generation circuit 3 can be configured to generate a low-frequency clock signal.
  • the operating frequency needs to be a high frequency. Therefore, when the clock signal generated by the clock generation circuit 3 has a high frequency, there is a concern about such an influence. Therefore, as in the present modification, the clock generation circuit 3 can generate a low-frequency clock signal, that is, a clock signal with little deviation, by switching to a high frequency in the PLL circuit 37 with the PLL circuit 37 interposed. .
  • FIG. 14 is a diagram showing the configuration of the display module according to the present embodiment, and corresponds to FIG. 1 of the first embodiment.
  • FIG. 15 is a diagram illustrating the source driver and its periphery according to the present embodiment, and corresponds to FIG. 2 of the first embodiment.
  • the first timing control unit 33a of the first source driver SDa-1 (FIG. 2) performs the second operation based on the clock signal generated by the first clock generation unit 34a.
  • the synchronization control signal 60 (synchronization signal) for controlling the output of the video signal from the second memory unit 30b in the source driver SDa-2 is output to the second (third to fifth) source driver SDa-2. is doing.
  • the present embodiment includes a timing controller 2 ′ (synchronization control means), and the timing controller 2 ′ and the first to fifth source drivers SDa-1 to SDa-5 are configured separately.
  • the clock generation circuit 3 is provided.
  • the timing controller 2 ′ has a clock generation circuit control unit 22 and a circuit that generates a synchronization control signal 60 ′ as a synchronization signal.
  • a clock generation circuit control signal 90 ′ is generated in the clock generation circuit control unit and output to the clock generation circuit 3.
  • the clock generation circuit 3 upon receiving this clock generation control signal 90 ′, the clock generation circuit 3 generates a clock signal and outputs it to the timing controller 2 ′.
  • the timing controller 2 ′ generates a synchronization control signal 60 ′ based on the clock signal.
  • the synchronization control signal 60 ′ is output to all source drivers (first to fifth source drivers).
  • FIG. 15 shows a first source driver SDc-1 that controls the gate driver GD and a second source driver SDc-2 that does not control the gate driver GD for convenience of explanation.
  • the third to fifth source drivers SDc-3 to SDc-5 shown in FIG. 14 are not shown, but the configuration is almost the same as that of the second source driver SDc-2. Therefore, the description is substituted for the description of the second source driver SDc-2.
  • the clock generation circuit 3 is provided as a separate configuration, it is not necessary to provide a clock generation unit inside each source driver.
  • the first to second timing control units 33a and 33b that receive the synchronization control signal 60 'from the timing controller 2', based on the synchronization control signal 60 ', first to second memory units 30a, A synchronous output signal 50 for outputting the stored video signal is generated for 30b and output to the first and second memory units 30a and 30b.
  • FIG. 16 is a diagram showing the configuration of the display module according to this embodiment, and is a diagram corresponding to FIG. 11 of the fifth modification.
  • the difference between the fifth modified example and the present embodiment is that, in this embodiment, there is no timing controller and a video signal is directly input from the set unit 40 'to each source driver.
  • the video signal for each divided area associated with each source driver is distributed to the corresponding source driver. Therefore, there is no need to go through a timing controller.
  • the video signal for each divided area is distributed from the set unit 40 ′ to the source driver, so that it is not necessary to provide a timing controller, so that the constituent members of the display module The number can be reduced. Moreover, it can contribute also to thickness reduction of a display module.
  • transfer is performed from the set unit 40 'to all the source drivers SD at a constant transfer amount per predetermined time.
  • the present invention is not limited to this, and if there is no need to update the display image, the set unit 40 ′ may reduce or stop the transfer amount per predetermined time to at least one source driver. Good.
  • the video signal transfer amount from the setting unit 40 ′ to each source driver can be reduced, or the video signal transfer can be stopped. It may be.
  • control in the seventh modification is controlled for each divided region, that is, for each source driver. Specifically, it is similar to FIG. 8, and the video signal is output from the timing controller in FIG. 8, except that in this modification, the video signal is output from the set unit 40 ′. Yes.
  • the display module according to the present invention is A plurality of source drivers each corresponding to one of a plurality of divided areas constituting a part of the display area;
  • a memory unit that is provided for each source driver and stores at least video signal data to be displayed in a divided region corresponding to the source driver;
  • Synchronization control means for synchronizing the video signals based on the data output from each of the memory units of the plurality of source drivers and outputting the video signals to the divided areas among the plurality of source drivers; It is characterized by having.
  • each of the plurality of source drivers is equipped with a memory unit that stores at least video signal data to be displayed in the adjacent divided areas, thereby suppressing an increase in memory capacity of the timing controller.
  • a memory unit that stores at least video signal data to be displayed in the adjacent divided areas, thereby suppressing an increase in memory capacity of the timing controller.
  • it can be excluded, and thus the cost increase of the timing controller accompanying the increase can be suppressed.
  • the synchronization control means by providing the synchronization control means, it is possible to synchronize the output of the video signal output from each of the plurality of source drivers to the display area. Accordingly, even if a plurality of source drivers are provided and / or a timing controller is not provided, display does not vary between source drivers, and good display is possible.
  • the synchronization control means is provided as a separate configuration from the plurality of source drivers,
  • the synchronization control unit generates a synchronization signal and outputs the synchronization signal to the plurality of source drivers.
  • the synchronization control means includes a clock generation unit that generates a clock signal as the synchronization signal.
  • the first source driver that is one of the plurality of source drivers is preferably provided with a clock generation control unit that controls the clock generation unit.
  • the synchronization control unit since the synchronization control unit is provided separately from the source driver, the synchronization control unit can be realized with higher accuracy than the configuration in which the synchronization control unit is provided inside the source driver. .
  • the synchronization control means may include a synchronization control circuit, for example, but when formed inside the source driver, there is a limit in formation accuracy due to the relationship with other components in the source driver. However, by using a configuration different from that of the source driver, the circuit can be formed without being restricted by the source driver, so that a highly accurate circuit can be realized.
  • the first source driver includes an internal synchronization signal generation unit that generates an internal synchronization signal based on the clock signal output from the clock generation unit, and the internal synchronization signal is supplied to the first source driver. It is preferable that the output is made to the remaining source drivers excluding the driver.
  • the video signal based on the data output from the memory unit of each source driver can be synchronized and output between the source drivers based on the internal synchronization signal.
  • the display module further includes a timing controller,
  • the synchronization control unit includes a clock generation unit that generates a clock signal, and a clock generation control unit that controls the clock generation unit.
  • the clock generation control unit is provided in the timing controller,
  • the clock generation unit is provided as a separate configuration from the plurality of source drivers and the timing controller,
  • the timing controller may be configured to output a synchronization signal to the plurality of source drivers based on the clock signal generated by the clock generation unit.
  • the display module includes: The display module further includes a timing controller, The synchronization control means is provided in the timing controller, and is configured to output a synchronization signal from the synchronization control means to the plurality of source drivers.
  • the timing controller is preferably configured to reduce or stop the transfer amount per predetermined time to at least one of the plurality of source drivers when there is no need to update the display image.
  • the first source driver preferably controls the gate driver.
  • the first source driver has the function of performing synchronization control between the source drivers, and is therefore most suitable for performing synchronization control with the gate driver.
  • one mode of the display module according to the present invention is
  • the synchronization control means is preferably provided in the vicinity of the first source driver.
  • the wiring length can be shortened compared to the case where the both are separated from each other. It is possible to suppress a delay in signal transfer based on the above.
  • one mode of the display module according to the present invention is The plurality of source drivers are arranged along one side of the display area, The first source driver is located in the middle of the row of the plurality of source drivers, The synchronization control means is preferably provided in the vicinity of the first source driver.
  • the first source driver since the first source driver is located in the middle of the row of the plurality of source drivers and there is the synchronization control means in the vicinity thereof, the first source driver, the synchronization control means, Since the two are close to each other, the wiring length can be shortened compared to the case where the two are separated from each other, signal transmission delay based on the wiring length can be suppressed, and the first Since the source driver and the other source drivers can be connected with a relatively short distance, the signal transfer delay based on the length of the wiring can also be suppressed.
  • one mode of the display module according to the present invention is
  • Each of the above source drivers is provided with a circuit for generating a multiplied wave,
  • the clock signal of the clock generator is preferably output to the circuit, and the signal is output from the circuit to the internal synchronization signal generator.
  • each of the source drivers is provided with a circuit that generates a multiplied wave.
  • the circuit that generates the multiplied wave can switch the low frequency to the high frequency. Therefore, when each source driver includes the circuit, a signal input to the circuit may have a low frequency. That is, the clock signal input to the circuit may be formed at a low frequency.
  • the clock generation unit can be easily formed, which can contribute to cost reduction.
  • one mode of the display module according to the present invention is
  • the synchronization control means is provided in a first source driver that is one of the plurality of source drivers.
  • the synchronization control means is configured to generate a synchronization signal and output the synchronization signal to the remaining source drivers other than the first source driver, It is preferable that the video signal based on the data output from the memory unit of each source driver is output in synchronization between the source drivers based on the synchronization signal.
  • the first source driver can control the video signal to be output in synchronization between the source drivers. Therefore, the configuration around the source driver can be simplified as compared with the case where the synchronization control means is provided as a separate configuration.
  • the synchronization control means includes a clock generation unit that generates a clock signal as the synchronization signal. It is preferable that the video signal based on the data output from the memory unit of each source driver is output in synchronization between the source drivers based on the clock signal.
  • the synchronization control means provided in the first source driver has the clock generation unit that generates the clock signal, and outputs from the memory unit of each of the source drivers based on the clock signal.
  • a video signal based on the recorded data is output in synchronization between the source drivers.
  • the synchronization control unit includes a control signal generation unit that generates a control signal based on the clock signal, It is preferable that the clock signal and the control signal are output to the remaining source drivers other than the first source driver as the synchronization signal.
  • the synchronization control means is provided with the control signal generation unit, and the clock signal and the control signal generated by the control signal generation unit are used as the output synchronization signal of the video signal. Output to the remaining source drivers.
  • the first source driver includes a clock generation unit that generates a clock signal.
  • the synchronization control unit includes a control signal generation unit that is provided in the first source driver and generates a control signal based on the clock signal generated by the clock generation unit of the first source driver. And It is preferable that the control signal is output to the remaining source drivers other than the first source driver.
  • the control signal is output to the remaining source drivers other than the first source driver, and the remaining source driver is provided with the clock generation unit. Based on the control signal received from the first source driver and the clock signal generated by the own source driver, the outputs from all the source drivers can be synchronized.
  • an electronic device configured as described above; Output means for outputting an input video signal to the display module; It is characterized by having.
  • the display module can obtain an input video signal from the output means.
  • one embodiment of the electronic device includes: The set means is configured to output an input video signal to each of the source drivers, Each of the source drivers is preferably configured to receive a partial input video signal corresponding to the divided area associated therewith.
  • the transfer amount for transferring video can be reduced.
  • the frequency of the transfer interface can be reduced and the number of terminals required for transfer can be reduced.
  • one embodiment of the electronic device includes: Preferably, the output means is configured to reduce or stop the transfer amount per predetermined time to at least one source driver of the plurality of source drivers when there is no need to update the display image.
  • a display device provides A display module configured as described above; A light source unit having a light source provided in the display module; It is characterized by having.
  • the display module provided in the display device includes, on each of the plurality of source drivers, a memory unit that stores at least video signal data to be displayed in the adjacent divided areas. Therefore, an increase in the memory capacity of the timing controller can be suppressed, and thus an increase in the cost of the timing controller accompanying the increase can be suppressed.
  • the display module provided in the display device includes the synchronization control unit, so that the output of the video signal output from each of the plurality of source drivers to the display area can be synchronized. it can.
  • the synchronization control unit so that the output of the video signal output from each of the plurality of source drivers to the display area can be synchronized. it can.
  • a driving method provides A plurality of source drivers that are individually provided corresponding to any of a plurality of divided areas that constitute a part of the display area, and a division that is provided for each of the source drivers and corresponds to the source driver
  • a driving method of driving a display module comprising at least a memory unit for storing video signal data to be displayed in an area, The method includes a synchronization control step of synchronizing video signals based on data output from the memory units of the plurality of source drivers and outputting the video signals to the divided regions between the plurality of source drivers.
  • each of the plurality of source drivers is equipped with a memory unit that stores at least video signal data to be displayed in the adjacent divided areas, thereby suppressing an increase in memory capacity of the timing controller.
  • a memory unit that stores at least video signal data to be displayed in the adjacent divided areas, thereby suppressing an increase in memory capacity of the timing controller.
  • it can be excluded, and thus the cost increase of the timing controller accompanying the increase can be suppressed.
  • the present invention can be applied to a display device in which a display panel is configured from a plurality of display areas, and a source driver is associated with each display area.

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Abstract

　本発明は、複数のソースドライバ（ＳＤａ）と、ソースドライバごとに設けられ、当該ソースドライバに対応している分割領域に表示する映像信号のデータを少なくとも記憶するメモリ部（３０ａ，３０ｂ）と、各メモリ部（３０ａ，３０ｂ）から出力されたデータに基づく映像信号を、複数のソースドライバ（ＳＤａ）の間で同期させて分割領域に出力させる同期制御手段であるタイミング制御手段（３３ａ）と、を備えた構成に関する。

Description

表示モジュールおよびそれを備えた表示装置、並びに電子機器
　本発明は、複数のソースドライバを備えた表示モジュールであって、各ソースドライバに設けられたメモリ部からのデータ出力を同期制御することができる表示モジュール、およびそれを備えた表示装置、並びに電子機器に関する。
　表示パネルを複数の領域に分割して、各分割領域にソースドライバが対応付けられた、複数のソースドライバを備えた表示モジュールが知られている（特許文献１）。そしてこの表示モジュールは、タイミングコントローラーも備えている。タイミングコントローラーは、外部から送信された入力映像信号を受信して、入力映像信号を、各ソースドライバがそれぞれ対応付けられた表示領域に信号として送信しやすいタイミングや画像フォーマットに変換する機能を有している。変換した映像信号は、各ソースドライバに出力される。
　この構成について、図１７に基づいて説明する。図１７に示す表示モジュール１０１は、表示パネル１０８と、ゲートドライバＧＤと、複数のソースドライバＳＤと、タイミングコントローラー１０２とを備えている。
　表示パネル１０８（表示領域）は複数に分割されており、当該分割領域１０８ａ～１０８ｅに対応付けされて複数のソースドライバＳＤがそれぞれ配置されている。
　タイミングコントローラー１０２は、フレームメモリ２００を有しており、外部からタイミングコントローラー１０２へ送信された入力映像信号に含まれる画像データがフレームメモリ２００に記録される。
　また、タイミングコントローラー１０２は、同期制御信号等を生成する。そして、タイミングコントローラー１０２から各ソースドライバＳＤへ映像信号および同期制御信号が送信される。そうすることによって、表示パネル１０８においては、複数のソースドライバを備えていてもソースドライバ間で表示品位の齟齬がなく、良好な表示を可能としている。
　また、タイミングコントローラー１０２がフレームメモリ２００を有していることにより、外部からタイミングコントローラー１０２への入力を停止させることができるものの、タイミングコントローラー１０２から各ソースドライバへの転送はし続ける必要がある。
日本国公開特許公報「特開２００１－１７４８４３号公報（２００１年６月２９日公開）」
　上述のような従来構成においては、タイミングコントローラーから各ソースドライバへ、常に映像信号を入力し続けなければならない。したがって、タイミングコントローラーから各ソースドライバへ映像信号を入力する際に大量の電力を消費する。
　また、近年、表示装置の高解像度化の要請に伴い、フレームメモリの容量が増加している。このフレームメモリの容量の増加は、当該フレームメモリを備えるタイミングコントローラーの処理負担の増加およびコストアップにつながっている。
　そこで、本発明は、上記の課題を解決するために為されたものであり、その目的は、メモリ容量の増加に伴うタイミングコントローラーのコストアップを抑止しつつ、各ソースドライバから出力される映像信号の同期を制御することができる表示モジュール、およびそれを備えた表示装置、並びに電子機器を提供することにある。
　上記の課題を解決するために、本発明に係る表示モジュールは、
　それぞれが表示領域の一部を構成する複数の分割領域の何れかに個別に対応して設けられている複数のソースドライバと、
　上記ソースドライバごとに設けられ、当該ソースドライバに対応している分割領域に表示する映像信号のデータを少なくとも記憶するメモリ部と、
　上記複数のソースドライバの各上記メモリ部から出力されたデータに基づく映像信号を、上記複数のソースドライバの間で同期させて上記分割領域に出力させる同期制御手段と、
を備えていることを特徴としている。
　上記の構成によれば、上記複数のソースドライバのそれぞれに、隣接している分割領域に表示する映像信号のデータを少なくとも記憶するメモリ部を搭載しているので、タイミングコントローラーのメモリ容量増加を抑制あるいは除外することができ、よって、当該増加に伴うタイミングコントローラーのコストアップを抑制することができる。
　また、上記の構成によれば、同期制御手段を具備することにより、複数のソースドライバのそれぞれから表示領域に出力される映像信号の出力を同期させることができる。これにより、複数のソースドライバを備えていても、且つ／または、タイミングコントローラーを具備していなくても、ソースドライバ間で表示にばらつきが生じず、良好な表示が可能である。
　また、本発明に係る電子機器は、上記の課題を解決するために、
　上述した構成の表示モジュールと、
　上記表示モジュールに対して入力映像信号を出力する出力手段と、
を有していることを特徴としている。
　上記の構成によれば、上記表示モジュールは、出力手段から入力映像信号を得ることができる。
　また、本発明に係る表示装置は、上記の課題を解決するために、
　上述した構成の表示モジュールと、
　上記表示モジュールに併設された、光源を有する光源部と、
を備えていることを特徴としている。
　上記の構成によれば、表示装置に設けられた表示モジュールが、上記複数のソースドライバのそれぞれに、隣接している分割領域に表示する映像信号のデータを少なくとも記憶するメモリ部を搭載しているので、タイミングコントローラーのメモリ容量増加を抑制することができ、よって、当該増加に伴うタイミングコントローラーのコストアップを抑制することができる。
　また、上記の構成によれば、表示装置に設けられた表示モジュールが、同期制御手段を具備することにより、複数のソースドライバのそれぞれから表示領域に出力される映像信号の出力を同期させることができる。これにより、複数のソースドライバを備えていても、且つ／または、タイミングコントローラーを具備していなくても、ソースドライバ間で表示にばらつきが生じず、光源部からの光を入射して良好な表示が可能である。
　また、本発明に係る駆動方法は、上記課題を解決するために、
　それぞれが表示領域の一部を構成する複数の分割領域の何れかに個別に対応して設けられている複数のソースドライバと、上記ソースドライバごとに設けられ、当該ソースドライバに対応している分割領域に表示する映像信号のデータを少なくとも記憶するメモリ部と、を備えている表示モジュールを駆動する駆動方法であって、
　上記複数のソースドライバの各上記メモリ部から出力されたデータに基づく映像信号を、上記複数のソースドライバの間で同期させて上記分割領域に出力させる同期制御工程を含むことを特徴とする。
　上記の構成によれば、上記複数のソースドライバのそれぞれに、隣接している分割領域に表示する映像信号のデータを少なくとも記憶するメモリ部を搭載しているので、タイミングコントローラーのメモリ容量増加を抑制あるいは除外することができ、よって、当該増加に伴うタイミングコントローラーのコストアップを抑制することができる。
　また、上記の構成によれば、同期制御工程をおこなうことにより、複数のソースドライバのそれぞれから表示領域に出力される映像信号の出力を同期させることができる。これにより、複数のソースドライバを備えていても、且つ／または、タイミングコントローラーを具備していなくても、ソースドライバ間で表示にばらつきが生じず、良好な表示が可能である。
　本発明の少なくとも一つの実施形態に係る表示モジュールは、複数のソースドライバがそれぞれ入力映像信号を記憶するメモリ部を備える構成において、メモリ部からのデータ出力を同期制御する手段を備えることによって、表示装置の高解像度化に対応するとともに、良好な表示を可能として、かつタイミングコントローラーのコストアップを抑止することができるという効果を奏する。
本発明の一実施形態である電子機器の構成を示す図である。 図１のソースドライバの構成を示す図である。 本発明の一実施形態の変形例を示す図である。 本発明の一実施形態の変形例を示す図である。 本発明の他の（第２）実施形態に係る表示モジュールの構成を示す図である。 図５のソースドライバとその周辺を示す図である。 本発明の第２実施形態の変形例を示す図である。 本発明の第２実施形態の他の変形例を示す図である。 本発明の他の（第３）実施形態に係る表示モジュールの構成を示す図である。 図９のソースドライバとその周辺を示す図である。 本発明の第３実施形態の変形例を示す図である。 本発明の第３実施形態の他の変形例を示す図である。 本発明の第３実施形態の他の変形例を示す図である。 本発明の他の（第４）実施形態に係る表示モジュールの構成を示す図である。 図１４のソースドライバとその周辺を示す図である。 本発明の他の（第５）実施形態に係る表示モジュールの構成を示す図である。 従来技術を示す図である。
　以下、本発明に係る表示装置の一実施の形態について、詳細に説明する。
　〔第１実施形態〕
　本発明に係る電子機器、表示装置、および、表示モジュールの第１実施形態について、図１に基づいて説明する。
　（１）電子機器
　図１は、本実施形態に係る電子機器８０の構成を示す図である。
　本実施形態における電子機器８０は、例えば、カーナビゲーションシステム、携帯ゲーム端末といった携帯電子機器に搭載することができるほか、レコーダ、スマートフォン、電子ブックリーダーなどの電子機器にも搭載することができる。そのため、図１に示すように、電子機器８０は、表示装置２０と、表示装置２０の複数のソースドライバ（信号線駆動回路）ＳＤａ－１～ＳＤａ－５に映像信号を入力するためのセット部４０（出力手段）とを備えている。
　（２）表示装置
　図１の電子機器８０に設けられた本実施形態の表示装置２０は、図１に示す表示モジュール１と、当該表示モジュール１の背面に設けられる図示しないバックライトモジュール（光源部）とを有して構成されている。
　バックライトモジュールは、図示しないバックライト用光源駆動部を有しており、ＰＷＭ信号に基づいてバックライトの駆動制御をおこなう。このＰＷＭ信号は、タイミングコントローラー２によって生成されるように構成することができる。
　また本実施形態では、詳細は後述するが、表示パネル８を複数の分割領域８ａ～８ｅに分割している。
　（３）表示モジュール
　図１に示す上記表示モジュール１は、セット部４０から入力された入力映像信号に基づいた映像（画像）表示を行うモジュールである。そのため、表示モジュール１は、図１に示すように、タイミングコントローラー２と、表示パネル８と、複数のソースドライバ（第１のソースドライバＳＤａ－１～第５のソースドライバＳＤａ－５）と、ゲートドライバＧＤとを備えている。
　（タイミングコントローラー）
　タイミングコントローラー２は、セット部４０からの入力映像信号が入力する構成となっており、当該入力映像信号の分割領域８ａ～８ｅに対応する映像データを分割して、分割した映像データを、それぞれに対応するソースドライバ（ＳＤａ－１～ＳＤａ－５）に設けられたメモリ部３０ａ，３０ｂ（図２）に出力する。
　また、タイミングコントローラー２は、クロック信号、水平同期信号、および、垂直同期信号をソースドライバ（ＳＤａ－１～ＳＤａ－５）に供給する。
　ここで、第１のタイミング制御部３３ａに外部から入力されたクロック信号、水平同期信号、および、垂直同期信号を取り込むことで、外部入力の信号との同期を取ることが可能となる。そのため、外部入力の信号と同期を取る場合は、図３に示す一点破線の矢印で示すように、タイミングコントローラー２から供給されたクロック信号、水平同期信号、および、垂直同期信号を、各ソースドライバ（ＳＤａ－１～ＳＤａ－５）に設けられたタイミング制御部３３（図２）へ出力する。
　タイミングコントローラー２には、従来のような１フレーム分のフレームメモリは配設されていない。ただし、一部画像処理用などに複数ライン分のラインメモリは搭載されてもよい。
　（表示パネル）
　表示パネル８（表示領域）は、画素アレイから構成されている。
　画素アレイは、互いに交差する多数のゲート・バスラインと多数のソース・バスラインとの各交差位置近傍に画素がマトリクス状に配置された構成である。各画素は、隣接するゲート・バスラインとソース・バスラインとに接続されている。
　例えば、Ｒ（赤）、Ｇ（緑）、Ｂ（青）を原色としてカラー表示を行なう液晶表示装置では、Ｒ、Ｇ、Ｂの３つの画素によって１つの色が表現される。
　画素アレイを構成する基板構造は、例えば、絶縁基板上に設けられた画素電極および配向膜を有するアクティブマトリクス基板と、別の絶縁基板上に設けられた共通電極および配向膜を有する対向基板と、アクティブマトリクス基板と対向基板との間に設けられた液晶層とを備えたものである。またアクティブマトリクス基板および対向基板には図示しない偏光板が設けられていてよい。上述した画素は、画素電極によって規定される。表示パネルは、例えばＶＡモードで動作することができる。
　また、本発明は、表示パネル８が複数に分割された構成と、便宜上、みなすことができる。本実施形態では、表示パネル８（表示領域）がソース・バスラインの延設方向に沿って分割され、便宜上、５つの分割領域８ａ～８ｅになっている。なお、分割されているとは、パネルが機能的に分割されている態様だけでなく、構造的に分割されている態様も含まれる。以下では、機能的に分割されている態様を説明する。
　本実施形態では、このように分割された各分割領域に、個別のソースドライバが対応付けられている。すなわち、表示領域内に配設された複数のソース・バスラインをいくつかに分けてそれぞれに対して異なるソースドライバを対応付けている。ソースドライバに接続されたソース・バスラインには、ソースドライバから映像信号（画像データ）が書き込まれる。詳細は後述する。
　画素アレイのゲート・バスラインには、ゲートドライバＧＤが接続されており、走査信号がゲートドライバＧＤからゲート・バスラインに出力される。本実施形態では、全ゲート・バスラインが１つのゲートドライバＧＤに接続されている。
　表示パネル８と、複数のソースドライバ（第１のソースドライバＳＤａ－１～第５のソースドライバＳＤａ－５）と、ゲートドライバＧＤとは、同一基板上に形成することができる。
　（ソースドライバ）
　本発明の特徴の一つは、上記ソースドライバの構成にある。以下では、ソースドライバの詳細な構成と駆動制御機構とについて説明する。
　上述のように、各ソースドライバは、表示パネル８の５つの分割領域８ａ～８ｅのそれぞれに個別に対応付けられている。すなわち、５つの分割領域８ａ～８ｅが表示パネル８の一辺にてゲート・バスラインの延設方向に沿って配列しており、第１の分割領域８ａには第１のソースドライバＳＤａ－１が対応付けられており、第２の分割領域８ｂには第２のソースドライバＳＤａ－２が対応付けられており、第３の分割領域８ｃには第３のソースドライバＳＤａ－３が対応付けられており、第４の分割領域８ｄには第４のソースドライバＳＤａ－４が対応付けられており、第５の分割領域８ｅには第５のソースドライバＳＤａ－５が対応付けられている。
　なお、表示パネル８の分割数およびソースドライバの配設数は本実施形態で例示した数に限定されるものではなく、当該分割数に相当する数のソースドライバを配設すればよい。
　そして、本実施形態では、各ソースドライバが、対応付けられた分割領域に対して映像信号（画像データ）を書き込む構成となっている。分割領域に対する映像信号は、上述のように、タイミングコントローラー２から与えられる。
　ここで、本実施形態では、各ソースドライバに入力された映像信号を一旦格納するためのメモリ部が各ソースドライバに配設されている。メモリ部に格納された映像信号は、適切なタイミングでメモリ部から出力されて、最終的にソース・バスラインに書き込まれる。
　ところで、本実施形態では、複数のソースドライバを具備し、そのそれぞれにメモリ部が配設されている。そのため、もし各ソースドライバが独立したタイミングでメモリ部からの映像信号を出力すると、表示にばらつきが生じてしまい、表示品位を著しく損ねる。そこで、本実施形態の表示モジュールに設けられた複数のソースドライバは、各メモリ部からの映像信号の出力を同期させている。
　具体的には、本発明は、上述したタイミングの同期を、複数のソースドライバ（本実施形態では５つのソースドライバＳＤａ－１～ＳＤａ－５）のうちの１つのソースドライバである第１のソースドライバＳＤａ－１で制御する。以下、この同期制御について触れながら、ソースドライバの詳細について説明する。
　図２は、ソースドライバの構成を示す図である。説明の便宜上、図２では、第１のソースドライバＳＤａ－１、および、その隣に配設された第２のソースドライバＳＤａ－２のみを示している。図１に示す第３～第５のソースドライバＳＤａ－３～ＳＤａ－５については、第２のソースドライバＳＤａ－２と同じ構成および同じ機構であるため、第２のソースドライバＳＤａ－２の説明で代用する。
　図２に示すとおり、第１のソースドライバＳＤａ－１には、第１のメモリ部３０ａと、第１のＤＡＣ３１ａと、第１のソースアンプ回路３２ａと、第１のタイミング制御部３３ａ（同期制御手段）と、第１のクロック生成部３４ａ（同期制御手段）と、第１のゲートドライバ制御部３５ａとが設けられている。第２（第３～第５）のソースドライバＳＤａ－２も、第１のソースドライバＳＤａ－１と同じく、第２のメモリ部３０ｂと、第２のＤＡＣ３１ｂと、第２のソースアンプ回路３２ｂと、第２のタイミング制御部３３ｂと、第２のクロック生成部３４ｂと、第２のゲートドライバ制御部３５ｂとを有している。
　上記第１～第２のメモリ部３０ａ，３０ｂは、タイミングコントローラー２から入力された映像信号を格納するための構成である。
　各第１～第２メモリ部３０ａ，３０ｂのメモリ容量は、各ソースドライバに対応付けられた分割領域に表示する映像データをメモリすることができる大きさが、少なくとも必要である。すなわち、各第１～第２メモリ部３０ａ，３０ｂのメモリ容量の下限は、対応付けられた分割領域に表示する映像データをメモリすることができる大きさである。
　一方、各第１～第２メモリ部３０ａ，３０ｂのメモリ容量の上限は、表示パネル８全体に表示する映像データよりは少ない映像データ量の映像データをメモリする大きさである。このように上限を設けることにより、各メモリ部の容量を過度に大きくすることなく、コストアップを抑制することが可能となる。
　各メモリ部の具体例としては、各色８ｂｉｔ階調分の容量を備えたメモリでも良いし、６ｂｉｔ階調分の容量を備えたメモリや、モノクロ表示が可能な容量を備えるメモリを用いることでの容量(コスト)削減や電力削減を追及しても良い。なお、本発明はこれらに限定されるものでもない。
　各第１～第２メモリ部３０ａ，３０ｂから出力される映像信号は、第１～第２のＤＡＣ３１ａ，３１ｂに入力される。
　第１～第２のＤＡＣ（Ｄｉｇｉｔａｌ　Ａｎａｌｏｇ　Ｃｏｎｖｅｒｔｅｒ）３１ａ，３１ｂは、デジタル信号である映像信号を、アナログ信号に変換して、第１～第２ソースアンプ回路３２ａ，３２ｂに出力する。
　第１～第２ソースアンプ回路３２ａ，３２ｂでは、入力信号の電圧、電流または電力を増幅して、映像信号をソース・バスラインに出力する。
　各第１～第２メモリ部３０ａ，３０ｂからの映像信号の出力のタイミングについては、上述したように第１のソースドライバＳＤａ－１によって制御される。すなわち、第１のソースドライバＳＤａ－１（同期制御手段）と、第２～第５のソースドライバＳＤａ－２～ＳＤａ－５（図１）とで制御機構が異なる。そのため、以下では、第１のソースドライバＳＤａ－１における制御機構と、第１のソースドライバＳＤａ－１からの制御を受ける残りの第２（第５）のソースドライバＳＤａ－２（～ＳＤａ－５）の制御機構とに分けて説明する（同期制御工程）。
　●第１のソースドライバ
　第１のソースドライバＳＤａ－１の第１のメモリ部３０ａにタイミングコントローラー２から入力された映像信号が一旦格納される。
　加えて、第１のタイミング制御部３３ａには、第１のソースドライバＳＤａ－１に配設された第１のクロック生成部３４ａによって生成されたクロック信号が入力される。
　第１のタイミング制御部３３ａでは、第１のクロック生成部３４ａによって生成されたクロック信号に基づいて、第１のソースドライバＳＤａ－１内の第１のメモリ部３０ａに対して、格納している映像信号を出力させる同期出力信号５０を生成して、当該第１のメモリ部３０ａに出力する。
　加えて、第１のタイミング制御部３３ａでは、第１のクロック生成部３４ａによって生成されたクロック信号に基づいて、第２のソースドライバＳＤａ－２における第２のメモリ部３０ｂからの映像信号の出力を制御するための同期制御用信号６０（同期信号）を第２（第３～第５）のソースドライバＳＤａ－２に出力する。
　また、第１のタイミング制御部３３ａでは、第１のクロック生成部３４ａによって生成されたクロック信号に基づいて、第１のソースドライバＳＤａ－１のゲートドライバ制御部３５ａに、クロック生成部で生成したクロック信号と、予め決められた水平同期信号および垂直同期信号とを出力する。
　ゲートドライバ制御部３５ａは、これらクロック信号、水平同期信号、および、垂直同期信号に基づき図１に示すゲートドライバを制御する。このように、ゲートドライバを制御する制御部を第１のソースドライバＳＤａ－１内に配設することで、別途設ける必要がないため、別途設ける場合の設置スペースを省略することができる。
　●第２（第３～第５）のソースドライバ
　第１のタイミング制御部３３ａで生成されて第１のソースドライバＳＤａ－１の外部に出力された同期制御用信号６０は、第２のソースドライバＳＤａ－２に設けられている第２のタイミング制御部３３ｂに入力される。
　第２のタイミング制御部３３ｂでは、同期制御用信号６０に基づいて、第２のソースドライバＳＤａ－２内の第２のメモリ部３０ｂに対して、格納している映像信号を出力させる同期出力信号５０を出力する。
　すなわち、第２のソースドライバＳＤａ－２には、第２のクロック生成部３４ｂが配設されているものの、これらはクロック信号を生成することも、クロック信号を第２のタイミング制御部３３ｂに出力することもしない。同様に、第２のソースドライバＳＤａ－２には、第２のゲートドライバ制御部３５ｂが配設されているものの、これらは動作しない。これは、全てのソースドライバを同じ構成にすることに伴うコストダウンを図るためである（少数品種の大量生産が可能となる）。この点を考慮しなければ、第２（～第５）のソースドライバＳＤａ－２（～ＳＤａ－５）には、クロック生成部３４ｂおよびゲートドライバ制御部３５ｂを設けなくてもよい。
　●全ソースドライバからの出力
　同期出力信号５０を受けた各第１～第２のメモリ部３０ａ，３０ｂは、映像信号の出力が同期する。そして最終的には、各第１～第２のソースアンプ回路３２ａ，３２ｂからソース・バスラインへの映像信号の出力が同期する。
　ここで、各第１～第２のタイミング制御部３３ａ，３３ｂから第１～第２のＤＡＣ回路３１ａ，３１ｂに対して、出力する信号の極性を制御する信号が出力される。これは、表示パネルが液晶パネルのように交流駆動が必要なパネルを駆動する際には必要となる。
　（４）本実施形態が奏する効果
　以上のように、本実施形態によれば、複数のソースドライバＳＤａ－１～ＳＤａ－５のそれぞれに、隣接している分割領域に表示する映像信号のデータを少なくとも記憶するメモリ部を搭載しているので、タイミングコントローラー２のメモリ容量増加を抑制することができ、よって、当該増加に伴うタイミングコントローラー２のコストアップを抑制することができる。
　また、本実施形態によれば、第１のソースドライバＳＤａ－１が具備する第１のタイミング制御部３３ａにより、複数のソースドライバＳＤａ－１～ＳＤａ－５のそれぞれから分割領域に出力される映像信号の出力を同期させることができる。すなわち、上述の実施形態では、第１のクロック生成部３４ａによって生成されたクロック信号に基づいて、第１のソースドライバＳＤａ－１が具備する第１のタイミング制御部３３ａが、第１～第５のソースドライバＳＤａ－１～ＳＤａ－５から映像データがソース・バスラインに同期出力されるための同期制御用信号６０が生成される。そして、当該同期制御用信号６０が、第１のタイミング制御部３３ａから、第２～第５のソースドライバＳＤａ－２～ＳＤａ－５に出力される。
　これにより、複数のソースドライバＳＤａ－１～ＳＤａ－５を備えていても、且つ／または、タイミングコントローラー２を具備していなくても、ソースドライバ間で表示にばらつきが生じず、良好な表示が可能である。
　また、第１のソースドライバＳＤａ－１によって、映像信号を各ソースドライバ間で同期させて出力するよう制御することができる。そのため、タイミング制御部を別構成として具備する必要がなく、ソースドライバ周辺の構成を簡素化することができる。
　このように、本発明は、各ソースドライバに設けられたメモリに映像信号を格納し、当該映像信号のメモリからの出力を、ソースドライバ間で同期させている。これにより、最終的にソースドライバ間でソース・バスラインに一斉に映像信号が出力される。
　（５）第１変形例
　上述の実施形態では、第１のクロック生成部３４ａによって生成されたクロック信号に基づいて同期制御用信号６０が生成され、当該同期制御用信号６０が第１のソースドライバＳＤａ－１から残りの第２～第５のソースドライバＳＤａ－２～ＳＤａ－５に出力されている。
　しかしながら、本発明は、これに限定されるものではなく、次のような変形例であってもよい。図４は、本変形例を表しており、図２に相当する部分を示している。
　本変形例では、図４に示すように、第１のソースドライバＳＤａ－１のタイミング制御部３３ａから残りの第２～第５のソースドライバＳＤａ－２～ＳＤａ－５に対して、内部クロック信号７０が出力される。
　本変形例では、第１のタイミング制御部３３ａが、第１のクロック生成部３４ａによって生成されたクロック信号に基づいて、第１～第５のソースドライバＳＤａ－１～ＳＤａ－５から映像データがソース・バスラインに同期出力されるための内部クロック信号７０が生成される。そして、当該内部クロック信号７０が、第１のタイミング制御部３３ａから、第２～第５のソースドライバＳＤａ－２～ＳＤａ－５に出力される。また、第１のソースドライバＳＤａ－１内では、内部クロック信号７０が生成されるのと同時に、同期出力信号５０が生成されて、第１のメモリ部３０ａに出力される。
　ただ、上述の実施形態のように、同期制御用信号６０を他のソースドライバへ転送する方が、周波数が低いため配線設計が楽になる、つまり開発スピードの向上やコストダウンをすることが可能である。
　（６）第２変形例
　本実施形態では、１つのソースドライバは１つの分割領域に対応付けられている。例えば、当該１つの分割領域に第ｎ列～第ｎ＋９９列のソース・バスラインが含まれていれば、本実施形態では、１つの或るソースドライバがこの第ｎ列～第ｎ＋９９列のソース・バスラインに対応付けられている。
　しかしながら、本発明はこれに限定されるものではなく、例えば、本来は対応付けられていない隣の分割領域に属する画素列（例えば、第ｎ－１列および／または～第ｎ＋１００列）を当該或るソースドライバが駆動できるように構成していてもよい。
　例えば、ゲート・バスラインに対して垂直方向に１列に並んだ或る画素列に関して、当該画素列を構成する画素群が、列に沿って交互に当該或る画素列を挟んで両側のソースドライバの一方が電気的に接続している表示パネルがある。そして、駆動時に、両側のソースドライバが互いに極性の異なる映像信号を入力することによって、列方向に沿って極性が交互になった列ができる。
　これを表示パネル全体でみれば、極性の異なる画素がドット状に分散していた状態の表示を実現することができる。このように構成される表示パネルは、フリッカーを抑制することができる点で好ましい。この構成を、或る１つのソース・バスラインでみれば、延設方向に、左右の画素に交互に接続されていることになる。
　すなわち、この構成の場合、分割領域の境界に位置する画素列を駆動するためには、隣の分割領域に属するソース・バスラインを駆動しなければならない。従って、上述のように、対応付けられていない分割領域のソース・バスラインにも接続されている態様もあり得る。
　〔第２実施形態〕
　（１）本実施形態の表示モジュールの構成
　本発明の表示モジュールに関する第２実施形態について、図５および図６に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、上記第１実施形態にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　図５は、本実施形態に係る表示モジュールの構成を示す図であり、第１実施形態の図１と対応する図である。また、図６は、本実施形態に係るソースドライバとその周辺を示す図であり、第１実施形態の図２と対応する図である。
　上記第１実施形態の表示モジュールでは、図２に示すように、同期制御信号が第２（～第５）のソースドライバＳＤａ－２に対して出力されている。また、上記第１実施形態の変形例では、図４に示すように、上記同期制御信号に代えて内部クロック信号が第２～第５のソースドライバＳＤａ－２～ＳＤａ－５に対して出力されている。
　これに対して、本実施形態では、図５および図６に示すように、同期制御信号および内部クロック信号の双方が、同期信号として、第１のソースドライバＳＤｂ－１から第２～第５のソースドライバＳＤｂ－２～ＳＤｂ－５へ出力される。
　本実施形態の表示モジュールに実装される第１のソースドライバＳＤｂ－１は、第１実施形態と同じく、第１のクロック生成部３４ａによって生成されたクロック信号に基づいて、同期制御用信号６０および内部クロック信号７０を生成する。
　（２）本実施形態の作用効果
　本実施形態のように、同期制御用信号６０および内部クロック信号７０を、同期信号として、第１のソースドライバＳＤｂ－１から第２～第５のソースドライバＳＤｂ－２～ＳＤｂ－５へ出力することにより、より厳密に同期を取ることが可能となる。
　（３）第３変形例
　本変形例では、タイミングコントローラー２から各ソースドライバへの転送形態の変形例を説明する。
　本実施形態では、上記第１実施形態と同様に、タイミングコントローラー２から全てのソースドライバＳＤへ、所定時間当たり、一定の転送量で転送がおこなわれている。
　しかしながら、本発明はこれに限定されるものではなく、表示画像の更新の必要がない場合、タイミングコントローラーが、少なくとも１つのソースドライバへの所定時間当たりの転送量を低下もしくは停止させてもよい。
　具体的には、図７に示すような方法により行うこともできる。すなわち、表示画像の変更がない時は、図７に示すように、タイミングコントローラー２から各ソースドライバへの映像信号の転送量を低下させるか、または、映像信号の転送の停止をすることができるような構成であってもよい。
　本変形例の構成により、タイミングコントローラーから各ソースドライバへの映像信号の伝送を制御することにより、タイミングコントローラーからソースドライバへの映像信号の伝送に伴う電力の削減をすることができる。
　（４）第４変形例
　本変形例では、上記第３変形例の制御に関して、分割領域ごと、すなわちソースドライバごとに制御する。これを図８に示す。
　このように、ソースドライバごとに分けて制御することにより、タイミングコントローラーに設けられている、ソースドライバへの転送回路の電力削減が可能となる。
　〔第３実施形態〕
　（１）本実施形態の表示モジュールの構成
　本発明の表示モジュールに関する第３実施形態について、図９および図１０に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、上記第１実施形態にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　図９は、本実施形態に係る表示モジュールの構成を示す図であり、第１実施形態の図１と対応する図である。また、図１０は、本実施形態に係るソースドライバとその周辺を示す図であり、第１実施形態の図２と対応する図である。
　上述した第１実施形態では、クロック生成部が各ソースドライバに設けられており、第１のソースドライバＳＤａ－１の第１のクロック生成部３４ａがクロック信号を生成して第１のタイミング制御部３３ａへ出力する。
　これに対して、本実施形態における表示モジュールにおいては、各ソースドライバにクロック生成部が設けられていない。その代わり、表示モジュールにおける、第１のソースドライバの近傍に、クロック生成回路３（同期制御手段）が設けられている。
　加えて、本実施形態では、図１０に示すように、第１のソースドライバＳＤｂ－１に、クロック生成回路３を制御するためのクロック生成回路制御部３６（同期制御手段、クロック生成制御部）が設けられている。
　上記クロック生成回路制御部３６は、タイミングコントローラーあるいはセット側コントローラーからの立ち上げ指示情報に基づいてクロック生成制御信号９０を生成し、クロック生成回路３へ出力する。
　クロック生成回路３は、このクロック生成制御信号９０を受けると、クロック信号を生成し、第１のソースドライバＳＤｂ－１の第１のタイミング制御部３３ａ´へ出力する。
　加えて、クロック生成回路３は、生成したクロック信号を、内部クロック信号として、第２（～第５）のソースドライバＳＤｂ－２の第２のタイミング制御部３３ｂへ出力する。
　本実施形態では、更に、第１のソースドライバＳＤｂ－１に設けられた第１のタイミング制御部３３ａ´（同期制御手段、内部同期信号生成部）も、第１実施形態のそれと異なっている。
　具体的には、第１実施形態の第１のタイミング制御部３３ａは、第１のクロック生成部３４ａからクロック信号を受ける構成となっている。これに対して、上述のように、本実施形態では、第１のソースドライバＳＤｂ－１の第１のタイミング制御部３３ａ´は、外部にあるクロック生成回路３からクロック信号を受ける構成となっている。
　そして、本実施形態の第１のタイミング制御部３３ａ´は、クロック生成回路３からのクロック信号に基づいて、第１のソースドライバＳＤｂ－１内の第１のメモリ部３０ａに対して、格納している映像信号を出力させる同期出力信号５０（内部同期信号）を生成して、当該第１のメモリ部３０ａに出力する。
　加えて、本実施形態の第１のタイミング制御部３３ａ´では、クロック生成回路３からのクロック信号に基づいて、第２のソースドライバＳＤｂ－２における第２のメモリ部３０ｂからの映像信号の出力を制御するための同期制御用信号６０（内部同期信号）を第２（第３～第５）のソースドライバＳＤｂ－２に出力する。
　すなわち、第２（～第５）のソースドライバＳＤｂ－２の第２のタイミング制御部３３ｂには、第１のタイミング制御部３３ａ´が生成した同期制御用信号６０と、クロック生成回路３が生成したクロック信号が内部クロック信号として入力される。
　（２）本実施形態の作用効果
　第１実施形態のようにソースドライバ内にクロック生成部を形成する場合はＣＲ回路で形成することになるためバラツキが生じる虞がある。これに対して、本実施形態のように、クロック生成回路３をソースドライバ内に設けず、別構成としていることによって、クロック生成回路を精度良く形成することができるため、本発明で目的としている映像信号の同期出力をより一層精度良く実現することができる。
　（３）第５変形例
　本変形例では、第１のソースドライバおよびクロック生成回路３の配設位置についての変形例を説明する。
　上述した本実施形態および第１、第２実施形態では、同期信号を生成する第１のソースドライバが、ゲートドライバＧＤに最も近い分割領域８ａに対応付けられた位置に配設している。
　しかしながら、本発明はこれに限定されるものではなく、本変形例では、図１１および図１２に示すように、表示パネル８の中央に位置する第３の分割領域８ｃに対応付けられた位置に、同期信号を生成する第１のソースドライバが配設されている。これにより、第１のソースドライバから他のソースドライバへの同期信号の出力に用いる配線の長さが、第１のソースドライバが最も端に設けられている場合のそれと比べて、短くすることができる。
　この構成は、換言すれば、ソースドライバの列のうちの中間の位置に、同期信号を生成する第１のソースドライバが配設されているということである。本変形例では、５つの分割領域に対応づけてソースドライバを配設しているため、第３の分割領域に対応付けて配置したソースドライバを第１のソースドライバとしているが、分割数が異なればそのうちの中間（中央）に位置する分割領域に対応付けられたソースドライバを第１のソースドライバとすればよい。この構成は、特に大型の表示パネルを具備する表示モジュールにおいて有効な構成である。
　また、本変形例によれば、クロック生成回路３が、ソースドライバの列のうちの中間の位置に配設された第１のソースドライバの近傍にあることにより、クロック生成回路制御部３６と、クロック生成回路３との間の配線長も短い。これは本変形例に限らず、上述の本実施形態においても言えることであるが、配線長が短いことによって、信号伝送の遅延を抑制することができるため好ましい。
　なお、本変形例では、同期信号として、同期制御用信号６０と、クロック生成回路３が生成した内部クロック信号とが、入力される構成について説明したが、本変形例は、上記第１実施形態および第１変形例においても適用することができる。すなわち、外部で生成したクロック信号を第１のタイミング制御部が受けて、第１のタイミング制御部にて同期制御用信号６０もしくは内部クロック信号を生成して他のソースドライバへ出力する構成であってもよい。
　（４）第６変形例
　更に別の変形例について、図１３に基づいて説明する。
　本実施形態および上記第５変形例では、クロック生成回路３で生成された（内部）クロック信号が、タイミング制御部に直接入力している。
　これに対して、本変形例では、クロック生成回路３で生成された（内部）クロック信号が、ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路に入力され、ＰＬＬ回路３７から出力された（内部）クロック信号がタイミング制御部に入力する構成となっている。
　ＰＬＬ回路３７は、従来周知のＰＬＬ回路であり、逓倍波を発生させる。ＰＬＬ回路を介することにより、クロック生成回路３では低周波のクロック信号を生成するような回路構成とすることができる。
　表示装置の実行速度が速くするためには、動作周波数が高周波である必要があるが、高周波になれば、ずれの影響が大きくなる。そのため、クロック生成回路３で生成するクロック信号を高周波にすると、そのような影響が懸念される。そこで、本変形例のように、ＰＬＬ回路３７を介在させてＰＬＬ回路３７において高周波に切り替えることにより、クロック生成回路３では低周波のクロック信号、すなわち、ずれの少ないクロック信号を生成することができる。
　〔第４実施形態〕
　（１）本実施形態の表示モジュールの構成
　本発明の表示モジュールに関する第４実施形態について、図１４および図１５に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、上記第１実施形態にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　図１４は、本実施形態に係る表示モジュールの構成を示す図であり、第１実施形態の図１と対応する図である。また、図１５は、本実施形態に係るソースドライバとその周辺を示す図であり、第１実施形態の図２と対応する図である。
　上述した第１実施形態では、第１のソースドライバＳＤａ－１（図２）の第１のタイミング制御部３３ａが、第１のクロック生成部３４ａによって生成されたクロック信号に基づいて、第２のソースドライバＳＤａ－２における第２のメモリ部３０ｂからの映像信号の出力を制御するための同期制御用信号６０（同期信号）を第２（第３～第５）のソースドライバＳＤａ－２に出力している。
　これに対して、本実施形態では、タイミングコントローラー２´（同期制御手段）を備えており、また、タイミングコントローラー２´と第１～第５のソースドライバＳＤａ－１～ＳＤａ－５とは別構成としてのクロック生成回路３を備えている。
　タイミングコントローラー２´は、クロック生成回路制御部２２と、同期信号としての同期制御用信号６０´を生成する回路を有している。クロック生成回路制御部においてクロック生成回路制御信号９０´が生成されて、クロック生成回路３へ出力される。
　そして、クロック生成回路３は、このクロック生成制御信号９０´を受けると、クロック信号を生成し、タイミングコントローラー２´へ出力する。
　タイミングコントローラー２´は、当該クロック信号に基づいて、同期制御用信号６０´を生成する。そして、当該同期制御用信号６０´を全てのソースドライバ（第１～第５のソースドライバ）へ出力する。
　図１５に示すソースドライバは、説明の便宜上、ゲートドライバＧＤを制御する第１のソースドライバＳＤｃ－１と、ゲートドライバＧＤを制御しない第２のソースドライバＳＤｃ－２を示している。なお、図１５では、図１４に示す第３～第５のソースドライバＳＤｃ－３～ＳＤｃ－５は、図示を省略しているが、構成としては第２のソースドライバＳＤｃ－２とほぼ同じであるため、説明は、第２のソースドライバＳＤｃ－２の説明で代用する。本実施形態においては、別構成としてクロック生成回路３が配設されているため、各ソースドライバの内部にクロック生成部を配設する必要がない。
　タイミングコントローラー２´から同期制御用信号６０´を受けた各第１～第２のタイミング制御部３３ａ，３３ｂでは、当該同期制御用信号６０´に基づいて、第１～第２のメモリ部３０ａ，３０ｂに対して、格納している映像信号を出力させる同期出力信号５０を生成して、当該第１～第２のメモリ部３０ａ，３０ｂに出力する。
　（２）本実施形態の作用効果
　本実施形態のように、タイミングコントローラー２´で同期制御用信号６０´を生成することにより、ソースドライバ内に使用しない機能の回路を搭載しないため、簡易で安価なトータルシステムを実現できる。
　〔第５実施形態〕
　（１）本実施形態の表示モジュールの構成
　本発明の表示モジュールに関する第５実施形態について、図１６に基づいて説明すれば、以下のとおりである。なお、説明の便宜上、上記第５変形例にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　図１６は、本実施形態に係る表示モジュールの構成を示す図であり、第５変形例の図１１と対応する図である。
　上記第５変形例と本実施形態との差異は、本実施形態では、タイミングコントローラーが無く、且つ、セット部４０´から映像信号が各ソースドライバに直接入力される点にある。
　セット部４０´からは、各ソースドライバに対応付けられた分割領域ごとの映像信号が、対応するソースドライバに振り分けられる。そのため、タイミングコントローラーを介する必要がない。
　（２）本実施形態の作用効果
　本実施形態のように、セット部４０´からソースドライバに分割領域ごとの映像信号が振り分けられることにより、タイミングコントローラーを設ける必要がない分、表示モジュールの構成部材数を低減することができる。また、表示モジュールの薄型化にも寄与することができる。
　（３）第７変形例
　本変形例では、セット部４０´から各ソースドライバへの転送形態の変形例を説明する。
　本実施形態では、セット部４０´から全てのソースドライバＳＤへ、所定時間当たり、一定の転送量で転送がおこなわれている。
　しかしながら、本発明はこれに限定されるものではなく、表示画像の更新の必要がない場合、セット部４０´が、少なくとも１つのソースドライバへの所定時間当たりの転送量を低下もしくは停止させてもよい。
　具体的には、表示画像の変更がない時は、セット部４０´から各ソースドライバへの映像信号の転送量を低下させるか、または、映像信号の転送の停止をすることができるような構成であってもよい。
　本変形例の構成により、セット部４０´から各ソースドライバへの映像信号の伝送を制御することにより、セット部４０´からソースドライバへの映像信号の伝送に伴う電力の削減をすることができる。
　（４）第８変形例
　本変形例では、上記第７変形例の制御に関して、分割領域ごと、すなわちソースドライバごとに制御する。具体的には、図８に類似しており、図８においてタイミングコントローラーから映像信号が出されているのが、本変形例では、セット部４０´から映像信号を出力している点で異なっている。
　このように、ソースドライバごとに分けて制御することにより、セット部４０´に設けられている、ソースドライバへの転送回路の電力削減が可能となる。
　本発明は上述した各実施形態に限定されるものではなく、特許請求の範囲に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　なお、本発明は上述した各実施形態に限定されるものではない。当業者は、請求項に示した範囲内において、本発明をいろいろと変更できる。すなわち、請求項に示した範囲内において、適宜変更された技術的手段を組み合わせれば、新たな実施形態が得られる。すなわち、発明の詳細な説明の項においてなされた具体的な実施形態は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではなく、本発明の精神と次に記載する請求の範囲内で、いろいろと変更して実施することができるものである。
　（本発明の総括）
　以上のように、本発明に係る表示モジュールは、
　それぞれが表示領域の一部を構成する複数の分割領域の何れかに個別に対応して設けられている複数のソースドライバと、
　上記ソースドライバごとに設けられ、当該ソースドライバに対応している分割領域に表示する映像信号のデータを少なくとも記憶するメモリ部と、
　上記複数のソースドライバの各上記メモリ部から出力されたデータに基づく映像信号を、上記複数のソースドライバの間で同期させて上記分割領域に出力させる同期制御手段と、
を備えていることを特徴としている。
　上記の構成によれば、上記複数のソースドライバのそれぞれに、隣接している分割領域に表示する映像信号のデータを少なくとも記憶するメモリ部を搭載しているので、タイミングコントローラーのメモリ容量増加を抑制あるいは除外することができ、よって、当該増加に伴うタイミングコントローラーのコストアップを抑制することができる。
　また、上記の構成によれば、同期制御手段を具備することにより、複数のソースドライバのそれぞれから表示領域に出力される映像信号の出力を同期させることができる。これにより、複数のソースドライバを備えていても、且つ／または、タイミングコントローラーを具備していなくても、ソースドライバ間で表示にばらつきが生じず、良好な表示が可能である。
　また、本発明に係る表示モジュールの一形態は、上記の構成に加えて、
　上記同期制御手段は、上記複数のソースドライバとは別構成として設けられており、
　上記同期制御手段は、同期信号を生成して、当該同期信号を上記複数のソースドライバに出力し、
　上記同期制御手段は、上記同期信号としてのクロック信号を生成するクロック生成部を有しており、
　上記複数のソースドライバのうちの何れかのソースドライバである第１のソースドライバには、上記クロック生成部を制御するクロック生成制御部が設けられていることが好ましい。
　上記の構成によれば、同期制御手段を、ソースドライバとは別構成で設けるため、ソースドライバの内部に同期制御手段を具備させる構成に比して、同期制御手段を精度よく実現することができる。
　すなわち、同期制御手段とは、例えば同期制御回路を挙げることができるが、ソースドライバの内部に形成する場合、ソースドライバ内の他の構成要素との関係から、形成精度に限界がある。しかしながら、ソースドライバとは別構成とすることにより、ソースドライバの制約を受けずに、形成することができることから、高精度の回路を実現することができる。
　また、本発明に係る表示モジュールの一形態は、上記の構成に加えて、
　上記第１のソースドライバには、上記クロック生成部から出力されたクロック信号に基づいて、内部同期信号を生成する内部同期信号生成部が設けられており、当該内部同期信号を上記第１のソースドライバを除く残りのソースドライバに出力する構成となっていることが好ましい。
　上記の構成によれば、上記内部同期信号に基づいて、各上記ソースドライバの上記メモリ部から出力されたデータに基づく映像信号を各ソースドライバ間で同期させて出力させることができる。
　また、本発明に係る表示モジュールの一形態は、上記の構成に代えて、
　上記表示モジュールは、タイミングコントローラーを更に有しており、
　上記同期制御手段は、クロック信号を生成するクロック生成部と、当該クロック生成部を制御するクロック生成制御部とを有しており、
　上記クロック生成制御部は、上記タイミングコントローラーに設けられており、
　上記クロック生成部は、上記複数のソースドライバと上記タイミングコントローラーとは別構成として設けられており、
　上記タイミングコントローラーは、クロック生成部が生成したクロック信号に基づいて、上記複数のソースドライバに同期信号を出力する構成となってもよい。
　また、本発明に係る表示モジュールは、上記の構成に加えて、
　上記表示モジュールは、タイミングコントローラーを更に有しており、
　上記同期制御手段は、上記タイミングコントローラーに設けられており、上記同期制御手段から上記複数のソースドライバに同期信号が出力される構成となっており、
　上記タイミングコントローラーは、表示画像の更新の必要がない場合、上記複数のソースドライバのうちの少なくとも１つのソースドライバへの所定時間当たりの転送量を低下もしくは停止させる構成となっていることが好ましい。
　上記の構成によれば、ソースドライバへの転送回路の電力削減が可能となる。
　また、本発明に係る表示モジュールの一形態は、上記の構成に加えて、
　上記第１のソースドライバが、ゲートドライバを制御することが好ましい。
　上記の構成によれば、ゲートドライバを制御する制御手段を別途設ける必要がない。そのため、別途設ける場合の設置スペースを省略することができる。また、上記第１のソースドライバはソースドライバ間の同期制御を行う機能を有するため、ゲートドライバとの同期制御を取るのに最も適している。
　また、本発明に係る表示モジュールの一形態は、上記の構成に加えて、
　上記同期制御手段は、上記第１のソースドライバの近傍に設けられていることが好ましい。
　上記の構成によれば、第１のソースドライバと同期制御手段とが近い位置にあることにより、両者が離れた位置にある場合に比べて、配線長を短くすることができ、配線の長さに基づく信号転送の遅延を抑制することができる。
　また、本発明に係る表示モジュールの一形態は、上記の構成に加えて、
　上記複数のソースドライバは、上記表示領域の一辺に沿って配列しており、
　上記第１のソースドライバは、上記複数のソースドライバの列の中間に位置しており、
　上記同期制御手段は、当該第１のソースドライバの近傍に設けられていることが好ましい。
　上記の構成によれば、第１のソースドライバが、上記複数のソースドライバの列の中間に位置していて、その近傍に同期制御手段があることから、第１のソースドライバと同期制御手段とが近い位置にあることにより、両者が離れた位置にある場合に比べて、配線長を短くすることができ、配線の長さに基づく信号転送の遅延を抑制することができるとともに、第１のソースドライバと他のソースドライバとを比較的短い距離で結ぶことができることから、こちらも配線の長さに基づく信号転送の遅延を抑制することができる。
　また、本発明に係る表示モジュールの一形態は、上記の構成に加えて、
　各上記ソースドライバには、逓倍波を作り出す回路が設けられており、
　上記クロック生成部のクロック信号は上記回路に出力され、当該回路から上記内部同期信号生成部に信号が出力される構成となっていることが好ましい。
　上記の構成によれば、各上記ソースドライバに逓倍波を作り出す回路を設けている。この逓倍波を作り出す回路は、低周波を高周波に切り替えることができる。そのため、各ソースドライバが当該回路を具備することにより、当該回路に入力する信号は低周波でよいことになる。すなわち、当該回路に入力するクロック信号は低周波で形成されてよい。クロック信号を低周波で構成することにより、ソースドライバ間でのずれの影響を抑えることができる。また、クロック生成部を簡易に形成することができ、コストダウンに寄与することができる。
　また、本発明に係る表示モジュールの一形態は、上記の構成に加えて、
　上記同期制御手段は、上記複数のソースドライバのうちのいずれかのソースドライバである第１のソースドライバに設けられており、
　上記同期制御手段は、同期信号を生成して、当該同期信号を上記第１のソースドライバを除く残りのソースドライバに出力する構成となっており、
　上記同期信号に基づいて、各上記ソースドライバの上記メモリ部から出力されたデータに基づく映像信号を各ソースドライバ間で同期させて出力させる構成となっていることが好ましい。
　上記の構成によれば、第１のソースドライバによって、映像信号を各ソースドライバ間で同期させて出力するよう制御することができる。そのため、同期制御手段を別構成として具備する場合に比して、ソースドライバ周辺の構成を簡素化することができる。
　また、同期制御を行うブロックを一つのソースドライバ（第１のソースドライバ）に集約することで、分散することによる自己消費電力(例えば回路を動作させるのに通電させるだけで必要となってしまう電力)増加の防止を図ることができる。
　また、本発明に係る表示モジュールの一形態は、上記の構成に加えて、
　上記同期制御手段は、上記同期信号としてのクロック信号を生成するクロック生成部を有しており、
　上記クロック信号に基づいて、各上記ソースドライバの上記メモリ部から出力されたデータに基づく映像信号を各ソースドライバ間で同期させて出力させる構成となっていることが好ましい。
　上記の構成によれば、第１のソースドライバに具備された同期制御手段が、クロック信号を生成するクロック生成部を有しており、クロック信号に基づいて、各上記ソースドライバのメモリ部から出力されたデータに基づく映像信号を各ソースドライバ間で同期させて出力する。
　これにより、別構成のクロック生成回路を設ける必要が無くなり、コストダウンを図ることが可能となる。
　また、本発明に係る表示モジュールの一形態は、上記の構成に加えて、
　上記同期制御手段は、上記クロック信号に基づいた制御信号を生成する制御信号生成部を有しており、
　上記クロック信号および上記制御信号を、上記同期信号として、上記第１のソースドライバを除く残りのソースドライバに出力する構成となっていることが好ましい。
　上記の構成によれば、上記同期制御手段に制御信号生成部が設けられ、クロック信号、および、制御信号生成部が生成する制御信号が、映像信号の出力同期信号として、第１のソースドライバを除く残りのソースドライバに出力される。
　これにより、簡易な回路構成で各ソースドライバ間の同期制御を行うことが可能となる。
　また、本発明に係る表示モジュールの一形態は、上記の構成に加えて、
　上記第１のソースドライバは、クロック信号を生成するクロック生成部を有しており、
　上記同期制御手段は、上記第１のソースドライバに設けられていて、且つ、第１のソースドライバの上記クロック生成部で生成されたクロック信号に基づいた制御信号を生成する制御信号生成部を有しており、
　上記制御信号を、上記第１のソースドライバを除く残りのソースドライバに出力する構成となっていることが好ましい。
　上記の構成によれば、制御信号が、第１のソースドライバを除く残りのソースドライバに出力される構成となっており、当該残りのソースドライバにはクロック生成部が設けられていることから、第１のソースドライバから受けた制御信号と、自ソースドライバで生成したクロック信号とに基づいて、全てのソースドライバからの出力の同期をとることができる。
　また、本発明に係る電子機器は、上記の課題を解決するために、
　上述した構成の表示モジュールと、
　上記表示モジュールに対して入力映像信号を出力する出力手段と、
を有していることを特徴としている。
　上記の構成によれば、上記表示モジュールは、出力手段から入力映像信号を得ることができる。
　また、本発明に係る電子機器の一形態は、上記の構成に加えて、
　上記セット手段は、入力映像信号を各上記ソースドライバに出力する構成となっており、
　各上記ソースドライバには、対応づけられた上記分割領域に相当する部分入力映像信号が入力される構成となっていることが好ましい。
　上記の構成によれば、各上記ソースドライバには、対応づけられた上記分割領域に相当する部分入力映像信号が入力される構成となっていることから、映像を転送する転送量を低減できるため、転送インターフェースの低周波数化や転送に必要な端子数の削減を実現できる。
　また、本発明に係る電子機器の一形態は、上記の構成に加えて、
　上記出力手段は、表示画像の更新の必要がない場合、上記複数のソースドライバのうちの少なくとも１つのソースドライバへの所定時間当たりの転送量を低下もしくは停止させる構成となっていることが好ましい。
　上記の構成によれば、ソースドライバへの転送回路の電力削減が可能となる。
　また、本発明に係る表示装置は、上記の課題を解決するために、
　上述した構成の表示モジュールと、
　上記表示モジュールに併設された、光源を有する光源部と、
を備えていることを特徴としている。
　上記の構成によれば、表示装置に設けられた表示モジュールが、上記複数のソースドライバのそれぞれに、隣接している分割領域に表示する映像信号のデータを少なくとも記憶するメモリ部を搭載しているので、タイミングコントローラーのメモリ容量増加を抑制することができ、よって、当該増加に伴うタイミングコントローラーのコストアップを抑制することができる。
　また、上記の構成によれば、表示装置に設けられた表示モジュールが、同期制御手段を具備することにより、複数のソースドライバのそれぞれから表示領域に出力される映像信号の出力を同期させることができる。これにより、複数のソースドライバを備えていても、且つ／または、タイミングコントローラーを具備していなくても、ソースドライバ間で表示にばらつきが生じず、光源部からの光を入射して良好な表示が可能である。
　また、本発明に係る駆動方法は、上記課題を解決するために、
　それぞれが表示領域の一部を構成する複数の分割領域の何れかに個別に対応して設けられている複数のソースドライバと、上記ソースドライバごとに設けられ、当該ソースドライバに対応している分割領域に表示する映像信号のデータを少なくとも記憶するメモリ部と、を備えている表示モジュールを駆動する駆動方法であって、
　上記複数のソースドライバの各上記メモリ部から出力されたデータに基づく映像信号を、上記複数のソースドライバの間で同期させて上記分割領域に出力させる同期制御工程を含むことを特徴とする。
　上記の構成によれば、上記複数のソースドライバのそれぞれに、隣接している分割領域に表示する映像信号のデータを少なくとも記憶するメモリ部を搭載しているので、タイミングコントローラーのメモリ容量増加を抑制あるいは除外することができ、よって、当該増加に伴うタイミングコントローラーのコストアップを抑制することができる。
　また、上記の構成によれば、同期制御工程をおこなうことにより、複数のソースドライバのそれぞれから表示領域に出力される映像信号の出力を同期させることができる。これにより、複数のソースドライバを備えていても、且つ／または、タイミングコントローラーを具備していなくても、ソースドライバ間で表示にばらつきが生じず、良好な表示が可能である。
　本発明は、複数の表示領域から表示パネルが構成された表示装置であって、表示領域ごとにソースドライバが対応付けられている表示装置に適用することができる。
１　表示モジュール
２　タイミングコントローラー
２´　タイミングコントローラー（同期制御手段）
３　クロック生成回路（同期制御手段）
８　表示パネル
８ａ　第１の分割領域
８ｂ　第２の分割領域
８ｃ　第３の分割領域
８ｄ　第４の分割領域
８ｅ　第５の分割領域
２０　表示装置
２２　クロック生成回路制御部
３０　メモリ部
３０ａ　第１のメモリ部
３０ｂ　第２のメモリ部
３１ａ　第１のＤＡＣ
３１ｂ　第２のＤＡＣ
３２ａ　第１のソースアンプ回路
３２ｂ　第２のソースアンプ回路
３３ａ，３３ａ´　第１のタイミング制御部（同期制御手段、内部同期信号生成部）
３３ｂ　第２のタイミング制御部
３４ａ　第１のクロック生成部（同期制御手段）
３４ｂ　第２のクロック生成部
３５ａ　第１のゲートドライバ制御部
３５ｂ　第２のゲートドライバ制御部
３６　クロック生成回路制御部（クロック生成制御部）
３７　ＰＬＬ回路（逓倍波を作り出す回路）
４０，４０´　セット部（出力手段）
５０　同期出力信号
６０　同期制御用信号
７０　内部クロック信号
８０　電子機器
９０，９０´　クロック生成制御信号
ＧＤ　ゲートドライバ
ＳＤａ－１　第１のソースドライバ
ＳＤａ－２　第２のソースドライバ
ＳＤａ－３　第３のソースドライバ
ＳＤａ－４　第４のソースドライバ
ＳＤａ－５　第５のソースドライバ

Claims (18)

  1. 　それぞれが表示領域の一部を構成する複数の分割領域の何れかに個別に対応して設けられている複数のソースドライバと、
    　上記ソースドライバごとに設けられ、当該ソースドライバに対応している分割領域に表示する映像信号のデータを少なくとも記憶するメモリ部と、
    　上記複数のソースドライバの各上記メモリ部から出力されたデータに基づく映像信号を、上記複数のソースドライバの間で同期させて上記分割領域に出力させる同期制御手段と、
    を備えていることを特徴とする表示モジュール。
  2. 　上記同期制御手段は、上記複数のソースドライバとは別構成として設けられており、
    　上記同期制御手段は、同期信号を生成して、当該同期信号を上記複数のソースドライバに出力し、
    　上記同期制御手段は、上記同期信号としてのクロック信号を生成するクロック生成部を有しており、
    　上記複数のソースドライバのうちの何れかのソースドライバである第１のソースドライバには、上記クロック生成部を制御するクロック生成制御部が設けられていることを特徴とする請求項１に記載の表示モジュール。
  3. 　上記第１のソースドライバには、上記クロック生成部から出力されたクロック信号に基づいて、内部同期信号を生成する内部同期信号生成部が設けられており、当該内部同期信号を上記第１のソースドライバを除く残りのソースドライバに出力する構成となっていることを特徴とする請求項２に記載の表示モジュール。
  4. 　上記表示モジュールは、タイミングコントローラーを更に有しており、
    　上記同期制御手段は、クロック信号を生成するクロック生成部と、当該クロック生成部を制御するクロック生成制御部とを有しており、
    　上記クロック生成制御部は、上記タイミングコントローラーに設けられており、
    　上記クロック生成部は、上記複数のソースドライバと上記タイミングコントローラーとは別構成として設けられており、
    　上記タイミングコントローラーは、クロック生成部が生成したクロック信号に基づいて、上記複数のソースドライバに同期信号を出力する構成となっていることを特徴とする請求項１に記載の表示モジュール。
  5. 　上記表示モジュールは、タイミングコントローラーを更に有しており、
    　上記同期制御手段は、上記タイミングコントローラーに設けられており、上記同期制御手段から上記複数のソースドライバに同期信号が出力される構成となっており、
    　上記タイミングコントローラーは、表示画像の更新の必要がない場合、上記複数のソースドライバのうちの少なくとも１つのソースドライバへの所定時間当たりの転送量を低下もしくは停止させる構成となっていることを特徴とする請求項１から３までの何れか１項に記載の表示モジュール。
  6. 　上記第１のソースドライバが、ゲートドライバを制御することを特徴とする請求項２または３に記載の表示モジュール。
  7. 　上記同期制御手段は、上記第１のソースドライバの近傍に設けられていることを特徴とする請求項２または３に記載の表示モジュール。
  8. 　上記複数のソースドライバは、上記表示領域の一辺に沿って配列しており、
    　上記第１のソースドライバは、上記複数のソースドライバの列の中間に位置しており、
    　上記同期制御手段は、当該第１のソースドライバの近傍に設けられていることを特徴とする請求項７に記載の表示モジュール。
  9. 　各上記ソースドライバには、逓倍波を作り出す回路が設けられており、
    　上記クロック生成部のクロック信号は上記回路に出力され、当該回路から上記内部同期信号生成部に信号が出力される構成となっていることを特徴とする請求項３に記載の表示モジュール。
  10. 　上記同期制御手段は、上記複数のソースドライバのうちのいずれかのソースドライバである第１のソースドライバに設けられており、
    　上記同期制御手段は、同期信号を生成して、当該同期信号を上記第１のソースドライバを除く残りのソースドライバに出力する構成となっており、
    　上記同期信号に基づいて、各上記ソースドライバの上記メモリ部から出力されたデータに基づく映像信号を各ソースドライバ間で同期させて出力させる構成となっていることを特徴とする請求項１に記載の表示モジュール。
  11. 　上記同期制御手段は、上記同期信号としてのクロック信号を生成するクロック生成部を有しており、
    　上記クロック信号に基づいて、各上記ソースドライバの上記メモリ部から出力されたデータに基づく映像信号を各ソースドライバ間で同期させて出力させる構成となっていることを特徴とする請求項１０に記載の表示モジュール。
  12. 　上記同期制御手段は、上記クロック信号に基づいた制御信号を生成する制御信号生成部を有しており、
    　上記クロック信号および上記制御信号を、上記同期信号として、上記第１のソースドライバを除く残りのソースドライバに出力する構成となっていることを特徴とする請求項１１に記載の表示モジュール。
  13. 　上記第１のソースドライバは、クロック信号を生成するクロック生成部を有しており、
    　上記同期制御手段は、上記第１のソースドライバに設けられていて、且つ、第１のソースドライバの上記クロック生成部で生成されたクロック信号に基づいた制御信号を生成する制御信号生成部を有しており、
    　上記制御信号を、上記第１のソースドライバを除く残りのソースドライバに出力する構成となっていることを特徴とする請求項１０に記載の表示モジュール。
  14. 　請求項１から１３までの何れか１項に記載の表示モジュールと、
    　上記表示モジュールに対して入力映像信号を出力する出力手段と、
    を有していることを特徴とする電子機器。
  15. 　上記出力手段は、入力映像信号を各上記ソースドライバに出力する構成となっており、
    　各上記ソースドライバには、対応づけられた上記分割領域に相当する部分入力映像信号が入力される構成となっていることを特徴とする請求項１４に記載の電子機器。
  16. 　上記出力手段は、表示画像の更新の必要がない場合、上記複数のソースドライバのうちの少なくとも１つのソースドライバへの所定時間当たりの転送量を低下もしくは停止させる構成となっていることを特徴とする請求項１４または１５に記載の電子機器。
  17. 　請求項１から１３までの何れか１項に記載の表示モジュールと、
    　上記表示モジュールに併設された、光源を有する光源部と、
    を備えていることを特徴とする表示装置。
  18. 　それぞれが表示領域の一部を構成する複数の分割領域の何れかに個別に対応して設けられている複数のソースドライバと、上記ソースドライバごとに設けられ、当該ソースドライバに対応している分割領域に表示する映像信号のデータを少なくとも記憶するメモリ部と、を備えている表示モジュールを駆動する駆動方法であって、
    　上記複数のソースドライバの各上記メモリ部から出力されたデータに基づく映像信号を、上記複数のソースドライバの間で同期させて上記分割領域に出力させる同期制御工程を含むことを特徴とする駆動方法。
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