WO2012102229A1

WO2012102229A1 - 表示装置およびその駆動方法

Info

Publication number: WO2012102229A1
Application number: PCT/JP2012/051318
Authority: WO
Inventors: 業天　誠二郎; 真横山; 尚宏山口; 成古田
Original assignee: シャープ株式会社
Priority date: 2011-01-24
Filing date: 2012-01-23
Publication date: 2012-08-02
Also published as: US9230496B2; US20130300722A1

Abstract

　本表示装置の液晶パネルには、時分割駆動のための３つのスイッチ素子ＳＷ１～ＳＷ３を含むデマルチプレクサ（５０１）が形成されており、これらのスイッチ素子は映像信号線ＳＬ１～ＳＬ３に接続されている。ここで各映像信号線に繋がるスイッチ素子に与えられる切換制御信号ＧＳ１～ＧＳ６を伝達する切換制御信号線の数は、時分割数の２倍である６本であり、かつ同一タイミングの切換制御信号（例えばＧＳ１，ＧＳ４）を２つの切換制御信号線で別々に伝達するので、各切換制御信号線に繋がる負荷となるスイッチ素子の数を半減させることができ、制御信号の波形なまりが小さくなる。

Description

表示装置およびその駆動方法

　本発明は、アクティブマトリクス型の表示装置に関し、更に詳しくは、映像信号線時分割駆動方式を採用した表示装置であって、表示すべき画像を形成するための複数の画素形成部に映像信号を伝達するための多数の映像信号線に対してスイッチ素子を介して順に駆動回路から映像信号が出力される表示装置およびその駆動方法に関する。

　一般に、アクティブマトリクス型の液晶表示装置は、液晶層を挟持する２枚の基板により構成され、表示領域を有する液晶パネルを備えており、当該２枚の基板のうち一方の基板には、映像信号線としての複数のデータ線と走査信号線としての複数のゲート線とが格子状に配置され、それら複数のデータ線とゲート線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部が設けられている。各画素形成部は、液晶パネル上に画像表示を行うための構成要素であって、ゲート線にゲート端子が接続されデータ線にソース端子が接続されたスイッチング素子であるＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）と、そのＴＦＴのドレイン端子に接続された画素電極および補助容量とを含む。上記２枚の基板のうちの他方の基板には、共通電極が設けられ、共通電極に供給された電圧と上記画素電極に供給された電圧との差が液晶に印加され、その差に相当する電圧値に応じて表示が行われる。

　このようなアクティブマトリクス型液晶表示装置は、その液晶パネルのデータ線を駆動するデータドライバと、そのゲート線を駆動するゲートドライバと、上記共通電極を駆動するための共通電極駆動回路と、データドライバ、ゲートドライバ、および共通電極駆動回路を制御するための表示制御回路とを有している。なお、上記ゲートドライバやデータドライバ、その他の回路は、低温ポリシリコン（Low Temperature Poly-Silicon : 以下「ＬＴＰＳ」と略記する）を使用したＬＴＰＳプロセス等により、上記ガラス基板上に形成することも可能であり、また、上記回路の全部または一部を半導体基板上に集積した半導体装置（以下「ＩＣ」と略記する）として、ガラス基板上にＣＯＧ（Chip On Glass）実装したり、ガラス基板外部に構成することも可能である。

　ここで近年の表示装置における表示画像の高精細化の進展に伴い、例えばアクティブマトリクス型液晶表示装置のように、表示すべき画像の解像度に応じた数の信号線（データ線またはゲート線）を必要とする表示装置では、表示画像の高精細化に伴って単位長さ当たりの信号線数が膨大となる。その結果、それらの信号線に信号を印加する駆動回路において、駆動回路の出力端子と表示パネルの信号線との接続部のピッチ（以下「接続ピッチ」という）が極めて小さなものとなる。このような表示画像の高精細化に伴う接続ピッチの狭小化の傾向は、カラー液晶表示装置のようにＲ（赤）、Ｇ（緑）、Ｂ（青）の隣接３画素を表示単位とするカラー表示装置の場合には、映像信号線とその駆動回路（データドライバ）との接続部において特に顕著となる。

　このような問題を解決するために、２本以上の映像信号線（例えばＲ，Ｇ，Ｂの隣接３画素に対応する３本の映像信号線）を１グループとして映像信号線をグループ化し、各グループを構成する複数の映像信号線に映像信号線駆動回路の１つの出力端子を割り当て、画像表示における１水平走査期間内において全ての出力端子から、各グループ内の映像信号線に時分割的に映像信号を印加するように構成された液晶表示装置が従来より提案されている。

　上記のような映像信号線時分割駆動方式の液晶表示装置では、各グループを構成する映像信号線の本数すなわち切換スイッチによる時分割数に応じて、各映像信号線への充電時間が短くなり、上記時分割数をｄとすれば、各映像信号線の充電時間は映像信号線時分割駆動方式でない通常の液晶表示装置の場合の１／ｄ以下となる。しかし、上記時分割数をｄとする切換スイッチを液晶パネル基板に形成することにより、映像信号線駆動回路の出力端子と映像信号線との接続ピッチを通常の液晶表示装置の場合のｄ倍にすることができる。また、このような構成により、１つの液晶パネルの駆動に複数の集積回路チップ（ＩＣチップ）からなる映像信号線駆動回路が使用される場合には、そのチップの個数を減らすことができる。このような映像信号線時分割駆動方式による利点は広く知られており、このための映像信号線のグループ化は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の隣接３画素に映像信号を伝達する３本の映像信号線を１グループとしてグループ化されることが多い。

　このように映像信号線時分割駆動方式の液晶表示装置では、各映像信号線の充電時間は通常の液晶表示装置の場合の１／ｄ以下となる。そのため、上記切換スイッチが充電に必要な期間確実にオンされるよう、切り換えスイッチに与えられる制御信号（制御パルス）は、できるだけ波形なまりの小さい信号であることが好ましい。波形なまりが大きくなると上記切換スイッチをオンにするためのオン電位に到達する時刻が遅くなるため、結果的に上記切換スイッチがオンされる時間が短くなるからである。

　この点、日本特開２００４－２７１７２９号公報では、制御信号を伝達する制御信号線に対して、制御信号の入力端子から互いに近接する切り換えスイッチまでの距離がほぼ等しくなるよう配置することにより、これらの切り換えスイッチに与えられる制御信号の各波形なまりを同じ程度に揃え、かつ制御信号線の両端から制御信号を入力することにより、制御信号の波形なまりを小さくする構成を有する表示装置が開示されている。このような構成により、波形なまりに基づく表示むらが低減される。

日本特開２００４－２７１７２９号公報

　しかし、上記日本特開２００４－２７１７２９号公報に記載の構成を、特に映像信号線数の多い高解像度の表示装置に適用する場合には、入力端子から遠い位置に設けられる切り換えスイッチに与えられる制御信号の波形なまりが大きくなる。すなわち上記入力端子から当該（遠い位置に設けられる）切り換えスイッチまでの間の制御信号線に繋がる切り換えスイッチの数が多いほど、負荷が大きくなるため波形なまりが大きくなる。したがって、制御信号線の両端から制御信号を入力する構成であっても、制御信号の波形なまりを十分に小さくすることができない場合がある。

　また、携帯情報端末等の小型化が求められる装置に使用される表示パネルは、表示面以外の表示に寄与しない領域（額縁領域と呼ばれる）をできるだけ小さくすることが求められる。よって、額縁領域を小さくするために、制御信号線の片側から制御信号を入力する構成としなければならない場合があり、この場合には制御信号の波形なまりを十分に小さくすることができない。

　そこで本発明では、上記のような映像信号線時分割駆動方式を採用する表示装置であって、各映像信号線に繋がるスイッチに与えられる制御信号の波形なまりを小さくした表示装置およびその駆動方法を提供することを目的とする。

　本発明の第１の局面は、表示すべき画像を形成する複数の画素形成部と、前記表示すべき画像を表す映像信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線にそれぞれ対応して設けられる複数のスイッチ素子を制御するための制御信号を伝達する複数の制御信号線とを備え、前記複数の画素形成部が前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置されたアクティブマトリクス型の表示装置であって、
　前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と、
　前記表示すべき画像を表すために入力される画像信号を、前記複数のスイッチ素子を介して、所定期間内における時分割で順に印加することにより前記複数の映像信号線を駆動する映像信号線時分割駆動部と、
　前記走査信号線駆動回路により選択される走査信号線に繋がる画素形成部に対して、対応する映像信号線により伝達される映像信号を与えるために必要な期間中オンされるよう、前記制御信号を前記複数の制御信号線を介して前記複数のスイッチ素子に与えることにより、前記複数のスイッチ素子を制御する表示制御回路と
を備え、
　前記映像信号線時分割駆動部は、
　　前記複数の映像信号線をグループ化することにより得られる複数の映像信号線群にそれぞれ対応する複数の第１の出力端子を有し、各第１の出力端子に対応する映像信号線群によって伝達されるべき映像信号を前記時分割で当該第１の出力端子から出力する映像信号出力回路と、
　　前記映像信号出力回路の各第１の出力端子を当該第１の出力端子に対応する映像信号線群内のいずれかの映像信号線に接続すると共に、各第１の出力端子が接続される映像信号線を当該第１の出力端子に対応する映像信号線群内で前記時分割に応じて切り換える前記スイッチ素子からなるデマルチプレクサとを含み、
　前記複数の制御信号線は、前記時分割の単位期間内にオンすべきスイッチ素子を制御するための複数の制御信号を伝達する複数の制御信号線を１組として、前記時分割数に相当する組数が設けられることを特徴とする。

　本発明の第２の局面は、本発明の第１の局面において、
　前記複数の制御信号線それぞれに繋がるバッファ回路をさらに備え、
　前記表示制御回路は、前記制御信号を出力する第２の出力端子を前記組につき１つ有し、
　前記バッファ回路は、前記組に対応する第２の出力端子から出力される制御信号を受け取り、繋がる制御信号線にそれぞれ与えることを特徴とする。

　本発明の第３の局面は、本発明の第２の局面において、
　前記バッファ回路は、繋がる制御信号線により伝達される制御信号を同一組でそれぞれ異なる位相とするよう、繋がる制御信号線と対応する第２の出力端子との間に同一組でそれぞれ異なる数が設けられることを特徴とする。

　本発明の第４の局面は、本発明の第２の局面において、
　前記表示制御回路は、前記複数の制御信号線の一端からのみ前記制御信号を印加し、
　前記バッファ回路は、前記一端に繋がることを特徴とする。

　本発明の第５の局面は、本発明の第２の局面において、
　前記表示制御回路は、前記複数の制御信号線の両端から前記制御信号を印加し、
　前記バッファ回路は、前記両端のいずれかに繋がることを特徴とする。

　本発明の第６の局面は、本発明の第２の局面において、
　前記表示制御回路は、前記複数の制御信号線の両端以外の入力点から前記制御信号を印加し、
　前記バッファ回路は、前記入力点に繋がることを特徴とする。

　本発明の第７の局面は、本発明の第１の局面において、
　前記複数の制御信号線それぞれに繋がる複数のバッファ回路をさらに備え、
　前記複数のバッファ回路は、前記時分割の単位期間内にオンすべき複数のスイッチ素子を１組として、異なる前記第１の出力端子それぞれに繋がる同一の当該組の複数のスイッチ素子に対して、繋がる制御信号線から受け取られる制御信号を与えることを特徴とする。

　本発明の第８の局面は、本発明の第１の局面において、
　前記映像信号出力回路は、所定の原色を表示する複数種類の画素形成部にそれぞれ繋がる複数の隣り合う映像信号線を１グループとして前記複数の映像信号線をグループ化することにより得られる複数の映像信号線群にそれぞれ対応する複数の第１の出力端子を有することを特徴とする。

　本発明の第９の局面は、本発明の第１の局面において、
　前記表示制御回路は、同一組で前記単位期間内においてそれぞれ異なる立ち上がり時点および立ち下がり時点を有する複数の制御信号を出力することを特徴とする。

　本発明の第１０の局面は、本発明の第１の局面において、
　前記複数の制御信号線のいずれかに繋がる遅延回路をさらに備え、
　前記遅延回路は、前記複数の制御信号線により伝達される制御信号を同一組で前記単位期間内においてそれぞれ異なる位相とするよう、前記組につき１つ以上が設けられることを特徴とする。

　本発明の第１１の局面は、本発明の第１の局面において、
　前記表示制御回路は、前記複数の制御信号線の一端からのみ前記制御信号を印加することを特徴とする。

　本発明の第１２の局面は、本発明の第１の局面において、
　前記表示制御回路は、前記複数の制御信号線の両端から前記制御信号を印加することを特徴とする。

　本発明の第１３の局面は、本発明の第１の局面において、
　前記表示制御回路は、前記複数の制御信号線の両端以外の入力点から前記制御信号を印加することを特徴とする。

　本発明の第１４の局面は、表示すべき画像を形成する複数の画素形成部と、前記表示すべき画像を表す映像信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線にそれぞれ対応して設けられる複数のスイッチ素子を制御するための制御信号を伝達する複数の制御信号線とを備え、前記複数の画素形成部が前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置されたアクティブマトリクス型の表示装置であって、
　前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と、
　前記表示すべき画像を表すために入力される画像信号を、前記複数のスイッチ素子を介して、所定期間内における時分割で順に印加することにより前記複数の映像信号線を駆動する映像信号線時分割駆動部と、
　前記複数の制御信号線それぞれに繋がる複数のバッファ回路と、
　前記走査信号線駆動回路により選択される走査信号線に繋がる画素形成部に対して、対応する映像信号線により伝達される映像信号を与えるために必要な期間中オンされるよう、前記制御信号を前記複数の制御信号線が繋がる前記複数のバッファ回路を介して前記複数のスイッチ素子に与えることにより、前記複数のスイッチ素子を制御する表示制御回路と
を備え、
　前記映像信号線時分割駆動部は、
　　前記複数の映像信号線をグループ化することにより得られる複数の映像信号線群にそれぞれ対応する複数の第１の出力端子を有し、各第１の出力端子に対応する映像信号線群によって伝達されるべき映像信号を前記時分割で当該第１の出力端子から出力する映像信号出力回路と、
　　前記映像信号出力回路の各第１の出力端子を当該第１の出力端子に対応する映像信号線群内のいずれかの映像信号線に接続すると共に、各第１の出力端子が接続される映像信号線を当該第１の出力端子に対応する映像信号線群内で前記時分割に応じて切り換える前記スイッチ素子からなるデマルチプレクサとを含み、
　前記複数の制御信号線は、前記時分割数に相当する数が設けられ、
　前記複数のバッファ回路は、繋がる制御信号線により伝達される制御信号を受け取り、前記時分割の単位期間内にオンすべき複数のスイッチ素子を１組として、同一組で繋がる複数のスイッチ素子を制御するための制御信号をそれぞれ出力することを特徴とする。

　本発明の第１５の局面は、本発明の第１４の局面において、
　前記複数のバッファ回路は、同一組で繋がる複数のスイッチ素子に伝達される制御信号を、前記単位期間内においてそれぞれ異なる位相とするよう、繋がる制御信号線と繋がる複数のスイッチ素子との間に同一組でそれぞれ異なる数が設けられることを特徴とする。

　本発明の第１６の局面は、表示すべき画像を形成する複数の画素形成部と、前記表示すべき画像を表す映像信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線にそれぞれ対応して設けられる複数のスイッチ素子を制御するための制御信号を伝達する複数の制御信号線とを備え、前記複数の画素形成部が前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置されたアクティブマトリクス型の表示装置を駆動する方法であって、
　前記複数の走査信号線を選択的に駆動する走査信号線駆動ステップと、
　前記表示すべき画像を表すために入力される画像信号を、前記複数のスイッチ素子を介して、所定期間内における時分割で順に印加することにより前記複数の映像信号線を駆動する映像信号線時分割駆動ステップと、
　前記走査信号線駆動ステップにおいて選択される走査信号線に繋がる画素形成部に対して、対応する映像信号線により伝達される映像信号を与えるために必要な期間中オンされるよう、前記制御信号を前記複数の制御信号線を介して前記複数のスイッチ素子に与えることにより、前記複数のスイッチ素子を制御する表示制御ステップと
を備え、
　前記映像信号線時分割駆動ステップは、
　　前記複数の映像信号線をグループ化することにより得られる複数の映像信号線群にそれぞれ対応する複数の第１の出力端子を有し、各第１の出力端子に対応する映像信号線群によって伝達されるべき映像信号を前記時分割で当該第１の出力端子から出力する映像信号出力回路による出力ステップと、
　　前記映像信号出力回路の各第１の出力端子を当該第１の出力端子に対応する映像信号線群内のいずれかの映像信号線に接続すると共に、各第１の出力端子が接続される映像信号線を当該第１の出力端子に対応する映像信号線群内で前記時分割に応じて切り換える前記スイッチ素子からなるデマルチプレクサによる切換ステップとを含み、
　前記複数の制御信号線は、前記時分割の単位期間内にオンすべきスイッチ素子を制御するための複数の制御信号を伝達する複数の制御信号線を１組として、前記時分割数に相当する組数が設けられることを特徴とする。

　本発明の第１７の局面は、表示すべき画像を形成する複数の画素形成部と、前記表示すべき画像を表す映像信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線にそれぞれ対応して設けられる複数のスイッチ素子を制御するための制御信号を伝達する複数の制御信号線とを備え、前記複数の画素形成部が前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置されたアクティブマトリクス型の表示装置を駆動する方法であって、
　前記複数の走査信号線を選択的に駆動する走査信号線駆動ステップと、
　前記表示すべき画像を表すために入力される画像信号を、前記複数のスイッチ素子を介して、所定期間内における時分割で順に印加することにより前記複数の映像信号線を駆動する映像信号線時分割駆動ステップと、
　前記複数の制御信号線それぞれに繋がる複数のバッファ回路の駆動ステップと、
　前記走査信号線駆動ステップにおいて選択される走査信号線に繋がる画素形成部に対して、対応する映像信号線により伝達される映像信号を与えるために必要な期間中オンされるよう、前記制御信号を前記複数の制御信号線が繋がる前記複数のバッファ回路を介して前記複数のスイッチ素子に与えることにより、前記複数のスイッチ素子を制御する表示制御ステップと
を備え、
　前記映像信号線時分割駆動ステップは、
　　前記複数の映像信号線をグループ化することにより得られる複数の映像信号線群にそれぞれ対応する複数の第１の出力端子を有し、各第１の出力端子に対応する映像信号線群によって伝達されるべき映像信号を前記時分割で当該第１の出力端子から出力する映像信号出力回路による出力ステップと、
　　前記映像信号出力回路の各第１の出力端子を当該第１の出力端子に対応する映像信号線群内のいずれかの映像信号線に接続すると共に、各第１の出力端子が接続される映像信号線を当該第１の出力端子に対応する映像信号線群内で前記時分割に応じて切り換える前記スイッチ素子からなるデマルチプレクサによる切換ステップとを含み、
　前記複数の制御信号線は、前記時分割数に相当する数が設けられ、
　前記複数のバッファ回路は、繋がる制御信号線により伝達される制御信号を受け取り、前記時分割の単位期間内にオンすべき複数のスイッチ素子を１組として、同一組で繋がる複数のスイッチ素子を制御するための制御信号をそれぞれ出力することを特徴とする。

　本発明の第１の局面によれば、複数の制御信号線は、時分割の単位期間内にオンすべきスイッチ素子を制御するための複数の制御信号を伝達する複数の制御信号線を１組として、時分割数に相当する組数が設けられるため、制御信号線が時分割数しか設けられない構成に比べて、制御信号線に繋がるスイッチ素子の数を半数以下（例えば２本の制御信号線で１組の場合には半数）に低減することができる。よって、各制御信号線により伝達される制御信号の波形なまりを小さくすることができる。その結果、各スイッチ素子のオン時間を十分に確保することができるので、画素形成部の充電不足による表示異常を抑制または解消することができる。

　本発明の第２の局面によれば、表示制御回路の出力端子を１組に１つにするので、その構成を簡略化することができ、表示制御回路からバッファ回路までの配線を増加させることがないので配線を簡略化することができる。

　本発明の第３の局面によれば、バッファ回路は、繋がる制御信号線と対応する第２の出力端子との間に同一組でそれぞれ異なる数が設けられ、繋がる制御信号線により伝達される制御信号が同一組でそれぞれ異なる位相となるので、同一組の制御信号の立ち上がり時または立ち下がり時に生じる電源の瞬時電流（突入電流）の最大値を小さくすることができる。よって、電源ノイズを抑制することができるので、電源ノイズに起因する表示装置の誤動作（または好適でない動作等）を抑制または解消することができる。

　本発明の第４の局面によれば、バッファ回路が表示制御回路と複数の制御信号線の一端との間にのみ設けられるので、複数の制御信号線の一端近傍の額縁領域のみが使用される。そのため、表示装置の額縁領域を小さくすることができる。

　本発明の第５の局面によれば、バッファ回路が複数の制御信号線の両端に設けられるので、（その他に入力点がない場合には）制御信号の波形なまりは、制御信号線の中央部において最大となる。よって片側に設けられる場合に比べて、波形なまりは小さくなるので、映像信号線数が多い高解像度の表示パネルにおいてもスイッチ素子のオン時間を十分に確保することができる。よって、そのような場合にも画素形成部の充電不足による表示異常を抑制または解消することができる。

　本発明の第６の局面によれば、バッファ回路が複数の制御信号線の両端以外の場所に設けられるので、表示制御回路の位置に合わせて、表示制御回路出力からバッファ回路までの配線を最短で接続することができ、不要な配線領域を削減できる。また、バッファ回路が複数の制御信号線の中央部付近に設けられる場合、制御信号の波形なまりは、制御信号線の両端部において最大となるので、例えば片側に設けられる場合に比べて、波形なまりは小さくなる。よって、映像信号線数が多い高解像度の表示パネルにおいてもスイッチ素子のオン時間を十分に確保することができるので、そのような場合にも画素形成部の充電不足による表示異常を抑制または解消することができる。

　本発明の第７の局面によれば、複数の制御信号線それぞれに繋がる複数のバッファ回路がさらに備えられ、複数のバッファ回路は、異なる第１の出力端子それぞれに繋がる同一組の複数のスイッチ素子に対して、繋がる制御信号線から受け取られる制御信号を与えるので、制御信号線に対して複数のスイッチ素子が接続されることによる負荷を上記バッファ回路により低減または解消することができる。よって、各制御信号線により伝達される制御信号の波形なまりを小さくすることができ、画素形成部の充電不足による表示異常を抑制または解消することができる。

　本発明の第８の局面によれば、映像信号出力回路は、所定の原色を表示する複数種類の画素形成部にそれぞれ繋がる複数の隣り合う映像信号線を１グループとして複数の映像信号線をグループ化することにより得られる複数の映像信号線群にそれぞれ対応する複数の第１の出力端子を有することにより、第１の出力端子から時分割の単位期間毎に原色の１つを示す映像信号を順に出力すればよく、簡単な駆動構成とすることができる。

　本発明の第９の局面によれば、同一組で単位期間内においてそれぞれ異なる立ち上がり時点および立ち下がり時点を有する複数の制御信号が出力されるので、同一組の制御信号の立ち上がり時または立ち下がり時に生じる電源の瞬時電流（突入電流）の最大値を小さくすることができる。よって、電源ノイズを抑制することができるので、電源ノイズに起因する表示装置の誤動作（または好適でない動作等）を抑制または解消することができる。

　本発明の第１０の局面によれば、複数の制御信号線により伝達される制御信号を同一組で単位期間内においてそれぞれ異なる位相とするよう、１つの組につき１つ以上の遅延回路が設けられるので、同一組の制御信号の立ち上がり時または立ち下がり時の波形に位相差が発生する。そのため電源の瞬時電流（突入電流）の最大値を小さくすることができ、電源ノイズに起因する表示装置の誤動作等を抑制または解消することができる。

　本発明の第１１の局面によれば、複数の制御信号線の一端からのみ制御信号を印加するので、表示制御回路からの配線領域として当該一端近傍の額縁領域のみが使用される。そのため、表示装置の額縁領域を小さくすることができる。

　本発明の第１２の局面によれば、信号の波形なまりは、（その他に入力点がない場合には）制御信号線の中央部において最大となるので、片側に設けられる場合に比べて、波形なまりは小さくなる。よって、映像信号線数が多い高解像度の表示パネルにおいてもスイッチ素子のオン時間を十分に確保することができるので、そのような場合にも画素形成部の充電不足による表示異常を抑制または解消することができる。

　本発明の第１３の局面によれば、制御信号の波形なまりは、（その他に入力点がない場合には）制御信号線の両端部において最大となるので、例えば片側に設けられる場合に比べて、波形なまりは小さくなる。よって、映像信号線数が多い高解像度の表示パネルにおいてもスイッチ素子のオン時間を十分に確保することができるので、そのような場合にも画素形成部の充電不足による表示異常を抑制または解消することができる。

　本発明の第１４の局面によれば、複数の制御信号線は、時分割数に相当する数が設けられ、複数のバッファ回路は、繋がる制御信号線により伝達される制御信号を受け取り、時分割の単位期間内にオンすべき複数のスイッチ素子を１組として、同一組で繋がる複数のスイッチ素子を制御するための制御信号をそれぞれ出力するので、制御信号線に対して複数のスイッチ素子が接続されることによる負荷を上記バッファ回路により低減または解消することができる。よって、各制御信号線により伝達される制御信号の波形なまりを小さくすることができ、画素形成部の充電不足による表示異常を抑制または解消することができる。

　本発明の第１５の局面によれば、複数のバッファ回路が、繋がる制御信号線と繋がる複数のスイッチ素子との間に同一組でそれぞれ異なる数が設けられることにより、同一組で繋がる複数のスイッチ素子に伝達される制御信号は、単位期間内においてそれぞれ異なる位相となる。このことにより同一組の制御信号の立ち上がり時または立ち下がり時に生じる電源の瞬時電流（突入電流）の最大値を小さくすることができる。よって、電源ノイズを抑制することができるので、電源ノイズに起因する表示装置の誤動作（または好適でない動作等）を抑制または解消することができる。

　本発明の第１６の局面によれば、本発明の第１の局面における効果と同様の効果を表示装置の駆動方法において奏することができる。

　本発明の第１７の局面によれば、本発明の第１４の局面における効果と同様の効果を表示装置の駆動方法において奏することができる。

本発明の第１の実施形態に係る液晶表示装置の構成を示すブロック図である。上記実施形態における表示制御回路の構成を示すブロック図である。上記実施形態における液晶パネルの構成を示す模式図である。上記実施形態における液晶パネルの一部（４画素に相当する部分）の等価回路図である。上記実施形態における液晶パネルの切換スイッチを示す等価回路図である。上記実施形態における液晶表示装置の駆動方法を説明するためのタイミングチャートである。上記実施形態の第１の変形例における切換スイッチを示す等価回路を切換制御信号の入力方向と共に示す図である。上記実施形態の第２の変形例における切換スイッチを示す等価回路を切換制御信号の入力方向と共に示す図である。本発明の第２の実施形態における切換スイッチを示す等価回路をバッファ回路と共に示す図である。上記実施形態の第１の変形例における切換スイッチを示す等価回路をバッファ回路と共に示す図である。上記実施形態の第２の変形例における切換スイッチを示す等価回路をバッファ回路と共に示す図である。本発明の第３の実施形態における液晶表示装置の駆動方法を説明するためのタイミングチャートである。本発明の第４の実施形態における切換スイッチを示す等価回路をバッファ回路と共に示す図である。上記実施形態の第１の変形例における切換スイッチを示す等価回路をバッファ回路と共に示す図である。上記実施形態の第２の変形例における切換スイッチを示す等価回路をバッファ回路と共に示す図である。本発明の第５の実施形態における切換スイッチを示す等価回路をバッファ回路と共に示す図である。上記実施形態の第１の変形例における切換スイッチを示す等価回路をバッファ回路と共に示す図である。上記実施形態の第２の変形例における切換スイッチを示す等価回路をバッファ回路と共に示す図である。

　以下、本発明の各実施形態について添付図面を参照して説明する。
＜１．　第１の実施形態＞
＜１．１　液晶表示装置全体の構成および動作＞
　図１は、本発明の第１の実施形態に係る液晶表示装置の構成を示すブロック図である。この液晶表示装置１００は、表示制御回路２００と、映像信号線駆動回路（「列電極駆動回路」とも「ソースドライバ」とも呼ばれる）３００と、アクティブマトリクス型の液晶パネル５００とを備えている。この液晶パネル５００は、前述したＬＴＰＳプロセスによりガラス基板上に形成された走査信号線駆動回路（「行電極駆動回路」とも「ゲートドライバ」とも呼ばれる）４００と、後述のデマルチプレクサ領域６００と、表示領域（画素領域）７００を有する。なお、本実施形態においては、走査信号線駆動回路４００等をＬＴＰＳプロセスによりガラス基板上に形成するものとしたが、ＬＴＰＳプロセス以外の周知のプロセスを用いてもよい。また、走査信号線駆動回路４００等の表示領域周辺回路は、ガラス基板外のＩＣ等であってもよい。

　この液晶表示装置１００における液晶パネル５００内の表示領域７００は、外部のコンピュータにおけるＣＰＵ等から受け取る画像データＤｖの表す画像における水平走査線にそれぞれが対応する複数本の走査信号線（行電極）と、それら複数本の走査信号線のそれぞれと交差する複数本の映像信号線（列電極）と、それら複数本の走査信号線と複数本の映像信号線との交差点にそれぞれ対応して設けられた複数の画素形成部とを含む。各画素形成部の構成は、基本的には従来のアクティブマトリクス型液晶パネルにおける構成と同様である（詳細は後述する）。

　本実施形態では、液晶パネル５００内の表示領域７００に表示すべき画像を表す（狭義の）画像データおよび表示動作のタイミング等を決めるデータ（例えば表示用クロックの周波数を示すデータ）（以下「表示制御データ」という）は、外部のコンピュータにおけるＣＰＵ等から表示制御回路２００に送られる（以下、外部から送られるこれらのデータＤｖを「広義の画像データ」という）。すなわち、外部のＣＰＵ等は、広義の画像データＤｖを構成する（狭義の）画像データおよび表示制御データとアドレス信号ＡＤｗとを表示制御回路２００に供給して、表示制御回路２００内の後述の表示メモリおよびレジスタにそれぞれ書き込む。

　表示制御回路２００は、レジスタに書き込まれた表示制御データに基づき、表示のため映像信号線駆動回路３００に与えられるソース用クロック信号ＳＣＫおよびソース用スタートパルス信号ＳＳＰと、表示のため走査信号線駆動回路４００に与えられるゲート用クロック信号ＧＣＫおよびゲート用スタートパルス信号ＧＳＰとを含む各種信号を生成する。これらの信号は公知であるため詳しい説明は省略する。また、表示制御回路２００は、外部のＣＰＵ等によって表示メモリに書き込まれた（狭義の）画像データを表示メモリから読み出して、デジタル画像信号Ｄａとして出力する。さらに、表示制御回路２００は、映像信号線の時分割駆動のための切換制御信号ＧＳ１～ＧＳ６（これらの信号を以下では「切換制御信号ＧＳ」とも言う）を生成し、これらも出力する。

　このようにして、表示制御回路２００によって生成される信号のうち、デジタル画像信号Ｄａは映像信号線駆動回路３００に、切換制御信号ＧＳ１～ＧＳ６は映像信号線駆動回路３００および液晶パネル５００内の後述のデマルチプレクサに、それぞれ供給される。なお、表示制御回路２００から映像信号線駆動回路３００にデジタル画像信号Ｄａを供給するための信号線としては、表示画像の階調数に応じた数の信号線が配設される。

　映像信号線駆動回路３００には、上記のようにして、液晶パネル５００内の表示領域７００に表示すべき画像を表すデータが画素単位でシリアルにデジタル画像信号Ｄａとして供給されると共に、タイミングを示す信号としてソース用クロック信号ＳＣＫおよびソース用スタートパルス信号ＳＳＰと、切換制御信号ＧＳとが供給される。映像信号線駆動回路３００は、これらのデジタル画像信号Ｄａとソース用クロック信号ＳＣＫとソース用スタートパルス信号ＳＳＰと切換制御信号ＧＳとに基づき、液晶パネル５００内の表示領域７００を駆動するための映像信号（以下「駆動用映像信号」ともいう）を生成し、これを表示領域７００の各映像信号線に後述のデマルチプレクサを介して印加する。このように映像信号線駆動回路３００は、デマルチプレクサに対して、映像信号出力回路として機能する。また映像信号線駆動回路３００およびデマルチプレクサは、映像信号線時分割駆動部として機能する。なお、表示制御回路２００と映像信号線駆動回路３００とは、１つのＩＣとして構成され、液晶パネル基板上にＣＯＧ実装されることが多いため、そのような構成であってもよい。また、表示制御回路２００と映像信号線駆動回路３００とを別のＩＣで構成してもよいし、その他の周知の構成であってもよい。

　走査信号線駆動回路４００は、ゲート用クロック信号ＧＣＫおよびゲート用スタートパルス信号ＧＳＰに基づき、表示領域７００における走査信号線を１水平走査期間ずつ順次に選択するために各走査信号線に印加すべき走査信号Ｇ１，Ｇ２，Ｇ３，…を生成し、全走査信号線のそれぞれを順に選択するためのアクティブな走査信号の各走査信号線への印加を１垂直走査期間を周期として繰り返す。

　表示領域７００では、上記のようにして映像信号線に、映像信号線駆動回路３００によってデジタル画像信号Ｄａに基づく駆動用の映像信号Ｓ１，Ｓ２，Ｓ３，…が後述のデマルチプレクサを介して印加され、走査信号線には、走査信号線駆動回路４００によって走査信号Ｇ１，Ｇ２，Ｇ３，…が印加される。これにより液晶パネル５００内の表示領域７００は、外部のＣＰＵ等から受け取った画像データＤｖの表す画像を表示する。

＜１．２　表示制御回路の構成および動作＞
　図２は、上記の液晶表示装置１００における表示制御回路２００の構成を示すブロック図である。この表示制御回路２００は、入力制御回路２０と表示メモリ２１とレジスタ２２とタイミング発生回路２３とメモリ制御回路２４と切換制御回路２５とを備えている。

　この表示制御回路２００が外部のＣＰＵ等から受け取る広義の画像データＤｖを示す信号（以下、この信号も符号“Ｄｖ”で表すものとする）およびアドレス信号ＡＤｗは、入力制御回路２０に入力される。入力制御回路２０は、アドレス信号ＡＤｗに基づき、広義の画像データＤｖを、画像データＤＡと表示制御データＤｃとに振り分ける。そして、画像データＤＡを表す信号（以下、これらの信号も符号“ＤＡ”で表すものとする）をアドレス信号ＡＤｗに基づくアドレス信号ＡＤと共に表示メモリ２１に供給することで画像データＤＡを表示メモリ２１に書き込むと共に、表示制御データＤｃをレジスタ２２に書き込む。表示制御データＤｃは、ソース用クロック信号ＳＣＫを含むクロック信号の周波数や画像データＤｖの表す画像を表示するための水平走査期間および垂直走査期間を指定するタイミング情報を含んでいる。

　タイミング発生回路（以下「ＴＧ」と略記する）２３は、レジスタ２２の保持する上記表示制御データに基づき、ソース用クロック信号ＳＣＫおよびソース用スタートパルス信号ＳＳＰを生成する。また、ＴＧ２３は、表示メモリ２１およびメモリ制御回路２４をソース用クロック信号ＳＣＫに同期させて動作させるためのタイミング信号を生成する。

　メモリ制御回路２４は、外部から入力されて入力制御回路２０を介して表示メモリ２１に格納された画像データＤＡのうち液晶パネル５００内の表示領域７００に表示すべき画像を表すデータを読み出すためのアドレス信号ＡＤｒと、表示メモリ２１の動作を制御するための信号とを生成する。これらのアドレス信号ＡＤｒおよび制御信号は表示メモリ２１に与えられ、これにより、液晶パネル５００内の表示領域７００に表示すべき画像を表すデータがデジタル画像信号Ｄａとして表示メモリ２１から読み出され、表示制御回路２００から出力される。このデジタル画像信号Ｄａは、既述のように映像信号線駆動回路３００に供給される。

　切換制御回路２５は、ＴＧ２３からのタイミング信号に基づき、映像信号線の時分割駆動のための切換制御信号ＧＳ１～ＧＳ６を生成する。この切換制御信号ＧＳ１～ＧＳ６は、後述のように映像信号線を時分割的に駆動するために、映像信号線駆動回路３００から出力される映像信号を印加すべき映像信号線を１水平走査期間内で切り換えるための制御信号である。

　本実施形態では、後述する図６に示すように各水平走査期間（走査信号がアクティブとなる期間）の中の第１から第３の期間における第１の期間でＨレベルとなりその他の期間でＬレベルとなる信号を切換制御信号ＧＳ１，ＧＳ４として生成し、同様に第２の期間でＨレベルとなりその他の期間でＬレベルとなる信号を切換制御信号ＧＳ２，ＧＳ５として生成し、また同様に第３の期間でＨレベルとなりその他の期間でＬレベルとなる信号を切換制御信号ＧＳ３，ＧＳ６として生成する。なお、上記第１から第３までの期間の長さは説明の便宜上のものであって、実際には、各信号毎の遅延時間を考慮して設定されるものであり、必ずしも同じタイミングである必要性はない。

＜１．３　液晶パネルとその駆動方法＞
＜１．３．１　液晶パネルの構成＞
　図３は、本実施形態における液晶パネル５００の構成を示す模式図であり、図４は、この液晶パネルの一部（４画素に相当する部分）５１０の等価回路図であり、図５は、映像信号線の時分割駆動のための切換スイッチ（デマルチプレクサ）を示す等価回路図である。

　この液晶パネル５００内の表示領域７００は、スイッチ素子ＳＷ１，ＳＷ２，ＳＷ３からなるデマルチプレクサ５０１を含む各デマルチプレクサを介して映像信号線駆動回路３００に接続されるｎ本（ｎは３の倍数であり、例えば６４０×３）の映像信号線ＳＬ１，ＳＬ２，…，ＳＬｎ（図３では映像信号線Ｌｓ）と、走査信号線駆動回路４００に接続されるｍ本（ｍは自然数であり、例えば４８０）の走査信号線Ｌｇとを備え、当該複数の映像信号線Ｌｓと当該複数の走査信号線Ｌｇとは、各映像信号線Ｌｓと各走査信号線Ｌｇとが交差するように格子状に配設されている。そして既述のように、当該複数の映像信号線Ｌｓと当該複数の走査信号線Ｌｇとの交差点に対応して複数の画素形成部Ｐｘがそれぞれ設けられている。各画素形成部Ｐｘは、図４に示すように、対応する交差点を通過する映像信号線Ｌｓにソース端子が接続され、対応する交差点を通過する走査信号線Ｌｇにゲート端子が接続されたＴＦＴ１０と、そのＴＦＴ１０のドレイン端子に接続された補助容量Ｃｃｓおよび画素電極Ｅｐと、上記複数の画素形成部Ｐｘに共通的に設けられた対向電極Ｅｃと、当該対向電極Ｅｃと画素電極Ｅｐとの間に挟持された液晶層とからなる。そして、画素電極Ｅｐと対向電極Ｅｃとそれらの間に挟持された液晶層とにより画素容量Ｃｐが形成される。また、補助容量ＣｃｓのＴＦＴ１０のドレイン端子と接続される端子と異なるもう一方の端子には、上記複数の画素形成部Ｐｘに共通的に設けられた補助容量線ＣＳＬが接続される。

　上記のような画素形成部Ｐｘは、マトリクス状に配置されて画素形成マトリクスを構成する。ところで、画素形成部Ｐｘの主要部である画素電極Ｅｐは、液晶パネルに表示される画像の画素と１対１に対応し同一視できる。そこで、以下では、説明の便宜上、画素形成部Ｐｘと画素を同一視するものとし、「画素形成マトリクス」を「画素マトリクス」ともいう。

　図３において、各画素形成部Ｐｘに付されている“Ｒ”“Ｇ”または“Ｂ”は、当該画素形成部Ｐｘにより形成される画素の色である赤、緑、または青を表している。なお、これらの色は典型的な３原色であるが、その他の３原色であってもよい。また、一般に液晶表示装置では、液晶の劣化を抑えると共に表示品位を維持するために交流化駆動が行われており、本実施形態では、交流化駆動方式として、画素を形成する液晶層への印加電圧の正負極性を１走査信号線毎かつ１フレーム毎にも反転させるいわゆるライン反転駆動方式が採用されるものとする。また、このライン反転駆動方式に代えて、液晶への印加電圧の正負極性を１フレーム毎にのみ反転させる駆動方式であるフレーム反転駆動方式や、１走査信号線毎かつ１映像信号線毎に反転させる（さらに１フレーム毎にも反転させる）いわゆるドット反転駆動方式が採用されてもよい。

　この液晶パネルには、上記のように、各映像信号線Ｌｓを映像信号線駆動回路３００に接続するための部分として、液晶パネル上の映像信号線Ｌｓにそれぞれ対応するスイッチ素子ＳＷ１，ＳＷ２，ＳＷ３からなるデマルチプレクサ５０１が形成されており（図３）、これらのスイッチ素子ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，…は、隣接する３つを１組として複数組（映像信号線Ｌｓの本数の１／３の数）のスイッチ素子群にグループ化されている。そしてこの１組に含まれる３つのスイッチ素子の一端は、対応するそれぞれの映像信号線Ｌｓに接続され、他端は映像信号線駆動回路３００における１つの出力端子ＴＳｊ（ｊ＝１，２，３，…）に接続されている。このようにして、液晶パネルにおける映像信号線Ｌｓは３本を１グループとして複数の映像信号線群にグループ化され、各映像信号線群（同一グループとなった３本の映像信号線Ｌｓ）は、１つのデマルチプレクサを構成する同一組となった３つのスイッチ素子を介して映像信号線駆動回路３００における１つの出力端子ＴＳｊに接続される。このように映像信号線駆動回路３００の出力端子ＴＳｊは、映像信号線群と１対１に対応付けられており、同一組となった３つのスイッチ素子を介して同一グループの映像信号線群（３本の映像信号線Ｌｓ）に接続される。

　なお各スイッチ素子ＳＷｉは、典型的には液晶パネルのガラス基板上に形成され、例えばポリシリコン（ｐ－Ｓｉ）などの半導体層を有する周知の構成の薄膜トランジスタ（ＴＦＴ）により構成される。また、上記半導体層にポリシリコン以外の、微結晶シリコン（μｃ－Ｓｉ）、アモルファスシリコン（ａ－Ｓｉ）、または酸化亜鉛（ＺｎＯ）等の酸化物半導体などが使用されてもよい。

　図５に示すように、デマルチプレクサ５０１ｊを構成する同一組となった３つのスイッチ素子ＳＷ（３ｊ－２），ＳＷ（３ｊ－１），ＳＷ３ｊは、切換制御信号線ＧＳＬ１～ＧＳＬ３の左端から入力され、切換制御信号線ＧＳＬ１～ＧＳＬ３により伝達される切換制御信号ＧＳ１～ＧＳ３に応じてオン・オフするように構成されている（ｊ＝１，３，５，…）。なお、切換制御信号線ＧＳＬ１～ＧＳＬ３の左端から表示制御回路２００までは図示されない配線で繋がっている。また、これら同一組の３つのスイッチ素子に隣接する（同一）組の３つのスイッチ素子ＳＷ（３ｊ＋１），ＳＷ（３ｊ＋２），ＳＷ（３ｊ＋３）は、デマルチプレクサ５０１（ｊ＋１）を構成しており、切換制御信号線ＧＳＬ４～ＧＳＬ６によって伝達される切換制御信号ＧＳ４～ＧＳ６に応じてオン・オフするように構成されている（ｊ＝１，３，５，…）。図５には示されていないが、隣接する２つの組の合計６つのスイッチ素子が繰り返し配列されることにより、各組に対応するデマルチプレクサが構成される。

　このように、図５に示す隣接する２つの組の合計６つのスイッチ素子は、６つの切換スイッチを構成するとともに、異なる組の対応する２つのスイッチ素子が同時にオンまたはオフされる。このことにより、同一組の３つの切換スイッチは、映像信号線駆動回路３００における各出力端子ＴＳｊをその出力端子に対応する映像信号線群内の３本の映像信号線にそれぞれ時分割的に接続する。

　このスイッチ素子ＳＷｉは、例えばｎチャネル型のＴＦＴからなり、このＴＦＴのゲート端子は、対応する切換制御信号ＧＳ１～ＧＳ６のいずれかを受け取り、受け取った切換制御信号ＧＳ１～ＧＳ６がＨレベルのときにそれぞれのＴＦＴのドレイン・ソース間が導通状態となる。また、詳しくは後述するように隣接する２つの組の６つのスイッチ素子ＳＷ（３ｊ－２），ＳＷ（３ｊ－１），ＳＷ３ｊ，ＳＷ（３ｊ＋１），ＳＷ（３ｊ＋２），ＳＷ（３ｊ＋３）は、切換制御信号ＧＳ１～ＧＳ６に応じて、異なる組の対応する２つずつが順にオンされ、残りの４つはオフされる。以下、上記スイッチ素子の切換動作を含む本液晶表示装置１００の駆動方法について図６を参照して説明する。

＜１．３．２　駆動方法＞
　図６は、本液晶表示装置における駆動方法を説明するためのタイミングチャートである。図６に示すように、液晶パネルにおける走査信号線Ｌｇには、１水平走査期間（１走査線選択期間）ずつ順次Ｈレベルとなる走査信号Ｇ１，Ｇ２，…がそれぞれ印加される。このような走査信号Ｇ１，Ｇ２，…により、各走査信号線Ｌｇは、Ｈレベルが印加されると選択状態（アクティブ）となり、その選択状態の走査信号線Ｌｇに接続される画素形成部ＰｘにおけるＴＦＴ１０はオン状態となり、一方、Ｌレベルが印加されると非選択状態（非アクティブ）となり、その非選択状態の走査信号線Ｌｇに接続される画素形成部ＰｘにおけるＴＦＴ１０はオフ状態となる。なお、図６に示される各波形は簡易に表現されており、実際には信号の入力端から遠くなるほど波形がなまる。すなわち各信号のＨレベルになる期間が短くなる。

　ここで図６に示すように、切換制御信号ＧＳ１，ＧＳ４は、各水平走査期間（各走査信号Ｇｋ（ｋ＝１，２，３，…）がＨレベルとなる期間）の中の第１から第３までの期間のうちの第１の期間（図では時刻ｔ１から時刻ｔ４までの期間）でＨレベルとなり、残りの期間（図では時刻ｔ４から時刻ｔ１３までの期間）でＬレベルとなる。同様に、切換制御信号ＧＳ２，ＧＳ５は、第２の期間（図では時刻ｔ５から時刻ｔ８までの期間）でＨレベルとなり、残りの期間でＬレベルとなる。また同様に、切換制御信号ＧＳ３，ＧＳ６は、第３の期間（図では時刻ｔ９から時刻ｔ１２までの期間）でＨレベルとなり、残りの期間でＬレベルとなる。

　なお図６におけるタイミングチャートにおいて、映像信号線駆動回路３００における出力端子ＴＳ１から出力すべき映像信号Ｓ１と、出力端子ＴＳ２から出力すべき映像信号Ｓ２とはそれぞれ上下２段で示されており、上段はその映像信号Ｓ１，Ｓ２により画素形成部Ｐｘに表示されるべき色（の画素値）を示しており、下段はその映像信号Ｓ１，Ｓ２が印加されるべき映像信号線を示している。図６に示されるように、画素形成部Ｐｘのうち走査信号Ｇ１によってＴＦＴ１０がオンされる画素形成部Ｐｘに書き込むべき画素値（ここではＲＧＢの各画素を表示するための画素値）が表示制御回路２００から順次入力され、水平走査期間の第１から第３までの期間においてそれらの画素値に相当する映像信号Ｓｊが出力端子ＴＳｊから出力される。このような動作が１水平走査期間毎に繰り返されることにより、１フレーム期間で液晶パネル５００において１枚の画像表示が行われる。

　このように本実施形態では、切換制御信号ＧＳ１～ＧＳ６により上記スイッチ素子の切り換え動作を制御する点で、３つの切換制御信号により上記スイッチ素子の切り換え動作を制御する従来の構成とは異なるが、切換制御信号ＧＳ１は切換制御信号ＧＳ４と、切換制御信号ＧＳ２は切換制御信号ＧＳ５と、切換制御信号ＧＳ３は切換制御信号ＧＳ６と、それぞれ同一のタイミングで変化するため、結果的に上記スイッチ素子の切り換え動作自体は従来の場合と同様になる。

　しかし、図５を参照すればわかるように、切換制御信号ＧＳ１～ＧＳ３は切換制御信号線ＧＳＬ１～ＧＳＬ３によって伝達され、切換制御信号ＧＳ４～ＧＳ６は切換制御信号線ＧＳＬ４～ＧＳＬ６によって伝達されるため、これらは互いに干渉せず、切換制御信号線ＧＳＬ１～ＧＳＬ６それぞれに繋がる上記スイッチ素子の数は、従来の構成の半分となる。そのため、切換制御信号線ＧＳＬ１～ＧＳＬ６のトランジスタ接続による負荷がほぼ半減されることになり、その結果、伝達される切換制御信号ＧＳ１～ＧＳ６の波形なまりは従来の場合よりも小さくなる。なお、本実施形態において、切換制御信号ＧＳ１～ＧＳ６は左端から入力される構成となっているが、右端から入力される構成であってもよい。

＜１．４　第１の実施形態の効果＞
　以上のように、本実施形態においては、映像信号線時分割駆動方式を採用する表示装置において、各映像信号線に繋がるスイッチ素子に与えられる切換制御信号を伝達する切換制御信号線の数を時分割数（ここでは３）の２倍（ここでは６本）とし、かつ同一タイミングの切換制御信号を２つの切換制御信号線で伝達するので、これらの切換制御信号線に繋がるスイッチ素子の数を半減させることができる。よって、各切換制御信号線により伝達される切換制御信号の波形なまりを小さくすることができる。その結果、各スイッチ素子のオン時間を十分に確保することができるので、画素形成部の充電不足による表示異常を抑制または解消することができる。

＜１．５　第１の実施形態の各変形例＞
＜１．５．１　第１の変形例＞
　図７は、第１の実施形態の第１の変形例における切換スイッチを示す等価回路を切換制御信号の入力方向と共に示す図である。この図７に示される各スイッチ素子は、対応する切換制御信号線ＧＳＬ１～ＧＳＬ６に対して、上記第１の実施形態と同様に接続されているが、入力される切換制御信号ＧＳ１～ＧＳ６は、図５と比較すれば分かるように、切換制御信号線ＧＳＬ１～ＧＳＬ６の両端から入力される（印加される）。

　このように構成すれば、第１の実施形態の場合と同様に設けられる、表示制御回路２００から上記切換制御信号線ＧＳＬ１～ＧＳＬ６の一方の端までの配線に加えて、さらにその他方の端までの配線が必要になるため、液晶パネル５００の額縁領域が大きくなる場合も考えられる。その点で、切換制御信号線ＧＳＬ１～ＧＳＬ６の一方の端近傍の額縁領域のみを使用する上記第１の実施形態の構成がより好適である場合もある。

　しかし、切換制御信号線ＧＳＬ１～ＧＳＬ６の両端から入力される切換制御信号ＧＳ１～ＧＳ６は、両端から中央部へ向かって（接続されるスイッチ素子の負荷等により）大きくなる波形なまりを生じるが、（中央部において）最大となる波形なまりは、第１の実施形態における最大の波形なまりよりも小さくなる。よって、映像信号線数が多い高解像度の液晶パネルにおいてもスイッチ素子のオン時間を十分に確保することができるので、画素形成部の充電不足による表示異常を抑制または解消することができる。なお、液晶パネル外部の配線領域（例えばＦＰＣ基板上の配線領域やシステム基板上の配線領域）を使用し、液晶パネル５００に配置される切換制御信号ＧＳ１～ＧＳ６の入力端子をデマルチプレクサ領域６００の左右端に近い領域にそれぞれ設けることにより、液晶パネル５００の額縁増加を最小限とすることが可能となる。また、表示制御回路２００を含むＩＣを液晶パネル５００上にＣＯＧ実装する場合には、ＩＣ上の切換制御信号ＧＳ１～ＧＳ６の出力端子をＩＣの左右端（デマルチプレクサ領域６００の左右端に近い領域）にそれぞれ設けることにより、液晶パネル５００の額縁増加を最小限とすることが可能となる。

＜１．５．２　第２の変形例＞
　図８は、第１の実施形態の第２の変形例における切換スイッチを示す等価回路を切換制御信号の入力方向と共に示す図である。この図８に示される各スイッチ素子は、対応する切換制御信号線ＧＳＬ１～ＧＳＬ６に対して、上記第１の実施形態と同様に接続されているが、入力される切換制御信号ＧＳ１～ＧＳ６は、図５または図７と比較すれば分かるように、切換制御信号線ＧＳＬ１～ＧＳＬ６の中央部から入力される（印加される）。

　このように構成すれば、第１の実施形態または上記第１の変形例の場合のように、表示制御回路２００から上記切換制御信号線ＧＳＬ１～ＧＳＬ６の一方または両方の端までの配線に代えて、上記切換制御信号線ＧＳＬ１～ＧＳＬ６の中央部に入力するための配線が必要となるため、映像信号線数が多い（高解像度の）液晶パネルでは、その配線領域を確保することが困難である場合もある。

　しかし、切換制御信号線ＧＳＬ１～ＧＳＬ６の中央部から入力される切換制御信号ＧＳ１～ＧＳ６は、中央部から両端へ向かって（接続されるスイッチ素子の負荷等により）大きくなる波形なまりを生じるが、（両端部において）最大となる波形なまりは、第１の実施形態における最大の波形なまりよりも小さくなる。よって、表示制御回路２００から上記切換制御信号線ＧＳＬ１～ＧＳＬ６までの配線数を第１の実施形態の場合と同じに抑えつつ、スイッチ素子のオン時間を十分に確保することができるので、画素形成部の充電不足による表示異常を抑制または解消することができる。なお、液晶パネル５００に配置される切換制御信号ＧＳ１～ＧＳ６の入力端子がデマルチプレクサ領域６００の中央に近い領域に配置される場合、切換制御信号ＧＳ１～ＧＳ６の入力端子から切換制御信号線ＧＳＬ１～ＧＳＬ６までの接続を最短にて行うことができ、配線領域を確保することが可能となる。また、表示制御回路２００を含むＩＣを液晶パネル５００上にＣＯＧ実装する場合には、ＩＣ上の切換制御信号ＧＳ１～ＧＳ６の出力端子をＩＣの中央部（デマルチプレクサ領域６００の中央に近い領域）に設けることにより、上記と同様に、切換制御信号ＧＳ１～ＧＳ６の入力端子から切換制御信号線ＧＳＬ１～ＧＳＬ６までの接続を最短にて行うことができ、配線領域を確保することが可能となる。

＜１．５．３　その他の変形例＞
　上記実施形態では、スイッチ素子ＳＷ１～ＳＷ３，ＳＷ７～ＳＷ９，…ＳＷ（３ｊ－２）～ＳＷ３ｊ，…は、切換制御信号線ＧＳＬ１～ＧＳＬ３に接続され、スイッチ素子ＳＷ４～ＳＷ６，ＳＷ１０～ＳＷ１２，…ＳＷ（３ｊ＋１）～ＳＷ（３ｊ＋３），…は、切換制御信号線ＧＳＬ４～ＧＳＬ６に接続される例で説明したが、３個のスイッチ素子を１組とした異なる２つの組からなる６つのスイッチ素子を、各組における対応する２つのスイッチ素子毎に順にアクティブにするよう、対応する２つのスイッチ素子をアクティブにするための２本の切換制御信号線の３組からなる合計６本の切換制御信号線を設ける構成であれば、切換制御信号線ＧＳＬ１～ＧＳＬ６および各スイッチ素子の配列は特に限定されない。例えば、スイッチの総数が４８０個の場合、スイッチ素子ＳＷ１～ＳＷ３，ＳＷ４～ＳＷ６，・・・，ＳＷ２３８～ＳＷ２４０は、切換制御信号線ＧＳＬ１～ＧＳＬ３に接続され、スイッチ素子ＳＷ２４１～ＳＷ２４３，ＳＷ２４４～ＳＷ２４６，・・・，ＳＷ４７８～ＳＷ４８０は、切換制御信号線ＧＳＬ４～ＧＳＬ６に接続される構成などであってもよい。なお、このことは本実施形態の各変形例および以下の各実施形態等においても同様である。

　上記実施形態では、映像信号線時分割駆動における時分割数は３であり、切換制御信号線の数はその２倍である６本であるが、時分割数は２または４以上であってもよく、また切換制御信号線の数は２以上の時分割数の３倍以上であってもよい。例えば、時分割数を３として切換制御信号線を９本とする構成では、同一タイミングの切換制御信号を３つの切換制御信号線で伝達するので、これらの切換制御信号線に繋がるスイッチ素子の数を１／３に削減することができるので、切換制御信号の波形なまりをさらに小さくすることができる。もっとも、液晶パネルの額縁領域が大きくなり過ぎないよう、また画素形成部が充電不足とならないよう考慮すれば、切換制御信号線数は従来の４倍以下（１２本以下）とするのが実際的であることが多い。

　また、上記第２の変形例では、切換制御信号線の中央部近傍から切換制御信号を入力する構成であるが、それ以外の箇所から入力してもよく、また入力点も２つ以上であってもよい。例えば、本実施形態または第１の変形例と組み合わせる構成も考えられる。

＜２．　第２の実施形態＞
＜２．１　液晶表示装置の構成および動作＞
　本発明の第２の実施形態に係る液晶表示装置１００の構成は、液晶パネル５００において切換制御信号線ＧＳＬ１～ＧＳＬ６の左端に複数のバッファ回路が設けられ、表示制御回路２００から出力される切換制御信号が３つであるほか、第１の実施形態の場合とほぼ同様の構成であって同様の動作を行うので、同一の構成要素には同一の符号を付し、その説明を省略する。以下では、図９を参照して液晶パネル５００に設けられるバッファ回路について説明する。

＜２．２　バッファ回路の構成および動作＞
　図９は、第２の実施形態における切換スイッチを示す等価回路をバッファ回路と共に示す図である。図９に示されるように、表示制御回路２００から出力される切換制御信号ＧＳ１～ＧＳ３は、複数のバッファ回路５０５に与えられる直前でそれぞれ２つに分岐され、対応するバッファ回路５０５を介して、切換制御信号ＧＳ１は切換制御信号線ＧＳＬ１，ＧＳＬ４に与えられ、切換制御信号ＧＳ２は切換制御信号線ＧＳＬ２，ＧＳＬ５に与えられ、切換制御信号ＧＳ３は切換制御信号線ＧＳＬ３，ＧＳＬ６に与えられる。

　具体的には、バッファ回路５０５は、切換制御信号線ＧＳＬ１～ＧＳＬ６に対してそれぞれ１つずつ設けられており、図９では２つのインバータ（論理反転回路）を直列に接続することにより１つのバッファ回路が形成されている。このバッファ回路は、切換制御信号線ＧＳＬ１～ＧＳＬ６の左端近傍のガラス基板上に形成される。なお、図９に示すバッファ回路は簡易な例示であって、対応する切換制御信号線を十分に駆動する能力を有するものであれば周知の様々な回路構成を採用することができる。またバッファ回路は、表示制御回路２００の出力端子から切換制御信号線ＧＳＬ１～ＧＳＬ６までの間に設けられていればよく、ガラス基板上に形成されていなくてもよい。

　このように構成すれば、バッファ回路５０５により切換制御信号線ＧＳＬ１～ＧＳＬ６を駆動しつつ、第１の実施形態の場合に比べ、バッファ回路５０５までの配線を半減することができるので、配線を簡略化することができる。また表示制御回路２００から出力される切換制御信号を半減することができるので、表示制御回路２００の構成を簡略化することができる。なお、この場合には従来と同一構成の表示制御回路２００を使用することができるので、開発コストを抑えることができる。なお、本実施形態において、バッファ回路５０５は切換制御信号線ＧＳＬ１～ＧＳＬ６の左端近傍のガラス基板上に形成される構成としたが、切換制御信号線ＧＳＬ１～ＧＳＬ６の右端近傍のガラス基板上に形成される構成であってもよい。

＜２．３　第２の実施形態の効果＞
　以上のように、本実施形態においては、第１の実施形態の場合と同様に、映像信号線時分割駆動方式を採用する表示装置において、各映像信号線に繋がるスイッチ素子に与えられる切換制御信号を伝達する切換制御信号線の数を時分割数（ここでは３）の２倍（ここでは６本）とし、かつ同一の切換制御信号をバッファ回路を介して２つの切換制御信号線で伝達するので、これらの切換制御信号線に繋がるスイッチ素子の数を半減させることができる。よって、各切換制御信号線により伝達される切換制御信号の波形なまりを小さくすることができる。その結果、各スイッチ素子のオン時間を十分に確保することができるので、画素形成部の充電不足による表示異常を抑制または解消することができる。

　また、表示制御回路２００からバッファ回路５０５までの配線を第１の実施形態の場合と比べて、従来の場合と同様に配線を簡略化することができ、また表示制御回路２００から出力される切換制御信号数を増加させることがないので、表示制御回路２００の構成を簡略化することができる。

＜２．４　第２の実施形態の各変形例＞
＜２．４．１　第１の変形例＞
　図１０は、第２の実施形態の第１の変形例における切換スイッチを示す等価回路をバッファ回路と共に示す図である。この図１０に示される各スイッチ素子は、対応する切換制御信号線ＧＳＬ１～ＧＳＬ６に対して、上記第１および第２の実施形態と同様に接続されているが、入力される切換制御信号ＧＳ１～ＧＳ３は、図９と比較すれば分かるように、切換制御信号線ＧＳＬ１～ＧＳＬ６の両端にそれぞれ設けられる複数のバッファ回路５０６ａ，５０６ｂに与えられる点が異なる。もっともこれらのバッファ回路５０６ａ，５０６ｂは、切換制御信号線ＧＳＬ１～ＧＳＬ６のそれぞれに対して左右にそれぞれ１つずつ設けられる。

　このように構成すれば、第２の実施形態の場合と同様に設けられる、バッファ回路５０６ａに加えて、さらにバッファ回路５０６ｂが必要になるため、構成が複雑になるとともに、液晶パネル５００の額縁領域が大きくなる場合も考えられる。その点では、上記第２の実施形態の構成がより好適である場合もある。

　しかし、バッファ回路５０６ａ，５０６ｂを介して切換制御信号線ＧＳＬ１～ＧＳＬ６の両端から入力される切換制御信号ＧＳ１～ＧＳ３は、両端から中央部へ向かって（接続されるスイッチ素子の負荷等により）大きくなる波形なまりを生じるが、（中央部において）最大となる波形なまりは、第２の実施形態における最大の波形なまりよりも小さくなる。よって、映像信号線数が多い高解像度の液晶パネルにおいてもスイッチ素子のオン時間を十分に確保することができるので、画素形成部の充電不足による表示異常を抑制または解消することができる。　なお、液晶パネル外部の配線領域（例えばＦＰＣ基板上の配線領域やシステム基板上の配線領域）を使用し、液晶パネル５００に配置される切換制御信号ＧＳ１～ＧＳ３の入力端子をデマルチプレクサ領域６００の左右端に近い領域にそれぞれ設けることにより、配線領域の増加を抑え、液晶パネル５００の額縁増加を最小限とすることができる。また、表示制御回路２００を含むＩＣを液晶パネル５００上にＣＯＧ実装する場合には、ＩＣ上の切換制御信号ＧＳ１～ＧＳ３の出力端子をＩＣの左右端（デマルチプレクサ領域６００の左右端に近い領域）にそれぞれ設けることにより、上記と同様に、液晶パネル５００の額縁増加を最小限とすることができる。

＜２．４．２　第２の変形例＞
　図１１は、第２の実施形態の第２の変形例における切換スイッチを示す等価回路をバッファ回路と共に示す図である。この図１１に示される各スイッチ素子は、対応する切換制御信号線ＧＳＬ１～ＧＳＬ６に対して、上記第２の実施形態と同様に接続されているが、入力される切換制御信号ＧＳ１～ＧＳ３は、図９または図１０と比較すれば分かるように、切換制御信号線ＧＳＬ１～ＧＳＬ６の中央部に設けられる複数のバッファ回路５０７に与えられる点が異なる。もっともこれらのバッファ回路５０７は、第２の実施形態の場合と同様に、切換制御信号線ＧＳＬ１～ＧＳＬ６に対して１つが設けられる。

　このように構成すれば、第２の実施形態または上記第１の変形例の場合のように、表示制御回路２００から上記切換制御信号線ＧＳＬ１～ＧＳＬ６の一方または両方近傍に設けられるバッファ回路に代えて、上記切換制御信号線ＧＳＬ１～ＧＳＬ６の中央部近傍にバッファ回路５０７を設け、さらにバッファ回路５０７から出力される各切換制御信号を切換制御信号線ＧＳＬ１～ＧＳＬ６の中央部に入力する必要があるため、映像信号線数が多い（高解像度の）液晶パネルでは、その配線領域を確保することが困難であることが多い。

　しかし、切換制御信号線ＧＳＬ１～ＧＳＬ６の中央部から入力される切換制御信号ＧＳ１～ＧＳ３は、中央部から両端へ向かって（接続されるスイッチ素子の負荷等により）大きくなる波形なまりを生じるが、（両端部において）最大となる波形なまりは、第２の実施形態における最大の波形なまりよりも小さくなる。よって、バッファ回路５０７の数を第２の実施形態の場合と同じに抑えつつ、スイッチ素子のオン時間を十分に確保することができるので、画素形成部の充電不足による表示異常を抑制または解消することができる。なお、液晶パネル５００に配置される切換制御信号ＧＳ１～ＧＳ３の入力端子がデマルチプレクサ領域６００の中央に近い領域に配置される場合、切換制御信号ＧＳ１～ＧＳ３の入力端子からバッファ回路５０７までの接続を最短にて行うことができ、配線領域の増加を最小限とすることができる。また、表示制御回路２００を含むＩＣを液晶パネル５００上にＣＯＧ実装する場合には、ＩＣ上の切換制御信号ＧＳ１～ＧＳ３の出力端子をＩＣの中央部（デマルチプレクサ領域６００の中央に近い領域）に設けることにより、上記と同様に、切換制御信号ＧＳ１～ＧＳ３の入力端子からバッファ回路５０７までの接続を最短にて行うことができ、配線領域の増加を最小限とすることが可能となる。

＜２．４．３　その他の変形例＞
　上記第１の実施形態におけるその他の変形例において説明したものと同様に、時分割数は２または４以上であってもよく、また切換制御信号線の数は２以上の時分割数の３倍以上であってもよい。また、上記第２の変形例でも同様に、切換制御信号線の中央部近傍以外の箇所から切換制御信号を入力してもよく、また入力点も２つ以上であってもよい。

＜３．　第３の実施形態＞
＜３．１　液晶表示装置の構成および動作＞
　本発明の第３の実施形態に係る液晶表示装置１００の構成は、切換制御信号ＧＳ１～ＧＳ６の波形が第１の実施形態の場合と異なり、したがって制御されるスイッチ素子（からなるデマルチプレクサ）の駆動タイミングが異なる。その他の構成は、第１の実施形態の場合と同様であるので、同一の構成要素には同一の符号を付し、その説明を省略する。以下では、図１２を参照して液晶パネル５００に設けられる上記スイッチ素子の切換動作を含む本液晶表示装置１００の駆動方法について説明する。

＜３．２　駆動方法＞
　図１２は、本液晶表示装置における駆動方法を説明するためのタイミングチャートである。図６と比較すれば分かるように、図１２に示す切換制御信号ＧＳ１，ＧＳ４は、各水平走査期間（各走査信号Ｇｋ（ｋ＝１，２，３，…）がＨレベルとなる期間）の中の第１から第３までの期間のうちの第１の期間（図では時刻ｔ１から時刻ｔ４までの期間）で同じくＨレベルとなるのではなく、切換制御信号ＧＳ４の方が切換制御信号ＧＳ１よりも遅れた位相となっている。すなわち、切換制御信号ＧＳ１は、この第１の期間のうちの時刻ｔ１から時刻ｔ３までの期間でＨレベルとなり、それ以外の期間でＬレベルとなる。また、切換制御信号ＧＳ４は、この第１の期間のうちの時刻ｔ２から時刻ｔ４までの期間でＨレベルとなり、それ以外の期間でＬレベルとなる。

　ここで、時刻ｔ１から時刻ｔ２までの長さと、時刻ｔ３から時刻ｔ４までの長さは同一であるため、この時間（以下「遅延時間」という）だけ、切換制御信号ＧＳ４の方が切換制御信号ＧＳ１よりも遅くパルスが立ち上がる（Ｈレベルとなる）。そのため、制御信号を生成する表示制御回路２００に対してＨレベルの電位を与える電源（以下「Ｈ電源」という）の負荷を分散することができる。このことにより電源における瞬間的に流れる電流のピーク値が下がるため、電源ノイズによる誤動作等を抑制ないし解消することができる。

　すなわち、第１の実施形態において、切換制御信号ＧＳ１，ＧＳ４を伝達する切換制御信号線ＧＳＬ１，ＧＳＬ４にかかるトランジスタ負荷は、従来の半分であるとしても、前述したように切換制御信号ＧＳ１，ＧＳ４は同一の波形であるため、これらのパルス信号が立ち上がる時にかかるＨ電源の瞬時的な負荷は従来と同等以上である。しかし、本実施形態においては、Ｈ電源にかかる瞬時的な負荷がほぼ半分程度に分散されるため、負荷（を充電するため）に流れる瞬時電流（突入電流）の最大値が小さくなり、Ｈ電源におけるノイズの発生が抑制される。また、これらのパルス信号が立ち下がる時にも同様に負荷を分散することができるので、表示制御回路２００に対してＬレベルの電位を与える電源（以下「Ｌ電源」という）の瞬時電流（突入電流）の最大値を小さくすることができ、Ｌ電源におけるノイズの発生も抑制される。

　なお、図１２を参照すれば分かるように、切換制御信号ＧＳ２，ＧＳ５も同様に、各水平走査期間の中の第１から第３までの期間のうちの第２の期間（図では時刻ｔ５から時刻ｔ８までの期間）で同じくＨレベルとなるのではなく、切換制御信号ＧＳ５の方が切換制御信号ＧＳ２よりも遅延時間（ここでは時刻ｔ５から時刻ｔ６までの長さと、時刻ｔ７から時刻ｔ８までの長さ）だけ遅れた位相となっている。また切換制御信号ＧＳ３，ＧＳ６も上記第３の期間で同じくＨレベルとなるのではなく、切換制御信号ＧＳ６の方が切換制御信号ＧＳ３よりも遅延時間（ここでは時刻ｔ９から時刻ｔ１０までの長さと、時刻ｔ１１から時刻ｔ１２までの長さ）だけ遅れた位相となっている。したがって、上記のようにＨ電源およびＬ電源の瞬時電流（突入電流）の最大値を小さくすることができ、Ｈ電源およびＬ電源におけるノイズが抑制される。

＜３．３　第３の実施形態の効果＞
　以上のように、本実施形態においては、第１の実施形態の場合と同様の構成により同様の効果が得られるとともに、電源の瞬時電流（突入電流）の最大値を小さくすることができるので、電源ノイズを抑制することができる。そのため、電源ノイズに起因する表示装置の誤動作（または好適でない動作等）を抑制または解消することができる。

　もっとも、第１の実施形態における切換制御信号ＧＳ１～ＧＳ６のＨレベルの長さ（アクティブ期間）は、第３の実施形態における長さよりも遅延時間分だけ長くなるので、各スイッチ素子のオン時間をできるだけ長く確保することができる点では、第１の実施形態の方が好適であるとも言える。

＜３．４　第３の実施形態の変形例＞
　本実施形態の構成は、第１の実施形態の構成と（切換制御信号に関連する動作を除き）同一であるものとして説明したが、第１の実施形態の変形例の構成に適用しても同様であり、同様の効果を得ることができる。

　本実施形態では、切換制御信号ＧＳ１，ＧＳ２，ＧＳ３に対する切換制御信号ＧＳ４，ＧＳ５，ＧＳ６の遅延時間は同一であるものとしたが、異なっていてもよい。また、切換制御信号ＧＳ１，ＧＳ２，ＧＳ３に対して切換制御信号ＧＳ４，ＧＳ５，ＧＳ６は遅延した信号であるものとして説明したが、切換制御信号ＧＳ４，ＧＳ５，ＧＳ６に対して、切換制御信号ＧＳ１，ＧＳ２，ＧＳ３が遅延した信号であってもよく、また、各信号の立ち上がり時点および立ち下がり時点が同一でなければ、電源の瞬時電流（突入電流）の最大値を小さくすることができるので、これらは位相が異なるのではなく、異なる長さのアクティブ期間を有する異なる信号であってもよい。

　また上記第１の実施形態におけるその他の変形例において説明したものと同様に、時分割数は２または４以上であってもよく、また切換制御信号線の数は２以上の時分割数の３倍以上であってもよい。この場合、時分割における１つの単位期間（例えば第１の期間）における各切換制御信号の位相は全て異なることが好ましいが、少なくとも２つの切換制御信号の位相が異なっていればよい。それによりＨ電源およびＬ電源の瞬時電流（突入電流）の最大値を小さくすることができるからである。

　さらに、第１の実施形態における第１または第２の変形例と同様、切換制御信号線の両端部や中央部近傍から切換制御信号を入力してもよく、また入力点も２つ以上であってもよい。

＜４．　第４の実施形態＞
＜４．１　液晶表示装置の構成および動作＞
　本発明の第４の実施形態に係る液晶表示装置１００の構成は、図９に示される複数のバッファ回路５０５の構成とは異なるバッファ回路が設けられるほかは、第２の実施形態とほぼ同様の構成であるので、同一の構成要素には同一の符号を付し、その説明を省略する。以下、図１３を参照して、本実施形態におけるバッファ回路の構成を説明する。

＜４．２　バッファ回路の構成および動作＞
　図１３は、第４の実施形態における切換スイッチを示す等価回路をバッファ回路と共に示す図である。図１３に示されるように、表示制御回路２００から出力される切換制御信号ＧＳ１～ＧＳ３は、バッファ回路５１１，５１２に与えられる直前でそれぞれ２つに分岐され、対応するバッファ回路５１１，５１２を介して、切換制御信号ＧＳ１は切換制御信号線ＧＳＬ１，ＧＳＬ４に与えられ、切換制御信号ＧＳ２は切換制御信号線ＧＳＬ２，ＧＳＬ５に与えられ、切換制御信号ＧＳ３は切換制御信号線ＧＳＬ３，ＧＳＬ６に与えられる。

　ここでは、バッファ回路５１１は、切換制御信号線ＧＳＬ１，ＧＳＬ２，ＧＳＬ３に対して１つずつ設けられており、バッファ回路５１２は、切換制御信号線ＧＳＬ４，ＧＳＬ５，ＧＳＬ６に対して１つずつ設けられている。バッファ回路５１１は、２つのインバータを直列に接続することにより、またバッファ回路５１２は、４つのインバータを直列に接続することにより、それぞれ１つのバッファ回路を形成している。

　このように構成すれば、第２の実施形態と同様の効果、例えば表示制御回路２００の構成を簡略化することができるという効果に加えて、第３の実施形態と同様の効果、すなわち電源ノイズの発生を抑制することができる。すなわち、バッファ回路５１２は、バッファ回路５１１よりさらに２つのインバータが多く接続されているため、切換制御信号線ＧＳＬ４，ＧＳＬ５，ＧＳＬ６に出力される切換制御信号は、バッファ回路５１１から切換制御信号線ＧＳＬ１，ＧＳＬ２，ＧＳＬ３に出力される切換制御信号より所定時間だけ遅延する（遅れた位相となる）。そして、この遅延時間が第３の実施形態における遅延時間（例えば時刻ｔ１から時刻ｔ２までの時間）と等しければ、図１２に示される第３の実施形態における駆動タイミングと同一のタイミングで本液晶表示装置が駆動されることになる。したがって、第３の実施形態の場合と同様にＨ電源およびＬ電源の瞬時電流（突入電流）の最大値を小さくすることができ、Ｈ電源およびＬ電源におけるノイズが抑制される。

＜４．３　第４の実施形態の効果＞
　以上のように、本実施形態においては、第１から第３までの実施形態の場合と同様の効果を同時に得ることができる。すなわち第１の実施形態における構成と同様の構成により、各切換制御信号線により伝達される切換制御信号の波形なまりを小さくすることができる。その結果、各スイッチ素子のオン時間を十分に確保することができるので、画素形成部の充電不足による表示異常を抑制または解消することができる。また、第２の実施形態における構成に対してさらにバッファ回路を追加することにより、第３の実施形態における動作と同様の動作を実現することができるので、従来の場合と同様に簡略な配線および第１の実施形態の場合よりも簡略な表示制御回路２００の構成で、電源ノイズに起因する表示装置の誤動作（または好適でない動作等）を抑制または解消することができる。

＜４．４　第４の実施形態の各変形例＞
＜４．４．１　第１の変形例＞
　図１４は、第４の実施形態の第１の変形例における切換スイッチを示す等価回路をバッファ回路と共に示す図である。この図１４に示される構成を、第２の実施形態における第１の変形例を示す図１０と比較すれば分かるように、切換制御信号線ＧＳＬ１～ＧＳＬ６の両端にそれぞれ設けられる複数のバッファ回路５１４ａ，５１４ｂにさらにバッファ回路が追加されている点が異なる。

　このように構成すれば、上記回路を配置するための額縁面積が増加する反面、バッファ回路５１３ａ，５１３ｂ，５１４ａ，５１４ｂを介して切換制御信号線ＧＳＬ１～ＧＳＬ６の両端から入力される切換制御信号ＧＳ１～ＧＳ３において中央部で最大となる波形なまりは、第４の実施形態における最大の波形なまりよりも小さくなる。よって、映像信号線数が多い高解像度の液晶パネルにおいてもスイッチ素子のオン時間を十分に確保することができるので、画素形成部の充電不足による表示異常を抑制または解消することができる。

＜４．４．２　第２の変形例＞
　図１５は、第４の実施形態の第２の変形例における切換スイッチを示す等価回路をバッファ回路と共に示す図である。この図１５に示される構成を、第２の実施形態における第２の変形例を示す図１１と比較すれば分かるように、切換制御信号線ＧＳＬ１～ＧＳＬ６の中央に設けられる複数のバッファ回路５１６に対して、さらにバッファ回路が追加されている点が異なる。

　このように構成すれば、上記回路を配置するための額縁面積が増加する反面、バッファ回路５１５，５１６を介して切換制御信号線ＧＳＬ１～ＧＳＬ６の中央部から入力される切換制御信号ＧＳ１～ＧＳ３において両端部で最大となる波形なまりは、第４の実施形態における最大の波形なまりよりも小さくなる。よって、映像信号線数が多い高解像度の液晶パネルにおいても、バッファ回路を第４の実施形態の場合と同数に抑えつつ、スイッチ素子のオン時間を十分に確保することができるので、画素形成部の充電不足による表示異常を抑制または解消することができる。

＜４．４．３　その他の変形例＞
　上記第１の実施形態におけるその他の変形例において説明したものと同様に、時分割数は２または４以上であってもよく、また切換制御信号線の数は２以上の時分割数の３倍以上であってもよい。この場合、時分割における１つの単位期間（例えば第１の期間）における各切換制御信号の位相は全て異なることが好ましいが、少なくとも２つの切換制御信号の位相が異なっていればよい。それによりＨ電源およびＬ電源の瞬時電流（突入電流）の最大値を小さくすることができるからである。

　また、上記第２の変形例でも同様に、切換制御信号線の中央部近傍以外の箇所から切換制御信号を入力してもよく、また入力点も２つ以上であってもよい。さらに第３の実施形態における変形例と同様の変形例も考えられる。

　上記第４の実施形態およびその変形例において、切換制御信号を遅延させるために新たに追加されるバッファ回路に替えて、同一の信号遅延機能を有する周知の遅延回路を新たに追加する構成であってもよい。

＜５．　第５の実施形態＞
＜５．１　液晶表示装置の構成および動作＞
　本発明の第５の実施形態に係る液晶表示装置１００の構成は、上記各実施形態において設けられる切換制御信号線ＧＳＬ１～ＧＳＬ６のうち、切換制御信号線ＧＳＬ４～ＧＳＬ６が省略され、切換制御信号線ＧＳＬ１～ＧＳＬ３のみが設けられる。また、隣接する２つのデマルチプレクサに含まれるスイッチ素子のうちの同一の切換制御信号を受け取る２つのスイッチ素子は、対応する切換制御信号線から１つのバッファ回路を介して切換制御信号をそれぞれ受け取る構成となっている。これらの構成のほかは、第１の実施形態の場合とほぼ同様の構成であって同様の動作を行うので、同一の構成要素には同一の符号を付し、その説明を省略する。以下では、図１６を参照して液晶パネル５００に設けられるバッファ回路について説明する。

＜５．２　バッファ回路の構成および動作＞
　図１６は、第５の実施形態における切換スイッチを示す等価回路をバッファ回路と共に示す図である。図１６に示されるように、表示制御回路２００から出力される切換制御信号ＧＳ１～ＧＳ３は、切換制御信号線ＧＳＬ１～ＧＳＬ３により伝達され、これらの切換制御信号線ＧＳＬ１～ＧＳＬ３と、隣接する２つのデマルチプレクサのうちの一方の（ここでは図の左側の）デマルチプレクサを構成する各スイッチ素子との間に設けられるバッファ回路５１７にそれぞれ与えられる。バッファ回路５１７は、切換制御信号線ＧＳＬ１～ＧＳＬ３により伝達されるこれらの切換制御信号ＧＳ１～ＧＳ３を受け取り、対応する２つのスイッチ素子に与える。例えば、切換制御信号ＧＳ１は、バッファ回路５１７を介して、図１６に示されるスイッチ素子ＳＷ（３ｊ－２），ＳＷ（３ｊ＋１）に与えられる。

　ここでバッファ回路５１７は、２つのインバータ５１７ａ，５１７ｂを直列に接続することにより構成されており、例えば切換制御信号線ＧＳＬ１と、スイッチ素子ＳＷ（３ｊ－２）との間のガラス基板上に形成される。ここで、デマルチプレクサを構成する各ＳＷ素子は、映像信号線ＳＬを所定の時間内に駆動するために必要となるトランジスタサイズを有する。また、インバータ５１７ｂは、デマルチプレクサを構成する２つのＳＷ素子を所定の時間内に駆動する能力を有し、インバータ５１７ａは、インバータ５１７ｂを所定の時間内に駆動する能力を有する。上記のそれぞれのトランジスタに接続される負荷を考えた場合、デマルチプレクサを構成するトランジスタのサイズが最も大きくなり、インバータ５１７ａを構成するトランジスタのサイズが最も小さくなる。そのため、切換制御信号線ＧＳＬ１～ＧＳＬ３に接続されるトランジスタ負荷は、従来の大きなトランジスタサイズを有するデマルチプレクサを構成するＳＷからインバータ５１７ａを構成する小さなトランジスタ負荷となる。したがって、これらの切換制御信号線に繋がるスイッチ素子の負荷を低減し、各切換制御信号線により伝達される切換制御信号の波形なまりを小さくすることができる。その結果、各スイッチ素子のオン時間を十分に確保することができるので、画素形成部の充電不足による表示異常を抑制または解消することができる。

＜５．３　第５の実施形態の効果＞
　以上のように、本実施形態においては、映像信号線時分割駆動方式を採用する表示装置において、各映像信号線に繋がるスイッチ素子に与えられる切換制御信号を伝達する切換制御信号線の数は時分割数（ここでは３）と同じであるが、切換制御信号をバッファ回路５１７を介して対応する２つのスイッチ素子へ伝達するので、これらの切換制御信号線に繋がるスイッチ素子の負荷を低減し、各切換制御信号線によって伝達される切換制御信号の波形なまりを小さくすることができる。その結果、各スイッチ素子のオン時間を十分に確保することができるので、画素形成部の充電不足による表示異常を抑制または解消することができる。

＜５．４　第５の実施形態の各変形例＞
＜５．４．１　第１の変形例＞
　上記実施形態では、１つのバッファ回路５１７に接続されるスイッチ素子の数は２つであるが、図１７に示すように３つ以上であってもよい。

　図１７は、第５の実施形態の第１の変形例における切換スイッチを示す等価回路をバッファ回路と共に示す図である。この図１７に示されるように、バッファ回路５１８は、隣接するｑ個（ｑは３以上の整数）のスイッチ素子に接続されている。例えばバッファ回路５１８は、その入力側が切換制御信号線ＧＳＬ１に繋がり、その出力側がそれぞれスイッチ素子ＳＷ（３ｊ－２），ＳＷ（３ｊ＋１），…，ＳＷ（３（ｊ＋ｑ）－２）に繋がっている。このように１つのバッファ回路に多くのスイッチ素子をつなげるとバッファ回路に要求される駆動能力は大きくなるが、制御信号線にかかる負荷は低減されるため、各切換制御信号線によって伝達される切換制御信号の波形なまりを小さくすることができる。なお、ここでの時分割数は３であるが、前述したものと同様に２であっても、４以上であってもよい。

＜５．４．２　第２の変形例＞
　上記実施形態および本実施形態の第１の変形例では、制御信号線とスイッチ素子との間に接続されるバッファ回路５１７およびバッファ回路５１８の数は同じく１つであるが、第４の実施形態の構成（図１３）を本実施形態の構成に合わせて適用し、各スイッチ素子に接続されるバッファ回路の数を異なるように設けてもよい。以下、図１８を参照して説明する。

　図１８は、第５の実施形態の第２の変形例における切換スイッチを示す等価回路をバッファ回路と共に示す図である。図１８に示されるように、バッファ回路５１９は、図１６に示されるバッファ回路５１７と同様、切換制御信号線ＧＳＬ１とスイッチ素子ＳＷ（３ｊ－２）との間に設けられるが、バッファ回路５１９（の出力側）とスイッチ素子ＳＷ（３ｊ＋１）との間には、さらにバッファ回路５２０が設けられている。なお、このバッファ回路５１９は、２つのインバータを直列に接続することにより、またバッファ回路５２０は、２つのインバータを直列に接続することにより、それぞれ１つのバッファ回路を形成している。スイッチ素子ＳＷ（３ｊ＋１）へは切換制御信号線ＧＳＬ１より２つのバッファ回路５１９およびバッファ回路５２０を介して切換制御信号が供給される。

　図１８を参照すれば分かるように、切換制御信号ＧＳ１～ＧＳ３は、隣接する２つのデマルチプレクサのうちの一方の（ここでは図の左側の）デマルチプレクサを構成する各スイッチ素子に対しては、１つのバッファ回路（例えばバッファ回路５１９）を介して与えられ、上記隣接する２つのデマルチプレクサのうちの他方の（ここでは図の右側の）デマルチプレクサを構成する各スイッチ素子に対しては、２つのバッファ回路（例えばバッファ回路５１９およびバッファ回路５２０）を介して与えられる。

　したがって、このような第３または第４の実施形態に相当する構成によって、これらの実施形態と同様の効果、すなわち電源ノイズの発生を抑制する効果を得ることができる。すなわち、バッファ回路５２０から出力される切換制御信号ＧＳ１～ＧＳ３は、バッファ回路５１９から出力される切換制御信号ＧＳ１～ＧＳ３より所定時間だけ遅延する（遅れた位相となる）ので、同様にＨ電源およびＬ電源の瞬時電流（突入電流）の最大値を小さくすることができ、Ｈ電源およびＬ電源におけるノイズが抑制される。よって、電源ノイズに起因する表示装置の誤動作（または好適でない動作等）を抑制または解消することができる。

＜５．４．３　その他の変形例＞
　本実施形態においても、上記第４の実施形態におけるその他の変形例において説明したものと同様に、時分割数は２または４以上であってもよく、また切換制御信号線の数は２以上の時分割数の３倍以上であってもよい。この場合、時分割における１つの単位期間（例えば第１の期間）における各切換制御信号の位相は全て異なる、すなわち切換制御信号線と対応するスイッチ素子との間に接続されるバッファ回路の数が異なることが好ましいが、少なくとも２つの切換制御信号の位相が異なっていればよい。Ｈ電源およびＬ電源の瞬時電流（突入電流）の最大値を小さくすることができるからである。

　また、第１の実施形態における第１または第２の変形例と同様、切換制御信号線の両端部や中央部近傍から切換制御信号を入力してもよく、また入力点も２つ以上であってもよい。

　さらに本実施形態およびその変形例において、切換制御信号を遅延させるために新たに追加されるバッファ回路（例えばバッファ回路５２０）に替えて、同一の信号遅延機能を有する周知の遅延回路を新たに追加する構成であってもよい。

＜６．　各実施形態のその他の変形例＞
　上記各実施形態における各スイッチ素子ＳＷｉは、ｎチャネル型のＴＦＴであるものとして説明したが、例えばｎチャネル型のＴＦＴと、ｐチャネル型のＴＦＴと、インバータとからなり、ｐチャネル型のＴＦＴへの入力信号はｎチャネル型のＴＦＴへの入力信号をインバータで反転させることにより生成する構成のアナログスイッチや、その他のスイッチとして使用可能な周知の素子または回路であってもよい。

　上記各実施形態ではアクティブマトリクス型の液晶表示装置を例に挙げて説明したが、映像信号線時分割駆動方式を採用するものであれば、液晶素子以外の電気光学素子を使用したアクティブマトリクス型の表示装置にも本発明の適用が可能である。なお、ここで電気光学素子とは、液晶素子の他、有機ＥＬ素子や無機ＥＬ素子を含むＬＥＤ（Light Emitting Diode）、ＦＥＤ、電荷駆動素子、およびＥインク（Electronic Ink）など、電気を与えることにより光学的な特性が変化する全ての素子をいう。

　本発明は、アクティブマトリクス型の表示装置に適用されるものであって、映像信号線時分割駆動方式を採用し、スイッチ素子を介して順に駆動回路から映像信号が出力される表示装置に適している。

　１０　　　…ＴＦＴ（薄膜トランジスタ）
　２５　　　…切換制御回路
　１００　　…液晶表示装置
　２００　　…表示制御回路
　３００　　…映像信号線駆動回路
　４００　　…走査信号線駆動回路
　５００　　…液晶パネル
　５０１　　…デマルチプレクサ
　６００　　…デマルチプレクサ領域
　７００　　…表示領域
　ＳＣＫ　　…ソース用クロック信号
　ＳＳＰ　　…ソース用スタートパルス信号
　ＧＣＫ　　…ゲート用クロック信号
　ＧＳＰ　　…ゲート用スタートパルス信号
　Ｄａ　　　…デジタル画像信号
　ＧＳ１～ＧＳ６　…切換制御信号
　ＴＳ１，ＴＳ２　…出力端子
　Ｇｋ　　　…走査信号（ｋ＝１，２，３，…）
　Ｓｊ　　　…映像信号（ｊ＝１，２，３，…）
　ＳＬ　　　…映像信号線
　Ｌｓ　　　…映像信号線（列電極）
　Ｌｇ　　　…走査信号線（行電極）
　Ｐｘ　　　…画素形成部（画素）
　ＧＳＬ１～ＧＳＬ６　…切換制御信号線
　ＳＷｉ　　…スイッチ素子（ｉ＝１，２，３，…）

Claims

　表示すべき画像を形成する複数の画素形成部と、前記表示すべき画像を表す映像信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線にそれぞれ対応して設けられる複数のスイッチ素子を制御するための制御信号を伝達する複数の制御信号線とを備え、前記複数の画素形成部が前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置されたアクティブマトリクス型の表示装置であって、
　前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と、
　前記表示すべき画像を表すために入力される画像信号を、前記複数のスイッチ素子を介して、所定期間内における時分割で順に印加することにより前記複数の映像信号線を駆動する映像信号線時分割駆動部と、
　前記走査信号線駆動回路により選択される走査信号線に繋がる画素形成部に対して、対応する映像信号線により伝達される映像信号を与えるために必要な期間中オンされるよう、前記制御信号を前記複数の制御信号線を介して前記複数のスイッチ素子に与えることにより、前記複数のスイッチ素子を制御する表示制御回路と
を備え、
　前記映像信号線時分割駆動部は、
　　前記複数の映像信号線をグループ化することにより得られる複数の映像信号線群にそれぞれ対応する複数の第１の出力端子を有し、各第１の出力端子に対応する映像信号線群によって伝達されるべき映像信号を前記時分割で当該第１の出力端子から出力する映像信号出力回路と、
　　前記映像信号出力回路の各第１の出力端子を当該第１の出力端子に対応する映像信号線群内のいずれかの映像信号線に接続すると共に、各第１の出力端子が接続される映像信号線を当該第１の出力端子に対応する映像信号線群内で前記時分割に応じて切り換える前記スイッチ素子からなるデマルチプレクサとを含み、
　前記複数の制御信号線は、前記時分割の単位期間内にオンすべきスイッチ素子を制御するための複数の制御信号を伝達する複数の制御信号線を１組として、前記時分割数に相当する組数が設けられることを特徴とする、表示装置。
　前記複数の制御信号線それぞれに繋がるバッファ回路をさらに備え、
　前記表示制御回路は、前記制御信号を出力する第２の出力端子を前記組につき１つ有し、
　前記バッファ回路は、前記組に対応する第２の出力端子から出力される制御信号を受け取り、繋がる制御信号線にそれぞれ与えることを特徴とする、請求項１に記載の表示装置。
　前記バッファ回路は、繋がる制御信号線により伝達される制御信号を同一組でそれぞれ異なる位相とするよう、繋がる制御信号線と対応する第２の出力端子との間に同一組でそれぞれ異なる数が設けられることを特徴とする、請求項２に記載の表示装置。
　前記表示制御回路は、前記複数の制御信号線の一端からのみ前記制御信号を印加し、
　前記バッファ回路は、前記一端に繋がることを特徴とする、請求項２に記載の表示装置。
　前記表示制御回路は、前記複数の制御信号線の両端から前記制御信号を印加し、
　前記バッファ回路は、前記両端のいずれかに繋がることを特徴とする、請求項２に記載の表示装置。
　前記表示制御回路は、前記複数の制御信号線の両端以外の入力点から前記制御信号を印加し、
　前記バッファ回路は、前記入力点に繋がることを特徴とする、請求項２に記載の表示装置。
　前記複数の制御信号線それぞれに繋がる複数のバッファ回路をさらに備え、
　前記複数のバッファ回路は、前記時分割の単位期間内にオンすべき複数のスイッチ素子を１組として、異なる前記第１の出力端子それぞれに繋がる同一の当該組の複数のスイッチ素子に対して、繋がる制御信号線から受け取られる制御信号を与えることを特徴とする、請求項１に記載の表示装置。
　前記映像信号出力回路は、所定の原色を表示する複数種類の画素形成部にそれぞれ繋がる複数の隣り合う映像信号線を１グループとして前記複数の映像信号線をグループ化することにより得られる複数の映像信号線群にそれぞれ対応する複数の第１の出力端子を有することを特徴とする、請求項１に記載の表示装置。
　前記表示制御回路は、同一組で前記単位期間内においてそれぞれ異なる立ち上がり時点および立ち下がり時点を有する複数の制御信号を出力することを特徴とする、請求項１に記載の表示装置。
　前記複数の制御信号線のいずれかに繋がる遅延回路をさらに備え、
　前記遅延回路は、前記複数の制御信号線により伝達される制御信号を同一組で前記単位期間内においてそれぞれ異なる位相とするよう、前記組につき１つ以上が設けられることを特徴とする、請求項１に記載の表示装置。
　前記表示制御回路は、前記複数の制御信号線の一端からのみ前記制御信号を印加することを特徴とする、請求項１に記載の表示装置。
　前記表示制御回路は、前記複数の制御信号線の両端から前記制御信号を印加することを特徴とする、請求項１に記載の表示装置。
　前記表示制御回路は、前記複数の制御信号線の両端以外の入力点から前記制御信号を印加することを特徴とする、請求項１に記載の表示装置。
　表示すべき画像を形成する複数の画素形成部と、前記表示すべき画像を表す映像信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線にそれぞれ対応して設けられる複数のスイッチ素子を制御するための制御信号を伝達する複数の制御信号線とを備え、前記複数の画素形成部が前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置されたアクティブマトリクス型の表示装置であって、
　前記複数の走査信号線を選択的に駆動する走査信号線駆動回路と、
　前記表示すべき画像を表すために入力される画像信号を、前記複数のスイッチ素子を介して、所定期間内における時分割で順に印加することにより前記複数の映像信号線を駆動する映像信号線時分割駆動部と、
　前記複数の制御信号線それぞれに繋がる複数のバッファ回路と、
　前記走査信号線駆動回路により選択される走査信号線に繋がる画素形成部に対して、対応する映像信号線により伝達される映像信号を与えるために必要な期間中オンされるよう、前記制御信号を前記複数の制御信号線が繋がる前記複数のバッファ回路を介して前記複数のスイッチ素子に与えることにより、前記複数のスイッチ素子を制御する表示制御回路と
を備え、
　前記映像信号線時分割駆動部は、
　　前記複数の映像信号線をグループ化することにより得られる複数の映像信号線群にそれぞれ対応する複数の第１の出力端子を有し、各第１の出力端子に対応する映像信号線群によって伝達されるべき映像信号を前記時分割で当該第１の出力端子から出力する映像信号出力回路と、
　　前記映像信号出力回路の各第１の出力端子を当該第１の出力端子に対応する映像信号線群内のいずれかの映像信号線に接続すると共に、各第１の出力端子が接続される映像信号線を当該第１の出力端子に対応する映像信号線群内で前記時分割に応じて切り換える前記スイッチ素子からなるデマルチプレクサとを含み、
　前記複数の制御信号線は、前記時分割数に相当する数が設けられ、
　前記複数のバッファ回路は、繋がる制御信号線により伝達される制御信号を受け取り、前記時分割の単位期間内にオンすべき複数のスイッチ素子を１組として、同一組で繋がる複数のスイッチ素子を制御するための制御信号をそれぞれ出力することを特徴とする、表示装置。
　前記複数のバッファ回路は、同一組で繋がる複数のスイッチ素子に伝達される制御信号を、前記単位期間内においてそれぞれ異なる位相とするよう、繋がる制御信号線と繋がる複数のスイッチ素子との間に同一組でそれぞれ異なる数が設けられることを特徴とする、請求項１４に記載の表示装置。
　表示すべき画像を形成する複数の画素形成部と、前記表示すべき画像を表す映像信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線にそれぞれ対応して設けられる複数のスイッチ素子を制御するための制御信号を伝達する複数の制御信号線とを備え、前記複数の画素形成部が前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置されたアクティブマトリクス型の表示装置を駆動する方法であって、
　前記複数の走査信号線を選択的に駆動する走査信号線駆動ステップと、
　前記表示すべき画像を表すために入力される画像信号を、前記複数のスイッチ素子を介して、所定期間内における時分割で順に印加することにより前記複数の映像信号線を駆動する映像信号線時分割駆動ステップと、
　前記走査信号線駆動ステップにおいて選択される走査信号線に繋がる画素形成部に対して、対応する映像信号線により伝達される映像信号を与えるために必要な期間中オンされるよう、前記制御信号を前記複数の制御信号線を介して前記複数のスイッチ素子に与えることにより、前記複数のスイッチ素子を制御する表示制御ステップと
を備え、
　前記映像信号線時分割駆動ステップは、
　　前記複数の映像信号線をグループ化することにより得られる複数の映像信号線群にそれぞれ対応する複数の第１の出力端子を有し、各第１の出力端子に対応する映像信号線群によって伝達されるべき映像信号を前記時分割で当該第１の出力端子から出力する映像信号出力回路による出力ステップと、
　　前記映像信号出力回路の各第１の出力端子を当該第１の出力端子に対応する映像信号線群内のいずれかの映像信号線に接続すると共に、各第１の出力端子が接続される映像信号線を当該第１の出力端子に対応する映像信号線群内で前記時分割に応じて切り換える前記スイッチ素子からなるデマルチプレクサによる切換ステップとを含み、
　前記複数の制御信号線は、前記時分割の単位期間内にオンすべきスイッチ素子を制御するための複数の制御信号を伝達する複数の制御信号線を１組として、前記時分割数に相当する組数が設けられることを特徴とする、駆動方法。
　表示すべき画像を形成する複数の画素形成部と、前記表示すべき画像を表す映像信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線にそれぞれ対応して設けられる複数のスイッチ素子を制御するための制御信号を伝達する複数の制御信号線とを備え、前記複数の画素形成部が前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置されたアクティブマトリクス型の表示装置を駆動する方法であって、
　前記複数の走査信号線を選択的に駆動する走査信号線駆動ステップと、
　前記表示すべき画像を表すために入力される画像信号を、前記複数のスイッチ素子を介して、所定期間内における時分割で順に印加することにより前記複数の映像信号線を駆動する映像信号線時分割駆動ステップと、
　前記複数の制御信号線それぞれに繋がる複数のバッファ回路の駆動ステップと
　前記走査信号線駆動ステップにおいて選択される走査信号線に繋がる画素形成部に対して、対応する映像信号線により伝達される映像信号を与えるために必要な期間中オンされるよう、前記制御信号を前記複数の制御信号線が繋がる前記複数のバッファ回路を介して前記複数のスイッチ素子に与えることにより、前記複数のスイッチ素子を制御する表示制御ステップと
を備え、
　前記映像信号線時分割駆動ステップは、
　　前記複数の映像信号線をグループ化することにより得られる複数の映像信号線群にそれぞれ対応する複数の第１の出力端子を有し、各第１の出力端子に対応する映像信号線群によって伝達されるべき映像信号を前記時分割で当該第１の出力端子から出力する映像信号出力回路による出力ステップと、
　　前記映像信号出力回路の各第１の出力端子を当該第１の出力端子に対応する映像信号線群内のいずれかの映像信号線に接続すると共に、各第１の出力端子が接続される映像信号線を当該第１の出力端子に対応する映像信号線群内で前記時分割に応じて切り換える前記スイッチ素子からなるデマルチプレクサによる切換ステップとを含み、
　前記複数の制御信号線は、前記時分割数に相当する数が設けられ、
　前記複数のバッファ回路は、繋がる制御信号線により伝達される制御信号を受け取り、前記時分割の単位期間内にオンすべき複数のスイッチ素子を１組として、同一組で繋がる複数のスイッチ素子を制御するための制御信号をそれぞれ出力することを特徴とする、駆動方法。