KR20200129609A - 디멀티플렉서 및 이를 이용한 평판 표시 장치 - Google Patents

Abstract

본 발명은 디멀티플렉서의 사이즈를 줄여 네로우 베젤(narrow bezel)을 구현하고 소비 전력을 줄일 수 있는 디멀티플렉서 및 이를 이용한 평판 표시 장치에 관한 것으로, 상기 디멀티플렉서는 m*(k-1)개의 스위칭 트랜지스터를 구비하고(m 및 k는 2 이상의 자연수), (k-1)개의 먹스 제어 신호들에 의해 제어되어 m개의 채널 각각에서 출력되는 데이터 전압을 k개(k는 2이상의 자연수)의 데이터 라인들에 시 분할 방식으로 공급하는 것을 특징으로 한다.

Description

디멀티플렉서 및 이를 이용한 평판 표시 장치{Demultiplexer and Flat Panel display device using the same}

본 발명은 평판 표시 장치에 관한 것으로, 특히 디멀티플렉서의 사이즈를 줄여 네로우 베젤(narrow bezel)을 구현하고 소비 전력을 줄일 수 있는 디멀티플렉서 및 이를 이용한 평판 표시 장치에 관한 것이다.

정보화 사회가 발전하고, 이동통신 단말기 및 노트북 컴퓨터와 같은 각종 휴대용 전자기기가 발전함에 따라 이에 적용할 수 있는 평판 표시 장치(Flat Panel Display Device)에 대한 요구가 점차 증대되고 있다.

이와 같은 평판 표시 장치로는, 액정을 이용한 액정 표시 장치(LCD: Liquid Crystal Display)와 유기 발광 다이오드(Organic Light Emitting Diode; 이하 OLED)를 이용한 OLED 표시 장치가 활용되고 있다.

이러한 평판 표시 장치들은 영상을 표시하기 위해, 복수개의 게이트 라인들 및 복수개의 데이터 라인들을 구비한 표시 패널과, 상기 표시 패널을 구동하기 위한 구동회로부를 구비하여 구성된다.

상기와 같은 표시 패널들 중 액정 표시 장치의 액정 표시 패널은 유리 기판상에 박막트랜지스터 어레이가 형성되는 박막트랜지스터 어레이 기판과, 유리 기판상에 칼라 필터 어레이가 형성되는 칼라 필터 어레이 기판과, 상기 박막트랜지스터 어레이 기판과 상기 칼라 필터 어레이 기판 사이에 충진된 액정층을 구비하여, 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.

또한, 상기와 같은 표시 패널들 중 OLED 표시 장치의 OLED 표시 패널은, 상기 복수개의 게이트 라인들과 복수개의 데이터 라인들이 교차하여 서브 화소가 정의되고, 각 서브 화소들은, 애노드 및 캐소드와 상기 애노드 및 캐소드 사이의 유기 발광층으로 구성된 OLED와, 상기 OLED를 독립적으로 구동하는 화소 회로를 구비한다.

상기 화소 회로는 다양하게 구성될 수 있으나, 적어도 하나의 스위칭 TFT, 커패시터 및 구동 TFT를 포함한다.

상기 적어도 하나의 스위칭 TFT는 스캔 펄스에 응답하여 데이터 전압을 상기 커패시터에 충전한다. 상기 구동 TFT는 상기 커패시터에 충전된 데이터 전압에 따라 OLED로 공급되는 전류량을 제어하여 OLED의 발광량을 조절한다.

또한, 상기와 같은 표시 패널을 구동하기 위한 구동 회로부는 상기 액정 표시 패널 또는 OLED 표시 패널에 배치된 복수개의 데이터 라인을 구동하는 데이터 구동부와, 상기 액정 표시 패널 또는 OLED 표시 패널에 배치된 복수개의 게이트 라인을 구동하는 게이트 구동부와, 상기 데이터 구동부 및 게이트 구동부에 영상 데이터 및 각종 제어신호를 공급하는 타이밍 컨트롤러 등을 포함한다.

이러한 평판 표시 장치들은, 게이트 구동부에 의해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 구동부가 각 화소 영역으로 데이터 전압을 공급하므로, 각 화소 영역이 데이터 전압에 따른 계조를 표현하여 영상을 표시하게 된다.

상기 데이터 구동부는 상기 타이밍 콘트롤러로부터 입력되는 데이터 제어신호(DDC)에 응답하여 RGB 데이터를 계조값에 대응하는 아날로그의 데이터 전압으로 변환하고, 이렇게 변환된 데이터 전압을 각 표시 패널상의 복수개의 데이터 라인들에 공급한다.

상기 데이터 구동부는 적어도 하나의 데이터 드라이버 집적회로(DDIC: Data Driver Integrated Circuit, 이하 "데이터 드라이버 IC"라 함)를 포함하여 복수개의 데이터 라인을 구동할 수 있고, 상기 각 데이터 드라이버 IC는 쉬프트 레지스터, 래치 회로 등을 포함하는 로직부와, 디지털 아날로그 컨버터(DAC: Digital Analog Converter)와, 출력 버퍼 등을 포함할 수 있다.

한편, 최근에는 UHD(Ultra High Definition) 이상의 고해상도(3840*2160 이상) 표시 장치가 제품으로 많이 출시되고 있고, UHD 이상의 고해상도 표시 장치에서 데이터 드라이버 IC의 출력 채널들 각각이 표시 패널의 데이터 라인들 각각에 1:1로 접속되는 경우, 상기 데이터 드라이버 IC의 개수 증가로 인해 제조 비용이 상승하는 문제가 있다.

따라서, 데이터 드라이버 IC의 개수를 줄이기 위해, 상기 데이터 드라이버 IC와 데이터 라인들 사이에 디멀티플렉서(DMUX)를 설치한다. 따라서 데이터 드라이버 IC의 하나의 출력 채널을 적어도 2개의 데이터 라인들에 분배하므로, 데이터 드라이버 IC의 수를 줄여 제조비용을 줄이고 있다.

상기와 같은 디멀티플렉서(DMUX)는 상기 데이터 드라이버 IC의 하나의 출력 채널을 2개의 데이터 라인들에 분배하기 위해서는 각 채널마다 2개의 트랜지스터와 2개의 선택 신호 라인에 요구되고, 상기 데이터 드라이버 IC의 하나의 출력 채널을 2개 이상(k개)의 데이터 라인들에 분배하기 위해서는 각 채널마다 k개의 트랜지스터와 k개의 선택 신호 라인에 요구된다.

그리고, 상기와 같은 디멀티플렉서(DMUX)를 표시 패널의 비 표시 영역에 배치할 경우, 네로우 베젤 구현이 어렵고 소비 전력이 증가하게 된다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 사이즈를 줄일 수 있는 디멀티플렉서와, 디멀티플렉서의 사이즈를 줄이므로 인해 네로우 베젤(narrow bezel)을 구현하고 소비 전력을 줄일 수 있는 디멀티플렉서를 이용한 평판 표시 장치를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 디멀티플렉서는, m*(k-1)개의 스위칭 트랜지스터를 구비하고(m 및 k는 2 이상의 자연수), (k-1)개의 먹스 제어 신호들에 의해 제어되어 m개의 채널 각각에서 출력되는 데이터 전압을 k개(k는 2이상의 자연수)의 데이터 라인들에 시 분할 방식으로 공급함에 그 특징이 있다.

여기서, 각 채널은 (k-1)개의 스위칭 트랜지스터를 통해 (k-1)개의 데이터 라인들에 연결되고, 나머지 하나의 데이터 라인에 직접 연결됨을 특징으로 한다.

또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 디멀티플렉서는, 데이터 구동회로의 하나의 채널에서 출력되는 데이터 전압을 k(k는 2보다 큰 자연수)개의 데이터 라인에 공급하기 위한 1:k 디멀티플렉서에 있어서, 상기 k개의 데이터 라인들 중 (k-1)개의 데이터 라인과 상기 하나의 채널 사이를 각각 스위칭하는 (k-1)개의 스위칭 트랜지스터와, 상기 (k-1)개의 스위칭 트랜지스터 각각을 순차적으로 제어하는 먹스 제어 신호를 공급하는 (k-1)개의 먹스 제어 신호 공급 라인을 구비하고, 상기 k개의 데이터 라인들 중 나머지 하나의 데이터 라인은 상기 하나의 채널에 직접 연결됨에 또 다른 특징이 있다.

또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 디멀티플렉서는, 제 1 채널과 제 1 데이터 라인 사이에 연결되고 제 1 먹스 제어 신호에 의해 제어되는 제 1 스위칭 트랜지스터; 제 2 채널과 제 2 데이터 라인 사이에 연결되고 상기 제 1 먹스 제어 신호에 의해 제어되는 제 2 스위칭 트랜지스터; 상기 제 1 채널과 제 3 데이터 라인 사이에 연결되고 제 2 먹스 제어 신호에 의해 제어되는 제 3 스위칭 트랜지스터; 및 상기 제 2 채널과 제 4 데이터 라인 사이에 연결되고 상기 제 2 먹스 제어 신호에 의해 제어되는 제 4 스위칭 트랜지스터를 구비하고, 상기 제 1 채널과 제 5 데이터 라인은 서로 직접 연결되고, 상기 제 2 채널과 제 6 데이터 라인은 서로 직접 연결됨에 또 다른 특징이 있다.

여기서, 1 수평 기간은, 상기 제 1 먹스 제어 신호가 하이 논리 레벨이고 상기 제 2 먹스 제어 신호가 로우 논리 레벨인 제 1 구간, 상기 제 1 먹스 제어 신호가 로우 논리 레벨이고 상기 제 2 먹스 제어 신호가 하이 논리 레벨인 제 2 구간, 및 상기 제 1 및 제 2 먹스 제어 신호들이 모두 로우 논리 레벨인 제 3 구간을 순차적으로 구비하고, 상기 제 1 구간에, 상기 제 1 스위칭 트랜지스터 및 상기 제 2 스위칭 트랜지스터가 상기 제 1 채널 및 상기 제 2 채널에서 출력되는 데이터 전압을 각각 상기 제 1 데이터 라인 및 상기 제 2 데이터 라인에 공급하고, 상기 제 2 구간에, 상기 제 3 스위칭 트랜지스터 및 상기 제 4 스위칭 트랜지스터가 상기 제 1 채널 및 상기 제 2 채널에서 출력되는 데이터 전압을 각각 상기 제 3 데이터 라인 및 제 4 데이터 라인에 공급하며, 상기 제 3 구간에, 상기 제 1 채널 및 상기 제 2 채널에서 출력되는 데이터 전압이 각각 상기 제 5 데이터 라인 및 상기 제 6 데이터 라인에 공급됨을 특징으로 한다.

또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 디멀티플렉서는, 제 1 채널과 제 1 데이터 라인 사이에 연결되고 먹스 제어 신호에 의해 제어되는 제 1 스위칭 트랜지스터; 및 제 2 채널과 제 2 데이터 라인 사이에 연결되고 상기 먹스 제어 신호에 의해 제어되는 제 2 스위칭 트랜지스터를 구비하고, 상기 제 1 채널과 제 3 데이터 라인은 서로 직접 연결되고, 상기 제 2 채널과 제 4 데이터 라인은 서로 직접 연결됨에 또 다른 특징이 있다.

여기서, 1 수평 기간은, 상기 먹스 제어 신호가 하이 논리 레벨인 제 1 구간과, 상기 먹스 제어 신호가 로우 논리 레벨인 제 2 구간을 구비하고, 상기 제 1 구간에, 상기 제 1 스위칭 트랜지스터 및 상기 제 2 스위칭 트랜지스터가 상기 제 1 채널 및 상기 제 2 채널에서 출력되는 데이터 전압을 각각 상기 제 1 데이터 라인 및 상기 제 2 데이터 라인에 공급하고, 상기 제 2 구간에, 상기 제 1 채널 및 상기 제 2 채널에서 출력되는 데이터 전압이 각각 상기 제 3 데이터 라인 및 상기 제 4 데이터 라인에 공급됨을 특징으로 한다.

또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 디멀티플렉서는, 제 1 채널과 제 1 데이터 라인 사이에 연결되고 제 1 먹스 제어 신호에 의해 제어되는 제 1 스위칭 트랜지스터; 제 2 채널과 제 2 데이터 라인 사이에 연결되고 상기 제 1 먹스 제어 신호에 의해 제어되는 제 2 스위칭 트랜지스터; 상기 제 1 채널과 제 3 데이터 라인 사이에 연결되고 제 2 먹스 제어 신호에 의해 제어되는 제 3 스위칭 트랜지스터; 상기 제 2 채널과 제 4 데이터 라인 사이에 연결되고 상기 제 2 먹스 제어 신호에 의해 제어되는 제 4 스위칭 트랜지스터; 상기 제 1 채널과 제 5 데이터 라인 사이에 연결되고 제 3 먹스 제어 신호에 의해 제어되는 제 5 스위칭 트랜지스터; 및 상기 제 2 채널과 제 6 데이터 라인 사이에 연결되고 상기 제 3 먹스 제어 신호에 의해 제어되는 제 6 스위칭 트랜지스터를 구비하고, 상기 제 1 채널과 제 7 데이터 라인은 서로 직접 연결되고, 상기 제 2 채널과 제 8 데이터 라인은 서로 직접 연결됨에 또 다른 특징이 있다.

여기서, 1 수평 기간은, 상기 제 1 먹스 제어 신호가 하이 논리 레벨이고 상기 제 2 및 제 3 먹스 제어 신호들은 로우 논리 레벨인 제 1 구간, 상기 제 2 먹스 제어 신호가 하이 논리 레벨이고 상기 제 1 및 제 3 먹스 제어 신호가 로우 논리 레벨인 제 2 구간, 상기 제 3 먹스 제어 신호가 로우 논리 레벨이고 상기 제 1 및 제 2 먹스 제어 신호가 하이 논리 레벨인 제 3 구간, 및 상기 제 1 내지 제 3 먹스 제어 신호들이 모두 로우 논리 레벨인 제 4 구간을 순차적으로 구비하고, 상기 제 1 구간에, 상기 제 1 스위칭 트랜지스터 및 상기 제 2 스위칭 트랜지스터가 상기 제 1 채널 및 상기 제 2 채널에서 출력되는 데이터 전압을 각각 상기 제 1 데이터 라인 및 상기 제 2 데이터 라인에 공급하고, 상기 제 2 구간에, 상기 제 3 스위칭 트랜지스터 및 상기 제 4 스위칭 트랜지스터가 상기 제 1 채널 및 상기 제 2 채널에서 출력되는 데이터 전압을 각각 상기 제 3 데이터 라인 및 제 4 데이터 라인에 공급하며, 상기 제 3 구간에, 상기 제 5 스위칭 트랜지스터 및 상기 제 6 스위칭 트랜지스터가 상기 제 1 채널 및 상기 제 2 채널에서 출력되는 데이터 전압을 각각 상기 제 5 데이터 라인 및 제 6 데이터 라인에 공급하고, 상기 제 4 구간에, 상기 제 1 채널 및 상기 제 2 채널에서 출력되는 데이터 전압이 각각 상기 제 7 데이터 라인 및 상기 제 8 데이터 라인에 공급됨을 특징으로 한다.

한편, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 평판 표시 장치는, 복수개의 게이트 라인과 복수개의 데이터 라인을 구비한 표시 패널; m개(m은 2 이상의 자연수)의 채널을 통해 상기 표시 패널의 데이터 라인들에 데이터 신호를 공급하기 위한 데이터 구동회로; 그리고 m*(k-1)개의 스위칭 트랜지스터를 구비하고(k는 2 이상의 자연수), (k-1)개의 먹스 제어 신호들에 의해 제어되어 각 채널에서 출력되는 데이터 전압을 k개의 데이터 라인들에 시 분할 방식으로 공급하는 디멀티플렉서를 구비함에 그 특징이 있다.

상기와 같은 특징을 갖는 본 발명에 따른 디멀티플렉서 및 이를 이용한 평판 표시 장치에 있어서는 다음과 같은 효과가 있다.

본 발명의 제 1 내지 제 3 실시예에 따르면, 먹스 제어 신호를 공급하는 라인 수와 디멀티플렉서를 구성하는 스위칭소자의 수를 감소시킬 수 있으므로, 네로우 베젤을 구현할 수 있고, 더불어 소비 전력을 줄일 수 있다.

예를들면, 5.7'' 모델 기준으로, 본 발명의 비교예와 같이 디멀티플렉서를 구성할 경우, 디멀티플렉서가 차지하는 면적이 약 320um 정도 였다. 그러나, 본 발명의 제1 실시예와 같이 디멀티플렉서를 구성하면, 디멀티플렉서가 차지하는 면적이 약 220um 정도로, 약 110um정도 감소하였다.

따라서, 본 발명의 실시예와 같이 디멀티플렉서를 구성하면, 본 발명의 비교예 비해 네로우 베젤을 구현할 수 있다.

또한, 6.2'' FHD 모델을 기준으로, 본 발명의 비교예와 같이 디멀티플렉서를 구성할 경우, 소비젼력이 133.87mW 정도였다. 그러나, 본 발명의 제1 실시예와 같이 디멀티플렉서를 구성하면, 소비전력이 127.46mW 정도이다.

따라서, 본 발명의 실시예와 같이 디멀티플렉서를 구성하면, 본 발명의 비교예 비해 약 4.8% 정도의 소비전력을 감소시킬 수 있다.

도 1은 본 발명의 실시예에 따른 평판 표시 장치를 개략적으로 보여 주는 구성도
도 2는 본 발명의 비교 예에 따른 디멀티플렉서부의 회로 구성도
도 3은 도 3의 디멀티플렉서에 인가되는 먹스 제어 신호의 파형도
도 4는 본 발명의 제 1 실시예에 따른 디멀티플렉서부의 회로 구성도
도 5는 도 4의 디멀티플렉서에 인가되는 먹스 제어 신호의 파형도
도 6은 본 발명의 제 2 실시예에 따른 디멀티플렉서부의 회로 구성도
도 7은 도 6의 먹스 제어 신호의 파형도
도 8은 본 발명의 제 3 실시예에 따른 디멀티플렉서부의 회로 구성도
도 9는 도 8의 먹스 제어 신호의 파형도

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.

구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다.

이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

도 1은 본 발명의 실시예에 따른 평판 표시 장치를 개략적으로 보여 주는 블록 구성도이다. 도 1의 평판 표시 장치는 액정 표시 장치 또는 OLED 표시 장치일 수 있다.

본 발명에 따른 평판 표시 장치는, 도 1에 도시한 바와 같이, 표시 패널(100), 디멀티플렉서부(102), 데이터 구동회로(110), 게이트 구동회로(120), 타이밍 콘트롤러(130) 및 디멀티플렉서 제어신호 발생회로(140) 등을 구비한다.

상기 표시패널(100)은, 액정 표시 패널 또는 OLED 표시 패널일 수 있다.

상기 표시패널(100)은 영상을 표시하는 표시영역(104)과 그 외의 비표시 영역으로 구분되고, 상기 표시 영역(104)에는 복수개의 데이터 라인들(D1 내지 Dm)과 복수개의 게이트 라인들(G1 내지 Gn)의 교차 배치되어 매트릭스 형태로 m×n (m,n은 양의 정수)개의 서브 픽셀들이 배치된다. 상기 표시 패널(100)의 비표시 영역에는 상기 디멀티플렉서부(102)가 배치된다.

여기서, 상기 표시 패널(100)이 액정 표시 패널일 경우, 하부 기판과 상부 기판 사이에 액정이 주입되며, 상기 하부 기판 상에 데이터 라인들(DL1 내지 DLm)과 게이트 라인들(GL1 내지 GLn)이 상호 교차되도록 형성되고, 그 교차 영역에 복수개의 서브 픽셀 영역들이 정의되고, 각 서브 픽셀 영역에 박막 트랜지스터와 화소 전극이 형성된다.

상기 박막트랜지스터는 게이트 라인들(GL1 내지 GLn)에 공급되는 스캔 신호에 응답하여 데이터 라인들(DL1 내지 DLm)의 데이터 신호를 화소 전극에 공급하게 된다. 이를 위하여, 상기 박막 트랜지스터(TFT)의 게이트 전극은 게이트 라인(GL)에 접속되며, 소오스 전극은 데이터 라인(DL)에 접속되고, 드레인 전극은 화소 전극에 접속된다.

또한, 상기 액정 표시 패널의 화소 영역에는 스토리지 커패시터가 형성되는데, 상기 스토리지 커패시터는 액정에 인가되는 전압을 일정하게 유지시킨다.

상기 표시 패널(100)이 OLED 표시 패널일 경우, 기판 상에 데이터 라인들(DL1 내지 DLm)과 게이트 라인들(GL1 내지 GLn)이 상호 교차되도록 형성되고, 그 교차 영역에 복수개의 서브 픽셀 영역을 정의되고, 각 서브 픽셀 영역은, 애노드 및 캐소드와 상기 애노드 및 캐소드 사이의 유기 발광층으로 구성된 OLED와, 상기 OLED를 독립적으로 구동하는 화소 회로를 구비한다. 상기 화소 회로는 다양하게 구성될 수 있으나, 적어도 하나의 스위칭 TFT, 커패시터 및 구동 TFT를 포함한다.

그리고, 상기 서브 픽셀들은 적색을 구현하기 위한 다수의 적색(R) 서브 픽셀과, 녹색을 구현하기 위한 다수의 녹색(G) 서브 픽셀과, 청색을 구현하기 위한 다수의 청색(B) 서브 픽셀을 포함한다. 물론 휘도를 향상 시키기 위하여 다수의 백색(W) 서브 픽셀을 포함할 수 있다.

상기 타이밍 콘트롤러(130)는 외부 시스템으로부터 공급되는 동기신호들을 이용하여 게이트 제어신호 및 데이터 제어신호를 생성한다. 여기서, 상기 게이트 제어신호에는 게이트 스타트 펄스(Gate Start Pulse: GSP), 게이트 쉬프트 클럭(Gate Shift Clock: GSC) 및 게이트 출력 인에이블 신호(Gate Output Enable: GOE) 등이 포함된다. 상기 데이터 제어신호(DCS)에는 소스 스타트 펄스(Source Start Pulse: SSP), 소스 쉬프트 클럭(Source Shift Clock: SSC), 소스 출력 인에이블 신호(Source Output Enable: SOC) 및 극성신호(Polarity: POL) 등을 포함한다.

또한, 상기 타이밍 콘트롤러(130)는 자신에게 입력되는 디지털 데이터를 재정렬한 후 정렬된 데이터(Data)를 데이터 구동회로(110)로 공급한다.

상기 게이트 구동 회로(120)는 다수의 게이트 집적회로로 구성될 수 있고, 상기 타이밍 콘트롤러(130)로부터의 게이트 제어신호에 응답하여 n개의 스캔 신호(게이트 하이전압)를 순차적으로 발생한다. 이때, 구동되지 않은 게이트 라인(GL1 내지 GLn)에는 게이트 로우 전압(예를 들면, 그라운드(GND) 전압)이 공급된다. 각 게이트 집적회로는 상기 타이밍 콘트롤러(130)로부터 공급되는 게이트 스타트 펄스(GSP)와 게이트 쉬프트 클럭에 응답하여 스캔 신호(게이트 하이펄스)를 순차적으로 발생하는 쉬프트 레지스터와, 스캔 신호의 전압을 화소의 구동에 적합한 레벨로 쉬프트 시키기 위한 레벨 쉬프터를 포함한다.

상기 데이터 구동회로(110)는 다수의 데이터 드라이버 IC로 구성될 수 있고, 상기 각 데이터 드라이버 IC는 상기 타이밍 콘트롤러(130)로부터 공급되는 데이터 제어신호에 응답하여 수평기간마다 1라인분씩의 데이터 전압을 m/k 출력 채널들(M/K source bus lines)을 통해 출력한다.

구체적으로, 상기 데이터 구동회로(110)는, 도면에는 도시되지 않았지만, 소스 스타트 펄스(SSP)를 소스 쉬프트 클럭(SSC)에 따라 쉬프트시켜 샘플링신호를 발생한다. 이어서, 상기 샘플링 신호에 응답하여 상기 타이밍 콘트롤러(130)로부터 입력되는 디지털 데이터를 일정 단위씩 순차적으로 입력하여 래치한다. 그리고, 래치된 1라인분의 디지털 데이터를 감마 전압 및 D/A 변환기를 이용하여 아날로그 데이터 신호로 변환하고 소스 출력 신호(SOE)의 인에이블 신호에 따라 상기 m/k 출력 채널들을 통해 출력한다.

여기서, 상기 데이터 구동회로(130)는 극성신호에 응답하여 정극성(+) 또는 부극성(-) 아날로그 데이터 전압으로 변환하여 출력할 수 있다.

상기 디멀티플렉서부(102)는 상기 m/k 개의 출력 채널들과 m개의 데이터 라인들(D1~Dm) 사이에 접속되어 상기 출력 채널들에서 출력되는 데이터 전압을 시분할하여 1:k 비율로 데이터 라인들(D1~Dm)에 분배한다. 예컨대, 상기 디멀티플렉서부(102)는 적어도 2개의 먹스 제어 신호들(M1~Mk)에 응답하여 1:k 비율로 데이터 전압을 분배한다.

즉, 2개의 먹스 제어 신호들(M1, M2)에 응답하여 1:2 비율로 데이터 전압을 분배하거나, 3개의 먹스 제어 신호들(M1, M2, M3)에 응답하여 1:3 비율로 데이터 전압을 분배하거나, k개의 먹스 제어 신호들(M1, M2, … Mk)에 응답하여 1:k 비율로 데이터 전압을 분배할 수 있다.

이와 같이 상기 디멀티플렉서부(102)는 m/k 개의 출력 채널들로부터 출력되는 데이터 전압을 m 개의 데이터 라인들(D1 내지 Dm)에 분배함으로써 데이터 구동회로(110)의 출력 채널 개수를 데이터라인들에 비해 1/k만큼 줄일 수 있다.

상기 먹스 제어 신호 발생회로(140)는 상기 타이밍 콘트롤러(130)의 제어하에 상기 디멀티플렉서부(102)에 포함된 스위칭 소자들의 턴-온 타임을 제어하기 위한 먹스 제어 신호들(M1~Mk)을 발생한다.

상기 디멀티플렉서부(102)는 상기 표시 패널(100)의 표시 영역의 서브 픽셀 영역들에 형성되는 소자들의 형성 공정 시 동시에 상기 표시 패널(100)의 비표시 영역에 형성된다.

상기 표시 패널(100)에는 터치 센서들(touch sensor)이 더 배치될 수 있다.

상기 디멀티플렉서부(102)를 보다 더 구체적으로 설명하면 다음과 같다.

도 2는 본 발명의 비교예에 따른 디 멀티플렉서부의 회로 구성도이고, 도 3은 도 2의 디멀티플렉서에 인가되는 먹스 제어 신호의 파형도이다.

도 2에서는 데이터 구동회로(110)의 하나의 채널에서 출력되는 데이터 전압을 3개의 데이터 라인에 공급하는 1:3 디멀티플렉서의 회로 구성을 도시한 것으로, 2개의 채널을 도시하였다.

상기 데이터 구동회로(110)의 1개의 채널에서 출력되는 데이터 전압을 3개의 데이터 라인에 공급하는 본 발명의 비교예에 따른 1:3 디멀티플렉서는, 도 2에 도시한 바와 같이, 각 채널마다 3개의 스위칭 트랜지스터가 구성되므로, 2개의 채널에, 3개의 먹스 제어 신호들(MUX1, MUX2, MUX3)을 독립적으로 제공하는 3개의 먹스 제어 신호 라인들과 6개의 스위칭 트랜지스터(Tr1~Tr6)를 구비하여 구성된다.

즉, 제 1 스위칭 트랜지스터(Tr1)는 제 1 채널(CH1)과 제 1 데이터 라인(D1) 사이에 연결되고, 제 2 스위칭 트랜지스터(Tr2)는 제 2 채널(CH2)과 제 2 데이터 라인(D2) 사이에 연결되고, 제 3 스위칭 트랜지스터(Tr3)는 상기 제 1 채널(CH1)과 제 3 데이터 라인(D3) 사이에 연결되고, 제 4 스위칭 트랜지스터(Tr4)는 상기 제 2 채널(CH2)과 제 4 데이터 라인(D4) 사이에 연결되고, 제 5 스위칭 트랜지스터(Tr5)는 상기 제 1 채널(CH1)과 제 5 데이터 라인(D5) 사이에 연결되고, 제 6 스위칭 트랜지스터(Tr6)는 상기 제 2 채널(CH2)과 제 6 데이터 라인(D6) 사이에 연결된다.

상기 제 1 스위칭 트랜지스터(Tr1), 상기 제 3 스위칭 트랜지스터(Tr3) 및 상기 제 5 스위칭 트랜지스터(Tr5)는 상기 제 1 채널(CN1)에 병렬로 연결되고, 상기 제 2 스위칭 트랜지스터(Tr2), 상기 제 4 스위칭 트랜지스터(Tr4) 및 상기 제 6 스위칭 트랜지스터(Tr6)는 상기 제 2 채널(CH2)에 병렬로 연결된다.

그리고, 상기 제 1 스위칭 트랜지스터(Tr1) 및 상기 제 2 스위칭 트랜지스터(Tr2)는 제 1 먹스 제어 신호(MUX1)에 의해 동시에 턴-온 또는 턴-오프되어 상기 데이터 구동회로(110)의 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압을 각각 제 1 데이터 라인(D1) 및 제 2 데이터 라인(D2)에 공급한다.

상기 제 3 스위칭 트랜지스터(Tr3)와 상기 제 4 스위칭 트랜지스터(Tr4)는 제 2 먹스 제어 신호(MUX2)에 의해 동시에 턴-온 또는 턴-오프되어 상기 데이터 구동회로(110)의 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압을 각각 제 3 데이터 라인(D3) 및 제 4 데이터 라인(D4)에 공급한다.

상기 제 5 스위칭 트랜지스터(Tr5)와 상기 제 6 스위칭 트랜지스터(Tr6)는 제 3 먹스 제어 신호(MUX3)에 의해 동시에 턴-온 또는 턴-오프되어 상기 데이터 구동회로(110)의 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압을 각각 제 5 데이터 라인(D5) 및 제 6 데이터 라인(D6)에 공급한다.

상기 제 1 먹스 제어 신호(MUX1)가 하이 논리 레벨일 때 상기 제 2 및 제 3 먹스 제어 신호들(MUX2, MUX3)는 로우 논리 레벨을 유지하고, 상기 제 2 먹스 제어 신호(MUX2)가 하이 논리 레벨일 때 상기 제 1 및 제 3 먹스 제어 신호들(MUX1, MUX3)는 로우 논리 레벨을 유지하고, 상기 제 3 먹스 제어 신호(MUX3)가 하이 논리 레벨일 때 상기 제 1 및 제 2 먹스 제어 신호들(MUX1, MUX2)는 로우 논리 레벨을 유지한다.

즉, 상기 제 1 내지 제 3 먹스 제어 신호들(MUX1, MUX2, MUX3)은 순차적으로 하이 논리 레벨을 갖는다.

따라서, 상기 제 1 먹스 제어 신호(MUX1)가 하이 논리 레벨일 때, 상기 제 1 스위칭 트랜지스터(Tr1) 및 상기 제 2 스위칭 트랜지스터(Tr2)가 동시에 턴-온 되어 상기 데이터 구동회로(110)의 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압을 각각 제 1 데이터 라인(D1) 및 제 2 데이터 라인(D2)에 공급한다.

또한, 상기 제 2 먹스 제어 신호(MUX2)가 하이 논리 레벨일 때, 상기 제 3 스위칭 트랜지스터(Tr3)와 상기 제 4 스위칭 트랜지스터(Tr4)가 동시에 턴-온되어 상기 데이터 구동회로(110)의 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압을 각각 제 3 데이터 라인(D3) 및 제 4 데이터 라인(D4)에 공급한다.

상기 제 3 먹스 제어 신호(MUX3)가 하이 논리 레벨일 때, 상기 제 5 스위칭 트랜지스터(Tr5)와 상기 제 6 스위칭 트랜지스터(Tr6)가 동시에 턴-온되어 상기 데이터 구동회로(110)의 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압을 각각 제 5 데이터 라인(D5) 및 제 6 데이터 라인(D6)에 공급한다.

이와 같이, 시분할 방식으로, 2개의 채널에서 출력되는 데이터 전압을 6개의 데이터 라인에 공급한다.

상기 도 2에서는, 상기 디멀티플렉서의 스위칭 트랜지스터(Tr1~Tr6)가 NMOS 트랜지스터로 이루어짐을 도시하였지만, 이에 한정되지 않고 PMOS 트랜지스터로 이루어질 수 있다.

상기 도 2 및 도 3에서 설명한 바와 같이, 2개의 채널에서 출력되는 데이터 전압을 6개의 데이터 라인에 분배하기 위해서, 상기 디멀티플렉서부(102)는 3개의 먹스 제어 신호들(MUX1, MUX2, MUX3)와 6개의 스위칭 트랜지스터(T1~T6)가 요구된다.

이와 같이 본 발명의 비교예의 디멀티플렉서는 많은 먹스 제어 신호와 많은 스위칭소자들이 요구되므로, 네로우 베젤 구현 및 소비 전력을 줄이는데 한계가 있다.

따라서, 상기 먹스 제어 신호의 수 및 스위칭소자의 수를 줄여서 네로우 베젤 구현하고 소비 전력을 줄일 수 있는 디멀티플렉서가 제안되어야 한다.

도 4는 본 발명의 제 1 실시예에 따른 디멀티플렉서부의 회로적 구성도이고, 도 5는 도 4의 먹스 제어 신호의 파형도이다.

도 4에서는 데이터 구동회로(110)의 하나의 채널에서 출력되는 데이터 전압을 3개의 데이터 라인에 공급하는 1:3 디멀티플렉서의 회로 구성을 도시한 것으로, 2개의 채널을 도시하였다.

상기 데이터 구동회로(110)의 1개의 채널에서 출력되는 데이터 전압을 3개의 데이터 라인에 공급하는 본 발명의 제1 실시예에 따른 1:3 디멀티플렉서는, 도 4에 도시한 바와 같이, 각 채널마다 2개의 스위칭 트랜지스터가 구성되므로, 2개의 채널에, 2개의 먹스 제어 신호들(MUX1, MUX2)을 독립적으로 제공하는 2개의 먹스 제어 신호 라인들과 4개의 스위칭 트랜지스터(Tr1~Tr4)를 구비하여 구성된다.

즉, 제 1 스위칭 트랜지스터(Tr1)는 제 1 채널(CH1)과 제 1 데이터 라인(D1) 사이에 연결되고, 제 2 스위칭 트랜지스터(Tr2)는 제 2 채널(CH2)과 제 2 데이터 라인(D2) 사이에 연결되고, 제 3 스위칭 트랜지스터(Tr3)는 상기 제 1 채널(CH1)과 제 3 데이터 라인(D3) 사이에 연결되고, 제 4 스위칭 트랜지스터(Tr4)는 상기 제 2 채널(CH2)과 제 4 데이터 라인(D4) 사이에 연결되고, 상기 제 1 채널(CH1)과 제 5 데이터 라인(D5)은 서로 직접 연결되고, 상기 제 2 채널(CH2)과 제 6 데이터 라인(D6)은 서로 직접 연결된다.

상기 제 1 스위칭 트랜지스터(Tr1) 및 상기 제 3 스위칭 트랜지스터(Tr3)는 상기 제 1 채널(CN1)에 병렬로 연결되고, 상기 제 2 스위칭 트랜지스터(Tr2) 및 상기 제 4 스위칭 트랜지스터(Tr4)는 상기 제 2 채널(CH2)에 병렬로 연결된다.

그리고, 상기 제 1 스위칭 트랜지스터(Tr1) 및 상기 제 2 스위칭 트랜지스터(Tr2)는 제 1 먹스 제어 신호(MUX1)에 의해 동시에 턴-온 또는 턴-오프되어 상기 데이터 구동회로(110)의 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압을 각각 제 1 데이터 라인(D1) 및 제 2 데이터 라인(D2)에 공급한다.

상기 제 3 스위칭 트랜지스터(Tr3)와 상기 제 4 스위칭 트랜지스터(Tr4)는 제 2 먹스 제어 신호(MUX2)에 의해 동시에 턴-온 또는 턴-오프되어 상기 데이터 구동회로(110)의 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압을 각각 제 3 데이터 라인(D3) 및 제 4 데이터 라인(D4)에 공급한다.

그리고, 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압은 각각 제 5 데이터 라인(D5) 및 제 6 데이터 라인(D6)에 직접 공급된다.

상기 제 1 먹스 제어 신호(MUX1)가 하이 논리 레벨일 때 상기 제 2 먹스 제어 신호(MUX2)는 로우 논리 레벨을 유지하고, 상기 제 2 먹스 제어 신호(MUX2)가 하이 논리 레벨일 때 상기 제 1 먹스 제어 신호(MUX1)는 로우 논리 레벨을 유지한다.

상기 제 1 및 제 2 먹스 제어 신호들(MUX1, MUX2)은 교번하여 하이 논리 레벨을 갖고, 상기 제 1 및 제 2 먹스 제어 신호들(MUX1, MUX2) 둘 다 동시에 로우 논리 레벨인 시간을 갖는다.

즉, 본 발명의 제 1 실시예에 따른 디멀티플렉서의 1 수평 기간(1H, 스캔 펄스(게이트 신호 (Gate1))의 하이 구간 동안)은, 상기 제 1 먹스 제어 신호(MUX1)가 하이 논리 레벨이고 상기 제 2 먹스 제어 신호(MUX2)가 로우 논리 레벨인 제 1 구간, 상기 제 1 먹스 제어 신호(MUX1)가 로우 논리 레벨이고 상기 제 2 먹스 제어 신호(MUX2)가 하이 논리 레벨인 제 2 구간, 및 상기 제 1 및 제 2 먹스 제어 신호들(MUX1, MUX2)이 모두 로우 논리 레벨인 제 3 구간을 순차적으로 갖는다.

따라서, 상기 제 1 먹스 제어 신호(MUX1)가 하이 논리 레벨이고 상기 제 2 먹스 제어 신호(MUX2)가 로우 논리 레벨인 제 1 구간에, 상기 제 1 스위칭 트랜지스터(Tr1) 및 상기 제 2 스위칭 트랜지스터(Tr2)가 동시에 턴-온 되어 상기 데이터 구동회로(110)의 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압을 각각 제 1 데이터 라인(D1) 및 제 2 데이터 라인(D2)에 공급한다.

또한, 상기 제 1 먹스 제어 신호(MUX1)가 로우 논리 레벨이고 상기 제 2 먹스 제어 신호(MUX2)가 하이 논리 레벨인 제 2 구간에, 상기 제 3 스위칭 트랜지스터(Tr3)와 상기 제 4 스위칭 트랜지스터(Tr4)가 동시에 턴-온되어 상기 데이터 구동회로(110)의 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압을 각각 제 3 데이터 라인(D3) 및 제 4 데이터 라인(D4)에 공급한다.

그리고, 상기 제 1 및 제 2 먹스 제어 신호들(MUX1, MUX2)이 모두 로우 논리 레벨인 제 3 구간에, 상기 데이터 구동회로(110)의 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압이 각각 제 5 데이터 라인(D5) 및 제 6 데이터 라인(D6)에 공급된다.

이와 같이, 시분할 방식으로, 2개의 채널에서 출력되는 데이터 전압을 6개의 데이터 라인에 공급한다.

여기서, 상기 제 1 채널(CH1)에 상기 제 5 데이터 라인(D5)이 직접 연결되고, 상기 제 2 채널(CH2)에 상기 제 6 데이터 라인(D6)이 직접 연결되어 있으므로, 상기 제 1 먹스 제어 신호(MUX1)가 하이 논리 레벨이고 상기 제 2 먹스 제어 신호(MUX2)가 로우 논리 레벨인 제 1 구간과 상기 제 1 먹스 제어 신호(MUX1)가 로우 논리 레벨이고 상기 제 2 먹스 제어 신호(MUX2)가 하이 논리 레벨인 제 2 구간에, 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압이 각각 상기 제 5 데이터 라인(D5) 및 상기 제 6 데이터 라인(D6)에 공급될 수 있다.

그러나, 1 수평 기간(1H) 중 맨 마지막 구간인 상기 제 1 및 제 2 먹스 제어 신호(MUX1, MUX2)가 모두 로우 논리 레벨인 제 3 구간에, 상기 데이터 구동회로(110)의 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압이 각각 상기 제 5 데이터 라인(D5) 및 상기 제 6 데이터 라인(D6)에 공급되므로, 영상을 표시하는데 문제가 되지 않는다.

상기 도 4에서는, 상기 디멀티플렉서의 스위칭 트랜지스터(Tr1~Tr4)가 NMOS 트랜지스터로 이루어짐을 도시하였지만, 이에 한정되지 않고 PMOS 트랜지스터로 이루어질 수 있다.

또한, 도 4와 같은 구성에서, 데이터 구동회로(110)에서 상기 제 1 채널(CH1)에 정극성(+)의 데이터 전압을 출력하고, 상기 제 2 채널(CH2)에 부극성(-)의 데이터 전압을 출력하면, 최소한 표시 패널이 라인 인버젼 방식으로 구동되고, 1수평 기간마다 상기 데이터 구동회로(110)에서 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압의 극성을 바꾸어 출력하면, 표시 패널이 도트 인버젼 방식으로 구동된다.

상기 도 4 및 도 5에서 설명한 바와 같이, 2개의 채널에서 출력되는 데이터 전압을 6개의 데이터 라인에 분배하기 위해서, 상기 디멀티플렉서부(102)가 2개의 먹스 제어 신호들(MUX1, MUX2)과 4개의 스위칭 트랜지스터(Tr1~Tr4)가 요구된다.

따라서, 본 발명의 제 1 실시예에 따른 디멀티플렉서는, 상기 도 2 및 도 3에서 설명한 본 발명의 비교예의 디멀티플렉서보다, 먹스 제어 신호를 공급하는 라인 수와 디멀티플렉서를 구성하는 스위칭소자의 수를 감소시킬 수 있으므로, 네로우 베젤을 구현할 수 있고, 더불어 소비 전력을 줄일 수 있다.

도 4 및 도 5에서 설명한 본 발명의 제 1 실시예에 따른 디멀티플렉서는 데이터 구동회로(110)의 하나의 채널에서 출력되는 데이터 전압을 3개의 데이터 라인에 분배하는 1:3 디멀티플렉서를 설명하였지만, 이에 한정되지 않고, 데이터 구동회로(110)의 하나의 채널에서 출력되는 데이터 전압을 2개의 데이터 라인에 공급하는 1:2 디멀티플렉서를 구성하거나, 4개의 데이터 라인에 공급하는 1:4 디멀티플렉서를 구성할 수 있다.

도 6는 본 발명의 제 2 실시예에 따른 디멀티플렉서부의 회로적 구성도이고, 도 7은 도 6의 먹스 제어 신호의 파형도이다.

도 6에서는 데이터 구동회로(110)의 하나의 채널에서 출력되는 데이터 전압을 2개의 데이터 라인에 공급하는 1:2 디멀티플렉서의 회로 구성을 도시한 것으로, 2개의 채널을 도시하였다.

상기 데이터 구동회로(110)의 1개의 채널에서 출력되는 데이터 전압을 2개의 데이터 라인에 공급하는 본 발명의 제 2 실시예에 따른 1:2 디멀티플렉서는, 도 6에 도시한 바와 같이, 각 채널마다 1개의 스위칭 트랜지스터가 구성되므로, 2개의 채널에, 1개의 먹스 제어 신호(MUX1)을 제공하는 1개의 먹스 제어 신호 라인과 2개의 스위칭 트랜지스터(Tr1~Tr2)를 구비하여 구성된다.

즉, 제 1 스위칭 트랜지스터(Tr1)는 제 1 채널(CH1)과 제 1 데이터 라인(D1) 사이에 연결되고, 제 2 스위칭 트랜지스터(Tr2)는 제 2 채널(CH2)과 제 2 데이터 라인(D2) 사이에 연결되고, 상기 제 1 채널(CH1)과 제 3 데이터 라인(D3)은 서로 직접 연결되고, 상기 제 2 채널(CH2)과 제 4 데이터 라인(D4)은 서로 직접 연결된다.

상기 제 1 스위칭 트랜지스터(Tr1) 및 상기 제 2 스위칭 트랜지스터(Tr2)는 제 1 먹스 제어 신호(MUX1)에 의해 동시에 턴-온 또는 턴-오프되어 상기 데이터 구동회로(110)의 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압을 각각 제 1 데이터 라인(D1) 및 제 2 데이터 라인(D2)에 공급한다.

그리고, 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압은 각각 제 3 데이터 라인(D3) 및 제 4 데이터 라인(D4)에 직접 공급된다.

즉, 본 발명의 제 2 실시예에 따른 디멀티플렉서의 1 수평 기간(1H, 스캔 펄스(게이트 신호 (Gate1))의 하이 구간 동안)은, 상기 제 1 먹스 제어 신호(MUX1)가 하이 논리 레벨인 제 1 구간과, 상기 제 1 먹스 제어 신호(MUX1)가 로우 논리 레벨인 제 2 구간을 순차적으로 갖는다.

따라서, 상기 제 1 먹스 제어 신호(MUX1)가 하이 논리 레벨인 제 1 구간에, 상기 제 1 스위칭 트랜지스터(Tr1) 및 상기 제 2 스위칭 트랜지스터(Tr2)가 동시에 턴-온 되어 상기 데이터 구동회로(110)의 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압을 각각 제 1 데이터 라인(D1) 및 제 2 데이터 라인(D2)에 공급한다.

또한, 상기 제 1 먹스 제어 신호(MUX1)가 로우 논리 레벨인 제 2 구간에, 상기 데이터 구동회로(110)의 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압이 각각 제 3 데이터 라인(D3) 및 제 4 데이터 라인(D4)에 공급된다.

이와 같이, 시분할 방식으로, 2개의 채널에서 출력되는 데이터 전압을 4개의 데이터 라인에 공급한다.

여기서, 상기 제 1 채널(CH1)에 상기 제 3 데이터 라인(D3)이 직접 연결되고, 상기 제 2 채널(CH2)에 상기 제 4 데이터 라인(D4)이 직접 연결되어 있으므로, 상기 제 1 먹스 제어 신호(MUX1)가 하이 논리 레벨인 제 1 구간에도, 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압이 각각 상기 제 3 데이터 라인(D3) 및 상기 제 4 데이터 라인(D4)에 공급될 수 있다.

그러나, 1 수평 기간 동안(1H) 중 맨 마지막 구간인 상기 제 1 먹스 제어 신호(MUX1)가 로우 논리 레벨인 제 2 구간에, 상기 데이터 구동회로(110)의 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압이 각각 상기 제 3 데이터 라인(D3) 및 상기 제 4 데이터 라인(D4)에 공급되므로, 영상을 표시하는데 문제가 되지 않는다.

상기 도 6에서는, 상기 디멀티플렉서의 스위칭 트랜지스터(Tr1~Tr2)가 NMOS 트랜지스터로 이루어짐을 도시하였지만, 이에 한정되지 않고 PMOS 트랜지스터로 이루어질 수 있다.

상기 제 1 실시예에서 설명한 바와 같이, 도 6과 같은 구성에서, 데이터 구동회로(110)에서 상기 제 1 채널(CH1)에 정극성(+)의 데이터 전압을 출력하고, 상기 제 2 채널(CH2)에 부극성(-)의 데이터 전압을 출력하면, 최소한 표시 패널이 라인 인버젼 방식으로 구동되고, 1수평 기간마다 상기 데이터 구동회로(110)에서 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압의 극성을 바꾸어 출력하면, 표시 패널이 도트 인버젼 방식으로 구동된다.

상기 도 6 및 도 7에서 설명한 바와 같이, 2개의 채널에서 출력되는 데이터 전압을 4개의 데이터 라인에 분배하기 위해서, 상기 디멀티플렉서부(102)가 1개의 먹스 제어 신호(MUX1)와 2개의 스위칭 트랜지스터(Tr1~Tr2)가 요구된다.

따라서, 본 발명의 제 2 실시예에 따른 디멀티플렉서는, 먹스 제어 신호를 공급하는 라인 수와 디멀티플렉서를 구성하는 스위칭소자의 수를 감소시킬 수 있으므로, 본 발명의 비교예와 같이 구성되는 1:2 디멀티플렉서보다 네로우 베젤을 구현할 수 있고, 더불어 소비 전력을 줄일 수 있다.

한편, 도 8는 본 발명의 제 3 실시예에 따른 디멀티플렉서부의 회로적 구성도이고, 도 9는 도 8의 먹스 제어 신호의 파형도이다.

도 8에서는 데이터 구동회로(110)의 하나의 채널에서 출력되는 데이터 전압을 4개의 데이터 라인에 공급하는 1:4 디멀티플렉서의 회로 구성을 도시한 것으로, 2개의 채널을 도시하였다.

상기 데이터 구동회로(110)의 1개의 채널에서 출력되는 데이터 전압을 4개의 데이터 라인에 공급하는 본 발명의 제 3 실시예에 따른 1:4 디멀티플렉서는, 도 8에 도시한 바와 같이, 각 채널마다 3개의 스위칭 트랜지스터가 구성되므로, 2개의 채널에, 3개의 먹스 제어 신호들(MUX1, MUX2, MUX3)을 독립적으로 제공하는 3개의 먹스 제어 신호 라인들과 6개의 스위칭 트랜지스터(Tr1~Tr6)를 구비하여 구성된다.

즉, 제 1 스위칭 트랜지스터(Tr1)는 제 1 채널(CH1)과 제 1 데이터 라인(D1) 사이에 연결되고, 제 2 스위칭 트랜지스터(Tr2)는 제 2 채널(CH2)과 제 2 데이터 라인(D2) 사이에 연결되고, 제 3 스위칭 트랜지스터(Tr3)는 상기 제 1 채널(CH1)과 제 3 데이터 라인(D3) 사이에 연결되고, 제 4 스위칭 트랜지스터(Tr4)는 상기 제 2 채널(CH2)과 제 4 데이터 라인(D4) 사이에 연결된다.

제 5 스위칭 트랜지스터(Tr5)는 상기 제 1 채널(CH1)과 제 5 데이터 라인(D5) 사이에 연결되고, 제 6 스위칭 트랜지스터(Tr6)는 상기 제 2 채널(CH2)과 제 6 데이터 라인(D6) 사이에 연결되고, 상기 제 1 채널(CH1)과 제 7 데이터 라인(D7)은 서로 직접 연결되고, 상기 제 2 채널(CH2)과 제 8 데이터 라인(D8)은 서로 직접 연결된다.

상기 제 1 스위칭 트랜지스터(Tr1), 상기 제 3 스위칭 트랜지스터(Tr3) 및 상기 제 5 스위칭 트랜지스터(Tr5)는 상기 제 1 채널(CN1)에 병렬로 연결되고, 상기 제 2 스위칭 트랜지스터(Tr2), 상기 제 4 스위칭 트랜지스터(Tr4) 및 상기 제 6 스위칭 트랜지스터(Tr6)는 상기 제 2 채널(CH2)에 병렬로 연결된다.

그리고, 상기 제 1 스위칭 트랜지스터(Tr1) 및 상기 제 2 스위칭 트랜지스터(Tr2)는 제 1 먹스 제어 신호(MUX1)에 의해 동시에 턴-온 또는 턴-오프되어 상기 데이터 구동회로(110)의 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압을 각각 제 1 데이터 라인(D1) 및 제 2 데이터 라인(D2)에 공급한다.

상기 제 3 스위칭 트랜지스터(Tr3)와 상기 제 4 스위칭 트랜지스터(Tr4)는 제 2 먹스 제어 신호(MUX2)에 의해 동시에 턴-온 또는 턴-오프되어 상기 데이터 구동회로(110)의 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압을 각각 제 3 데이터 라인(D3) 및 제 4 데이터 라인(D4)에 공급한다.

상기 제 5 스위칭 트랜지스터(Tr5)와 상기 제 6 스위칭 트랜지스터(Tr6)는 제 3 먹스 제어 신호(MUX3)에 의해 동시에 턴-온 또는 턴-오프되어 상기 데이터 구동회로(110)의 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압을 각각 제 5 데이터 라인(D5) 및 제 6 데이터 라인(D6)에 공급한다.

그리고, 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압은 각각 제 7 데이터 라인(D7) 및 제 8 데이터 라인(D8)에 직접 공급된다.

상기 제 1 먹스 제어 신호(MUX1)가 하이 논리 레벨일 때 상기 제 2 및 제 3 먹스 제어 신호들(MUX2, MUX3)은 로우 논리 레벨을 유지하고, 상기 제 2 먹스 제어 신호(MUX2)가 하이 논리 레벨일 때 상기 제 1 및 제 3 먹스 제어 신호들(MUX1, MUX3)은 로우 논리 레벨을 유지하며, 상기 제 3 먹스 제어 신호(MUX3)가 하이 논리 레벨일 때 상기 제 1 및 제 2 먹스 제어 신호들(MUX1, MUX2)은 로우 논리 레벨을 유지합니다.

그리고, 상기 제 1 내지 제 3 먹스 제어 신호들(MUX1, MUX2, MUX3)은 순차적으로 하이 논리 레벨을 갖고, 상기 제 1 내지 제 3 먹스 제어 신호들(MUX1, MUX, MUX3) 모두 동시에 로우 논리 레벨인 시간을 갖는다.

즉, 본 발명의 제 3 실시예에 따른 디멀티플렉서의 1 수평 기간(1H, 스캔 펄스(게이트 신호 (Gate1))의 하이 구간 동안)은, 상기 제 1 먹스 제어 신호(MUX1)가 하이 논리 레벨이고 상기 제 2 및 제 3 먹스 제어 신호들(MUX2, MUX3)이 로우 논리 레벨인 제 1 구간, 상기 제 2 먹스 제어 신호(MUX2)가 하이 논리 레벨이고 상기 제 1 및 제 3 먹스 제어 신호들(MUX1, MUX3)이 로우 논리 레벨인 제 2 구간, 상기 제 3 먹스 제어 신호(MUX3)가 하이 논리 레벨이고 상기 제 1 및 제 2 먹스 제어 신호들(MUX1, MUX2)이 로우 논리 레벨인 제 3 구간, 및 상기 제 1 내지 제 3 먹스 제어 신호들(MUX1, MUX2, MUX3)이 모두 로우 논리 레벨인 제 4 구간을 순차적으로 갖는다.

따라서, 상기 제 1 먹스 제어 신호(MUX1)가 하이 논리 레벨이고 상기 제 2 및 제 3 먹스 제어 신호들(MUX2, MUX3)이 로우 논리 레벨인 제 1 구간에, 상기 제 1 스위칭 트랜지스터(Tr1) 및 상기 제 2 스위칭 트랜지스터(Tr2)가 동시에 턴-온 되어 상기 데이터 구동회로(110)의 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압을 각각 제 1 데이터 라인(D1) 및 제 2 데이터 라인(D2)에 공급한다.

상기 제 2 먹스 제어 신호(MUX2)가 하이 논리 레벨이고 상기 제 1 및 제 3 먹스 제어 신호들(MUX1, MUX3)이 로우 논리 레벨인 제 2 구간에, 상기 제 3 스위칭 트랜지스터(Tr3)와 상기 제 4 스위칭 트랜지스터(Tr4)가 동시에 턴-온되어 상기 데이터 구동회로(110)의 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압을 각각 제 3 데이터 라인(D3) 및 제 4 데이터 라인(D4)에 공급한다.

상기 제 3 먹스 제어 신호(MUX3)가 하이 논리 레벨이고 상기 제 1 및 제 2 먹스 제어 신호들(MUX1, MUX2)이 로우 논리 레벨인 제 3 구간에, 상기 제 5 스위칭 트랜지스터(Tr5)와 상기 제 6 스위칭 트랜지스터(Tr6)가 동시에 턴-온되어 상기 데이터 구동회로(110)의 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압을 각각 제 5 데이터 라인(D5) 및 제 6 데이터 라인(D6)에 공급한다.

그리고, 상기 제 1 내지 제 3 먹스 제어 신호들(MUX1, MUX2, MUX3)이 모두 로우 논리 레벨인 제 4 구간에, 상기 데이터 구동회로(110)의 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압이 각각 제 7 데이터 라인(D7) 및 제 8 데이터 라인(D8)에 공급된다.

이와 같이, 시분할 방식으로, 2개의 채널에서 출력되는 데이터 전압을 8개의 데이터 라인에 공급한다.

여기서, 상기 제 1 채널(CH1)에 상기 제 7 데이터 라인(D7)이 직접 연결되고, 상기 제 2 채널(CH2)에 상기 제 8 데이터 라인(D8)이 직접 연결되어 있으므로, 상기 제 1 구간 내지 제 3 구간에, 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압이 각각 상기 제 7 데이터 라인(D7) 및 상기 제 8 데이터 라인(D8)에 공급될 수 있다.

그러나, 1 수평 기간 동안(1H) 중 맨 마지막 구간인 상기 제 4 구간에, 상기 데이터 구동회로(110)의 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압이 각각 상기 제 7 데이터 라인(D7) 및 상기 제 8 데이터 라인(D8)에 공급되므로, 영상을 표시하는데 문제가 되지 않는다.

상기 도 8에서는, 상기 디멀티플렉서의 스위칭 트랜지스터(Tr1~Tr6)가 NMOS 트랜지스터로 이루어짐을 도시하였지만, 이에 한정되지 않고 PMOS 트랜지스터로 이루어질 수 있다.

또한, 상기 제 1 실시예에서 설명한 바와 같이, 도 8과 같은 구성에서, 상기 데이터 구동회로(110)에서 상기 제 1 채널(CH1)에 정극성(+)의 데이터 전압을 출력하고, 상기 제 2 채널(CH2)에 부극성(-)의 데이터 전압을 출력하면, 최소한 표시 패널이 라인 인버젼 방식으로 구동되고, 1수평 기간마다 상기 데이터 구동회로(110)에서 상기 제 1 채널(CH1) 및 상기 제 2 채널(CH2)에서 출력되는 데이터 전압의 극성을 바꾸어 출력하면, 표시 패널이 도트 인버젼 방식으로 구동된다.

상기 도 8 및 도 9에서 설명한 바와 같이, 2개의 채널에서 출력되는 데이터 전압을 8개의 데이터 라인에 분배하기 위해서, 상기 디멀티플렉서부(102)가 3개의 먹스 제어 신호들(MUX1, MUX2, MUX3)과 6개의 스위칭 트랜지스터(Tr1~Tr6)가 요구된다.

따라서, 본 발명의 제 3 실시예에 따른 디멀티플렉서는, 본 발명의 비교예의 디멀티플렉서보다, 먹스 제어 신호를 공급하는 라인 수와 디멀티플렉서를 구성하는 스위칭소자의 수를 감소시킬 수 있으므로, 네로우 베젤을 구현할 수 있고, 더불어 소비 전력을 줄일 수 있다.

이상에서 설명한 본 발명의 제 1 내지 제 3 실시예에 따른 디멀티플렉서를 종합하여 보면 다음과 같습니다.

데이터 구동회로의 하나의 채널에서 출력되는 데이터 전압을 k(k는 2보다 큰 자연수)개의 데이터 라인에 공급하는 1:k 디멀티플렉서는, k개의 데이터 라인들 중 (k-1)개의 데이터 라인은 (k-1)개의 스위칭 트랜지스터를 통해 각각 상기 하나의 채널에 연결되고 나머지 하나의 데이터 라인은 직접 상기 하나의 채널에 연결되며, 상기 (k-1)개의 스위칭 트랜지스터는 (k-1)개의 먹스 제어 신호들에 의해 각각 제어되도록 구성된다.

즉, 상기 데이터 구동회로가 m개(m는 2이상의 자연수)의 채널을 통해 데이터 전압을 출력하고, 하나의 채널을 통해 출력되는 데이터 전압을 k개(k는 2이상의 자연수)의 데이터 라인들에 시 분할 방식으로 분배할 경우, 상기 디멀티플렉서는 m*(k-1)개의 스위칭 트랜지스터를 구비하고, (k-1)개의 먹스 제어 신호들에 의해 제어되어 각 채널 채널에서 출력되는 데이터 전압을 k개의 데이터 라인들에 선택적으로 공급한다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

100: 표시 패널 102: 디멀티플렉서부
110: 데이터 구동회로 120: 게이트 구동회로
130: 타이밍 콘트롤러 140: 먹스 제어신호 발생회로

Claims (11)

1. m*(k-1)개의 스위칭 트랜지스터를 구비하고(m 및 k는 2 이상의 자연수),
   (k-1)개의 먹스 제어 신호들에 의해 제어되어 m개의 채널 각각에서 출력되는 데이터 전압을 k개(k는 2이상의 자연수)의 데이터 라인들에 시 분할 방식으로 공급하는 디멀티플렉서.
2. 제 1 항에 있어서,
   각 채널은 (k-1)개의 스위칭 트랜지스터를 통해 (k-1)개의 데이터 라인들에 연결되고, 나머지 하나의 데이터 라인에 직접 연결되는 디멀티플렉서.
3. 데이터 구동회로의 하나의 채널에서 출력되는 데이터 전압을 k(k는 2보다 큰 자연수)개의 데이터 라인에 공급하기 위한 1:k 디멀티플렉서에 있어서,
   상기 k개의 데이터 라인들 중 (k-1)개의 데이터 라인과 상기 하나의 채널 사이를 각각 스위칭하는 (k-1)개의 스위칭 트랜지스터와,
   상기 (k-1)개의 스위칭 트랜지스터 각각을 순차적으로 제어하는 먹스 제어 신호를 공급하는 (k-1)개의 먹스 제어 신호 공급 라인을 구비하고,
   상기 k개의 데이터 라인들 중 나머지 하나의 데이터 라인은 상기 하나의 채널에 직접 연결되는 디멀티플렉서.
4. 제 1 채널과 제 1 데이터 라인 사이에 연결되고 제 1 먹스 제어 신호에 의해 제어되는 제 1 스위칭 트랜지스터;
   제 2 채널과 제 2 데이터 라인 사이에 연결되고 상기 제 1 먹스 제어 신호에 의해 제어되는 제 2 스위칭 트랜지스터;
   상기 제 1 채널과 제 3 데이터 라인 사이에 연결되고 제 2 먹스 제어 신호에 의해 제어되는 제 3 스위칭 트랜지스터; 및
   상기 제 2 채널과 제 4 데이터 라인 사이에 연결되고 상기 제 2 먹스 제어 신호에 의해 제어되는 제 4 스위칭 트랜지스터를 구비하고,
   상기 제 1 채널과 제 5 데이터 라인은 서로 직접 연결되고, 상기 제 2 채널과 제 6 데이터 라인은 서로 직접 연결되는 디멀티플렉서.
5. 제 4 항에 있어서,
   1 수평 기간은,
   상기 제 1 먹스 제어 신호가 하이 논리 레벨이고 상기 제 2 먹스 제어 신호가 로우 논리 레벨인 제 1 구간,
   상기 제 1 먹스 제어 신호가 로우 논리 레벨이고 상기 제 2 먹스 제어 신호가 하이 논리 레벨인 제 2 구간, 및
   상기 제 1 및 제 2 먹스 제어 신호들이 모두 로우 논리 레벨인 제 3 구간을 순차적으로 구비하고,
   상기 제 1 구간에, 상기 제 1 스위칭 트랜지스터 및 상기 제 2 스위칭 트랜지스터가 상기 제 1 채널 및 상기 제 2 채널에서 출력되는 데이터 전압을 각각 상기 제 1 데이터 라인 및 상기 제 2 데이터 라인에 공급하고,
   상기 제 2 구간에, 상기 제 3 스위칭 트랜지스터 및 상기 제 4 스위칭 트랜지스터가 상기 제 1 채널 및 상기 제 2 채널에서 출력되는 데이터 전압을 각각 상기 제 3 데이터 라인 및 제 4 데이터 라인에 공급하며,
   상기 제 3 구간에, 상기 제 1 채널 및 상기 제 2 채널에서 출력되는 데이터 전압이 각각 상기 제 5 데이터 라인 및 상기 제 6 데이터 라인에 공급되는 디멀티플렉서.
6. 제 1 채널과 제 1 데이터 라인 사이에 연결되고 먹스 제어 신호에 의해 제어되는 제 1 스위칭 트랜지스터; 및
   제 2 채널과 제 2 데이터 라인 사이에 연결되고 상기 먹스 제어 신호에 의해 제어되는 제 2 스위칭 트랜지스터를 구비하고,
   상기 제 1 채널과 제 3 데이터 라인은 서로 직접 연결되고, 상기 제 2 채널과 제 4 데이터 라인은 서로 직접 연결되는 디멀티플렉서.
7. 제 6 항에 있어서,
   1 수평 기간은,
   상기 먹스 제어 신호가 하이 논리 레벨인 제 1 구간과,
   상기 먹스 제어 신호가 로우 논리 레벨인 제 2 구간을 구비하고
   상기 제 1 구간에, 상기 제 1 스위칭 트랜지스터 및 상기 제 2 스위칭 트랜지스터가 상기 제 1 채널 및 상기 제 2 채널에서 출력되는 데이터 전압을 각각 상기 제 1 데이터 라인 및 상기 제 2 데이터 라인에 공급하고,
   상기 제 2 구간에, 상기 제 1 채널 및 상기 제 2 채널에서 출력되는 데이터 전압이 각각 상기 제 3 데이터 라인 및 상기 제 4 데이터 라인에 공급되는 디멀티플렉서.
8. 제 1 채널과 제 1 데이터 라인 사이에 연결되고 제 1 먹스 제어 신호에 의해 제어되는 제 1 스위칭 트랜지스터;
   제 2 채널과 제 2 데이터 라인 사이에 연결되고 상기 제 1 먹스 제어 신호에 의해 제어되는 제 2 스위칭 트랜지스터;
   상기 제 1 채널과 제 3 데이터 라인 사이에 연결되고 제 2 먹스 제어 신호에 의해 제어되는 제 3 스위칭 트랜지스터;
   상기 제 2 채널과 제 4 데이터 라인 사이에 연결되고 상기 제 2 먹스 제어 신호에 의해 제어되는 제 4 스위칭 트랜지스터;
   상기 제 1 채널과 제 5 데이터 라인 사이에 연결되고 제 3 먹스 제어 신호에 의해 제어되는 제 5 스위칭 트랜지스터; 및
   상기 제 2 채널과 제 6 데이터 라인 사이에 연결되고 상기 제 3 먹스 제어 신호에 의해 제어되는 제 6 스위칭 트랜지스터를 구비하고,
   상기 제 1 채널과 제 7 데이터 라인은 서로 직접 연결되고, 상기 제 2 채널과 제 8 데이터 라인은 서로 직접 연결되는 디멀티플렉서.
9. 제 8 항에 있어서,
   1 수평 기간은, 상기 제 1 먹스 제어 신호가 하이 논리 레벨이고 상기 제 2 및 제 3 먹스 제어 신호들은 로우 논리 레벨인 제 1 구간,
   상기 제 2 먹스 제어 신호가 하이 논리 레벨이고 상기 제 1 및 제 3 먹스 제어 신호가 로우 논리 레벨인 제 2 구간,
   상기 제 3 먹스 제어 신호가 로우 논리 레벨이고 상기 제 1 및 제 2 먹스 제어 신호가 하이 논리 레벨인 제 3 구간,
   및
   상기 제 1 내지 제 3 먹스 제어 신호들이 모두 로우 논리 레벨인 제 4 구간을 순차적으로 구비하고,
   상기 제 1 구간에, 상기 제 1 스위칭 트랜지스터 및 상기 제 2 스위칭 트랜지스터가 상기 제 1 채널 및 상기 제 2 채널에서 출력되는 데이터 전압을 각각 상기 제 1 데이터 라인 및 상기 제 2 데이터 라인에 공급하고,
   상기 제 2 구간에, 상기 제 3 스위칭 트랜지스터 및 상기 제 4 스위칭 트랜지스터가 상기 제 1 채널 및 상기 제 2 채널에서 출력되는 데이터 전압을 각각 상기 제 3 데이터 라인 및 제 4 데이터 라인에 공급하며,
   상기 제 3 구간에, 상기 제 5 스위칭 트랜지스터 및 상기 제 6 스위칭 트랜지스터가 상기 제 1 채널 및 상기 제 2 채널에서 출력되는 데이터 전압을 각각 상기 제 5 데이터 라인 및 제 6 데이터 라인에 공급하고,
   상기 제 4 구간에, 상기 제 1 채널 및 상기 제 2 채널에서 출력되는 데이터 전압이 각각 상기 제 7 데이터 라인 및 상기 제 8 데이터 라인에 공급되는 디멀티플렉서.
10. 복수개의 게이트 라인과 복수개의 데이터 라인을 구비한 표시 패널;
    m개(m은 2 이상의 자연수)의 채널을 통해 상기 표시 패널의 데이터 라인들에 데이터 신호를 공급하기 위한 데이터 구동회로; 그리고
    m*(k-1)개의 스위칭 트랜지스터를 구비하고(k는 2 이상의 자연수), (k-1)개의 먹스 제어 신호들에 의해 제어되어 각 채널에서 출력되는 데이터 전압을 k개의 데이터 라인들에 시 분할 방식으로 공급하는 디멀티플렉서를 구비한 평판 표시 장치.
11. 제 10 항에 있어서,
    각 채널은 (k-1)개의 스위칭 트랜지스터를 통해 (k-1)개의 데이터 라인들에 연결되고, 나머지 하나의 데이터 라인에 직접 연결되는 평판 표시 장치.

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