KR100604919B1 - 디스플레이 장치 - Google Patents

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Abstract

디스플레이 장치가 개시된다. 본 발명의 실시예에 따른 디스플레이 장치는 타이밍 컨트롤러, 직렬 캐스케이드로 접속된 n 개의 소스 드라이버들, 제 1 신호 전송 수단 및 제 2 내지 제 n 신호 전송 수단을 구비한다. 제 1 신호 전송 수단은 상기 n 개의 소스 드라이버들 중에서 제 1 소스 드라이버와 상기 타이밍 컨트롤러를 접속시키며 다수개의 버스들을 구비한다. 제 2 내지 제 n 신호 전송 수단은 상기 제 1 소스 드라이버에 상기 제 2 내지 제 n 소스 드라이버들을 직렬로 접속시키며 다수개의 버스들을 구비한다. 상기 제 1 신호전송수단은 상기 타이밍 컨트롤러로부터 출력된 디스플레이 데이터를 전송하는 다수개의 데이터 라인들을 각각 구비하는 제 1 내지 제 n 데이터 버스들을 구비한다. 상기 제 2 내지 제 n 신호전송수단들은 각각 앞단의 소스 드라이버를 통과한 상기 제 2 내지 제 n 데이터 버스들 중 대응되는 데이터 버스들을 구비하고, 구비하는 데이터 버스들의 수가 순차적으로 감소한다. 상기 제 1 내지 제 n 신호전송수단들은 구비하는 데이터 버스들의 수가 순차적으로 하나 씩 감소한다. 본 발명에 따른 디스플레이 장치는 소스 드라이버들로 인가되는 데이터 버스의 수를 줄임으로써 원가 절감 및 소비되는 전력을 줄일 수 있는 장점이 있다.

Description

디스플레이 장치{Display device}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 디스플레이 장치의 구조 설명하는 블록도이다.
도 2는 구동회로 일체형 디스플레이 장치의 구조를 설명하는 도면이다.
도 3은 다른 구동회로 일체형 디스플레이 장치의 구조를 설명하는 도면이다.
도 4는 본 발명의 실시예에 따른 구동회로 일체형 디스플레이 장치의 구조를 설명하는 도면이다.
도 5는 도 5의 디스플레이 장치의 동작을 설명하는 타이밍도이다.
도 6은 본 발명의 다른 실시예에 따른 구동회로 일체형 디스플레이 장치의 구조를 설명하는 도면이다.
본 발명은 디스플레이 장치에 관한 것으로서, 특히 소스 드라이버들 사이를 연결하는 데이터 버스들의 수가 순차적으로 감소하는 디스플레이 장치에 관한 것이다.
도 1은 일반적인 디스플레이 장치의 구조 설명하는 블록도이다.
도 1을 참조하면, 디스플레이 장치(100)는 패널(12), 소스 드라이버 블록(14), 게이트 드라이버 블록(16), 타이밍 컨트롤러(18) 및 전원(power source; 20)을 구비한다. 패널(12)은 다수개의 데이터 라인들(S1~SN), 다수개의 스캔라인들(또는 게이트 라인들이라고도 한다; G1~GM), 및 도시되지 않은 다수개의 픽셀 전극들을 구비한다.
박막 트랜지스터들(Thin Film Transistors; TFTs)들은 데이터 라인들과 픽셀 전극들 사이에 접속된다. TFT의 게이트 전극은 스캔 라인에 접속되고, TFT의 소스 전극은 데이터 라인에 접속되고, TFT의 드레인 전극은 픽셀 전극에 접속된다.
소스 드라이버 블록(14)은 도시되지 않은 다수개의 소스 드라이버들을 구비하고, 타이밍 컨트롤러(18)로부터 출력되는 디스플레이 데이터(DATA)와 각 제어신호(CLK, DIO, LOAD, POL), 및 전원(20)으로부터 출력되는 적어도 하나의 전압에 기초하여 디스플레이 패널(12)의 데이터 라인들(S1 내지 SN)을 구동한다.
타이밍 컨트롤러(18)는 수평동기신호(미도시), 수직 동기신호(미도시) 및 디스플레이 데이터(미도시)를 수신하고, 각종의 신호들(CLK, DIO, DATA, LOAD, POL)을 발생하고, 대응되는 신호(CLK, DIO, DATA, LOAD, POL)를 각 버스(21, 22, 23, 24 25)를 통하여 소스 드라이버 블락(14)으로 출력한다.
도 1에서 알 수 있듯이, 일반적인 디스플레이 장치(100)는 패널(12) 주변에 패널(12)에 이미지를 표시하기 위한 여러 가지 제어 블록들(14, 16, 18, 20)이 배치되는 구조를 가진다.
도 2는 구동회로 일체형 디스플레이 장치의 구조를 설명하는 도면이다.
도 2를 참조하면, 구동 회로 일체형 디스플레이 장치(200)는 패널(210)과 타이밍 컨트롤러(TCON)를 장착하는 기판(220) 그리고 기판(220)과 상기 패널(210)에 공통으로 연결되는 필름(230)을 구비한다. 필름(230) 위에는 상기 패널(210)을 제어하는 소스 드라이버들(CD1, CD2, CD3)이 장착된다.
도 2에는 설명의 편의를 위하여 3개의 필름(230)만 도시되어 있으나 이에 한정되는 것은 아니다. 또한, 소스 드라이버들(CD1, CD2, CD3)도 3개만 도시되어 있으나 이에 한정되는 것은 아니다.
도 1의 일반적인 디스플레이 장치(100)가 패널(12) 주위에 제어 블록들(14, 16, 18, 20)이 배치됨에 따라 제어 블록들(14, 16, 18, 20)이 차지하는 면적이 커지는 문제가 있다.
디스플레이 장치에서는 주변 제어 장치들이 차지하는 면적을 줄이는 것이 필요하다. 따라서, 도 2의 구동 회로 일체형 디스플레이 장치(200)와 같이 구조가 새로 개발되고 있다.
도 2의 구동 회로 일체형 디스플레이 장치(200)는 기판(220)에 타이밍 컨트롤러(TCON)가 장착되고, 소스 드라이버들(CD1, CD2, CD3)이 기판(220)과 패널(210)에 공통으로 연결되는 필름(230)위에 장착된다. 도 2에는 설명의 편의를 위하여 게이트 드라이버들은 도시되지 아니한다.
도 1의 디스플레이 장치(100)에서는 타이밍 컨트롤러(18)로부터 디스플레이 데이터(DATA)가 소스 드라이버 블록(14)의 모든 소스 드라이버들(미도시)로 인가된 다. 그러나, 도 2의 구동 회로 일체형 디스플레이 장치(200)의 타이밍 컨트롤러(TCON)는 디스플레이 데이터(RGB)와 제어 신호들(CLK,DIO,IREF)을 제 1 소스 드라이버(CD1)로만 인가한다.
제 1 소스 드라이버(CD1)는 수신된 디스플레이 데이터(RGB)를 내부에 저장하고 제어 신호들(CLK,DIO,IREF)에 응답하여 디스플레이 데이터를 패널(210)로 출력한다. 그리고, 제 1 소스 드라이버(CD1)는 디스플레이 데이터(RGB)와 제어 신호들(CLK,DIO2,IREF)을 제 2 소스 드라이버(CD2)로 인가한다.
제 2 소스 드라이버(CD2)도 수신된 디스플레이 데이터(RGB)를 내부에 저장하고 제어 신호들(CLK,DIO2,IREF)에 응답하여 디스플레이 데이터를 패널(210)로 출력한다. 그리고, 제 2 소스 드라이버(CD2)는 디스플레이 데이터(RGB)와 제어 신호들(CLK,DIO2,IREF)을 제 3 소스 드라이버(CD3)로 인가한다.
이와 같이 타이밍 컨트롤러(TCON)로부터 출력되는 디스플레이 데이터(RGB)와 제어 신호들(CLK,DIO,IREF)이 제 1 소스 드라이버(CD1)로만 인가되고 나머지 소스 드라이버들(CD2, CD3)은 앞단의 소스 드라이버로부터 디스플레이 데이터(RGB)와 제어 신호들(CLK,DIO,IREF)을 수신하는 방식을 직렬 캐스케이드(serial cascade) 방식이라고 한다.
직렬 캐스케이드 방식으로 접속된 소스 드라이버들(CD1, CD2, CD3)을 구비하는 도 2의 구동회로 일체형 디스플레이 장치(200)는 도 1의 디스플레이 장치(100)에 비하여 주변 회로들이 차지하는 면적을 줄임으로써 기판(220) 크기를 줄일 수 있다.
도 2의 구동 회로 일체형 디스플레이 장치(200)는 타이밍 컨트롤러(TCON)로부터 출력되는 제어 신호들(DIO, CLK, IREF)의 수가 도 1의 디스플레이 장치(100)의 타이밍 컨트롤러(18)로부터 출력되는 제어 신호들(DIO, CLK, LOAD, POL)의 수보다 적다.
즉, 타이밍 컨트롤러(TCON)는 LOAD 신호와 POL 신호를 발생하지 않는다. 따라서, 배선 면적이 감소되고, 디스플레이 장치(200)에서 소비되는 전류의 양도 줄어들 수 있다.
도 3은 다른 구동회로 일체형 디스플레이 장치의 구조를 설명하는 도면이다.
도 3을 참조하면, 구동 회로 일체형 디스플레이 장치(300)는 유리 기판(320)에 장착되는 패널(310)과 소스 드라이버들(CD1, CD2, CD3) 및 유리 기판(320) 외부의 타이밍 컨트롤러(TCON)를 구비한다. 도 3에는 소스 드라이버들(CD1, CD2, CD3)이 3개만 도시되어 있으나 이에 한정되는 것은 아니다.
도 2의 구동 회로 일체형 디스플레이 장치(200)와 달리 도 3의 구동 회로 일체형 디스플레이 장치(300)는 소스 드라이버들(CD1, CD2, CD3)이 필름(230) 위에 장착되지 아니하고 패널(310)과 함께 유리 기판(310)에 장착된다. 도 3에는 설명의 편의를 위하여 게이트 드라이버들은 도시되지 아니한다.
도 3의 구동 회로 일체형 디스플레이 장치(300)의 소스 드라이버들(CD1, CD2, CD3)은 직렬 캐스케이드 방식으로 연결된다. 따라서, 타이밍 컨트롤러(TCON)는 디스플레이 데이터(RGB) 및 제어 신호들(DIO, CLK, IREF)을 제 1 소스 드라이버(CD1)로만 인가한다. 그리고, 제 1 소스 드라이버(CD1)는 디스플레이 데이터(RGB) 및 제어 신호들(DIO2 CLK, IREF)을 제 2 소스 드라이버(CD2)로 인가한다.
도 3의 구동 회로 일체형 디스플레이 장치(300)도 도 1의 디스플레이 장치(100)에 비하여 타이밍 컨트롤러(TCON)를 포함한 주변 회로를 크게 줄일 수 있기 때문에 기판(310)의 크기를 최소화 할 수 있는 장점이 있다.
또한, 타이밍 컨트롤러(TCON)가 LOAD 신호와 POL 신호를 발생하지 않음으로써 배선 면적이 감소되고, 디스플레이 장치(300)에서 소비되는 전류의 양도 줄어들 수 있다.
그러나, 디스플레이 장치에 있어서 패널을 제어하는 주변 회로들 및 배선이 차지하는 면적을 줄임으로써 패널의 크기를 크게 하고 또한 디스플레이 장치가 소비하는 전력을 줄이는 것이 여전히 필요하다.
본 발명이 이루고자하는 기술적 과제는 디스플레이 데이터가 전달되는 신호 배선을 줄임으로써 패널 원가 절감 및 소비 전력을 줄일 수 있는 디스플레이 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 디스플레이 장치는 타이밍 컨트롤러, 직렬 캐스케이드로 접속된 n 개의 소스 드라이버들, 제 1 신호 전송 수단 및 제 2 내지 제 n 신호 전송 수단을 구비한다.
제 1 신호 전송 수단은 상기 n 개의 소스 드라이버들 중에서 제 1 소스 드라이버와 상기 타이밍 컨트롤러를 접속시키며 다수개의 버스들을 구비한다. 제 2 내 지 제 n 신호 전송 수단은 상기 제 1 소스 드라이버에 상기 제 2 내지 제 n 소스 드라이버들을 직렬로 접속시키며 다수개의 버스들을 구비한다.
상기 제 1 신호전송수단은 상기 타이밍 컨트롤러로부터 출력된 디스플레이 데이터를 전송하는 다수개의 데이터 라인들을 각각 구비하는 제 1 내지 제 n 데이터 버스들을 구비한다.
상기 제 2 내지 제 n 신호전송수단들은 각각 앞단의 소스 드라이버를 통과한 상기 제 2 내지 제 n 데이터 버스들 중 대응되는 데이터 버스들을 구비하고, 구비하는 데이터 버스들의 수가 순차적으로 감소한다.
상기 제 1 내지 제 n 신호전송수단들은 구비하는 데이터 버스들의 수가 순차적으로 하나 씩 감소한다.
상기 제 1 신호전송수단의 제 1 데이터 버스는 상기 제 1 소스 드라이버에 저장되기 위한 상기 디스플레이 데이터를 전송하고, 상기 제 2 내지 제 n 데이터 버스는 대응되는 상기 제 2 내지 제 n 소스 드라이버에 저장되기 위한 상기 디스플레이 데이터를 전송한다.
상기 제 1 내지 제 n 데이터 버스들은 각각 상기 타이밍 컨트롤러로부터 대응되는 소스 드라이버까지만 연결된다. 상기 타이밍 컨트롤러는 상기 제 1 신호 전송 수단이 구비하는 제 1 내지 제 n 데이터 버스 각각에 상기 제 1 내지 제 n 소스 드라이버들 중에서 대응되는 소스 드라이버에 저장하기 위한 전용의 디스플레이 데이터를 할당한다.
상기 제1 내지 제 n 신호 전송 수단은 클록 버스 및 제어 버스를 더 구비한 다.
클록 버스는 상기 타이밍 컨트롤러로부터 출력된 클록 신호를 상기 제 1 내지 제 n 소스 드라이버들을 통하여 직렬로 전송한다. 제어 버스는 상기 타이밍 컨트롤러로부터 출력되어 제 1 내지 제 n 소스 드라이버의 동작을 제어하는 제 1 동작제어신호를 상기 제 1 내지 제 n 소스 드라이버들을 통하여 직렬로 전송한다.
상기 타이밍 컨트롤러는 제 1 구간동안 상기 제 1 동작 제어 신호의 논리 상태와 동일한 논리 상태를 가지는 제 2 동작제어신호를 상기 제 1 데이터 버스가 구비하는 다수개의 데이터 라인들 중 하나의 데이터 라인에 할당한다.
상기 제 1 내지 제 n 소스 드라이버는 상기 제 1 동작 제어신호와 상기 제 2 동작제어신호에 응답하여 대응되는 상기 디스플레이 데이터를 래치 한다.
상기 타이밍 컨트롤러는 상기 제 1 구간동안 극성제어신호를 상기 제 1 데이터 버스가 구비하는 다수개의 데이터 라인들 중 하나의 데이터 라인에 할당하고, 상기 제 1 내지 제 n 소스 드라이버는 상기 극성제어신호에 응답하여 출력될 디스플레이 데이터의 극성을 제어한다.
상기 타이밍 컨트롤러는 제 2 구간동안 상기 제 1 동작 제어 신호의 논리 상태와 다른 논리 상태를 가지는 제 2 동작제어신호를 상기 제 1 데이터 버스가 구비하는 다수개의 데이터 라인들 중 하나의 데이터 라인에 할당한다.
상기 제 1 내지 제 n 소스 드라이버는 상기 극성제어신호와, 상기 제 2 구간동안 발생된 상기 제1 동작제어신호 및 상기 제 2 동작제어신호에 응답하여 래치 된 상기 디스플레이 데이터를 출력한다.
상기 제어 버스 및 상기 데이터 버스 상의 신호들 각각은 차동 신호들일 수 있다. 상기 제어 버스 및 상기 데이터 버스 상의 신호들은 싱글 엔디드(single-ended) 신호일 수 있다. 상기 제1 내지 제 n 신호 전송 수단은 상기 타이밍 컨트롤러로부터 출력된 기준 신호를 제 1 내지 제 n 소스 드라이버들을 통하여 전송하는 기준 신호 버스를 더 구비한다.
상기 제1 내지 제 n 소스 드라이버들은 상기 타이밍 컨트롤러를 장착하는 기판과 패널을 연결하는 필름들 위에 장착되는 칩 온 필름(Chip On Film :COF)구조 또는 탭(Tape Automated Bonding :TAP) 구조를 가지거나 상기 패널이 장착된 유리 위에 장착되는 칩 온 글래스(Chip On Glass :COG) 구조를 가진다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 디스플레이 장치는 타이밍 컨트롤러, 제 1 및 제 2 소스 드라이버 블록, 1 내지 4군의 버스들을 구비한다.
제 1 소스 드라이버 블록은 직렬 캐스케이드로 접속된 n 개의 소스 드라이버들을 구비한다. 제 2 소스 드라이버 블록은 직렬 캐스케이드로 접속된 n 개의 소스 드라이버들을 구비한다.
1군의 버스들은 상기 타이밍 컨트롤러와 상기 제 1 소스 드라이버 블록 내의 상기 n 개의 소스 드라이버들 중에서 제 1 소스 드라이버사이에 접속된다. 2군의 버스들은 상기 타이밍 컨트롤러와 상기 제 2 소스 드라이버 블록 내의 상기 n 개의 소스 드라이버들 중에서 제 1 소스 드라이버사이에 접속된다.
3군의 버스들은 상기 제 1 소스 드라이버 블록의 제 1 소스 드라이버에 제 2 내지 제 n 소스 드라이버들을 직렬로 접속시킨다. 4군의 버스들은 상기 제 2 소스 드라이버 블록의 제 1 소스 드라이버에 제 2 내지 제 n 소스 드라이버들을 직렬로 접속시킨다.
상기 1 내지 4 군의 버스들은 상기 타이밍 컨트롤러에서 상기 제 n 소스 드라이버 방향으로 갈수록 버스들의 수가 순차적으로 감소한다. 상기 1 내지 4군의 버스들은 상기 타이밍 컨트롤러에서 출력되는 디스플레이 데이터를 전송하는 데이터 버스들의 수가 하나씩 감소한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 디스플레이 장치는 타이밍 컨트롤러 및 직렬 캐스케이드로 접속되는 제 1 내지 제 n 소스 드라이버들을 구비한다.
상기 제 1 내지 제 n 소스 드라이버들은 입력되는 데이터 버스들의 수보다 출력되는 데이터 버스들의 수가 적다. 상기 제 1 내지 제 n 소스 드라이버들은 입력되는 데이터 버스들의 수보다 출력되는 데이터 버스들의 수가 하나씩 적다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 실시예에 따른 구동회로 일체형 디스플레이 장치의 구조를 설명하는 도면이다.
도 4를 참조하면, 본 발명의 실시예에 따른 구동 회로 일체형 디스플레이 장치(400)는 타이밍 컨트롤러(TCON), 직렬 캐스케이드로 접속된 n 개의 소스 드라이버들(CD1, CD2, CD3), 제 1 신호 전송 수단(STB1) 및 제 2 내지 제 n 신호 전송 수단(STB2, STB3)을 구비한다.
디스플레이 장치(400)는 소스 드라이버들과 신호 전송 수단들을 복수개 구비할 수 있으나 도 4에는 3개의 신호 전송 수단(STB1, STB2, STB3) 및 소스 드라이버들(CD1, CD2, CD3)이 개시된다.
이하에서는 설명의 편의를 위하여 n 이 3인 경우, 즉 3개의 소스 드라이버들(CD1, CD2, CD3)과 3 개의 신호 전송 수단(STB1, STB2, STB3)을 구비하는 디스플레이 장치(400)에 대하여 설명된다. 소스 드라이버들(CD1, CD2, CD3)은 전원 전압(POWER)과 계조 전압(GAMMA)을 수신하여 동작한다.
여기서 직렬 캐스케이드란 앞서 설명된 바와 같이, 다수개의 소스 드라이버들(CD1, CD2, CD3)각각이 타이밍 컨트롤러(TCON)로부터 출력되는 다양한 신호들을 수신하는 것이 아니라 첫 번째 소스 드라이버(CD1)만이 타이밍 컨트롤러(TCON)로부터 출력되는 다양한 신호들을 직접 수신하고, 나머지 소스드라이버들(CD2, CD3)각각은 그 전단의 소스 드라이버의 출력을 수신하는 방식을 말한다.
또한, 도 4에 도시된 실시예에서는 타이밍 컨트롤러(TCON)와 소스 드라이버들(CD1, CD2, CD3)의 동작에 대해서만 설명되지만, 소스 드라이버들이 타이밍 컨트롤러(TCON)를 중심으로 서로 대칭적으로 패널(410)과 기판(420)의 사이에 위치할 수도 있다.
이러한 구조를 T-형(T-type) 직렬 캐스케이드라 한다. 그러나 본 발명에 따른 디스플레이 장치(400)가 도 4에 도시된 형태의 소스 드라이버들(CD1, CD2, CD3)의 배치 구조나 T-형 직렬 캐스케이드 구조에 한정되는 것은 아니다. 또한, 본 발명에 따른 디스플레이 장치(400)는 전압구동방식 또는 전류구동방식으로 동작할 수 있다.
도 4의 디스플레이 장치(400)는 3 개의 소스 드라이버들(CD1, CD2, CD3)이 타이밍 컨트롤러(TCON)를 장착하는 기판(420)과 패널(410)을 연결하는 필름들(430) 위에 장착되는 칩 온 필름(Chip On Film :COF)구조이다.
그러나 본 발명의 실시예에 따른 디스플레이 장치(400)가 반드시 칩 온 필름 구조를 가지는 것에 한정되는 것은 아니다. 예를 들어, 본 발명의 실시예에 따른 디스플레이 장치(400)는 소스 드라이버들(CD1, CD2, CD3)이 패널(410)이 장착된 유리 위에 장착되는 칩 온 글래스(Chip On Glass :COG) 구조 또는 탭(Tape Automated Bonding :TAP) 구조일 수도 있다.
또한, 본 발명의 실시예에 따른 디스플레이 장치(400)의 패널(410)은 액티브 매트릭스 형태의 TFT-LCD(active matrix type thin film transistor liquid crystal display)로 구현될 수 있다. 그러나 본 발명에 따른 버스 구조를 갖는 디스플레이 장치(400)의 패널(410)이 액티브 매트릭스 형태의 TFT-LCD에 한정되는 것이 아니다.
제 1 신호 전송 수단(STB1)은 3 개의 소스 드라이버들(CD1, CD2, CD3) 중에 서 제 1 소스 드라이버(CD1)와 타이밍 컨트롤러(TCON)를 접속시키며 다수개의 버스들을 구비한다. 제 2 및 제 3 신호 전송 수단(STB2, STB3)은 제 1 소스 드라이버(CD1)에 제 2 및 제 3 소스 드라이버들(CD2, CD3)을 직렬로 접속시키며 다수개의 버스들을 구비한다.
제 1 신호 전송 수단(STB1)은 타이밍 컨트롤러(TCON)로부터 출력된 디스플레이 데이터를 전송하는 다수개의 데이터 라인들을 각각 구비하는 제 1 내지 제 n 데이터 버스들(D1, D2, D3)을 구비한다.
데이터 버스들은 복수개일 수 있으나 도 4에는 3개의 데이터 버스(D1, D2, D3)들만 도시된다. 이하에서는 설명의 편의를 위하여 n=3인 경우, 제 1 신호 전송 수단(STB1)이 3개의 데이터 버스들(D1, D2, D3)을 구비하는 경우에 대하여 설명한다.
또한, 각각의 데이터 버스들(D1, D2, D3)이 구비하는 데이터 라인들의 수도 복수개일 수 있으나 본 발명의 실시예에서는 데이터 버스들(D1, D2, D3)이 각각 3개의 데이터 라인들을 구비하는 것을 가정한다. 그러나 이에 한정되는 것은 아니다.
제 2 및 제 3 신호전송수단들(STB2, STB3)은 각각 앞단의 소스 드라이버로 입력된 제 1 내지 제 3 데이터 버스들(D1, D2, D3) 중 일부 데이터 버스들을 구비하고, 구비하는 데이터 버스들의 수가 순차적으로 감소한다.
좀 더 설명하면, 제 1 내지 제 3 신호전송수단들(STB1~STB3)은 구비하는 데이터 버스들의 수가 순차적으로 하나 씩 감소한다. 도 4를 참조하면, 타이밍 컨트 롤러(TCON)에서 제 1 소스 드라이버(CD1)로 인가되는 데이터 버스는 D1, D2 및 D3의 3개이지만 제 1 소스 드라이버(CD1)에서 제 2 소스 드라이버(CD2)로 인가되는 데이터 버스는 D2 및 D3의 2개이다. 점선으로 표시된 데이터 버스(D1)는 제거된 데이터 버스를 의미한다.
마찬가지로, 제 2 소스 드라이버(CD2)에서 제 3 소스 드라이버(CD3)로 인가되는 데이터 버스는 D3 1개이다. 점선으로 표시된 데이터 버스(D2)는 제거된 데이터 버스를 의미한다.
제 1 신호 전송 수단(STB1)의 제 1 데이터 버스(D1)는 제 1 소스 드라이버(CD1)에 저장되기 위한 디스플레이 데이터를 전송한다. 제 2 및 제 3 데이터 버스(D2, D3)는 대응되는 제 2 및 제 3 소스 드라이버(CD2, CD3)에 저장되기 위한 디스플레이 데이터를 전송한다.
그리고, 상기 제 1 내지 제 3 데이터 버스들(D1, D2, D3)은 각각 타이밍 컨트롤러(TCON)로부터 대응되는 소스 드라이버까지만 연결된다. 즉, 제 1 데이터 버스(D1)는 도 4에 도시된 것과 같이 타이밍 컨트롤러(TCON)에서 제 1 소스 드라이버(CD1)로만 연결된다.
제 2 데이터 버스(D2)는 제 1 소스 드라이버(CD1)를 통과하여 제 2 소스 드라이버(CD2)까지 연결된다. 제 3 데이터 버스(D3)는 제 1 및 제 2 소스 드라이버(CD1, CD2)를 통과하여 제 3 소스 드라이버(CD3)까지 연결된다.
타이밍 컨트롤러(TCON)는 제 1 신호 전송 수단(STB1)이 구비하는 제 1 내지 제 3 데이터 버스(D1, D2, D3) 각각에 제 1 내지 제 3 소스 드라이버들(CD1, CD2, CD3) 중에서 대응되는 소스 드라이버에 저장하기 위한 전용의 디스플레이 데이터를 할당한다.
도 4의 디스플레이 장치(400)에서 데이터 버스의 구조가 앞서 설명된 것과 같을 때, 타이밍 컨트롤러(TCON)에서 제 1 내지 제 3 데이터 버스(D1, D2, D3)로 디스플레이 데이터를 인가하는 방법에 대해서는 도 5를 참조하여 설명한다.
도 5는 도 4의 디스플레이 장치의 동작을 설명하는 타이밍도이다.
본 발명의 실시예에 따른 디스플레이 장치(400)를 보면 도 1의 디스플레이 장치(100)와 비교하여 극성제어신호(POL)를 전송하는 신호선과 로드신호(LOAD)를 전송하는 신호선을 구비하지 아니한다. 대신 디스플레이 장치(400)의 타이밍 컨트롤러(TCON)는 극성 제어 신호(POL)와 로드신호(LOAD)의 기능을 하는 신호들을 데이터 버스에 일정한 시간 구간동안 인가한다.
따라서 본 발명의 실시예에 디스플레이 장치(400)는 종래의 디스플레이 장치(100)보다 버스(또는 신호선)의 수가 감소된다. 버스의 수가 감소됨에 따라 디스플레이 장치(400)가 소비하는 전류도 감소하고, 디스플레이 장치(400)로부터 발생되는 EMI도 감소한다.
또한, 데이터 버스도 소스 드라이버들(CD1, CD2, CD3)의 수가 증가됨에 따라 줄어들게 되므로 데이터 버스에 의한 소비 전류도 감소된다.
제1 내지 제 3 신호 전송 수단(STB1, STB2, STB3)은 클록 버스(450) 및 제어 버스(455)를 더 구비한다. 클록 버스(450)는 타이밍 컨트롤러(TCON)로부터 출력된 클록 신호(CLK)를 제 1 내지 제 3 소스 드라이버들(CD1, CD2, CD3)을 통하여 직렬 로 전송한다.
제어 버스(455)는 타이밍 컨트롤러(TCON)로부터 출력되어 제 1 내지 제 3 소스 드라이버(CD3)의 동작을 제어하는 제 1 동작 제어 신호(DIO)를 제 1 내지 제 3 소스 드라이버들(CD1, CD2, CD3)을 통하여 직렬로 전송한다.
제어 버스(455) 및 데이터 버스(D1~D3) 상의 신호들 각각은 차동 신호들일 수 있다. 또는, 제어 버스(455) 및 데이터 버스(D1~D3) 상의 신호들은 싱글 엔디드(single-ended) 신호일 수 있다.
제어 버스(455) 및 데이터 버스(D1~D3) 상의 신호들은 싱글 엔디드 신호일 경우, 제1 내지 제 3 신호 전송 수단(STB1, STB2, STB3)은 타이밍 컨트롤러(TCON)로부터 출력된 기준 신호(IREF)를 제 1 내지 제 3 소스 드라이버들(CD1, CD2, CD3)을 통하여 전송하는 기준 신호 버스(460)를 더 구비할 수 있다.
기준 신호(IREF)는 싱글 엔디드 신호와 비교되는 기준이 되는 신호이다. 도 4에는 기준 신호(IREF)를 전송하는 기준 신호 버스(460)가 도시되어 있으므로 도 4의 제어 버스(455) 및 데이터 버스(D1~D3)를 통하여 전송되는 신호들은 싱글 엔디드 신호인 것으로 가정한다.
도 6을 참조하면, 제 1 구간(A)에서 타이밍 컨트롤러(TCON)는 클록 신호(CLK), 제 1 동작 제어 신호(DIO)와 제 2 동작 제어 신호 및 극성 제어 신호(POL)를 발생한다.
제 1 구간(A)구간동안, 타이밍 컨트롤러(TCON)는 클록 신호(CLK)를 클록 버스(450)를 통하여 제 1 소스 드라이버(CD1)로 전송하고, 로우 레벨을 갖는 제 1 동 작 제어 신호(DIO)를 제어 버스(455)를 통하여 제 1 소스 드라이버(CD1)로 전송한다.
또한, 타이밍 컨트롤러(TCON)는 제 1 동작 제어 신호(DIO)와 동일한 논리 레벨을 가지는 제2동작제어신호를 제 1 데이터 버스(D1)가 구비하는 다수개의 데이터 라인들(D10, D11, D12) 중 하나의 데이터 라인(D10)에 할당한다.
도 5에는 제 1 데이터 버스(D1)의 첫 번째 데이터 라인(D10)에 제 2 동작 제어 신호가 할당된 것으로 도시되어 있으나 이에 한정되는 것은 아니다.
제 1 내지 제 3 소스 드라이버들(CD1, CD2, CD3)은 제 1 동작 제어 신호(DIO)와 제 2 동작제어신호에 응답하여 대응되는 디스플레이 데이터(RGB)를 래치 한다. 소스 드라이버들(CD1, CD2, CD3)은 로우 레벨을 갖는 제 1 동작 제어 신호(DIO)와 로우 레벨을 갖는 제 2 동작 제어 신호의 조합을 디스플레이 데이터(RGB)의 시작 신호로서 인식한다.
종래에는 소스 드라이버들이 제 1 동작 제어 신호(DIO)에만 응답하여 디스플레이 데이터를 래치 하지만 본 발명의 실시예에 따른 디스플레이 장치(400)는 제 1 동작 제어 신호(DIO)와 제 2 동작 제어 신호가 둘 다 제 1 구간(A)에서 로우 레벨인 경우에 디스플레이 데이터(RGB)를 래치한다.
또한, 타이밍 컨트롤러(TCON)는 제 1 구간(A)동안 극성 제어 신호(POL)를 제 1 데이터 버스(D1)가 구비하는 다수개의 데이터 라인들(D10, D12, D12) 중 하나의 데이터 라인(D11)에 할당한다.
도 5에는 제 1 데이터 버스(D1)의 두 번째 데이터 라인(D11)에 극성 제어 신 호(POL)가 할당된 것으로 도시되어 있으나 이에 한정되는 것은 아니다. 제 1 내지 제 3 소스 드라이버들(CD1, CD2, CD3)은 극성 제어 신호(POL)에 응답하여 출력될 디스플레이 데이터(RGB)의 극성을 결정한다.
타이밍 컨트롤러(TCON)는 데이터 구간동안 제 1 데이터 버스(D1)에 제 1 소스 드라이버(CD1)에 래치될 디스플레이 데이터(RGB)를 할당한다. 예를 들어, 소스 드라이버들(CD1, CD2, CD3) 각각에 총 384비트의 디스플레이 데이터(RGB)가 저장될 수 있다면, R 데이터와 G 데이터 및 B 데이터가 각각 128 비트씩 제 1 소스 드라이버(CD1)에 저장된다.
타이밍 컨트롤러(TCON)는 제 1 데이터 버스(D1)의 첫 번째 데이터 라인(D10)에 128 비트의 R 데이터(R0~R127)를 도 5에 도시된 것처럼 할당하고, 두 번 째 데이터 라인(D11)에 128 비트의 G 데이터(G0~G127)를 할당하고 세 번 째 데이터 라인(D12)에 128 비트의 B 데이터(B0~B127)를 할당한다.
그리고, 타이밍 컨트롤러(TCON)는 제 2 데이터 버스(D2)가 구비하는 세 개의 데이터 라인들(미도시)에 각각 128 비트의 디스플레이 데이터(R128~R255, G128~255, B128~255, 미도시)를 할당한다.
마지막으로, 타이밍 컨트롤러(TCON)는 제 3 데이터 버스(D3)의 첫 번째 데이터 라인(D30)에 128 비트의 R 데이터(R256~R384)를 할당하고, 두 번 째 데이터 라인(D31)에 128 비트의 G 데이터(G256~G384)를 할당하고 세 번 째 데이터 라인(D32)에 128 비트의 B 데이터(B256~B384)를 할당한다.
제 1 데이터 버스(D1)에 할당된 디스플레이 데이터(RGB)는 제 1 소스 드라이 버(CD1)에 래치된다. 제 2 데이터 버스(D2)에 할당된 데이터(RGB)는 제 1 소스 드라이버(CD1)를 통과하여 제 2 소스 드라이버(CD2)에 래치된다. 제 3 소스 드라이버(CD3)에 할당된 데이터는 제 1 및 제 2 소스 드라이버(CD1, CD2)를 통과하여 제 3 소스 드라이버(CD3)에 래치된다.
제 1 동작 제어 신호(DIO)와 제 2 동작 제어 신호가 제 1 구간(A)에서 로우 레벨인 경우 제 1 데이터 버스(D1)의 디스플레이 데이터가 제 1 소스 드라이버(CD1)에 래치된다.
그리고, 제 1 데이터 버스(D1)의 첫 번째 데이터 라인(D10)에 할당된 제 2 동작 제어 신호와 두 번째 데이터 라인(D11)에 할당된 극성 제어 신호(POL)는 제 1 소스 드라이버(CD1)를 통과하면서 제 2 데이터 버스(D2)의 첫 번째 데이터 라인(미도시) 및 두 번째 데이터 라인(미도시)에 복사된다.
제 1 소스 드라이버(CD1)에서 출력된 제 1 동작 제어 신호(DIO2)와 복사된 제 2 동작 제어 신호가 동시에 로우 레벨이면 제 2 데이터 버스(D2)에 할당된 디스플레이 데이터(RGB)가 제 2 소스 드라이버(CD2)에 래치된다.
마찬가지로, 제 2 데이터 버스(D2)의 첫 번째 데이터 라인(미도시)에 복사된 제 2 동작 제어 신호와 두 번째 데이터 라인(미도시)에 복사된 극성 제어 신호(POL)는 제 2 소스 드라이버(CD2)를 통과하면서 제 3 데이터 버스(D3)의 첫 번째 데이터 라인(D30) 및 두 번째 데이터 라인(D31)에 복사된다.
제 2 소스 드라이버(CD2)에서 출력된 제 1 동작 제어 신호(DIO3)와 복사된 제 2 동작 제어 신호가 동시에 로우 레벨이면 제 3 데이터 버스(D3)에 할당된 디스 플레이 데이터(RGB)가 제 3 소스 드라이버(CD3)에 래치된다.
또는 타이밍 컨트롤러(TCON)는 제 2 동작 신호와 극성 제어 신호(POL)를 제 1 내지 제 3 데이터 버스(D1, D2, D3) 각각의 첫 번째 및 두 번째 데이터 라인(D10, D11~ D30, D31)에 할당할 수도 있다.
타이밍 컨트롤러(TCON)는 제 2 구간(B)동안 제 1 동작 제어 신호(DIO)의 논리 상태와 다른 논리 상태를 가지는 제 2 동작 제어 신호를 제 1 데이터 버스(D1)가 구비하는 다수개의 데이터 라인들 중 하나의 데이터 라인에 할당한다.
즉, 제 1 동작 제어 신호(DIO)는 도 5에 도시된 것처럼 제 1 구간(A)에서 로우 레벨로 발생된 후 데이터 구간에서는 하이 레벨로 유지된다. 그리고, 다시 제 2 구간(B)에서 로우 레벨로 천이된다. 이 때, 타이밍 컨트롤러(TCON)는 하이 레벨의 제 2 동작 제어 신호를 제 1 데이터 버스(D1)의 첫 번째 데이터 라인(D10)에 할당한다.
제 1 소스 드라이버(CD1)는 극성제어신호(POL)와 제 2 구간(B)동안 발생된 제 1 동작 제어 신호(DIO) 및 제 2 동작 제어 신호에 응답하여 래치 된 디스플레이 데이터를 패널로 출력한다.
제 2 구간(B)에서의 로우 레벨의 제 1 동작 제어 신호(DIO)와 하이 레벨의 제 2 동작 제어 신호는 종래의 디스플레이 장치(100)에서의 로드 신호(LOAD)와 동일한 기능을 한다.
디스플레이 데이터(RGB)를 소스 드라이버들(CD1, CD2, CD3)에 래치 시키기 위한 제 1 구간(A)에서의 제 2 동작 제어 신호와 마찬가지로 제 2 구간(B)에서의 제 2 동작 제어 신호도 제 1 소스 드라이버(CD1)를 통과하면서 제 2 데이터 버스(D2)의 첫 번째 데이터 라인(미도시)에 복사되고, 제 2 소스 드라이버(CD2)는 로우 레벨의 제 1 동작 제어 신호(DIO)와 하이 레벨의 제 2 동작 제어 신호에 응답하여 래치된 디스플레이 데이터(RGB)를 패널로 출력한다.
제 2 동작 제어 신호는 제 2 소스 드라이버(CD2)를 통과하면서 역시 제 3 데이터 버스(D3)의 첫 번째 데이터 라인(D30)에 복사되고 제 3 소스 드라이버(CD3)는 로우 레벨의 제 1 동작 제어 신호(DIO)와 하이 레벨의 제 2 동작 제어 신호에 응답하여 래치된 디스플레이 데이터(RGB)를 패널로 출력한다.
이와 같이, 제 2 및 제 3 데이터 버스(D2, D3)에 할당된 디스플레이 데이터(RGB)를 통과시키고 대응되는 제 1 데이터 버스(D1)에 할당된 디스플레이 데이터(RGB)를 래치하는 제 1 소스 드라이버(CD1)의 구조는 당업자라면 이해할 수 있으므로 상세한 설명을 생략한다.
마찬가지로, 제 3 데이터 버스(D3)에 할당된 디스플레이 데이터(RGB)를 통과시키고 대응되는 제 2 데이터 버스(D2)에 할당된 디스플레이 데이터(RGB)를 래치하는 제 2 소스 드라이버(CD2)의 구조와 제 3 데이터 버스(D3)에 할당된 데이터를 래치하는 제 3 소스 드라이버(CD3)의 구조는 당업자라면 이해할 수 있으므로 상세한 설명을 생략한다.
도 5에서는 제 1 데이터 버스(D1)의 첫 번째 데이터 라인(D10)에 128 비트의 R 데이터가 할당되고 두 번째 데이터 라인(D11)에 128 비트의 G 데이터가 할당되며 세 번째 데이터 라인(D12)에 128 비트의 B 데이터가 할당되는 것으로 도시된다.
또한, 제 2 데이터 버스(D2) 및 제 3 데이터 버스(D3)에 디스플레이 데이터(RGB)가 할당되는 방법도 동일하다. 그러나, 제 1 내지 제 3 소스 드라이버(CD1, CD2, CD3)에 래치될 디스플레이 데이터(RGB)를 제 1 내지 제 3 데이터 버스(C1, C2, C3)에 할당하는 방법은 이에 한정되지 아니하며 다양할 수 있다.
이와 같이, 데이터 버스의 수를 하나씩 줄임으로써 데이터 버스에 의한 전류 소비를 줄일 수 있다. 제 1 소스 드라이버(CD1)에서 3개의 데이터 버스(D1, D2, D3)에 의해서 소비되는 전류를 I 라고 하면, 제 2 소스 드라이버(CD2)에서 2개의 데이터 버스(D2, D3)에 의해서 소비되는 전류는 2I/3이 되고, 제 3 소스 드라이버(CD3)에서 1개의 데이터 버스(D3)에 의해서 소비되는 전류는 I/3이 된다.
즉, 제 2 소스 드라이버(CD2)에서 I/3의 전류 소비를 줄일 수 있고, 제 3 소스 드라이버(CD3)에서 2I/3의 전류 소비를 줄일 수 있다.
도 6은 본 발명의 다른 실시예에 따른 구동회로 일체형 디스플레이 장치의 구조를 설명하는 도면이다.
도 6을 참조하면, 디스플레이 장치(600)는 타이밍 컨트롤러(TCON), 제 1 및 제 2 소스 드라이버 블록(640, 650), 1 내지 4군의 버스들(B1~B4)을 구비한다.
제 1 소스 드라이버 블록(640)은 직렬 캐스케이드로 접속된 n 개의 소스 드라이버들(RCD1, RCD2, RCD3)을 구비한다. 제 2 소스 드라이버 블록(650)은 직렬 캐스케이드로 접속된 n 개의 소스 드라이버들(LCD1, LCD2, LCD3)을 구비한다.
소스 드라이버들(RCD1, RCD2, RCD3, LCD1, LCD2, LCD3)은 패널(610)과 기판(620)을 연결하는 필름(630)위에 장착된다.
1군의 버스들(B1)은 타이밍 컨트롤러(TCON)와 제 1 소스 드라이버 블록(640) 내의 상기 n 개의 소스 드라이버들(RCD1, RCD2, RCD3) 중에서 제 1 소스 드라이버(RCD1)사이에 접속된다.
1군의 버스들(B1)은 데이터 버스(RD1~RD3), 클럭 신호(CLK)를 전송하는 버스, 제 1 동작 제어 신호(RDIO)를 전송하는 제어 버스 및 기준 신호(IREF)를 전송하는 기준 신호 버스를 구비한다.
2군의 버스들(B2)은 타이밍 컨트롤러(TCON)와 제 2 소스 드라이버 블록(650) 내의 상기 n 개의 소스 드라이버들(LCD1, LCD2, LCD3) 중에서 제 1 소스 드라이버(LCD1)사이에 접속된다.
2군의 버스들(B2)은 데이터 버스(LD1~LD3), 클럭 신호(CLK)를 전송하는 버스, 제 1 동작 제어 신호(LDIO)를 전송하는 제어 버스 및 기준 신호(IREF)를 전송하는 기준 신호 버스를 구비한다.
3군의 버스들(B3)은 제 1 소스 드라이버 블록(640)의 제 1 소스 드라이버(RCD1)에 제 2 내지 제 n 소스 드라이버들(RCD2, RCD3)을 직렬로 접속시킨다. 4군의 버스들(B4)은 제 2 소스 드라이버 블록(650)의 제 1 소스 드라이버(LCD1)에 제 2 내지 제 n 소스 드라이버들(LCD2, LCD3)을 직렬로 접속시킨다.
1 내지 4 군의 버스들(B1~B4)은 타이밍 컨트롤러(TCON)에서 제 n 소스 드라이버 방향으로 갈수록 구비하는 버스들의 수가 순차적으로 감소한다. 좀 더 설명하면, 1 내지 4군의 버스들(B1~B4)은 타이밍 컨트롤러(TCON)에서 출력되는 디스플레이 데이터를 전송하는 데이터 버스들의 수가 하나씩 감소한다.
도 6의 디스플레이 장치(600)는 소스 드라이버들(RCD1~RCD3, LCD1~LCD3)이 타이밍 컨트롤러(TCON)를 기준으로 대칭적으로 배치되는 T-형(T-type) 직렬 캐스케이드 구조로 연결된다.
이러한 배치상의 차이점을 제외하고는 도 6의 디스플레이 장치(600)는 도 4의 디스플레이 장치(400)와 동일한 기능을 수행하므로 상세한 설명을 생략한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 디스플레이 장치는 소스 드라이버들로 인가되는 데이터 버스의 수를 줄임으로써 소비되는 전력을 줄일 수 있는 장점이 있다.

Claims (28)

  1. 디스플레이 장치에 있어서,
    타이밍 컨트롤러 ;
    직렬 캐스케이드로 접속된 n 개의 소스 드라이버들;
    상기 n 개의 소스 드라이버들 중에서 제 1 소스 드라이버와 상기 타이밍 컨트롤러를 접속시키며 다수개의 버스들을 구비하는 제1신호전송수단; 및
    상기 제 1 소스 드라이버에 상기 제 2 내지 제 n 소스 드라이버들을 직렬로 접속시키며 다수개의 버스들을 구비하는 제2 내지 제 n 신호전송수단들을 구비하고,
    상기 제 1 신호전송수단은,
    상기 타이밍 컨트롤러로부터 출력된 디스플레이 데이터를 전송하는 다수개의 데이터 라인들을 각각 구비하는 제 1 내지 제 n 데이터 버스들을 구비하며,
    상기 제 2 내지 제 n 신호전송수단들은 각각,
    앞단의 소스 드라이버로 입력된 제 1 내지 제 n 데이터 버스들 중 일부 데이터 버스들을 구비하고,
    상기 제 1 내지 제 n 신호전송수단들은,
    구비하는 데이터 버스들의 수가 순차적으로 감소하는 것을 특징으로 하는 디스플레이 장치.
  2. 제 1항에 있어서, 상기 제 1 내지 제 n 신호전송수단들은,
    구비하는 데이터 버스들의 수가 순차적으로 하나 씩 감소하는 것을 특징으로 하는 디스플레이 장치.
  3. 제 1항에 있어서, 상기 제 1 신호전송수단의 제 1 데이터 버스는 상기 제 1 소스 드라이버에 저장되기 위한 상기 디스플레이 데이터를 전송하고,
    상기 제 2 내지 제 n 데이터 버스는 대응되는 상기 제 2 내지 제 n 소스 드라이버에 저장되기 위한 상기 디스플레이 데이터를 전송하며,
    상기 제 1 내지 제 n 데이터 버스들은 각각 상기 타이밍 컨트롤러로부터 대응되는 소스 드라이버까지만 연결되는 것을 특징으로 하는 디스플레이 장치.
  4. 제 1항에 있어서, 상기 타이밍 컨트롤러는,
    상기 제 1 신호 전송 수단이 구비하는 제 1 내지 제 n 데이터 버스 각각에 상기 제 1 내지 제 n 소스 드라이버들 중에서 대응되는 소스 드라이버에 저장하기 위한 전용의 디스플레이 데이터를 할당하는 것을 특징으로 하는 디스플레이 장치.
  5. 제 1항에 있어서, 상기 제1 내지 제 n 신호 전송 수단은,
    상기 타이밍 컨트롤러로부터 출력된 클록 신호를 상기 제 1 내지 제 n 소스 드라이버들을 통하여 직렬로 전송하는 클록 버스 ; 및
    상기 타이밍 컨트롤러로부터 출력되어 제 1 내지 제 n 소스 드라이버의 동작을 제어하는 제 1 동작제어신호를 상기 제 1 내지 제 n 소스 드라이버들을 통하여 직렬로 전송하는 제어 버스를 더 구비하며,
    상기 타이밍 컨트롤러는 제 1 구간동안 상기 제 1 동작 제어 신호의 논리 상태와 동일한 논리 상태를 가지는 제 2 동작제어신호를 상기 제 1 데이터 버스가 구비하는 다수개의 데이터 라인들 중 하나의 데이터 라인에 할당하고,
    상기 제 2 동작제어신호는 상기 제1 내지 제n 데이터 버스들 중 일부 데이터 버스를 통하여 제1 내지 제n 소스 드라이버로 전송되는 것을 특징으로 하는 디스플레이 장치.
  6. 제5항에 있어서, 상기 제 1 내지 제 n 소스 드라이버는,
    상기 제 1 동작 제어신호와 상기 제 2 동작제어신호에 응답하여 대응되는 상기 디스플레이 데이터를 래치 하는 것을 특징으로 하는 디스플레이 장치.
  7. 제5항에 있어서,
    상기 타이밍 컨트롤러는 상기 제 1 구간동안 극성제어신호를 상기 제 1 데이터 버스가 구비하는 다수개의 데이터 라인들 중 하나의 데이터 라인에 할당하고,
    상기 극성 제어 신호는 제1 내지 제n 데이터 버스들 중 일부 데이터 버스를 통하여 제1 내지 제n 소스 드라이버로 전송되고,
    상기 제 1 내지 제 n 소스 드라이버는 상기 극성제어신호에 응답하여 출력될 디스플레이 데이터의 극성을 제어하는 것을 특징으로 하는 디스플레이 장치.
  8. 제 7항에 있어서, 상기 타이밍 컨트롤러는 제 2 구간동안 상기 제 1 동작 제어 신호의 논리 상태와 다른 논리 상태를 가지는 제 2 동작제어신호를 상기 제 1 데이터 버스가 구비하는 다수개의 데이터 라인들 중 하나의 데이터 라인에 할당하는 것을 특징으로 하는 디스플레이 장치.
  9. 제 8항에 있어서, 상기 제 1 내지 제 n 소스 드라이버는,
    상기 극성제어신호와, 상기 제 2 구간동안 발생된 상기 제 1 동작제어신호 및 상기 제 2 동작제어신호에 응답하여 래치 된 상기 디스플레이 데이터를 출력하는 것을 특징으로 하는 디스플레이 장치.
  10. 제 5항에 있어서, 상기 제어 버스 및 상기 데이터 버스 상의 신호들 각각은 차동 신호들인 것을 특징으로 하는 디스플레이 장치.
  11. 제5항에 있어서, 상기 제어 버스 및 상기 데이터 버스 상의 신호들은 싱글 엔디드(single-ended) 신호인 것을 특징으로 하는 디스플레이 장치.
  12. 제 11항에 있어서, 상기 제1 내지 제 n 신호전송수단은,
    상기 타이밍 컨트롤러로부터 출력된 기준 신호를 제 1 내지 제 n 소스 드라이버들을 통하여 전송하는 기준 신호 버스를 더 구비하는 것을 특징으로 하는 디스플레이 장치.
  13. 제 1항에 있어서, 상기 제1 내지 제 n 소스 드라이버들은,
    상기 타이밍 컨트롤러를 장착하는 기판과 패널을 연결하는 필름들 위에 장착되는 칩 온 필름(Chip On Film :COF)구조 또는 탭(Tape Automated Bonding :TAP) 구조를 가지거나 상기 패널이 장착된 유리 위에 장착되는 칩 온 글래스(Chip On Glass :COG) 구조를 가지는 것을 특징으로 하는 디스플레이 장치.
  14. 디스플레이 장치에 있어서,
    타이밍 컨트롤러 ;
    직렬 캐스케이드로 접속된 n 개의 소스 드라이버들을 구비하는 제 1 소스 드라이버 블록 ;
    직렬 캐스케이드로 접속된 n 개의 소스 드라이버들을 구비하는 제 2 소스 드라이버 블록 ;
    상기 타이밍 컨트롤러와 상기 제 1 소스 드라이버 블록 내의 상기 n 개의 소스 드라이버들 중에서 제 1 소스 드라이버사이에 접속되는 1군의 버스들;
    상기 타이밍 컨트롤러와 상기 제 2 소스 드라이버 블록 내의 상기 n 개의 소스 드라이버들 중에서 제 1 소스 드라이버사이에 접속되는 2군의 버스들;
    상기 제 1 소스 드라이버 블록의 제 1 소스 드라이버에 제 2 내지 제 n 소스 드라이버들을 직렬로 접속시키는 3군의 버스들 ; 및
    상기 제 2 소스 드라이버 블록의 제 1 소스 드라이버에 제 2 내지 제 n 소스 드라이버들을 직렬로 접속시키는 4군의 버스들을 구비하고,
    상기 1 내지 4 군의 버스들은,
    상기 타이밍 컨트롤러에서 상기 제 n 소스 드라이버 방향으로 갈수록 구비하는 버스들의 수가 순차적으로 감소하는 것을 특징으로 하는 디스플레이 장치.
  15. 제 14항에 있어서, 상기 1 내지 4군의 버스들은,
    상기 타이밍 컨트롤러에서 출력되는 디스플레이 데이터를 전송하는 데이터 버스들의 수가 하나씩 감소하는 것을 특징으로 하는 디스플레이 장치.
  16. 제 14항에 있어서, 상기 1 내지 4군의 버스들 각각은,
    상기 타이밍 컨트롤러로부터 발생된 클록 신호를 전송하는 클록 버스 ;
    상기 타이밍 컨트롤러로부터 발생된 동작제어신호를 전송하는 제어 버스 ; 및
    상기 타이밍 컨트롤러로부터 발생된 디스플레이 데이터를 전송하는 다수개의 데이터 라인들을 구비하는 데이터 버스들을 구비하며,
    상기 타이밍 컨트롤러는 소정의 제 1 구간동안 대응되는 소스 드라이버의 동작을 제어하기 위한 다수개의 제어신호들을 발생하고,
    상기 다수개의 제어신호들 중에서 적어도 하나의 제어신호는 상기 소정 제 1 구간동안 상기 동작 제어 신호와 함께 상기 다수개의 데이터 버스들이 구비하는 다수개의 데이터 라인들 중에서 하나의 데이터 라인을 통하여 대응되는 소스 드라이버로 전송되는 것을 특징으로 하는 디스플레이 장치.
  17. 디스플레이 장치에 있어서,
    타이밍 컨트롤러 ; 및
    직렬 캐스케이드로 접속되는 제 1 내지 제 n 소스 드라이버들을 구비하고,
    상기 제 1 내지 제 n 소스 드라이버들은,
    입력되는 데이터 버스들의 수보다 출력되는 데이터 버스들의 수가 적은 것을 특징으로 하는 디스플레이 장치.
  18. 제 17항에 있어서, 상기 제 1 내지 제 n 소스 드라이버들은,
    입력되는 데이터 버스들의 수보다 출력되는 데이터 버스들의 수가 하나씩 적은 것을 특징으로 하는 디스플레이 장치.
  19. 제 17항에 있어서, 상기 타이밍 컨트롤러는,
    상기 제 1 소스 드라이버와 제 1 내지 제 n 데이터 버스를 통하여 연결되고, 상기 제 1 내지 제 n 데이터 버스 각각에 상기 제 1 내지 제 n 소스 드라이버들 중에서 대응되는 소스 드라이버에 저장하기 위한 전용의 디스플레이 데이터를 할당하는 것을 특징으로 하는 디스플레이 장치.
  20. 제 17항에 있어서,
    상기 타이밍 컨트롤러로부터 출력된 클록 신호를 상기 제 1 내지 제 n 소스 드라이버들을 통하여 직렬로 전송하는 클록 버스 ; 및
    상기 타이밍 컨트롤러로부터 출력되어 상기 제 1 내지 제 n 소스 드라이버의 동작을 제어하는 제 1 동작제어신호를 상기 제 1 내지 제 n 소스 드라이버들을 통하여 직렬로 전송하는 제어 버스를 더 구비하며,
    상기 타이밍 컨트롤러는 제 1 구간동안 상기 제 1 동작 제어 신호의 논리 상태와 동일한 논리 상태를 가지는 제 2 동작제어신호를 상기 다수개의 데이터 버스들 중 하나의 데이터 버스에 할당하고,
    상기 제 2 동작제어신호는 상기 다수개의 데이터 버스들 중 일부 데이터 버스를 통하여 상기 제1 내지 제n 소스 드라이버로 전송되는 것을 특징으로 하는 디스플레이 장치.
  21. 제 20항에 있어서, 상기 제 1 내지 제 n 소스 드라이버는,
    상기 제 1 동작 제어신호와 상기 제 2 동작제어신호에 응답하여 대응되는 상기 디스플레이 데이터를 래치 하는 것을 특징으로 하는 디스플레이 장치.
  22. 제 20항에 있어서,
    상기 타이밍 컨트롤러는 상기 제 1 구간동안 극성제어신호를 상기 다수개의 데이터 버스들 중 하나의 데이터 버스에 할당하고,
    상기 극성제어신호는 상기 다수개의 데이터 버스들 중 일부 데이터 버스를 통하여 상기 제1 내지 제n 소스 드라이버로 전송되고,
    상기 제 1 내지 제 n 소스 드라이버는 상기 극성제어신호에 응답하여 출력될 디스플레이 데이터의 극성을 제어하는 것을 특징으로 하는 디스플레이 장치.
  23. 제 22항에 있어서, 상기 타이밍 컨트롤러는 제 2 구간동안 상기 제 1 동작 제어 신호의 논리 상태와 다른 논리 상태를 가지는 제 2 동작제어신호를 상기 다수개의 데이터 버스들 중 하나의 데이터 버스에 할당하는 것을 특징으로 하는 디스플레이 장치.
  24. 제 23항에 있어서, 상기 제 1 내지 제 n 소스 드라이버는,
    상기 극성제어신호와, 상기 제 2 구간동안 발생된 상기 제 1 동작제어신호 및 상기 제 2 동작제어신호에 기초하여 래치 된 상기 디스플레이 데이터를 출력하는 것을 특징으로 하는 디스플레이 장치.
  25. 제 20항에 있어서, 상기 제어 버스 및 상기 데이터 버스 상의 신호들 각각은 차동 신호들인 것을 특징으로 하는 디스플레이 장치.
  26. 제 20항에 있어서, 상기 제어 버스 및 상기 데이터 버스 상의 신호들은 싱글 엔디드(single-ended) 신호인 것을 특징으로 하는 디스플레이 장치.
  27. 제 26항에 있어서,
    상기 타이밍 컨트롤러로부터 출력된 기준 신호를 제 1 내지 제 n 소스 드라이버들을 통하여 전송하는 기준 신호 버스를 더 구비하는 것을 특징으로 하는 디스플레이 장치.
  28. 제 17항에 있어서, 상기 제1 내지 제 n 소스 드라이버들은,
    상기 타이밍 컨트롤러를 장착하는 기판과 패널을 연결하는 필름들 위에 장착되는 칩 온 필름(Chip On Film :COF)구조 또는 탭(Tape Automated Bonding :TAP) 구조를 가지거나 상기 패널이 장착된 유리 위에 장착되는 칩 온 글래스(Chip On Glass :COG) 구조를 가지는 것을 특징으로 하는 디스플레이 장치.
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