KR20070006281A

KR20070006281A - 소스 구동회로, 이를 구비한 표시장치 및 이의 구동방법

Info

Publication number: KR20070006281A
Application number: KR1020050061457A
Authority: KR
Inventors: 연윤모
Original assignee: 삼성전자주식회사
Priority date: 2005-07-08
Filing date: 2005-07-08
Publication date: 2007-01-11

Abstract

표시 품질을 향상시킴과 동시에 제조 원가를 절감할 수 있는 소스 구동회로, 이의 구동방법 및 이를 구비한 액정표시장치가 개시된다. 소스 구동부는 디지털 형태의 제1 데이터 신호들을 아날로그 형태의 제2 데이터 신호들로 변환하고, 1/2H 구간 동안 홀수번째 제2 데이터 신호를 출력하고, 잔여 1/2H 구간동안 짝수번째 제2 데이터 신호를 출력한다. 데이터 출력부는 홀수번째 제2 데이터 신호를 일시 저장하고, 짝수번째 제2 데이터 신호가 입력됨에 따라, 데이터 라인들에 제2 데이터 신호들을 동시에 출력한다. 하프 구동 방식을 사용하여 소스 구동 칩의 사용 수량을 감소시켜 액정표시장치의 제조 원가를 절감할 수 있으며, 동시에 데이터 라인의 충전 시간을 충분히 확보하여 액정표시장치의 표시 품질을 향상시킬 수 있다.

Description

소스 구동회로, 이를 구비한 표시장치 및 이의 구동방법{CIRCUIT FOR SOURCE DRIVING AND LIQUID CRYSTAL DISPLAY DEVICE HAVING THE SAME AND METHOD OF THE DRIVING}

도 1은 본 발명의 일 실시예에 의한 표시장치를 개략적으로 도시한 블록도이다.

도 2는 본 발명의 일 실시예에 의한 표시장치를 도시한 평면도이다.

도 3은 본 발명의 일 실시예에 의한 소스 구동회로를 개략적으로 도시한 블록도이다.

도 4는 도 3에 도시된 소스 구동부를 상세하게 도시한 블록도이다.

도 5는 도 3에 도시된 데이터 출력부를 상세하게 도시한 블록도이다.

도 6은 비교예에 의한 소스 구동회로를 구동방법을 설명하기 위한 타이밍도이다.

도 7은 본 발명의 일 실시예에 의한 소스 구동회로의 구동방법을 설명하기 위한 타이밍도이다.

* 도면의 주요부분에 대한 부호의 설명 *

100 : 액정표시패널 200 : 구동 유닛

210 : 타이밍 제어부 220 : 계조 전압 발생부

230 : 전압 발생부 240 : 소스 구동회로

250 : 게이트 구동회로 260 : 데이터 출력부

261 : 래치부 262 : 지연 출력부

263 : 쉬프트 레지스터부

본 발명은 소스 구동회로, 이의 구동방법 및 이를 구비한 액정표시장치에 관한 것으로서, 보다 상세하게는 표시 품질을 향상시킴과 동시에 제조 원가를 절감할 수 있는 소스 구동회로, 이의 구동방법 및 이를 구비한 액정표시장치에 관한 것이다.

최근 들어, 모니터, 노트북, 티브이 및 이동 통신 단말기 등의 경량화 및 박형화 추세에 따라 표시장치도 경량화 및 박형화가 요구되고 있으며, 이러한 요구의 충족을 위하여 기존의 음극선관 대신 다양한 평판표시장치(Flat Panel Display)의 개발 및 대중화가 급속히 이루어지고 있다.

액정표시장치(Liquid Crystal Display; LCD)는 이러한 평판표시장치의 하나로서, 두 개의 기판 사이에 유전율 이방성(Dielectric Anisotropy)을 갖는 액정물질을 주입하여 전계를 인가하고, 그 전계의 세기를 조절함으로써 기판에 투과되는 빛의 양을 제어하여 원하는 화상을 표시하는 장치이다.

일반적으로, 상기 액정표시장치는 액정표시패널을 포함한다. 상기 액정표시 패널은 스위칭 소자인 박막 트랜지스터(Thin Film Transistor; TFT)가 형성된 어레이 기판, 상기 어레이 기판에 대향하는 대향 기판, 상기 어레이 기판과 대향 기판 사이에 개재되는 액정층을 포함한다.

또한, 상기 액정표시장치는 상기 액정표시패널을 구동하기 위한 구동 신호를 발생하는 소스 인쇄회로기판, 상기 액정표시패널과 소스 인쇄회로기판을 전기적으로 연결하기 위한 데이터 테이프 캐리어 패키지(Tape Carrier Package; TCP) 및 상기 어레이 기판의 게이트 라인과 연결된 게이트 TCP를 포함한다.

여기서, 상기 데이터 TCP는 상기 어레이 기판의 데이터 라인을 구동하기 위한 소스 구동 칩을 구비하며, 상기 게이트 TCP는 상기 게이트 라인을 구동하기 위한 게이트 구동 칩을 구비한다.

이러한 구조를 갖는 상기 액정표시장치는 예를 들어, 1280×1024의 해상도를 갖는 SXGA(Short for Super Extended Graphics Array)급을 기준으로 상기 소스 구동 칩은 1280×3(RGB)인 3840 개의 채널(channel)을 필요로 한다. 이를 위해 상기 소스 구동 칩은 384 채널을 갖는 소스 구동 칩을 10개로 구성하거나 480 채널을 갖는 소스 구동 칩을 8개를 사용하는 방법을 사용하고 있다.

따라서, 상기 액정표시장치가 고해상도를 갖도록 구성하기 위해서는 이에 비례하여 상기 소스 구동 칩의 사용 개수도 증가시켜야 하는 문제점이 있다.

이러한 문제점을 해결하기 위하여 상기 소스 구동 칩에 인가되는 데이터 신호를 홀수번째 데이터 라인에 대응하는 데이터 신호와 짝수번째 데이터 라인에 대응하는 데이터 신호를 분리하여 각각 1/2H 시간동안 제공함으로써, 상기 소스 구동 칩의 사용 수량을 감소시키는 하프(half) 구동 방식이 사용되고 있다.

그러나, 상기 하프 구동 방식의 경우 높은 구동 주파수를 사용함에 따라 데이터 라인의 충전 시간이 줄어드는 단점이 있어 고해상도 제품에 적용하기 곤란한 문제점이 있다.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 데이터 라인의 충전 시간을 보장하고, 제조 원가를 절감할 수 있는 소스 구동회로를 제공하는데 있다.

본 발명의 다른 목적은 상기 소스 구동회로를 구비한 표시장치를 제공하는데 있다.

본 발명의 또 다른 목적은 상기 표시장치의 구동방법을 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명의 일 실시예에 의한 소스 구동회로는 소스 구동부 및 데이터 출력부를 포함한다. 상기 소스 구동부는 디지털 형태의 제1 데이터 신호들을 아날로그 형태의 제2 데이터 신호들로 변환하고, 1/2H 구간 동안 홀수번째 제2 데이터 신호를 출력하고, 잔여 1/2H 구간동안 짝수번째 제2 데이터 신호를 출력한다. 상기 데이터 출력부는 상기 홀수번째 제2 데이터 신호를 일시 저장하고, 상기 짝수번째 제2 데이터 신호가 입력됨에 따라, 데이터 라인들에 상기 제2 데이터 신호들을 동시에 출력한다.

본 발명의 다른 목적을 달성하기 위하여 본 발명의 일 실시예에 의한 표시장치는 액정표시패널, 게이트 구동부, 소스 구동부 및 데이터 출력부를 포함한다. 상 기 액정표시패널은 게이트 라인들과 데이터 라인들에 의해 정의되는 복수의 화소부들이 형성되어, 영상을 표시한다. 상기 게이트 구동부는 상기 게이트 라인들을 구동하는 게이트 신호들을 순차적으로 출력한다. 상기 소스 구동부는 제1 데이터 신호들을 제2 데이터 신호들로 변환하고, 1/2H 구간 동안 홀수번째 제2 데이터 신호를 출력하고, 잔여 1/2H 구간동안 짝수번째 제2 데이터 신호를 출력한다. 상기 데이터 출력부는 상기 홀수번째 제2 데이터 신호를 일시 저장하고, 상기 짝수번째 제2 데이터 신호가 인가됨에 따라, 상기 데이터 라인들에 상기 제2 데이터 신호들을 동시에 출력한다.

본 발명의 또 다른 목적을 달성하기 위하여 본 발명의 일 실시예에 의한 표시장치의 구동방법은 1/2H 구간 동안 홀수번째 데이터 신호를 출력하는 단계, 상기 홀수번째 데이터 신호를 샘플링한 후 일정시간 지연시키는 단계, 잔여 1/2H 구간동안 짝수번째 데이터 신호를 출력하는 단계 및 일정시간 지연된 상기 홀수번째 데이터 신호와 상기 짝수번째 데이터 신호를 해당하는 게이트 라인이 활성화되는 1H 구간 동안 데이터 라인들에 출력하는 단계를 포함한다.

이러한 소스 구동회로, 이의 구동방법 및 이를 구비한 표시장치에 의하면, 하프 구동 방식을 사용하여 소스 구동 칩의 사용 수량을 감소시켜 표시장치의 제조 원가를 절감할 수 있으며, 동시에 데이터 라인의 충전 시간을 충분히 확보하여 표시장치의 표시 품질을 향상시킬 수 있다.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.

도 1은 본 발명의 일 실시예에 의한 표시장치를 개략적으로 도시한 블록도이고, 도 2는 본 발명의 일 실시예에 의한 표시장치를 도시한 평면도이다. 특히, 액정표시패널을 사용하는 액정표시장치가 도시된다.

도 1과 도 2를 참조하면, 본 발명의 일 실시예에 의한 액정표시장치는 액정표시패널(100) 및 구동 유닛(200)을 포함한다.

상기 액정표시패널(100)은 도 2에 도시된 바와 같이, TFT 어레이가 형성된 어레이 기판(110), 상기 어레이 기판(110)과 대향하여 구비되는 대향 기판(120) 및 상기 어레이 기판(110)과 대향 기판(120) 사이에 개재된 액정층으로 이루어진다.

상기 어레이 기판(110)에는 로우(row)방향으로 배열된 복수의 데이터 라인들(DL)과 칼럼(column) 방향으로 배열된 복수의 게이트 라인들(GL)이 형성된다.

본 발명의 일 실시예에 따른 어레이 기판(110)은 m 개의 데이터 라인과 n 개의 게이트 라인을 갖는다. 여기서, m 과 n 은 자연수이다. 따라서, 상기 데이터 라인들(DL)은 첫 번째 데이터 라인인 DL1부터 마지막 데이터 라인인 DLm으로 이루어지며, 상기 게이트 라인들(GL)은 첫 번째 게이트 라인인 GL1부터 마지막 게이트 라인인 GLn으로 이루어진다.

또한, 제1 데이터 라인(DL1)과 제1 게이트 라인(GL1)이 교차되는 영역에는 스위칭 소자인 TFT(Thin Film Transistor)와 화소전극이 형성된다. 상기 TFT의 게이트 전극은 제1 게이트 라인(GL1)에 연결되고, 상기 TFT의 소스 전극은 제1 데이터 라인(DL1)에 연결되며, 상기 TFT의 드레인 전극은 상기 화소전극에 연결된다.

동일한 방법으로 제m 데이터 라인과 제n 게이트 라인의 교차되는 영역에 이 르기까지 상기 데이터 라인들(DL)과 상기 게이트 라인들(GL)이 교차하는 영역마다 TFT와 화소전극이 각각 형성된다.

상기 구동 유닛(200)은 타이밍 제어부(210), 계조 전압 발생부(220), 전압 발생부(230), 소스 구동회로(240) 및 게이트 구동회로(250)를 포함한다.

상기 타이밍 제어부(210)는 상기 액정표시패널(100)을 구동하기 위해 상기 구동 유닛(200)의 다른 구성 요소들의 전반적인 동작을 제어한다.

예를 들어, 상기 타이밍 제어부(210)는 상기 소스 구동회로(240)에 클록 신호(CLK) 또는 데이터 로드 신호(TP) 등의 소스 구동 신호(SSD)를 제공하고, 상기 게이트 구동회로(250)에 게이트 구동 신호(SGD)를 제공한다.

또한, 상기 타이밍 제어부(210)는 상기 전압 발생부(230)에서 상기 액정표시패널(100)을 구동하기 위한 복수개의 구동 전압들을 생성하기 위한 제어신호(SC1)를 출력하고, 상기 계조 전압 발생부(220)에서 출력되는 계조 전압을 제어하는 제어신호(SC2)를 출력한다.

또한, 상기 타이밍 제어부(210)는 외부로부터 제공되는 원시 데이터 신호(DATA_O)의 출력 타이밍을 제어하여 상기 액정표시패널(100)에 형성된 데이터 라인들(DL)이 하프 구동 방식에 의해 구동하도록 홀수번째 데이터 라인과 짝수번째 데이터 라인에 각각 1/2H 구간 동안 제공되는 제1 데이터 신호(DATA1)를 생성하여 순차적으로 출력한다.

이에 따라, 상기 타이밍 제어부(210)는 상기 제어신호(SC2)를 통해 하프 구동 방식으로 제공되는 제1 데이터 신호(DATA1)에 대응하는 계조 전압을 출력하도록 상기 계조 전압 발생부(220)를 제어할 수도 있다.

상기 계조 전압 발생부(220)는 상기 전압 발생부(230)에서 제공되는 아날로그 구동전압(AVDD)을 기준 전압으로 사용하여 감마 커브가 적용된 저항비를 갖는 분배 저항을 기초로 계조 레벨수에 대응하는 계조 전압(VGMA)을 분배하여 출력한다.

상기 전압 발생부(230)는 상기 액정표시장치를 구동하기 위한 구동 전압들을 발생하여 출력한다.

예를 들어, 상기 전압 발생부(230)는 상기 게이트 구동회로(250)에 제공되는 게이트 온/오프 전압들(Von, Voff)을 출력하고, 상기 액정표시패널(100)에 제공되는 공통 전압들(Vcom, Vcst)을 출력하며, 상기 계조 전압 발생부(220)로 제공되는 아날로그 구동전압(AVDD)을 출력한다.

상기 소스 구동회로(240)는 도 2에 도시된 바와 같이, 소스 인쇄회로기판(241) 및 데이터 테이프 캐리어 패키지(Tape Carrier Package; 이하 TCP)(242)로 구성된다.

상기 소스 인쇄회로기판(241)은 상기 데이터 TCP(242)에 포함된 소스 구동 칩(244)을 구동하기 위한 데이터 구동 신호를 출력한다. 상기 소스 인쇄회로기판(241)은 상기 소스 구동 칩(244)이 실장되는 소스 연성회로필름(243)을 통해 상기 액정표시패널(100)과 전기적으로 연결된다.

상기 데이터 TCP(242)는 m 개의 데이터 라인(DL)을 복수의 블록으로 나누어 구동하기 위해 복수로 구성되며, 상기 액정표시패널(100)의 표시 영역(DA)을 둘러 싸는 주변 영역(SA) 중 제1 영역(SA1)에 실장된다.

예를 들어, 1280×1024의 해상도를 갖는 SXGA(Short for Super Extended Graphics Array)급을 기준으로 하프 구동 방식으로 상기 액정표시패널(100)을 구동하는 경우, 상기 데이터 TCP(242)는 1280×3/2인 1940 개의 채널을 갖도록 384 채널을 갖는 소스 구동 칩이 실장된 데이터 TCP를 5개로 구성하거나 480 채널을 갖는 소스 구동 칩이 실장된 데이터 TCP를 4개로 구성할 수 있다.

여기서, 상기 표시 영역(DA)과 주변 영역(SA)은 데이터 라인들(DL)과 게이트 라인들(GL)이 교차되는 영역에서 상기 TFT와 상기 화소전극에 의해 영상을 표시하는 영역을 표시 영역(DA)이라 정의하고, 상기 액정표시패널(100)에서 상기 표시 영역(DA)을 제외한 영역을 주변 영역(SA)이라 정의한다.

각각의 상기 데이터 TCP(242)는 입력된 데이터 구동 신호에 따라 순차적으로 입력되는 홀수번째 데이터 라인들(DL1,...,DLm-1)에 대응하는 제1 데이터 신호(DATA1)와 짝수번째 데이터 라인들(DL2,...,DLm)에 대응하는 제1 데이터 신호(DATA1)를 상기 데이터 라인들(DL)에 출력하기 위해 타이밍을 제어하는 소스 구동 칩(244)을 구비한다.

또한, 상기 데이터 연성회로필름(243) 상에는 상기 액정표시패널(100)을 하프 구동 방식에 의해 구동 시 인접하는 데이터 라인들(DL) 예를 들어, 홀수번째 데이터 라인인 제1 데이터 라인(DL1)과 짝수번째 데이터 라인인 제2 데이터 라인(DL2)에 상기 제2 데이터 신호(DATA2)를 출력하는 공통 출력라인들이 복수개로 형성된다. 일례로, 상기 SXGA급의 해상도를 갖는 경우 상기 공통 출력라인은 1940 개 가 형성될 수 있다.

상기 게이트 구동회로(250)는 도 2에 도시된 바와 같이, 게이트 TCP(250)로 형성된다.

상기 게이트 TCP(250)는 n 개의 게이트 라인(GL)을 복수의 블록으로 나누어 구동하기 위해 복수로 구성되며, 상기 액정표시패널(100)의 표시 영역(DA)을 둘러싸는 주변 영역(SA) 중 제2 영역(SA2)에 실장된다.

각각의 상기 게이트 TCP(250)는 입력된 게이트 구동 신호에 따라 게이트 신호(SG)를 상기 게이트 라인(GL)에 출력하기 위해 타이밍을 제어하는 게이트 구동 칩(252)을 구비한다.

이 경우, 상기 데이터 TCP(242) 중 적어도 하나의 데이터 TCP(242)에는 상기 게이트 구동 신호를 상기 게이트 TCP(250)에 전송하기 위한 금속 패턴이 형성될 수 있고, 상기 액정표시패널(100)에도 상기 금속 패턴과 연결되어 상기 게이트 구동 신호를 전송하는 금속 배선이 형성될 수 있다.

본 발명의 일 실시예에 의한 액정표시장치에서는 n 개의 게이트 라인(GL)을 3개의 블록으로 나누어 구동하기 위해 3개의 게이트 TCP(250)로 구성하였으나, 이를 증가 또는 감소시켜 형성할 수 있음은 당업자에게 자명한 사항이다.

상기 게이트 구동 신호에는 게이트 클럭 신호(CPV), 출력 인에이블 신호(OE), 게이트 개시 신호(STV), 게이트 온 전압(Von) 및 게이트 오프 전압(Voff) 등이 포함된다.

또한, 본 발명의 일 실시예에 의한 액정표시장치는 데이터 출력부(260)를 더 포함한다. 상기 데이터 출력부(260)에 대해 자세히 살펴보면 다음과 같다.

도 3은 본 발명의 일 실시예에 의한 소스 구동회로를 개략적으로 도시한 블록도이고, 도 4는 도 3에 도시된 소스 구동부를 상세하게 도시한 블록도이며, 도 5는 도 3에 도시된 데이터 출력부를 상세하게 도시한 블록도이다.

먼저 도 3을 참조하면, 상기 소스 구동회로(240)는 소스 구동부(244) 즉, 도 2에 도시된 데이터 구동 칩(244) 및 액정표시패널(100) 상에 형성되는 데이터 출력부(260)를 포함한다. 여기서, 도 3에 도시된 소스 구동회로(240)는 이해의 편의를 도모하기 위하여 하나의 제1 소스 구동부(244)를 기준으로 도시하였으며 이에 관하여 설명하기로 한다.

상기 제1 소스 구동부(244)는 도 1에 도시된 타이밍 제어부(210)로부터 입력되는 디지털 형태의 제1 데이터 신호(DATA1)를 아날로그 형태의 제2 데이터 신호(DATA2)로 변환하고, 공통 출력라인들(LCO1,...,LCOi)을 통해 상기 제2 데이터 신호(DATA2)를 출력한다.

이 경우, 하나의 공통 출력라인(LCO) 예를 들어, 제1 공통 출력라인(LCO1)을 통해 출력되는 상기 제2 데이터 신호(DATA2)는 서로 인접하는 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)에 대응하는 제2 데이터 신호(DATA2)가 순차적으로 출력된다.

상기 데이터 출력부(260)는 상기 액정표시패널(100) 상에 형성할 수 있고, 상기 소스 구동부(244)에 포함하여 형성할 수도 있다. 바람직하게는, 상기 데이터 출력부(260)는 TFT를 이용한 논리 회로로 구성하고, 상기 액정표시패널(100) 보다 상세하게는, 상기 어레이 기판(110)의 제조 공정 시, 상기 데이터 출력부(260)를 동시에 형성할 수 있다.

상기 데이터 출력부(260)는 상기 공통 출력라인들(LCO1,...,LCOi)을 통해 인접하는 두 개의 데이터 라인들에 대응하는 제2 데이터 신호들(DATA2)을 각각 샘플링하고, 이를 소정 시간 홀딩하여 대응하는 데이터 라인들(DL1,...,DL2i)로 출력한다.

상기 데이터 출력부(260)를 포함하는 소스 구동회로(240)에 대해 보다 상세히 설명하면 다음과 같다.

도 4를 참조하면, 본 발명의 일 실시예에 의한 제1 소스 구동부(244)는 쉬프트 레지스터(244-1), 데이터 레지스터(244-2), 라인 래치(244-3), 디지털-아날로그(Digital TO Analog) 컨버터(244-4) 및 출력 버퍼(244-5)를 포함한다.

상기 쉬프트 레지스터(244-1)는 도 1에 도시된 타이밍 제어부(210)로부터 제공된 제1 제어 신호 즉, 수평시작신호(STH)에 응답하여 제1 래치 펄스를 상기 라인 래치(244-3)에 출력한다.

상기 데이터 레지스터(244-2)는 상기 타이밍 제어부(210)로부터 순차적으로 입력되는 제1 데이터 신호(DATA1)를 상기 라인 래치(244-3)의 입력단에 대응하여 래치하고, 상기 쉬프트 레지스터(244-1)로부터 상기 제1 래치 펄스가 입력되면 래치된 상기 제1 데이터 신호(DATA1)를 상기 라인 래치(244-3)에 출력한다.

상기 라인 래치(243)는 라인 단위의 제1 데이터 신호(DATA1)를 래치한다. 상기 라인 래치(243)는 상기 타이밍 제어부(210)로부터 제2 제어신호 즉, 데이터 로 드 신호(TP)가 입력되면, 래치된 제1 데이터 신호(DATA1)를 상기 디지털-아날로그 컨버터(244-4)에 출력한다.

상기 디지털-아날로그 컨버터(244-4)는 상기 라인 래치(244-3)로부터 출력되는 디지털 형태의 제1 데이터 신호(DATA1)를 도 1에 도시된 계조 전압 발생부(220)에서 출력되는 계조 전압(VGMA)을 이용하여 아날로그 형태의 제2 데이터 신호(DATA2)로 변환한다.

상기 출력 버퍼(244-5)는 상기 제2 데이터 신호(DATA2)를 소정 레벨로 증폭하여 출력한다. 이를 위해 상기 출력 버퍼(244-5)는 복수개로 형성된다.

이 경우, 일례로 상기 출력 버퍼(244-5)의 입력단에서 상기 디지털-아날로그 컨버터(244-4)에서 출력되는 제2 데이터 신호(DATA2)들 중 인접하는 두 개의 데이터 라인 즉, 홀수번째 데이터 라인과 짝수번째 데이터 라인에 대응하는 제2 데이터 신호(DATA2)를 각각 1/2H 구간 동안 하나의 출력 버퍼로 제공하도록 형성할 수 있다.

이에 따라, 상기 출력 버퍼(244-5)는 하나의 출력 버퍼마다 두 개의 제2 데이터 신호(DATA2)가 순차적으로 출력되도록 구성함으로써, 상기 출력 버퍼(244-5)의 사용 수량은 감소한다. 또한, 출력 버퍼(244-5)의 수량이 감소하여 단일 칩으로 구성되는 소스 구동부(244)의 크기를 감소시킬 수 있다.

상기 출력 버퍼(244-5)에서 출력되는 제2 데이터 신호(DATA2)는 공통 출력라인(LCO1,...,LCOi)들을 통해 출력된다.

도 5를 참조하면, 본 발명의 일 실시예에 의한 데이터 출력부(260)는 래치부 (261), 지연 출력부(262) 및 쉬프트 레지스터부(263)를 포함한다. 이해의 편의를 도모하기 위해 상기 데이터 출력부(260)는 제1 공통 출력라인(LCO1) 및 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)을 연결하는 제1 데이터 출력부(260)를 예로 들어 설명한다.

상기 제1 데이터 출력부(260)는 래치부(261), 지연 출력부(262) 및 쉬프트 레지스터부(263)를 포함한다.

먼저, 상기 쉬프트 레지스터부(263)는 1H 구간 동안 상기 데이터 라인들(DL1, DL2)에 상기 제2 데이터 신호(DATA2)를 출력하도록 제2 래치 펄스(PULSE_L)를 생성하여 상기 래치부(261)로 출력한다. 상기 쉬프트 레지스터부(263)는 일례로, TFT로 형성되고, 상기 액정표시패널(100) 상에 집적된다.

상기 래치부(261)는 제1 래치부(261-1) 및 제2 래치부(261-2)를 포함한다.

상기 제1 래치부(261-1)는 상기 쉬프트 레지스터부(263)에서 출력되는 제2 래치 펄스(PULSE_L) 및 제1 샘플링 신호(SS1)에 응답하여 입력되는 제2 데이터 신호(DATA2)를 소정 시간 래치한다.

상기 제2 래치부(261-2)는 상기 쉬프트 레지스터부(263)에서 출력되는 제2 래치 펄스(PULSE_L) 및 제2 샘플링 신호(SS2)에 응답하여 입력되는 제2 데이터 신호(DATA2)를 소정 시간 래치한다.

이 경우, 상기 제1 래치부(261-1)에는 상기 제1 공통 출력라인(LCO1)을 통해 1/2H 구간 동안 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)에 순차적으로 제공되는 제2 데이터 신호들(DATA2) 중 홀수번째 데이터 라인 즉, 상기 제1 데이터 라 인(DL1)에 대응하는 제2 데이터 신호(DATA2)가 상기 제1 샘플링 신호(SS1)에 응답하여 래치된다.

또한, 상기 제2 래치부(261-2)에는 상기 제1 공통 출력라인(LCO1)을 통해 잔여 1/2H 구간 동안 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)에 순차적으로 제공되는 제2 데이터 신호들(DATA2) 중 짝수번째 데이터 라인 즉, 상기 제2 데이터 라인(DL2)에 대응하는 제2 데이터 신호(DATA2)를 상기 제2 샘플링 신호(SS2)에 응답하여 래치된다.

상기 쉬프트 레지스터부(263)와 상기 래치부(261)는 상기 소스 구동부(244)에서 각각 1/2H 동안 출력되는 홀수번째 제2 데이터 신호(DATA2)들과 짝수번째 제2 데이터 신호를 각각 샘플링하여 1H 동안 상기 제2 데이터 신호(DATA2)들이 출력되도록 한다.

이에 의해, 상기 소스 구동부(244)를 하프 구동 방식으로 구동하더라도, 상기 데이터 출력부(260)가 상기 제2 데이터 신호(DATA2)를 샘플링함으로써, 상기 제2 데이터 신호(DATA2)는 각각에 대응하는 데이터 라인들(DL)에 출력되는 시간이 1H 동안 보장된다. 따라서, 상기 데이터 라인들(dL)의 충전 시간을 충분히 확보된다.

상기 지연 출력부(262)는 제1 지연 출력부(262-1) 및 제2 지연 출력부(262-2)를 포함한다.

상기 제1 지연 출력부(262-1)와 상기 제2 지연 출력부(262-2)는 상기 제1 래치부(261-1)와 상기 제2 래치부(261-2)에서 각각 래치되어 출력되는 제2 데이터 신호(DATA2)를 지연 신호(SD)에 응답하여 소정 시간 지연시켜 각각의 상기 제2 데이 터 신호(DATA2)들에 대응하는 데이터 라인(DL1, DL2))으로 출력한다.

즉, 상기 제2 데이터 신호(DATA2)가 각각의 래치부(261-1, 261-2)에 래치된 후, 상기 지연 신호(SD)에 응답하여 라인 단위의 제2 데이터 신호(DATA2)가 실질적으로 동일한 시점에서 대응하는 데이터 라인들(DL1, DL2)로 출력된다.

일례로, 상기 제1 지연 출력부(262-1) 및 상기 제2 지연 출력부(262-2)는 상기 지연 신호(SD)가 제어 신호로 입력되는 3상 버퍼(Tri-state buffer)로 형성될 수 있다.

또한, 상기 제1 샘플링 신호(SS1), 상기 제2 샘플링 신호(SS2) 및 상기 지연 신호(SD)는 상기 타이밍 제어부(210)에서 출력될 수 있다.

도 6은 비교예에 의한 소스 구동회로를 구동방법을 설명하기 위한 타이밍도이고, 도 7은 본 발명의 일 실시예에 의한 소스 구동회로의 구동방법을 설명하기 위한 타이밍도이다.

도 6을 참조하면, 일반적인 소스 구동회로는 타이밍 제어부로부터 출력되는 디지털 형태의 제1 데이터 신호들(D11,...,D1m)이 소스 구동 칩에 라인 단위로 래치된 후, 아날로그 형태의 제2 데이터 신호들(D21,...,D2m)로 변환되고, 데이터 로드 신호(TP)가 인가됨에 따라 각각의 데이터 라인들(DL1,..., DLm)에 상기 제2 데이터 신호들(D21,..., D2m)을 실질적으로 동일한 시점에서 출력한다.

예를 들어, 제1 게이트 라인(GL1)에 게이트 신호(G1)가 인가됨과 동시에 상기 제2 데이터 신호들(D21,..., D2m)이 상기 데이터 라인들(DL1,...DLm)에 각각 출력된다.

도 1 내지 도 5 및 도 7을 참조하면, 본 발명의 일 실시예에 의한 소스 구동회로는 타이밍 제어부(210)로부터 디지털 형태의 제1 데이터 신호들(D11,...,D1m)이 출력된다.

이때, 상기 제1 데이터 신호들(D11,...,D1m)은 1/2H 구간 동안 홀수번째 데이터 라인들에 대응하는 제1 데이터 신호들(D11, D13,...,D1m-1)이 출력되고, 상기 제1 데이터 신호들(D11, D13,..., D1m-1)이 상기 소스 구동부(244)에서 라인 단위로 래치된 후, 아날로그 형태의 제2 데이터 신호들(D21,...D2m-1)로 변환된다.

상기 제2 데이터 신호들(D21,..., D2m-1)은 데이터 로드 신호(TP)가 인가됨에 따라 각각의 공통 출력라인(LCO1,...,LCO(m/2-1))에 실질적으로 동일한 시점에서 출력된다.

이후, 잔여 1/2H 구간 동안 짝수번째 데이터 라인들에 대응하는 제1 데이터 신호들(D12, D14,..., D1m)이 출력되고, 상기 제1 데이터 신호들(D12, D14,..., D1m)이 상기 소스 구동부(244)에서 라인 단위로 래치된 후, 아날로그 형태의 제2 데이터 신호들(D22,...,D2m)로 변환된다.

상기 제2 데이터 신호들(D22,..., D2m)도 상기 데이터 로드 신호(TP)가 인가됨에 따라 각각의 공통 출력라인(LCO2,...,LCOm/2)에 실질적으로 동일한 시점에서 출력된다.

이 때, 상기 제1 데이터 신호들(D11,...,DLm)은 상기 액정표시장치를 하프 구동 방식으로 구동하기 위하여 높은 구동 주파수로 구동하기 때문에 이에 따른 래치 펄스에 의해 도 6에 도시된 제1 데이터 신호들(D11,..., DLm)에 비해 상대적으 로 짧은 시간동안 상기 공통출력라인(LCO1,...,LCOm/2)으로 제공된다.

예를 들어, 제1 공통 출력라인(LCO1)에는 제2 데이터 신호들(D21,...,D2m) 중 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)에 대응하는 제2 데이터 신호들(D21, D22)이 순차적으로 제공되어야 하는데 제1 래치 펄스를 사용하여 높은 구동 주파수로 구동함으로써, 동일한 시간 동안에 하나의 공통 출력라인을 통해 두 개의 데이터 신호들을 전송할 수 있다.

이에 따라, 상기 데이터 라인들(DL1,...,DLm) 각각의 충전 시간이 짧아지게 되어 발생 가능한 표시 품질을 저하를 방지하기 위해 데이터 출력부(260)는 제2 래치 펄스(PULSE_L)를 출력하는 쉬프트 레지스터부(263)와 래치부(261)를 포함하여 상기 데이터 라인들(DL1,...,DLm)에 출력되는 제2 데이터 신호들(D21,...,D2m)이 1H 구간 동안 출력되도록 출력시간을 증가시킨다.

또한, 데이터 출력부(260)에는 제1 샘플링 신호(SS1), 제2 샘플링 신호(SS2) 및 지연 신호(SD)가 제공된다.

상기 제1 샘플링 신호(SS1)는 일례로, 상기 제1 공통 출력라인(LCO1)에 제1 데이터 라인(DL1)에 대응하는 제2 데이터 신호(D21)가 제공되는 시간동안 즉, 홀수번째 데이터 라인(DL1,...,Dm-1)에 대응하는 제2 데이터 신호들(D21,...,D2m-1)이 제공되는 시간동안 제공된다.

또한, 상기 제2 샘플링 신호(SS2)는 일례로, 상기 제1 공통 출력라인(LCO1)에 제2 데이터 라인(DL2)에 대응하는 제2 데이터 신호(D22)가 제공되는 시간동안 즉, 짝수번째 데이터 라인(DL2,...,Dm)에 대응하는 제2 데이터 신호들 (D22,...,D2m)이 제공되는 시간동안 제공된다.

상기 제1 샘플링 신호(SS1)가 제공됨에 따라, 상기 데이터 출력부(260)는 홀수번째 데이터 라인(DL1,...,DLm-1)에 대응하는 제2 데이터 신호들(D21,...,D2m-1)을 래치한다.

상기 제2 샘플링 신호(SS2)가 제공됨에 따라, 상기 데이터 출력부(260)는 짝수번째 데이터 라인(DL2,...,DLm)에 대응하는 제2 데이터 신호들(D22,...,D2m)을 래치한다.

바람직하게는, 상기 제2 데이터 신호들(D21,...,D2m-1)은 상기 제2 데이터 신호들(D22,...,D2m) 전체가 래치되는 시간동안 래치된다.

상기 지연 신호(SD)는 상기 데이터 출력부(260)에 라인 단위로 래치된 상기 제2 데이터 신호들(D21,...,D2m)의 출력 타이밍을 제어한다. 따라서, 상기 지연 신호(SD)는 상기 데이터 출력부(260)에 상기 제2 데이터 신호들(D21,...,D2m)이 라인 단위로 래치가 완료된 후 제공되어 지연 출력부(262)를 활성화키고, 상기 지연 출력부(262)는 상기 제2 데이터 신호들(D21,...,D2m)을 실질적으로 동일한 시점에서 1H 구간 동안 각각의 데이터 라인들(DL1,...,DLm)에 출력한다.

예를 들어, 제1 게이트 라인(GL1)에 제1 게이트 신호(G1)가 인가됨과 동시에 제2 데이터 신호들(D21,...,D2m)이 각각의 데이터 라인들에 실질적으로 동일한 시점에서 출력된다. 또한, 상기 데이터 출력부(260)에 의해 데이터 라인들에 제공되는 데이터 신호의 제공 시간이 증가되어, 하프 구동 방식으로 구동함에도 데이터 라인들의 충전 시간이 충분히 확보된다.

상기와 같은 본 발명에 따르면, 데이터 출력부를 통해 데이터 신호의 펄스 폭을 변환함으로써, 액정표시장치의 데이터 라인의 충전 시간을 충분히 확보할 수 있고, 이에 따라 액정표시장치의 표시 품질을 향상시킬 수 있다.

또한, 하프 구동 방식에 의해 액정표시장치를 구동함으로써, 데이터 구동 칩의 사용 수량을 감소시킬 수 있고, 이에 따라 액정표시장치의 제조 원가를 절감할 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

디지털 형태의 제1 데이터 신호들을 아날로그 형태의 제2 데이터 신호들로 변환하고, 1/2H 구간 동안 홀수번째 제2 데이터 신호를 출력하고, 잔여 1/2H 구간동안 짝수번째 제2 데이터 신호를 출력하는 소스 구동부; 및

상기 홀수번째 제2 데이터 신호를 일시 저장하고, 상기 짝수번째 제2 데이터 신호가 입력됨에 따라, 데이터 라인들에 상기 제2 데이터 신호들을 동시에 출력하는 데이터 출력부를 포함하는 것을 특징으로 하는 소스 구동회로.
제1항에 있어서, 상기 소스 구동부는

제1 제어 신호에 응답하여 래치 펄스를 출력하는 쉬프트 레지스터부;

상기 래치 펄스에 응답하여 상기 제1 데이터 신호를 라인 단위로 래치하고, 제2 제어 신호에 응답하여 상기 제2 데이터 신호를 출력하는 라인 래치부; 및

상기 제1 데이터 신호를 인가되는 계조 전압에 대응하는 상기 제2 데이터 신호로 변환하는 디지털-아날로그 컨버터부를 포함하는 것을 특징으로 하는 소스 구동회로.
제1항에 있어서, 상기 소스 구동부는 단일 칩으로 형성되고, 상기 데이터 출력부는 상기 단일 칩의 외부에 형성된 것을 특징으로 하는 소스 구동회로.
제1항에 있어서, 상기 데이터 출력부는

래치 펄스를 출력하는 쉬프트 레지스터부;

상기 래치 펄스에 응답하여 상기 1/2 H 구간동안 입력된 상기 홀수번째 제2 데이터 신호를 래치하는 제1 래치부;

상기 래치 펄스에 응답하여 잔여 1/2 H 구간동안 입력된 상기 짝수번째 제2 데이터 신호를 래치하는 제2 래치부; 및

제어신호에 응답하여 상기 제1 및 제2 래치부에 래치된 홀수번째 및 짝수번째 제2 데이터 신호를 동시에 데이터 라인들에 출력하는 지연 출력부를 포함하는 것을 특징으로 하는 소스 구동회로.
제4항에 있어서, 상기 지연 출력부는 지연 신호를 제어 신호로 입력받는 복수개의 3상-버퍼로 형성된 것을 특징으로 하는 소스 구동회로.
게이트 라인들과 데이터 라인들에 의해 정의되는 복수의 화소부들이 형성되어, 영상을 표시하는 액정표시패널;

상기 게이트 라인들을 구동하는 게이트 신호들을 순차적으로 출력하는 게이트 구동부;

제1 데이터 신호들을 제2 데이터 신호들로 변환하고, 1/2H 구간 동안 홀수번째 제2 데이터 신호를 출력하고, 잔여 1/2H 구간동안 짝수번째 제2 데이터 신호를 출력하는 소스 구동부; 및

상기 홀수번째 제2 데이터 신호를 일시 저장하고, 상기 짝수번째 제2 데이터 신호가 입력됨에 따라, 상기 데이터 라인들에 상기 제2 데이터 신호들을 동시에 출력하는 데이터 출력부를 포함하는 것을 특징으로 하는 표시장치.
제6항에 있어서, 상기 데이터 출력부는

상기 1/2 H 구간동안 입력된 상기 홀수번째 제2 데이터 신호를 래치하는 제1 래치부;

잔여 1/2 H 구간동안 입력된 상기 짝수번째 제2 데이터 신호를 래치하는 제2 래치부; 및

제어신호에 응답하여 상기 제1 및 제2 래치부에 래치된 홀수번째 및 짝수번째 제2 데이터 신호를 동시에 데이터 라인들에 출력하는 지연 출력부를 포함하는 것을 특징으로 하는 표시장치.
제6항에 있어서, 상기 데이터 출력부는 상기 액정표시패널 상에 집적되는 것을 특징으로 하는 표시장치.
1/2H 구간 동안 홀수번째 데이터 신호를 출력하는 단계;

상기 홀수번째 데이터 신호를 일정시간 지연시키는 단계;

잔여 1/2H 구간동안 짝수번째 데이터 신호를 출력하는 단계; 및

일정시간 지연된 상기 홀수번째 데이터 신호와 상기 짝수번째 데이터 신호를 해당하는 게이트 라인이 활성화되는 1H 구간 동안 데이터 라인들에 출력하는 단계를 포함하는 것을 특징으로 하는 표시장치의 구동방법.
제9항에 있어서, 상기 1H 구간 동안 데이터 라인들에 출력하는 단계는,

외부로부터 제공되는 지연 신호에 응답하여 지연된 상기 홀수번째 데이터 신호와 상기 짝수번째 데이터 신호가 상기 데이터 라인들에 동시에 출력되는 것을 특징으로 하는 표시장치의 구동방법.
제9항에 있어서, 상기 1H 구간 동안 데이터 라인들에 출력하는 단계는,

상기 데이터 라인들에 상기 1H 구간 동안 상기 홀수번째 데이터 신호들과 상기 짝수번째 데이터 신호들의 제공 시간을 제어하여 출력하는 것을 특징으로 하는 표시장치의 구동방법.