KR101277975B1 - 쉬프트 레지스터 및 이를 구비한 데이터 드라이버,액정표시장치 - Google Patents

쉬프트 레지스터 및 이를 구비한 데이터 드라이버,액정표시장치 Download PDF

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Abstract

소비전력을 감소시킬 수 있는 쉬프트 레지스터와 이를 구비한 데이터 드라이버, 액정표시장치가 개시된다.
본 발명에 따른 쉬프트 레지스터는 직렬 형태의 복수의 데이터를 각각 저장하는 저장셀들을 포함하는 저장 셀 어레이 및 상기 데이터의 전송 주파수 보다 낮은 주파수의 적어도 1 이상의 클럭신호에 응답하여, 상기 저장셀들이 순차적으로 상기 데이터를 저장하도록 상기 데이터 전송 주기마다 순차적으로 쉬프트 되는 샘플링 신호를 출력하는 제어 어레이를 구비하는 것을 특징으로 한다.
Figure R1020060086046
쉬프트 레지스터, 클럭신호, 저주파수

Description

쉬프트 레지스터 및 이를 구비한 데이터 드라이버, 액정표시장치{Shift resister and data driver having the same, liquid crystal display device}
도 1은 본 발명에 따른 쉬프트 레지스터를 나타낸 도면.
도 2는 도 1의 쉬프트 레지스터를 상세히 나타낸 도면.
도 3은 도 2의 쉬프트 레지스터에서 출력되는 신호들의 파형도.
도 4a는 도 2의 제 1 및 제 2 컨트롤 스테이지를 상세히 나타낸 도면.
도 4b는 도 2의 제 1 및 제 2 래치부를 다른 실시예로 나타낸 도면.
도 5는 본 발명에 따른 쉬프트 레지스터를 구비한 액정표시장치를 나타낸 도면.
<도면의 주요부분에 대한 간단한 설명>
109, 128a ~ 128d, 132a, 132b, 134a ~ 134d, 138a ~ 138c:인버터
110, 210:쉬프트 레지스터 111, 211:컨트롤 어레이
113, 213:스토링 어레이
120-1 ~ 120-m:제 1 내지 제 m 컨트롤 어레이
122-1 ~ 122-m:제 1 내지 제 m 래치부
124-1 ~ 124-m:제 1 내지 제 m 샘플링부
126-1 ~ 126-m:제 1 내지 제 m 스토링 스테이지
130:NOR 게이트 136:NAND 게이트
202:액정패널 204:게이트 드라이버
206:데이터 드라이버 208:타이밍 컨트롤러
215:래치 어레이 217:DAC 어레이
219:출력버퍼 어레이
본 발명은 쉬프트 레지스터에 관한 것으로, 특히 저주파수로 구동하여 소비전력을 감소시킬 수 있는 쉬프트 레지스터 및 이를 구비한 데이터 드라이버, 액정표시장치에 관한 것이다.
순차적으로 데이터를 처리하는 쉬프트 레지스터는 데이터 처리 장치 뿐만 아니라, 각종 평판표시장치등에 널리 사용된다. 상기 쉬프트 레지스터의 처리 능력에 따라 상기 평판표시장치들은 데이터를 고속으로 처리할 수 있게 된다.
일예로, 상기 평판표시장치에는 LCD(Liquid Crystal Display device, 이하 '액정표시장치'라 함), PDP(Plasma Display Panel), ELD(Electro Luminescent Display) 등이 포함되어 있다.
상기 액정표시장치는 액정의 광학적 이방성과 분극성질을 이용하여 화상을 표시한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
상기 액정표시장치는 상기 쉬프트 레지스터를 이용해서 그래픽 카드로부터 공급된 데이터를 순차적으로 처리하여 액정패널에 화상이 표시되도록 한다.
상기 쉬프트 레지스터가 상기 액정표시장치에서 사용되어 동작되는 것은 다음과 같다. 크게, 상기 액정표시장치는 화상을 표시하는 액정패널과, 상기 액정패널을 구동하는 구동부로 이루어진다.
이를 자세히 하면, 상기 액정패널은 박막트랜지스터가 형성된 제 1 기판과, 컬러필터가 형성되고 상기 제 1 기판과 대향된 제 2 기판 그리고 상기 제 1 및 제 2 기판 사이에 형성된 액정층으로 구성되어 있다. 상기 제 1 기판에는 복수의 게이트라인과 복수의 데이터라인이 배열되고 그 교차부에 상기 박막트랜지스터가 형성되어 있다.
상기 액정패널을 구동하는 구동부는 상기 액정패널에 배열된 게이트라인을 구동하는 게이트 드라이버와 상기 복수의 데이터라인을 구동하는 데이터 드라이버와 상기 게이트 드라이버 및 데이터 드라이버를 제어하는 타이밍 컨트롤러 등으로 이루어진다.
상기 게이트 드라이버는 상기 타이밍 컨트롤러에서 생성된 게이트 제어신호에 따라 상기 복수의 게이트라인에 게이트 스캔신호를 공급하고, 상기 데이터 드라이버는 상기 타이밍 컨트롤러에서 생성된 데이터 제어신호에 따라 상기 복수의 데이터라인에 데이터를 공급한다.
정확히 하면, 상기 데이터 드라이버는 상기 액정패널에 다양한 계조를 표시할 수 있도록 하는 데이터 전압을 상기 타이밍 컨트롤러에서 생성된 제어신호에 따 라 상기 복수의 데이터라인으로 공급한다.
상기 데이터 드라이버는 쉬프트 레지스터와 래치부와 디지털-아날로그 컨버터 등으로 이루어질 수 있다. 특히, 상기 쉬프트 레지스터는 고주파수를 갖는 클럭신호에 의해 이네이블 되어 샘플링 신호를 출력하게 된다.
고속으로 데이터를 처리함과 아울러 노이즈에 영향을 받지 않고 데이터를 처리하기 위해 상기 쉬프트 레지스터를 고주파수로 구동하여 상기 복수의 데이터라인으로 데이터를 공급하게 된다.
상기 데이터 드라이버, 정확히 상기 쉬프트 레지스터가 고주파수로 구동되기 때문에 소비전력이 증가하는 문제가 발생하게 된다. 또한, 상기 데이터 드라이버를 고주파수로 구동시키기 위한 회로들이 구비되어야 하기 때문에 상기 데이터 드라이버의 구동회로부의 사이즈가 증가하는 등의 문제가 발생하게 된다.
본 발명은 저주파수로 구동하는 쉬프트 레지스터 및 이를 구비한 데이터 드라이버, 액정표시장치를 제공함에 그 목적이 있다.
또한, 본 발명은 소비전력을 감소시킬 수 있는 쉬프트 레지스터 및 이를 구비한 데이터 드라이버, 액정표시장치를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는 직렬 형태의 복수의 데이터를 각각 저장하는 저장셀들을 포함하는 저장 셀 어레이 및 상기 데이터의 전송 주파수 보다 낮은 주파수의 적어도 1 이상의 클럭신호에 응답하여, 상기 저장셀들이 순차적으로 상기 데이터를 저장하도록 상기 데이터 전송 주기마다 순차적으로 쉬프트 되는 샘플링 신호를 출력하는 제어 어레이를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 데이터 드라이버는 직렬 형태의 복수의 데이터를 각각 저장하는 저장셀들을 포함하는 저장 셀 어레이와, 상기 데이터의 전송 주파수 보다 낮은 주파수의 적어도 1 이상의 클럭신호에 응답하여, 상기 저장셀들이 순차적으로 상기 데이터를 저장하도록 상기 데이터 전송 주기마다 순차적으로 쉬프트 되는 샘플링 신호를 출력하는 제어 어레이를 구비하는 쉬프트 레지스터와, 상기 제어 어레이에서 출력된 샘플링 신호 중 마지막 샘플링 신호에 의해 외부로부터 공급된 데이터를 동시에 래치시키는 래치 어레이와, 상기 래치 어레이에서 래치된 데이터를 아날로그 전압으로 변환하는 디지털-아날로그 컨버터 및 상기 디지털-아날로그 컨버터로부터 변환된 아날로그 전압을 출력하는 버퍼부를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 액정표시장치는 직렬 형태의 복수의 데이터를 각각 저장하는 저장셀들을 포함하는 저장 셀 어레이와, 상기 데이터의 전송 주파수 보다 낮은 주파수의 적어도 1 이상의 클럭신호에 응답하여, 상기 저장셀들이 순차적으로 상기 데이터를 저장하도록 상기 데이터 전송 주기마다 순차적으로 쉬프트 되는 샘플링 신호를 출력하는 제어 어레이를 구비하는 쉬프트 레지스터와, 상기 제어 어레이에서 출력된 샘플링 신호 중 마지막 샘플링 신호에 의해 외부로부터 공급된 데이터를 동시에 래치시키는 래치 어레이와, 상기 래치 어레이 에서 래치된 데이터를 아날로그 전압으로 변환하는 디지털-아날로그 컨버터와, 상기 디지털-아날로그 컨버터로부터 변환된 아날로그 전압을 출력하는 버퍼부를 포함하는 데이터 드라이버 및 상기 데이터에 해당되는 화상을 표시하는 액정패널을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 설명한다.
도 1은 본 발명에 따른 쉬프트 레지스터를 나타낸 도면이다.
도 1에 도시된 바와같이, 본 발명에 따른 쉬프트 레지스터(110)는 외부로부터 공급된 적어도 하나 이상의 클럭신호(CLK)에 응답하여 스타트 펄스(SP) 신호를 순착적으로 쉬프트 시켜 샘플링 신호를 출력하는 컨트롤 어레이(111)와, 상기 컨트롤 어레이(111)로부터 출력된 샘플링 신호에 응답하여 외부로부터 공급될 데이터를 저장하는 스토링 어레이(113)를 구비한다.
상기 쉬프트 레지스터(110)는 상기 적어도 하나 이상의 클럭신호(CLK)가 입력되어 상기 클럭신호(CLK)와 반전된 신호를 출력하는 인버터(109)를 추가로 포함한다.
상기 클럭신호(CLK)와 상기 인버터(109)로부터 반전된 클럭신호는 상기 컨트롤 어레이(111)로 공급된다. 또한, 상기 컨트롤 어레이(111)에는 외부로부터 공급된 스타트 펄스(SP) 신호가 공급된다.
상기 컨트롤 어레이(111)는 상기 스타트 펄스(SP) 신호를 샘플링 하여 상기 스토링 어레이(113)를 제어하는 스토링 제어신호를 생성한다.
도 2는 도 1의 쉬프트 레지스터를 상세히 나타낸 도면이고, 도 3은 도 2의 쉬프트 레지스터에서 출력되는 신호들의 파형도이다.
도 2 및 도 3에 도시된 바와같이, 상기 쉬프트 레지스터(110)는 앞서 서술한 바와 같이, 복수의 컨트롤 스테이지(120-1 ~ 120-m)와 상기 복수의 컨트롤 스테이지(120-1 ~ 120-m)와 대응되는 복수의 스토링 스테이지(126-1 ~ 126-m)가 구비되어 있다.
상기 복수의 컨트롤 스테이지(120-1 ~ 120-m)에는 래치부(122-1 ~ 122-m)와 샘플링부(124-1 ~ 124-m)가 구비된다. 일예로 상기 컨트롤 스테이지가 m 개가 있다면, 상기 래치부와 상기 샘플링부 또한 m 개가 구비되어야 한다.
상기 복수의 스토링 스테이지(126-1 ~ 126-m)에는 외부로부터 공급된 데이터가 미리 저장되어 있다. 상기 복수의 스토링 스테이지(126-1 ~ 126-m)는 상기 복수의 컨트롤 스테이지(120-1 ~ 120-m)로부터 스토링 제어신호가 공급되면 상기 미리 저장된 데이터를 출력한다.
상기 복수의 컨트롤 스테이지(120-1 ~ 120-m)는 기수번째 컨트롤 스테이지(120-1,,, 120-(m-1))와 우수번째 컨트롤 스테이지(120-2,,,120-m)로 구분된다.
상기 기수번째 컨트롤 스테이지(120-1,,,120-(m-1))에는 기수번째 래치부(122-1,,,122-(m-1))와 기수번째 스토링 스테이지 제어부(124-1,,,124-(m-1))가 구비된다.
상기 기수번째 컨트롤 스테이지(120-1,,,120-(m-1))를 설명하는 과정에서 제 1 컨트롤 스테이지(120-1)와 상기 제 1 컨트롤 스테이지(120-1)와 대응되는 제 1 스토링 스테이지(126-1)를 예를 들어 설명한다.
상기 우수번째 컨트롤 스테이지(120-2,,,120-m)를 설명하는 과정에서 제 2 컨트롤 스테이지(120-2)와 상기 제 2 컨트롤 스테이지(120-2)와 대응되는 제 2 스토링 스테이지(126-2)를 예를 들어 설명한다.
상기 제 1 컨트롤 스테이지(120-1)에는 제 1 래치부(122-1)와 상기 제 1 래치부(122-1)와 대응된 제 1 샘플링부(124-1)가 구비된다.
상기 제 1 래치부(122-1)에는 외부로부터 공급된 스타트 펄스(SP) 신호가 공급되고, 또한, 상기 제 1 래치부(122-1)에는 클럭신호(CLK)가 인버터(109)를 통해 반전된 보수 클럭신호(CLKb)가 입력된다.
상기 보수 클럭신호(CLKb)는 상기 인버터(109)를 통해 출력되면서 상기 클럭신호(CLK)보다 반 주기 지연된다.
상기 제 1 래치부(122-1)는 상기 제 2 컨트롤 스테이지(120-2)에 구비된 제 2 래치부(122-2)와 함께 일예로 하나의 플립플롭으로 구성된다. 즉, 하나의 플립플롭 내부에 상기 제 1 및 제 2 래치부(122-1, 122-2)가 포함된다.
상기 제 1 래치부(122-1)는 상기 인버터(109)로부터 출력된 보수 클럭신호(CLKb)에 응답하여 외부로부터 공급된 스타트 펄스(SP) 신호를 래치하여 제 1 샘플링 제어신호(A)로 출력한다. 상기 제 1 샘플링 제어신호(A)는 상기 제 1 샘플링부(124-1)와 상기 제 1 래치부(122-1)의 다음단인 제 2 래치부(122-2)로 각각 공급된다.
상기 제 1 샘플링부(124-1)는 상기 제 1 래치부(122-1)로부터 입력된 제 1 샘플링 제어신호(A)의 로우(Low) 구간동안 상기 보수 클럭신호(CLKb)의 하이(High) 펄스에 응답하여 하이(High) 펄스의 제 1 샘플링 신호(Q1)를 출력한다.
상기 제 1 샘플링 신호(Q1)는 상기 제 1 스토링 스테이지(126-1)로 공급된다.
상기 제 1 스토링 스테이지(126-1)에는 외부로부터 입력된 제 1 데이터(Data1)가 미리 저장되어 있으며, 상기 제 1 샘플링부(124-1)로부터 제 1 샘플링 신호(Q1)가 공급되면 상기 제 1 스토링 스테이지(126-1)는 상기 제 1 데이터(Data1)를 래치시킨다.
한편, 상기 제 1 샘플링 신호(A)는 상기 제 2 래치부(122-2)로 공급된다. 결국, 상기 제 2 래치부(122-2)에는 상기 클럭신호(CLK) 및 상기 제 1 샘플링 신호(A)가 공급된다.
상기 제 2 래치부(122-2)는 상기 클럭신호(CLK)에 응답하여 상기 제 1 샘플링 신호(A)를 래치하여 제 2 샘플링 제어신호(B)로 출력한다. 상기 제 2 래치부(122-2)에서 출력된 제 2 샘플링 제어신호(B)는 다음단의 제 3 래치부(미도시)로 공급되는 동시에 제 2 래치부(122-2)와 대응되는 제 2 샘플링부(124-2)로 공급된다.
이때, 상기 제 2 샘플링부(124-2)에도 상기 클럭신호(CLK)가 공급된다.
상기 제 2 샘플링부(124-2)는 상기 제 2 래치부(122-2)로부터 공급된 제 2 샘플링 제어신호(B)의 하이(High) 구간동안 상기 클럭신호(CLK)의 하이(High) 펄스에 응답하는 제 2 샘플링 신호(Q2)를 출력한다.
이때, 상기 제 1 래치부(122-1)에서 출력된 제 1 샘플링 제어신호(A)와 상기 제 2 래치부(122-2)에서 출력되는 제 2 샘플링 제어신호(B)는 반 주기 지연된다. 이는 상기 보수 클럭신호(CLKb)가 상기 클럭신호(CLK)에 반 주기 지연되기 때문이다.
상기 제 2 샘플링부(124-2)에서 출력된 제 2 샘플링 신호(Q2)는 상기 제 2 스토링 스테이지(126-2)로 공급된다.
상기 제 2 스토링 스테이지(126-2)에는 외부로부터 공급된 제 2 데이터(Data2)가 미리 저장되어 있으며, 상기 제 2 스토링 제어신호(Q2)가 상기 제 2 스토링 스테이지(126-2)에 공급되면, 상기 스토링 스테이지(126-2)는 상기 미리 저장된 제 2 데이터(Data2)를 래치시킨다.
한편, 상기 제 2 래치부(122-2)에서 출력된 제 2 샘플링 제어신호(B)는 다음단의 제 3 래치부로 공급되어 위와 같은 동작을 수행하게 된다.
상기 제 1 래치부(122-1)는 상기 인버터(109)로부터 반전된 보수 클럭신호(CLKb)의 하이(High) 펄스에 응답하여 상기 스타트 펄스(SP) 신호를 래치하여 제 1 샘플링 제어신호(A)를 출력한다. 상기 제 1 샘플링 제어신호(A)는 상기 제 1 샘플링부(124-1)로 공급되어 제 1 샘플링 신호(Q1)를 출력한다.
상기 제 2 래치부(122-2)는 상기 클럭신호(CLK)의 하이(High) 펄스에 응답하여 상기 제 1 샘플링 신호(A)를 래치하여 제 2 샘플링 제어신호(B)를 출력한다. 상기 제 2 샘플링 제어 신호(B)는 상기 제 2 샘플링부(124-2)로 공급되어 제 2 샘플링 신호(Q2)를 출력한다.
상기 제 2 샘플링 제어신호(B)는 상기 제 1 샘플링 제어신호(A)에 반 주기 정도 지연되어 출력된다. 상기 제 1 샘플링 제어신호(A)가 출력된 후 반 주기 정도 후에 상기 제 2 샘플링 제어신호(B)가 출력되므로, 상기 제 1 및 제 2 샘플링 제어신호(A, B)는 반 주기 동안 중첩된다.
한편, 상기 제 1 및 제 2 샘플링 신호(A, B)는 각각 상기 제 1 및 제 2 샘플링 제어신호(A, B)의 반 주기 동안에 하이(High) 펄스를 가진다. 즉, 상기 제 1 샘플링 제어신호(A)의 로우(Low) 구간의 반 주기 동안 상기 제 1 샘플링 신호(Q1)이 출력되고, 상기 제 2 샘플링 제어신호(B)의 하이(High) 구간의 반 주기 동안 상기 제 2 샘플링 신호(Q2)가 출력된다.
정확히 말해, 상기 제 2 샘플링 신호(Q2)는 상기 제 1 및 제 2 샘플링 제어신호(A, B)가 중첩되는 반 주기 동안 출력된다.
이로인해, 상기 제 2 샘플링 신호(Q2)는 상기 제 1 샘플링 신호(Q1)의 폴링 타임(falling time)에 순차적으로 출력된다.
앞서 서술한 바와 같이, 상기 제 1 및 제 2 래치부(122-1, 122-2)는 하나의 플립플롭을 구성하므로, 결국 하나의 플립플롭에서 상기 제 1 및 제 2 샘플링 제어신호(A, B)가 각각 출력된다.
한편, 종래의 경우 쉬프트 레지스터는 고주파수를 갖는 클럭신호(CLK0)에 응답하여 하나의 플립플롭에서 하나의 샘플링 제어신호를 출력하여 데이터를 전송하였다. 또한, 종래의 쉬프트 레지스터가 상기 고주파수를 갖는 기존 클럭신호(CLK0)를 이용해서 상기 샘플링 제어 신호 및 샘플링 신호를 출력하면서 상기 쉬트프 레지스터의 소비전력이 증가하는 문제점이 발생했다.
이러한 소비전력을 감소시키기 위해, 본 발명의 쉬프트 레지스터(110)는 상기 기존 클럭신호(CLK0)의 주파수보다 일예로 1/2 정도 낮은 주파수를 갖는 클럭신호(CLK)와 상기 클럭신호(CLK)에 반 주기 정도 지연된 보수 클럭신호(CLKb)를 이용해서 구동한다.
상기 클럭신호(CLK) 및 보수 클럭신호(CLKb)에 의해 상기 제 1 및 제 2 샘플링 제어신호(A, B)가 오버랩되어 출력된다. 상기 제 1 및 제 2 래치부(122-1, 122-2)가 하나의 플립플롭을 구성하여 상기 제 1 및 제 2 샘플링 제어신호(A, B)를 출력한다. 결국 하나의 플립플롭에서 두개의 샘플링 제어신호가 중첩되어 출력되므로 회로의 면적을 감소시킬 수 있게된다.
상기 제 1 컨트롤 스테이지(120-1)는 상기 제 1 샘플링 제어신호(A)가 로우(Low) 구간일때, 상기 보수 클럭신호(CLK)의 로우(Low) 펄스에 응답하여 하이(High) 상태의 제 1 샘플링 신호(Q1)를 출력한다.
또한, 상기 제 2 컨트롤 스테이지(120-2)는 상기 제 2 샘플링 제어신호(B)가 하이(High) 구간일때, 상기 클럭신호(CLK)의 하이(High) 펄스에 응답하여 하이(High) 상태의 제 2 샘플링 신호(Q2)를 출력한다.
상기 제 1 및 제 2 샘플링 신호(Q1, Q2)는 순차적으로 출력되며 정확히하면, 상기 제 1 샘플링 신호(Q1)의 폴링 타임(galling time)에 동기되어 제 2 샘플링 신호(Q2)가 출력된다.
상기 제 1 컨트롤 스테이지(120-1)로부터 상기 제 1 샘플링 신호(Q1)가 출력되면 상기 제 1 샘플링 신호(Q1)는 상기 제 1 스토링 스테이지(126-1)로 입력된다. 상기 제 1 스토링 스테이지(126-1)는 상기 제 1 샘플링 신호(Q1)가 입력되면, 상기 제 1 스토링 스테이지(126-1)에 미리 저장되어 있던 제 1 데이터(Data1)를 출력하게 된다.
상기 제 1 샘플링 신호(Q1)가 상기 제 1 스토링 스테이지(126-1)로 입력되는 동안 상기 제 1 데이터(Data1)가 출력된다.
이어, 상기 제 2 컨트롤 스테이지(120-2)로부터 상기 제 2 샘플링 신호(Q2)가 출력되면 상기 제 2 샘플링 신호(Q2)는 상기 제 2 스토링 스테이지(126-2)로 입력된다. 상기 제 2 스토링 스테이지(126-2)는 상기 제 2 샘플링 신호(Q2)가 입력되면, 상기 제 2 스토링 스테이지(126-2)에 미리 저장되어 있던 제 2 데이터(Data2)를 출력하게 된다.
상기 제 2 샘플링 신호(Q2)가 상기 제 2 스토링 스테이지(126-2)로 입력되는 동안 상기 제 2 데이터(Data2)가 출력된다.
결국, 본 발명에 따른 쉬프트 레지스터(110)는 기존의 클럭신호(CLK0)의 주파수보다 낮은 주파수를 갖는 클럭신호(CLK)와 상기 클럭신호(CLK)의 반 주기 지연되고 반전되는 클럭신호(CLKb)를 이용해서 외부로부터 입력된 데이터를 순차적으로 출력시킨다.
기존 클럭신호(CLK0)의 주파수보다 낮은 주파수를 갖는 클럭신호(CLK)를 이용해서 상기 쉬프트 레지스터(110)가 구동됨으로써, 소비전력을 감소시킬 수 있다.
도 4a는 도 2의 제 1 및 제 2 컨트롤 스테이지를 상세히 나타낸 도면이다.
도 2 내지 도 4a에 도시된 바와같이, 상기 제 1 컨트롤 스테이지(120-1)는 위에서 언급한 바와같이, 제 1 래치부(122-1)와 제 1 샘플링부(124-1)를 포함한다.
상기 제 1 래치부(122-1)는 제 1 스위치(SW1)와 제 1 내지 제 4 인버터(128a ~ 128d)로 이루어지고, 상기 제 1 스토링 스테이지 제어부(124-1)는 NOR 게이트(130)와 제 1 및 제 2 인버터(132a, 132b)로 이루어진다.
상기 제 1 래치부(122-1)의 제 1 스위치(SW1)에는 외부로부터 스타트 펄스(SP) 신호가 공급되고, 상기 제 1 스위치(SW1)는 도 2의 인버터(109)를 통해 반전된 보수 클럭신호(CLKb)에 의해 제어된다.
상기 보수 클럭신호(CLKb)는 상기 클럭신호(CLK)에 반 주기정도 지연된다.
상기 제 1 스위치(SW1)에 상기 보수 클럭신호(CLKb)가 공급되면 상기 스타트 펄스(SP) 신호를 상기 제 1 스위치(SW1)와 연결된 제 1 인버터(128a)로 공급한다.
한편, 상기 제 1 스위치(SW1)에 인버터를 더 추가함으로써, 상기 클럭신호(CLK)가 상기 인버터를 통해 보수 클럭신호(CLKb)로 출력되게 하여 상기 제 1 스위치(SW1)가 상기 인버터를 통해 출력된 보수 클럭신호(CLKb)에 의해 제어되도록 하는 방법도 있다.
상기 제 1 인버터(124a)로 공급된 스타트 펄스(SP) 신호는 상기 제 1 인버터(128a)를 통해 로우(Low) 상태로 바뀌고, 상기 로우(Low) 상태로 바뀐 스타트 펄스(SP) 신호는 상기 제 2 인버터(128b)의 입력단과 상기 제 4 인버터(128d)의 입력단으로 각각 입력된다.
상기 제 2 인버터(128b)의 입력단으로 입력된 로우(Low) 상태의 스타트 펄스(SP) 신호는 하이(High) 상태로 바뀌고 상기 하이(High) 상태로 바뀐 스타트 펄 스(SP) 신호는 상기 제 3 인버터(128c)의 입력단으로 입력된다.
한편, 상기 제 4 인버터(128d)의 입력단으로 입력된 로우(Low) 상태의 스타트 펄스(SP) 신호는 하이(High) 상태로 바뀌고 상기 하이(High) 상태로 바뀐 스타트 펄스(SP) 신호는 상기 제 1 인버터(128a)의 입력단으로 입력된다.
상기 제 1 인버터(128a)의 출력단은 상기 제 4 인버터(128d)의 입력단과 전기적으로 연결되고, 상기 제 4 인버터(128d)의 출력단은 상기 제 1 인버터(128a)의 입력단과 전기적으로 연결되어 있다.
결국, 상기 제 1 및 제 4 인버터(128a, 128d)는 상기 제 1 스위치(SW1)를 통해 공급된 스타트 펄스(SP) 신호를 일시적으로 저장할 수 있는 폐회로의 역할을 하게 된다.
상기 제 3 인버터(128c)의 입력단으로 입력된 하이(High) 상태의 스타트 펄스(SP) 신호는 상기 제 3 인버터(128c)의 출력단에서 최종적으로 로우(Low) 상태의 제 1 샘플링 제어신호(A)로 출력된다.
상기 제 1 샘플링 제어신호(A)는 상기 제 1 샘플링부(124-1)로 공급되는 동시에 상기 제 1 컨트롤 스테이지(120-1)의 다음단인 제 2 컨트롤 스테이지(120-2)로 공급된다.
상기 제 1 샘플링 제어신호(A)가 상기 제 1 샘플링부(124-1)로 공급되는 것을 우선으로 설명하면 다음과 같다. 이때, 상기 제 1 샘플링부(124-1)는 NOR 게이트(130)와 제 1 및 제 2 인버터(132a, 132b)로 이루어져 있다.
상기 제 1 샘플링 제어신호(A)는 상기 제 1 샘플링부(124-1)의 NOR 게이 트(130)로 공급된다. 이와 동시에, 상기 NOR 게이트(130)의 입력단에는 외부로부터 입력된 상기 클럭신호(CLK)가 입력된다.
상기 NOR 게이트(130)와 상기 제 1 및 제 2 인버터(132a, 132b)의 논리 연산을 통해 상기 제 1 샘플링부(124-1)는 최종적으로 제 1 샘플링 신호(Q1)를 출력한다. 상기 제 1 샘플링부(124-1)는 상기 제 1 샘플링 제어신호(A)의 로우(Low) 구간동안에 상기 보수 클럭신호(CLKb)의 로우(Low) 펄스에 응답하여 상기 보수 클럭신호(CLKb)의 로우(Low) 펄스와 동일한 주기를 갖는 제 1 샘플링 신호(Q1)를 출력한다.
상기 제 1 샘플링부(124-1)에서 출력된 제 1 샘플링 신호(Q1)는 도 2에 도시된 제 1 스토링 스테이지(126-1)로 공급된다. 상기 제 1 스토링 스테이지(126-1)는 상기 제 1 샘플링 신호(Q1)가 입력되면 미리 저장되어 있던 데이터를 출력한다.
상기 제 2 컨트롤 스테이지(120-2)는 위에서 언급한 바와 같이, 제 2 래치부(122-2)와 제 2 샘플링부(124-2)를 포함한다.
상기 제 2 래치부(122-2)는 제 2 스위치(SW2)와 제 1 내지 제 4 인버터(134a ~ 134d)로 이루어지고, 상기 제 2 샘플링부(124-2)는 NAND 게이트(136)와 제 1 및 제 2 인버터(138a, 138b)로 이루어진다.
상기 제 1 샘플링 제어신호(A)는 상기 제 2 컨트롤 스테이지(120-2)의 제 2 래치부(122-2)로 공급된다. 정확히 하면, 상기 제 1 샘플링 제어신호(A)는 상기 제 2 스위치(SW2)로 공급된다.
이때, 상기 제 2 스위치(SW2)는 상기 제 2 래치부(122-2)로 공급된 클럭신 호(CLK)에 의해 제어된다. 즉, 상기 제 2 스위치(SW2)로 상기 클럭신호(CLK)가 공급되면 상기 제 2 스위치(SW2)는 상기 제 1 샘플링 제어신호(A)를 상기 제 1 인버터(134a)의 입력단으로 공급한다.
상기 제 1 인버터(134a)로 공급된 제 1 샘플링 제어신호(A)는 하이(High) 상태로 바뀌고 상기 하이(High) 상태의 제 1 샘플링 제어신호(A)는 제 2 인버터(134b)의 입력단과 제 4 인버터(134d)의 입력단으로 각각 입력된다.
상기 제 2 인버터(134b)의 입력단으로 입력된 하이(High) 상태의 제 1 샘플링 제어신호(A)는 로우(Low) 상태로 바뀌고 상기 로우(Low) 상태로 바뀐 제 1 샘플링 제어신호(A)는 상기 제 3 인버터(134c)의 입력단으로 입력된다.
한편, 상기 제 4 인버터(134d)의 입력단으로 입력된 하이(High) 상태의 제 1 샘플링 신호(A)는 로우(Low) 상태로 바뀌고 상기 로우(Low) 상태로 바뀐 제 1 샘플링 제어신호(A)는 상기 제 1 인버터(134a)의 입력단으로 입력된다.
상기 제 1 인버터(134a)의 출력단은 상기 제 4 인버터(134d)의 입력단과 전기적으로 연결되고, 상기 제 4 인버터(134d)의 출력단은 상기 제 1 인버터(134a)의 입력단과 전기적으로 연결되어 있다.
결국, 상기 제 1 및 제 4 인버터(134a, 134d)는 상기 제 2 스위치(SW2)를 통해 공급된 제 1 샘플링 제어신호(A)를 일시적으로 저장할 수 있는 폐회로의 역할을 하게 된다.
상기 제 3 인버터(134c)의 입력단으로 입력된 로우(Low) 상태의 제 1 샘플링 제어 신호(A)는 하이(High) 상태로 바뀌고, 상기 하이(High) 상태로 바뀐 제 1 샘 플링 제어신호(A)는 상기 제 3 인버터(126c)를 통해 최종적으로 하이(High) 상태의 제 2 샘플링 제어신호(B)로 출력된다.
상기 하이(High) 상태의 제 2 샘플링 제어신호(B)는 상기 제 2 샘플링부(124-2)로 공급된다.
상기 제 2 샘플링부(124-2)는 NAND 게이트(136)와 제 1 내지 제 3 인버터(138a ~ 138c)로 이루어져 있다.
상기 NAND 게이트(136)와 상기 제 1 내지 제 3 인버터(138a ~ 138c)의 논리 연산을 통해 상기 제 2 샘플링부(124-2)는 최종적으로 제 2 샘플링 신호(Q2)를 출력한다. 상기 제 2 샘플링부(124-2)는 상기 제 2 샘플링 제어신호(B)의 하이(High) 구간동안에 상기 클럭신호(CLK)의 하이(High) 펄스에 응답하여 상기 클럭신호(CLK)의 하이(High) 펄스와 동일한 주기를 갖는 제 2 샘플링 신호(Q2)를 출력한다.
본 발명에 따른 쉬프트 레지스터는 낮은 주파수를 갖는 클럭신호(CLK)에 응답하여 외부로부터 공급된 스타트 펄스(SP) 신호를 샘플링하는 기수번째 컨트롤 스테이지와, 상기 클럭신호(CLK)에 응답하여 상기 기수번째 컨트롤 스테이지에서 샘플링된 신호를 샘플링하는 우수번째 컨트롤 스테이지를 각각 구비함으로써, 외부로부터 공급된 데이터를 낮은 주파수에서도 래치킬 수 있다.
한편, 상기 제 1 및 제 2 래치부(122-1, 122-2)는 도 4b에 도시된 바와 같이, 각각 하나의 스위치(SW1a, SW2a)가 추가될 수 있다. 즉, 상기 제 1 래치부(122-1)에는 제 1 스위치(SW1) 뿐만 아니라, 제 1 추가 스위치(SW1a)가 추가로 더 구비되고, 상기 제 2 래치부(122-2)에는 제 2 스위치(SW2) 뿐만 아니라, 제 2 추가 스위치(SW2a)가 추가로 더 구비된다.
상기 제 1 래치부(122-1)의 제 1 스위치(SW1)는 보수 클럭신호(CLKb)에 의해 제어되고, 상기 제 1 추가 스위치(SW1a)는 클럭신호(CLK)에 의해 제어될 수 있다. 상기 제 2 래치부(122-2)의 제 2 스위치(SW2)는 클럭신호(CLK)에 의해 제어되고, 상기 제 2 추가 스위치(SW2a)는 보수 클럭신호(CLKb)에 의해 제어될 수 있다.
이때, 상기 제 1 추가 스위치(SW1a)는 상기 제 1 래치부(122-1)의 제 4 인버터(128d)의 출력단 및 상기 제 1 스위치(SW1)와 연결된다. 상기 제 2 추가 스위치(SW2a)는 상기 제 2 래치부(122-2)의 제 4 인버터(134d)의 출력단 및 상기 제 2 스위치(SW2)와 연결된다.
상기 스타트 펄스(SP) 신호는 상기 제 1 스위치(SW1)로 공급되고, 상기 제 1 스위치(SW1)는 상기 보수 클럭신호(CLKb)에 의해 제어되고 상기 제 1 추가 스위치(SW1a)는 상기 클럭신호(CLK)에 의해 제어된다. 따라서, 상기 보수 클럭신호(CLKb)의 하이(High) 구간일때 상기 제 1 스위치(SW1)는 턴-온(turn-on) 되고 상기 제 1 추가 스위치(SW1a)는 상기 클럭신호(CLK)가 로우(Low) 구간이므로 턴-오프(turn-off) 된다.
상기 제 1 스위치(SW1)가 턴-온(turn-on) 되므로 상기 스타트 펄스(SP) 신호는 상기 제 1 스위치(SW1)를 통해서 상기 제 1 내지 제 3 인버터(128a ~ 128c)로 공급된다. 이때, 제 4 인버터(128d)는 상기 제 1 인버터(128a)의 출력단과 연결되어 있고 상기 제 4 인버터(128d)에도 상기 스타트 펄스(SP) 신호가 입력된다. 이때, 상기 제 4 인버터(128d)에서 출력된 스타트 펄스(SP) 신호는 하이(High) 펄스 이다.
상기 제 4 인버터(128d)는 앞서 서술한 바와 같이, 제 1 추가 스위치(SW1a)와 연결되어 있으므로 상기 제 4 인버터(128d)에서 출력된 하이(High) 펄스는 상기 제 1 추가 스위치(SW1a)로 공급된다. 이때, 상기 제 1 추가 스위치(SW1a)는 턴-오프(turn-off)되어 있기 때문에 상기 제 1 추가 스위치(SW1a)로 공급된 하이(High) 펄스는 출력되지 않는다.
상기 제 1 인버터(128a)로 공급된 스타트 펄스(SP) 신호는 로우(Low) 펄스로 출력되고 상기 제 2 및 제 3 인버터(128b, 128c)에서 로우(Low) 펄스의 제 1 샘플링 제어신호(A)로 출력된다.
연속하여, 상기 보수 클럭신호(GLKb)가 로우(Low) 구간이 되고, 상기 클럭신호(CLK)는 하이(High) 구간이 된다. 이때, 상기 제 1 스위치(SW1)는 턴-오프(turn-off)되고, 상기 제 1 추가 스위치(SW1a)는 턴-온(turn-on) 된다.
상기 제 1 추가 스위치(SW1a)로 공급된 하이(High) 펄스는 상기 제 1 추가 스위치(SW1a)가 턴-온(turn-on) 됨에 따라 상기 제 1 추가 스위치(SW1a)에서 출력되어 상기 제 1 인버터(128a)로 공급된다. 상기 제 1 인버터(128a)로 공급된 상기 하이(High) 펄스는 로우(Low) 펄스로 출력되고, 상기 로우(Low) 펄스는 상기 제 2 인버터(128b)로 공급되어 하이(High) 펄스가 되고 상기 하이(High) 펄스는 상기 제 3 인버터(128c)로 공급되어 로우(Low) 펄스가 된다. 상기 제 3 인버터(128c)에서 출력된 로우(Low) 펄스는 제 1 샘플링 제어신호(A)가 된다.
결국, 상기 보수 클럭신호(CLKb)의 하이(High) 구간 및 로우(Low) 구간동안 상기 제 1 래치부(122-1)는 로우(Low) 펄스의 제 1 샘플링 제어신호(A)를 출력한다. 다시 말하면, 상기 클럭신호(CLK)의 로우(Low) 구간 및 하이(High) 구간동안 상기 제 1 래치부(122-1)는 로우(Low) 펄스의 제 1 샘플링 제어신호(A)를 출력한다.
상기 제 2 래치부(122-2)는 상기 제 1 래치부(122-1)와 동일한 동작을 한다.
즉, 상기 클럭신호(CLK)의 로우(Low) 구간 및 하이(High) 구간동안 상기 제 1 래치부(122-1)로부터 공급된 제 1 샘플링 제어신호(A)를 이용하여 제 2 샘플링 제어신호(B)를 출력한다. 다시 말하면, 상기 보수 클럭신호(CLKb)의 하이(High) 구간 및 로우(Low) 구간동안 상기 제 1 래치부(122-1)로부터 공급된 제 1 샘플링 제어신호(A)를 이용하여 제 2 샘플링 제어신호(B)를 출력한다.
상기 보수 클럭신호(CLKb)와 상기 클럭신호(CLK)를 반 주기동안 지연시키지 않아도 상기 제 1 및 제 2 샘플링 제어신호(A, B)가 소정 구간동안 중첩되어 출력될 수 있다.
도 5는 본 발명에 따른 쉬프트 레지스터를 구비한 액정표시장치를 나타낸 도면이다.
도 5에 도시된 바와 같이, 본 발명에 따른 액정표시장치는 화상을 표시하는 액정패널(202)과, 상기 액정패널(202)을 구동하는 게이트 드라이버(204) 및 데이터 드라이버(206)와, 상기 게이트 드라이버(204) 및 데이터 드라이버(206)를 제어하는 타이밍 컨트롤러(208)를 포함한다.
상기 액정패널(202)에는 화소영역을 정의하는 복수의 게이트라인(GL1 ~ GLn) 과 복수의 데이터라인(DL1 ~ DLm)이 배열되고, 그 교차부에는 박막트랜지스터(TFT)와 상기 박막트랜지스터(TFT)와 전기적으로 연결된 화소전극이 형성된다.
상기 타이밍 컨트롤러(208)는 도시되지 않은 시스템으로부터 입력된 수직/수평동기신호(Vsync/Hsync)와 데이터 이네이블(DE) 신호 및 소정의 클럭신호을 이용해서 상기 게이트 드라이버(204) 및 상기 데이터 드라이버(206)를 상기 액정패널(202)의 모델에 맞도록 적절히 제어하는 게이트 및 데이터 제어신호를 생성한다.
상기 게이트 드라이버(204)는 상기 타이밍 컨트롤러(208)에서 생성된 게이트 제어신호에 따라 상기 복수의 게이트라인(GL1 ~ GLn)으로 게이트 스캔신호, 즉 게이트 하이 전압(VGH) 및 게이트 로우 전압(VGL)을 공급한다.
상기 데이터 드라이버(206)는 상기 타이밍 컨트롤러(208)에서 생성된 데이터 제어신호에 따라 상기 복수의 데이터라인(DL1 ~ DLm)으로 데이터 전압을 공급한다.
상기 데이터 드라이버(206)를 구체적으로 설명하면 다음과 같다.
상기 데이터 드라이버(206)는 쉬프트 레지스터(210)와, 상기 쉬프트 레지스터(210)로부터 출력된 캐리(Carry) 신호에 의해 상기 쉬프트 레지스터(210)로부터 입력된 데이터를 동시에 래치시키는 래치 어레이(215)와, 상기 래치 어레이(215)로부터 래치된 데이터를 아날로그 전압인 데이터 전압으로 변환하는 DAC 어레이(217)와, 상기 DAC 어레이(217)로부터 변환된 데이터 전압을 상기 복수의 데이터라인(DL1 ~ DLm)으로 출력하는 출력버퍼 어레이(219)를 포함한다.
상기 쉬프트 레지스터(210)는 도 2에 도시된 쉬프트 레지스터(도 2의 110)와 동일하므로 상기 쉬프트 레지스터(210)와 관련된 설명은 간략히 한다.
상기 쉬프트 레지스터(210)는 외부로부터 공급된 스타트 펄스(SP) 신호를 래치하여 샘플링 신호로 출력하여 상기 샘플링 신호를 출력하는 컨트롤 어레이(211)와 상기 샘플링 신호를 이용해서 상기 래치 어레이로 데이터를 래치 시키는 스토링 어레이(213)를 포함한다.
상기 컨트롤 어레이(211)는 외부로부터 공그보딘 스타트 펄스(SP) 신호를 이용해서 샘플링 제어신호를 출력하는 복수의 래치부와, 상기 래치부에서 출력된 샘플링 제어신호를 이용해서 클럭신호(CLK)에 응답하여 샘플링 신호를 출력하는 샘플링부를 포함한다.
상기 래치부와 상기 샘플링부는 낮은 주파수를 갖는 클럭신호(CLK) 및 상기 클럭신호(CLK)에 반 주기 지연된 보수 클럭신호(CLKb)에 응답하며 각각 샘플링 제어신호와 샘플링 신호를 출력한다. 상기 클럭신호(CLK)는 기존의 쉬프트 레지스터에서 사용했던 기존 클럭신호의 주파수보다 낮은 주파수를 갖는다.
상기 래치부 중 기수번째 래치부에서 출력되는 제 1 샘플링 제어신호와 우수번째 래치부에서 출력되는 제 2 샘플링 제어신호는 소정 구간동안 중첩되면서 출력된다. 또한, 상기 기수번째 래치부와 상기 우수번째 래치부는 하나의 플립플롭을 구성한다.
상기 쉬프트 레지스터(210)는 기존의 쉬프트 레지스터에서 사용했던 클럭신호의 주파수보다 낮은 주파수를 갖는 클럭신호에 의해 이네이블 되며 하나의 플립플롭에서 2개의 샘플링 신호가 출력되기 때문에 사이즈를 감소시킬 수 있다.
또한, 상기 쉬프트 레지스터(210)는 낮은 주파수를 갖는 클럭신호(CLK)에 의 해 구동되므로 소비전력이 감소될 수 있다.
상기 컨트롤 어레이(211)에는 위에서 언급한 바와 같이, 복수의 컨트롤 스테이지가 구비되어 있고, 각각의 컨트롤 스테이지는 상기 스토링 어레이(213)를 제어하는 샘플링 신호를 출력한다. 또한, 상기 복수의 컨트롤 스테이지는 상기 스타트 펄스(SP) 신호를 샘플링하여 상기 복수의 컨트롤 스테이지에서 샘플링 신호를 출력한다.
상기 복수의 컨트롤 스테이지 중 마지막 컨트롤 스테이지에서 출력되는 샘플링 제어신호는 캐리(Carry) 신호로써 상기 래치 어레이(215)로 공급된다.
상기 래치 어레이(215)로 상기 캐리(Carry) 신호가 공급되면 상기 래치 어레이(215)는 상기 스토링 어레이(213)로부터 순차적으로 래치된 데이터를 한꺼번에 상기 DAC 어레이(217)로 래치시킨다.
상기 DAC 어레이(218)로 래치된 데이터는 상기 데이터에 해당되는 아날로그 전압인 데이터 전압으로 변환되어 상기 출력버퍼 어레이(219)로 입력된다. 상기 출력버퍼 어레이(219)는 상기 데이터 전압을 상기 액정패널(202)에 배열되어 있는 복수의 데이터라인(DL1 ~ DLm)으로 공급한다.
상기 쉬프트 레지스터(210)는 기존의 경우와는 달리 낮은 주파수로 구동되기 때문에 소비전력이 감소될 수 있다. 상기 쉬프트 레지스터(210)의 소비전력이 감소함에 따라 상기 쉬프트 레지스터(210)를 구비한 데이터 드라이버(206)의 소비전력 또한 감소될 수 있다.
위에서 언급한 바와 같이, 본 발명에 따른 쉬프트 레지스터가 종래의 쉬프트 레지스터에 비해 낮은 주파수에서 구동됨에 따라 소비전력을 감소시킬 수 있다.
또한, 본 발명에 따른 쉬프트 레지스터는 상기 기수번째 및 우수번째 컨트롤 스테이지에서 출력되는 제 1 및 제 2 샘플링 제어신호는 하나의 플립플롭에서 출력되는 것이므로, 종래의 쉬프트 레지스터에 비해 사이즈를 감소시킬 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 쉬프트 레지스터는 저주파수를 갖는 클럭신호를 이용해서 데이터를 처리하기 때문에 소비전력을 감소시킬 수 있다.
또한, 본 발명에 따른 쉬프트 레지스터는 하나의 플립플롭에서 2개의 샘플링 제어신호가 출력되기 때문에 종래의 쉬프트 레지스터에 비해 사이즈를 최소화 시킬 수 있다.
본 발명은 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (17)

  1. 직렬 형태의 복수의 데이터를 각각 저장하는 저장셀들을 포함하는 저장 셀 어레이; 및
    상기 데이터의 전송 주파수 보다 낮은 주파수의 적어도 1 이상의 클럭신호에 응답하여, 상기 저장셀들이 순차적으로 상기 데이터를 저장하도록 상기 데이터 전송 주기마다 순차적으로 쉬프트 되는 샘플링 신호를 출력하는 제어 어레이를 구비하고,
    상기 제어 어레이는,
    상기 클럭신호와 상기 클럭신호와 반전된 보수 클럭신호 중 어느 하나에 응답하여 외부로부터 입력된 스타트 펄스 신호를 래치하는 복수의 래치 셀들; 및
    상기 복수의 래치 셀들과 대응되는 상기 복수의 저장셀로 공급될 상기 래치된 스타트 펄스 신호를 이용해서 상기 클럭신호의 로우 펄스 및 하이 펄스 중 어느 하나와 동일하게 샘플링된 샘플링 신호를 출력하는 복수의 샘플링 셀들을 포함하고,
    상기 복수의 래치 셀들은,
    상기 보수 클럭신호에 응답하여 상기 스타트 펄스 신호를 래치하여 제 1 샘플링 제어신호로 출력하는 제 1 래치부; 및
    상기 클럭신호에 응답하여 상기 제 1 샘플링 제어신호를 래치하여 제 2 샘플링 제어신호로 출력하는 제 2 래치부를 포함하는
    것을 특징으로 하는 쉬프트 레지스터.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제 1 래치부는 상기 보수 클럭신호의 하이 펄스에 응답하여 상기 스타트 펄스 신호를 래치시키고,
    상기 제2 래치부는 상기 클럭신호의 하이 펄스에 응답하여 상기 제 1 샘플링 제어신호를 래치시키는 것을 특징으로 하는 쉬프트 레지스터.
  4. 제 3항에 있어서,
    상기 제 1 및 제 2 샘플링 제어신호는 일정 구간동안 중첩되는 것을 특징으로 하는 쉬프트 레지스터.
  5. 제 3항에 있어서,
    상기 복수의 샘플링 셀들은,
    상기 제 1 샘플링 제어신호가 출력되는 구간동안 상기 보수 클럭신호의 하이 펄스와 동일한 폭을 갖는 제 1 샘플링 신호를 출력하는 제 1 샘플링부와 상기 제 2 샘플링 제어신호가 출력되는 구간동안 상기 클럭신호의 하이 펄스와 동일한 폭을 갖는 제 2 샘플링 신호를 출력하는 제 2 샘플링부를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  6. 제 5항에 있어서,
    상기 제 1 및 제 2 샘플링 신호는 순차적으로 출력되는 것을 특징으로 하는 쉬프트 레지스터.
  7. 제 1항에 있어서,
    상기 복수의 래치 셀들은 하나의 스위치와 제 1 내지 제 4 인버터로 구성되는 것을 특징으로 하는 쉬프트 레지스터.
  8. 제 5항에 있어서,
    상기 제 1 샘플링부는 하나의 NOR 게이트와 2개의 인터버로 구성되는 것을 특징으로 하는 쉬프트 레지스터.
  9. 제 5항에 있어서,
    상기 제 2 샘플링부는 하나의 NAND 게이트와 3개의 인버터 구성되는 것을 특징으로 하는 쉬프트 레지스터.
  10. 직렬 형태의 복수의 데이터를 각각 저장하는 저장셀들을 포함하는 저장 셀 어레이와, 상기 데이터의 전송 주파수 보다 낮은 주파수의 적어도 1 이상의 클럭신호에 응답하여, 상기 저장셀들이 순차적으로 상기 데이터를 저장하도록 상기 데이터 전송 주기마다 순차적으로 쉬프트 되는 샘플링 신호를 출력하는 제어 어레이를 구비하는 쉬프트 레지스터;
    상기 제어 어레이에서 출력된 샘플링 신호 중 마지막 샘플링 신호에 의해 외부로부터 공급된 데이터를 동시에 래치시키는 래치 어레이;
    상기 래치 어레이에서 래치된 데이터를 아날로그 전압으로 변환하는 디지털-아날로그 컨버터; 및
    상기 디지털-아날로그 컨버터로부터 변환된 아날로그 전압을 출력하는 버퍼부를 포함하고,
    상기 제어 어레이는,
    상기 클럭신호와 상기 클럭신호와 반전된 보수 클럭신호 중 어느 하나에 응답하여 외부로부터 입력된 스타트 펄스 신호를 래치하는 복수의 래치 셀들; 및
    상기 복수의 래치 셀들과 대응되는 상기 복수의 저장셀로 공급될 상기 래치된 스타트 펄스 신호를 이용해서 상기 클럭신호의 로우 펄스 및 하이 펄스 중 어느 하나와 동일하게 샘플링된 샘플링 신호를 출력하는 복수의 샘플링 셀들을 포함하고,
    상기 복수의 래치 셀들은,
    상기 보수 클럭신호에 응답하여 상기 스타트 펄스 신호를 래치하여 제 1 샘플링 제어신호로 출력하는 제 1 래치부; 및
    상기 클럭신호에 응답하여 상기 제 1 샘플링 제어신호를 래치하여 제 2 샘플링 제어신호로 출력하는 제 2 래치부를 포함하는 것을 특징으로 하는 데이터 드라이버.
  11. 삭제
  12. 제 10항에 있어서,
    상기 제 1 래치부는 상기 보수 클럭신호의 하이 펄스에 응답하여 상기 스타트 펄스 신호를 래치시키고,
    상기 제2 래치부는 상기 클럭신호의 하이 펄스에 응답하여 상기 제 1 샘플링 제어신호를 래치하는 것을 특징으로 하는 데이터 드라이버.
  13. 제 12항에 있어서,
    상기 제 1 및 제 2 샘플링 제어신호는 일정 구간동안 중첩되는 것을 특징으로 하는 데이터 드라이버.
  14. 제 12항에 있어서,
    상기 복수의 샘플링 셀들은,
    상기 제 1 샘플링 제어신호가 출력되는 구간동안 상기 보수 클럭신호의 하이 펄스와 동일한 폭을 갖는 제 1 샘플링 신호를 출력하는 제 1 샘플링부와 상기 제 2 샘플링 제어신호가 출력되는 구간동안 상기 클럭신호의 하이 펄스와 동일한 폭을 갖는 제 2 샘플링 신호를 출력하는 제 2 샘플링부를 포함하는 것을 특징으로 하는 데이터 드라이버.
  15. 제 14항에 있어서,
    상기 제 1 및 제 2 샘플링 신호는 순차적으로 출력되는 것을 특징으로 하는 데이터 드라이버.
  16. 직렬 형태의 복수의 데이터를 각각 저장하는 저장셀들을 포함하는 저장 셀 어레이와, 상기 데이터의 전송 주파수 보다 낮은 주파수의 적어도 1 이상의 클럭신호에 응답하여, 상기 저장셀들이 순차적으로 상기 데이터를 저장하도록 상기 데이터 전송 주기마다 순차적으로 쉬프트 되는 샘플링 신호를 출력하는 제어 어레이를 구비하는 쉬프트 레지스터와, 상기 제어 어레이에서 출력된 샘플링 신호 중 마지막 샘플링 신호에 의해 외부로부터 공급된 데이터를 동시에 래치시키는 래치 어레이와, 상기 래치 어레이에서 래치된 데이터를 아날로그 전압으로 변환하는 디지털-아날로그 컨버터와, 상기 디지털-아날로그 컨버터로부터 변환된 아날로그 전압을 출력하는 버퍼부를 포함하는 데이터 드라이버; 및
    상기 데이터에 해당되는 화상을 표시하는 액정패널을 포함하고,
    상기 제어 어레이는,
    상기 클럭신호와 상기 클럭신호와 반전된 보수 클럭신호 중 어느 하나에 응답하여 외부로부터 입력된 스타트 펄스 신호를 래치하는 복수의 래치 셀들; 및
    상기 복수의 래치 셀들과 대응되는 상기 복수의 저장셀로 공급될 상기 래치된 스타트 펄스 신호를 이용해서 상기 클럭신호의 로우 펄스 및 하이 펄스 중 어느 하나와 동일하게 샘플링된 샘플링 신호를 출력하는 복수의 샘플링 셀들을 포함하고,
    상기 복수의 래치 셀들은,
    상기 보수 클럭신호에 응답하여 상기 스타트 펄스 신호를 래치하여 제 1 샘플링 제어신호로 출력하는 제 1 래치부; 및
    상기 클럭신호에 응답하여 상기 제 1 샘플링 제어신호를 래치하여 제 2 샘플링 제어신호로 출력하는 제 2 래치부를 포함하는 것을 특징으로 하는 액정표시장치.
  17. 삭제
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