JPH10161592A - 液晶表示装置の駆動装置 - Google Patents
液晶表示装置の駆動装置Info
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- JPH10161592A JPH10161592A JP31026396A JP31026396A JPH10161592A JP H10161592 A JPH10161592 A JP H10161592A JP 31026396 A JP31026396 A JP 31026396A JP 31026396 A JP31026396 A JP 31026396A JP H10161592 A JPH10161592 A JP H10161592A
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Abstract
(57)【要約】 （修正有）
【課題】 高周波で動作されることにより発生する問題
点を解決し、メイン駆動周波数を減少させた液晶表示装
置のデータドライバを提供する。 【解決手段】 ラッチクロック信号を出力し、第１クロ
ック信号に相応するスタート信号を受信するためのｍ
（整数）-ビットレジスタ回路２１と、それぞれｎ（整
数）-ビットデータを有する全ての映像信号を同時に受
信し、ソース映像信号に当たる少なくとも２セットの３
種の映像信号をラッチし出力するデータラッチ回路２
２，２３と、第３信号発生回路のロード信号に基づいて
映像信号を貯蔵及び出力し、前記レジスタのラッチクロ
ック信号に相応する前記データラッチ回路の映像信号を
ラッチするラインラッチ回路２５と、ラインラッチの映
像信号をアナログ信号に変換するＤ／Ａ変換回路２７
と、Ｄ／Ａ変換回路からアナログ信号を出力させるデー
タ出力回路２９とを備えた単一集積回路と；で構成され
ることを特徴とする。
点を解決し、メイン駆動周波数を減少させた液晶表示装
置のデータドライバを提供する。 【解決手段】 ラッチクロック信号を出力し、第１クロ
ック信号に相応するスタート信号を受信するためのｍ
（整数）-ビットレジスタ回路２１と、それぞれｎ（整
数）-ビットデータを有する全ての映像信号を同時に受
信し、ソース映像信号に当たる少なくとも２セットの３
種の映像信号をラッチし出力するデータラッチ回路２
２，２３と、第３信号発生回路のロード信号に基づいて
映像信号を貯蔵及び出力し、前記レジスタのラッチクロ
ック信号に相応する前記データラッチ回路の映像信号を
ラッチするラインラッチ回路２５と、ラインラッチの映
像信号をアナログ信号に変換するＤ／Ａ変換回路２７
と、Ｄ／Ａ変換回路からアナログ信号を出力させるデー
タ出力回路２９とを備えた単一集積回路と；で構成され
ることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置の駆
動装置に関するもので、特に液晶表示装置のデータドラ
イバに関するものである。
動装置に関するもので、特に液晶表示装置のデータドラ
イバに関するものである。
【０００２】
【従来の技術】一般的なアクティブマトリックス型（Ac
tive Matrix）液晶表示装置は、図１に示すように、ゲ
ートライン（Ｇ１〜Ｇｎ）及びデータライン（Ｄ１〜Ｄ
ｎ）と、各画素をスイッチングする薄膜トランジスタ
と、画素電極とが配列されている下板と、色相を示すた
めのカラーフィルタ及び共通電極で構成される上板と、
そして前記２枚の上下板の間に埋められている液晶で構
成される液晶パネル１と、前記液晶パネル１の各ゲート
ライン（Ｇ１〜Ｇｎ）に駆動信号を順次に印加するゲー
トドライバ２と、前記液晶パネル１の各データライン
（Ｄ１〜Ｄｎ）に映像データを印加するデータドライバ
３とを備える。
tive Matrix）液晶表示装置は、図１に示すように、ゲ
ートライン（Ｇ１〜Ｇｎ）及びデータライン（Ｄ１〜Ｄ
ｎ）と、各画素をスイッチングする薄膜トランジスタ
と、画素電極とが配列されている下板と、色相を示すた
めのカラーフィルタ及び共通電極で構成される上板と、
そして前記２枚の上下板の間に埋められている液晶で構
成される液晶パネル１と、前記液晶パネル１の各ゲート
ライン（Ｇ１〜Ｇｎ）に駆動信号を順次に印加するゲー
トドライバ２と、前記液晶パネル１の各データライン
（Ｄ１〜Ｄｎ）に映像データを印加するデータドライバ
３とを備える。
【０００３】このように構成された一般的な液晶表示装
置において、最近は液晶パネル１の大型化、高解像度化
が指向されている。このように、大型化、高解像度化さ
れていくと、液晶表示装置を駆動するために各ドライバ
２、３の駆動周波数が高くなるが、このような高周波で
直接駆動可能なドライバＩＣの開発は難しい。又、直接
可能なドライバＩＣが開発されても、高周波ＥＭＩの問
題のため、直接駆動が不可能である。
置において、最近は液晶パネル１の大型化、高解像度化
が指向されている。このように、大型化、高解像度化さ
れていくと、液晶表示装置を駆動するために各ドライバ
２、３の駆動周波数が高くなるが、このような高周波で
直接駆動可能なドライバＩＣの開発は難しい。又、直接
可能なドライバＩＣが開発されても、高周波ＥＭＩの問
題のため、直接駆動が不可能である。
【０００４】よって、図２に示すように、奇数ラインと
偶数ラインとに分離して液晶パネル１の両側にデータド
ライバ３ａ，３ｂを形成し、駆動周波数を半減させたこ
とがあった。しかし、図２のような液晶表示装置におい
ては、ドライバが両側に形成されるため、液晶表示装置
全体で実際に映像をディスプレイする液晶パネルの占め
る面積が相対的に狭くなり、これにより、大型画面を得
るには限界があった。
偶数ラインとに分離して液晶パネル１の両側にデータド
ライバ３ａ，３ｂを形成し、駆動周波数を半減させたこ
とがあった。しかし、図２のような液晶表示装置におい
ては、ドライバが両側に形成されるため、液晶表示装置
全体で実際に映像をディスプレイする液晶パネルの占め
る面積が相対的に狭くなり、これにより、大型画面を得
るには限界があった。
【０００５】上述した従来の液晶表示装置の図１のデー
タドライバ３を添付図面に基づき説明する。
タドライバ３を添付図面に基づき説明する。
【０００６】図３は、従来の液晶表示装置のデータドラ
イバの構成ブロック図である。
イバの構成ブロック図である。
【０００７】従来の液晶表示装置のデータドライバは、
ソーススタートパルス（SSP）をソースパルスクロック
（SCL）によりシフトさせてラッチクロックを出力させ
るｍビットシフトレジスタ１１と、ソースクロック（SC
L）によりディスプレイデータの３種（DA(n), DB(n), D
C(n)）をラッチ（Latch）させて出力するデータラッチ
部１２と、反転（Inversion）のために外部のＰＯＬ信
号により水平区間ごとに極性を切り換えるライン変換ロ
ジック（Line Conversion Logic）１４と、前記シフト
レジスタ１１から出力されたラッチクロックにより前記
データラッチ部１２から出力された一水平ラインの全て
のディスプレイデータを外部のロード（LOAD）信号及び
前記ライン変換ロジック１４の出力によりライン別にラ
ッチさせ貯蔵する３ｍｘｎビットの２ラインラッチ部１
３と、前記ラインラッチ部１２から出力されたデータを
液晶に印加するアナログ信号に変換するために外部基準
電圧により形成された２ｎ個のレベルのうちの１つの電
圧を選択して出力するＤ／Ａ変換器１５と、前記Ｄ／Ａ
変換器１５から出力される信号を充分な駆動能力と出力
電圧偏差の少ない安定された電圧に増幅して液晶に印加
するデータ出力回路１６とを備える。
ソーススタートパルス（SSP）をソースパルスクロック
（SCL）によりシフトさせてラッチクロックを出力させ
るｍビットシフトレジスタ１１と、ソースクロック（SC
L）によりディスプレイデータの３種（DA(n), DB(n), D
C(n)）をラッチ（Latch）させて出力するデータラッチ
部１２と、反転（Inversion）のために外部のＰＯＬ信
号により水平区間ごとに極性を切り換えるライン変換ロ
ジック（Line Conversion Logic）１４と、前記シフト
レジスタ１１から出力されたラッチクロックにより前記
データラッチ部１２から出力された一水平ラインの全て
のディスプレイデータを外部のロード（LOAD）信号及び
前記ライン変換ロジック１４の出力によりライン別にラ
ッチさせ貯蔵する３ｍｘｎビットの２ラインラッチ部１
３と、前記ラインラッチ部１２から出力されたデータを
液晶に印加するアナログ信号に変換するために外部基準
電圧により形成された２ｎ個のレベルのうちの１つの電
圧を選択して出力するＤ／Ａ変換器１５と、前記Ｄ／Ａ
変換器１５から出力される信号を充分な駆動能力と出力
電圧偏差の少ない安定された電圧に増幅して液晶に印加
するデータ出力回路１６とを備える。
【０００８】このように構成された従来のデータドライ
バの動作について説明する。
バの動作について説明する。
【０００９】図４は、従来のデータドライバの動作タイ
ミング図である。
ミング図である。
【００１０】まず、シフトレジスタ１１は、ソースクロ
ック（SCL）とソーススタートパルス（SSP）を入力して
ｍ個のラッチクロック（SR01, SR02, SR03,・・・, SR0
m）（m＝64）を順次にラインラッチ部１３へ出力する。
ソースクロック（SCL）は、ＸＧＡで約６５ＭＨｚの周
波数を有するクロック信号である。
ック（SCL）とソーススタートパルス（SSP）を入力して
ｍ個のラッチクロック（SR01, SR02, SR03,・・・, SR0
m）（m＝64）を順次にラインラッチ部１３へ出力する。
ソースクロック（SCL）は、ＸＧＡで約６５ＭＨｚの周
波数を有するクロック信号である。
【００１１】そして、データラッチ部１２は、ｎビット
ディスプレイデータの３種（DA(n),DB(n), DC(n)）を前
記ソースクロック（SCL）の下降エッジにラッチさせて
ラインラッチ部１３へ出力する。したがって、ラインラ
ッチ部１３は、前記ソースクロックの下降エッジにラッ
チされたｎビットディスプレイデータを前記シフトレジ
スタ１１から出力されたラッチクロック（SR01, SR02,
SR03,・・・, SR0m)により３ｍｘｎビットの１番目のラ
インラッチ部１３ａにラッチさせる。一ラインデータは
一水平ラインのディスプレイデータを貯蔵した後に外部
のロード（LOAD）信号により一度に２番目のラインラッ
チ部１３ｂへ貯蔵される。同時に次のラインデータはシ
フトレジスタ１１から出力されたラッチクロック（SR0
1, SR02,SR03,・・・, SR0m)により１番目のラインラッ
チ部にラッチされる。このような動作は繰り返し行われ
る。
ディスプレイデータの３種（DA(n),DB(n), DC(n)）を前
記ソースクロック（SCL）の下降エッジにラッチさせて
ラインラッチ部１３へ出力する。したがって、ラインラ
ッチ部１３は、前記ソースクロックの下降エッジにラッ
チされたｎビットディスプレイデータを前記シフトレジ
スタ１１から出力されたラッチクロック（SR01, SR02,
SR03,・・・, SR0m)により３ｍｘｎビットの１番目のラ
インラッチ部１３ａにラッチさせる。一ラインデータは
一水平ラインのディスプレイデータを貯蔵した後に外部
のロード（LOAD）信号により一度に２番目のラインラッ
チ部１３ｂへ貯蔵される。同時に次のラインデータはシ
フトレジスタ１１から出力されたラッチクロック（SR0
1, SR02,SR03,・・・, SR0m)により１番目のラインラッ
チ部にラッチされる。このような動作は繰り返し行われ
る。
【００１２】このようにラインラッチ部１３により貯蔵
されたラインデータはＤ／Ａ変換器１５へ出力される。
されたラインデータはＤ／Ａ変換器１５へ出力される。
【００１３】Ｄ／Ａ変換器１５は、内部のデータで外部
基準電圧（ＶＲＥＦ）により形成された２ｎ個のレベル
のうちの前記ラインラッチ部１３から入力されたライン
データに相応する１つの電圧を選択して出力する。この
際、外部のＰＯＬ信号によりライン変換ロジック１４は
ラインごとの極性を転換して反転を容易にする。
基準電圧（ＶＲＥＦ）により形成された２ｎ個のレベル
のうちの前記ラインラッチ部１３から入力されたライン
データに相応する１つの電圧を選択して出力する。この
際、外部のＰＯＬ信号によりライン変換ロジック１４は
ラインごとの極性を転換して反転を容易にする。
【００１４】前記Ｄ／Ａ変換器１５から選択されて出力
されたアナログ信号はデータ出力回路１６により充分な
駆動能力と出力電圧偏差の少ない安定な電圧として液晶
に印加されてディスプレイされる。
されたアナログ信号はデータ出力回路１６により充分な
駆動能力と出力電圧偏差の少ない安定な電圧として液晶
に印加されてディスプレイされる。
【００１５】
【発明が解決しようとする課題】しかし、このような従
来のデータドライバにおいては、次のような問題点があ
った。
来のデータドライバにおいては、次のような問題点があ
った。
【００１６】最近の液晶表示装置の大画面・高解像度の
傾向にしたがい、液晶ノートパーソルナルコンピュータ
ー、モニタなどの応用において、最大の難題は、解像度
に応ずる高い動作周波数の問題（ＸＧＡは６５ＭＨｚ、
ＥＷＳは１０７ＭＨｚ）であり、既存のデータドライバ
ＩＣの動作周波数は５Ｖ駆動時に５５ＭＨｚ（３．３Ｖ
駆動時に４０ＭＨｚ）であるため、直接駆動が不可能で
ある。又、直接駆動可能なドライバＩＣが開発されると
しても、高周波ＥＭＩの問題のため、直接駆動が不可能
である。
傾向にしたがい、液晶ノートパーソルナルコンピュータ
ー、モニタなどの応用において、最大の難題は、解像度
に応ずる高い動作周波数の問題（ＸＧＡは６５ＭＨｚ、
ＥＷＳは１０７ＭＨｚ）であり、既存のデータドライバ
ＩＣの動作周波数は５Ｖ駆動時に５５ＭＨｚ（３．３Ｖ
駆動時に４０ＭＨｚ）であるため、直接駆動が不可能で
ある。又、直接駆動可能なドライバＩＣが開発されると
しても、高周波ＥＭＩの問題のため、直接駆動が不可能
である。
【００１７】一方、上記のような従来のデータドライバ
の外部にラインメモリを設け、データの２分割駆動、又
はＩＣ別分割駆動を介して周波数を１／２に低くするこ
とはできる。しかし、この場合にはラインメモリの使用
により製品のコスト及び重量が増加する。したがって、
消費電力及び体積も増加する。
の外部にラインメモリを設け、データの２分割駆動、又
はＩＣ別分割駆動を介して周波数を１／２に低くするこ
とはできる。しかし、この場合にはラインメモリの使用
により製品のコスト及び重量が増加する。したがって、
消費電力及び体積も増加する。
【００１８】本発明は、前述した問題点を解決するため
のもので、その目的は、高周波で動作されることにより
発生する問題点を解決し、メイン駆動周波数を減少させ
た液晶表示装置のデータドライバを提供することにあ
る。
のもので、その目的は、高周波で動作されることにより
発生する問題点を解決し、メイン駆動周波数を減少させ
た液晶表示装置のデータドライバを提供することにあ
る。
【００１９】
【課題を解決するための手段】このような目的を達成す
るための本発明の液晶表示装置の駆動装置は、スタート
信号を外部に出力する第１信号発生回路と；第１クロッ
ク信号を外部に出力する第２信号発生回路と；ロード信
号を外部に出力する第３信号発生回路と；周波数を有す
るソース映像信号を外部に出力させるための発生手段
と；そしてラッチクロック信号を出力し、前記第１クロ
ック信号に相応するスタート信号を受信するためのｍ
（整数）-ビットレジスタ回路と、それぞれｎ（整数）-
ビットデータを有する前記全ての映像信号を同時に受信
し、ソース映像信号に当たる少なくとも２セットの３種
の映像信号をラッチし出力するデータラッチ回路と、前
記第３信号発生回路のロード信号に基づいて映像信号を
貯蔵及び出力し、前記レジスタのラッチクロック信号に
相応する前記データラッチ回路の映像信号をラッチする
ラインラッチ回路と、ラインラッチの映像信号をアナロ
グ信号に変換するＤ／Ａ変換回路と、Ｄ／Ａ変換回路か
らアナログ信号を出力させるデータ出力回路とを備えた
単一集積回路と；で構成され、前記第１クロック信号の
周波数が３種の映像信号のセット数により前記ソース映
像信号の周波数に比べて減少されるようにすることを特
徴とする。
るための本発明の液晶表示装置の駆動装置は、スタート
信号を外部に出力する第１信号発生回路と；第１クロッ
ク信号を外部に出力する第２信号発生回路と；ロード信
号を外部に出力する第３信号発生回路と；周波数を有す
るソース映像信号を外部に出力させるための発生手段
と；そしてラッチクロック信号を出力し、前記第１クロ
ック信号に相応するスタート信号を受信するためのｍ
（整数）-ビットレジスタ回路と、それぞれｎ（整数）-
ビットデータを有する前記全ての映像信号を同時に受信
し、ソース映像信号に当たる少なくとも２セットの３種
の映像信号をラッチし出力するデータラッチ回路と、前
記第３信号発生回路のロード信号に基づいて映像信号を
貯蔵及び出力し、前記レジスタのラッチクロック信号に
相応する前記データラッチ回路の映像信号をラッチする
ラインラッチ回路と、ラインラッチの映像信号をアナロ
グ信号に変換するＤ／Ａ変換回路と、Ｄ／Ａ変換回路か
らアナログ信号を出力させるデータ出力回路とを備えた
単一集積回路と；で構成され、前記第１クロック信号の
周波数が３種の映像信号のセット数により前記ソース映
像信号の周波数に比べて減少されるようにすることを特
徴とする。
【００２０】又、本発明の液晶表示装置の駆動装置は、
ソーススタート信号を外部に出力する第１信号発生回路
と；第１クロック信号を外部に出力する第２信号発生回
路と；ロード信号を外部に出力する第３信号発生回路
と；極性信号を外部に出力する第４信号発生回路と；そ
してラッチクロック信号を出力し、前記第１クロック信
号に相応する前記ソーススタート信号をシフティングす
るｍ（整数)-ビットレジスタ回路と、各映像信号はｎ
（整数)-ビットデータを有し、各セットの映像信号はＬ
ＣＤの１つのピクセルを表示するようにした全ての映像
信号を同時に受信し、少なくとも２セットの３種の映像
信号をラッチし出力するデータラッチ回路と、前記第３
信号発生回路のロード信号に基づいて映像信号を貯蔵及
び出力し、前記レジスタのラッチクロック信号に相応す
る前記データラッチ回路の映像信号をラッチする３ｍ×
ｎラインラッチ回路と、データラッチから映像信号の極
性を反転させる極性反転回路と、ラインラッチの映像信
号をアナログ信号に変換するＤ／Ａ変換回路と、前記Ｄ
／Ａ変換回路からアナログ信号を出力させるデータ出力
回路とを備えた単一集積回路と；で構成され、前記３種
の映像信号のセット数により駆動装置の駆動周波数が減
少されるようにすることを特徴とする。
ソーススタート信号を外部に出力する第１信号発生回路
と；第１クロック信号を外部に出力する第２信号発生回
路と；ロード信号を外部に出力する第３信号発生回路
と；極性信号を外部に出力する第４信号発生回路と；そ
してラッチクロック信号を出力し、前記第１クロック信
号に相応する前記ソーススタート信号をシフティングす
るｍ（整数)-ビットレジスタ回路と、各映像信号はｎ
（整数)-ビットデータを有し、各セットの映像信号はＬ
ＣＤの１つのピクセルを表示するようにした全ての映像
信号を同時に受信し、少なくとも２セットの３種の映像
信号をラッチし出力するデータラッチ回路と、前記第３
信号発生回路のロード信号に基づいて映像信号を貯蔵及
び出力し、前記レジスタのラッチクロック信号に相応す
る前記データラッチ回路の映像信号をラッチする３ｍ×
ｎラインラッチ回路と、データラッチから映像信号の極
性を反転させる極性反転回路と、ラインラッチの映像信
号をアナログ信号に変換するＤ／Ａ変換回路と、前記Ｄ
／Ａ変換回路からアナログ信号を出力させるデータ出力
回路とを備えた単一集積回路と；で構成され、前記３種
の映像信号のセット数により駆動装置の駆動周波数が減
少されるようにすることを特徴とする。
【００２１】又、本発明の液晶表示装置の駆動装置は、
ソーススタート信号を外部に出力する第１信号発生回路
と；第１クロック信号を外部に出力する第２信号発生回
路と；ロード信号を外部に出力する第３信号発生回路
と；極性信号を外部に出力する第４信号発生回路と；そ
して第１クロック信号に相応するソーススタート信号を
シフティングさせ、サンプリングクロック信号を出力す
るレジスタ回路と、ＬＣＤピクセルにそれぞれ表れる全
ての映像信号を同時に受信し、少なくとも２セットの３
種の映像信号をサンプリングし出力するデータサンプリ
ング回路と、前記第３信号発生回路のロード信号に基づ
いて映像信号を貯蔵及び出力し、前記シフトレジスタの
ラッチクロック信号に相応する前記データラッチの映像
信号をラッチし、前記第３信号発生回路のロード信号に
相応する前記映像信号を貯蔵して出力する３ｍ×ｎライ
ンラッチ回路と、データラッチから映像信号の極性を反
転させる極性反転回路と、前記ラッチ回路の映像信号を
アナログ信号に変換するＤ／Ａ変換回路と、前記Ｄ／Ａ
変換回路からアナログ信号を出力させるデータ出力回路
とを備えた単一集積回路と；で構成され、前記３種の映
像信号の数により駆動装置の駆動周波数が減少されるよ
うにすることを特徴とする。
ソーススタート信号を外部に出力する第１信号発生回路
と；第１クロック信号を外部に出力する第２信号発生回
路と；ロード信号を外部に出力する第３信号発生回路
と；極性信号を外部に出力する第４信号発生回路と；そ
して第１クロック信号に相応するソーススタート信号を
シフティングさせ、サンプリングクロック信号を出力す
るレジスタ回路と、ＬＣＤピクセルにそれぞれ表れる全
ての映像信号を同時に受信し、少なくとも２セットの３
種の映像信号をサンプリングし出力するデータサンプリ
ング回路と、前記第３信号発生回路のロード信号に基づ
いて映像信号を貯蔵及び出力し、前記シフトレジスタの
ラッチクロック信号に相応する前記データラッチの映像
信号をラッチし、前記第３信号発生回路のロード信号に
相応する前記映像信号を貯蔵して出力する３ｍ×ｎライ
ンラッチ回路と、データラッチから映像信号の極性を反
転させる極性反転回路と、前記ラッチ回路の映像信号を
アナログ信号に変換するＤ／Ａ変換回路と、前記Ｄ／Ａ
変換回路からアナログ信号を出力させるデータ出力回路
とを備えた単一集積回路と；で構成され、前記３種の映
像信号の数により駆動装置の駆動周波数が減少されるよ
うにすることを特徴とする。
【００２２】
【発明の実施の形態】発明の実施の形態１．以下、図面
に基づき本発明の実施の形態１を説明する。
に基づき本発明の実施の形態１を説明する。
【００２３】図５は、データラインの奇数部分と偶数部
分に印加されるデータを分離して並列に処理することに
よりデータドライバの動作周波数を半減させた実施の形
態１のＩＣ構造であり、図７は、その動作の波形であ
る。なお、図５において、スタート信号(SSP)を外部に
出力する第１信号発生回路と、第１クロック信号を外部
に出力する第２信号発生回路と、ロード信号(LOAD)を外
部に出力する第３信号発生回路と、周波数を有するソー
ス映像信号を外部に出力させるための発生手段と、極性
を有する信号を外部に出力するための第４信号発生回路
と、データラッチから映像信号の極性を反転させる極性
反転回路は図示が省略されている。また、３種の映像信
号Ａ−Ｃは、例えば、それぞれ各ピクセルのＲ、Ｇ、Ｂ
の値である。
分に印加されるデータを分離して並列に処理することに
よりデータドライバの動作周波数を半減させた実施の形
態１のＩＣ構造であり、図７は、その動作の波形であ
る。なお、図５において、スタート信号(SSP)を外部に
出力する第１信号発生回路と、第１クロック信号を外部
に出力する第２信号発生回路と、ロード信号(LOAD)を外
部に出力する第３信号発生回路と、周波数を有するソー
ス映像信号を外部に出力させるための発生手段と、極性
を有する信号を外部に出力するための第４信号発生回路
と、データラッチから映像信号の極性を反転させる極性
反転回路は図示が省略されている。また、３種の映像信
号Ａ−Ｃは、例えば、それぞれ各ピクセルのＲ、Ｇ、Ｂ
の値である。
【００２４】ｍビットのシフトレジスタ２１には、周波
数の１／２のソースクロック（SCL）が印加され、この
ソースクロックとソーススタートパルス（SSP）により
ラッチパルス（図７の SR01, SR02,・・・）を発生す
る。又、ドライバＩＣの外部で奇数、偶数に分離された
データは、第１データラッチ部２２と第２データラッチ
部２３にそれぞれラッチされる。そして、第１、第２ラ
ッチ部２２、２３にラッチされたｎビット奇数データの
３種と偶数データの３種はシフトレジスタ２７のラッチ
パルスにより３ｍ×ｎビットの奇数ラインの第１ラッチ
２５ａと偶数ラインの第１ラッチ２６ａにそれぞれラッ
チされる。
数の１／２のソースクロック（SCL）が印加され、この
ソースクロックとソーススタートパルス（SSP）により
ラッチパルス（図７の SR01, SR02,・・・）を発生す
る。又、ドライバＩＣの外部で奇数、偶数に分離された
データは、第１データラッチ部２２と第２データラッチ
部２３にそれぞれラッチされる。そして、第１、第２ラ
ッチ部２２、２３にラッチされたｎビット奇数データの
３種と偶数データの３種はシフトレジスタ２７のラッチ
パルスにより３ｍ×ｎビットの奇数ラインの第１ラッチ
２５ａと偶数ラインの第１ラッチ２６ａにそれぞれラッ
チされる。
【００２５】第１ラッチライン２５ａ、２６ａに貯蔵さ
れた一水平ラインのディスプレイデータは、ロード信号
の１度で、奇数と偶数の第２ラインラッチ２５ｂ、２６
ｂに貯蔵されると共に次のラインのデータはシフトレジ
スタのラッチパルスにより第１ラインラッチ２５ａ、２
６ａに順次にラッチされる。奇数と偶数の第２ラインラ
ッチ２５ｂ、２６ｂに貯蔵されたラインデータはそれぞ
れのＤ／Ａ変換器２７、２８により２つの基準電圧の中
で該電圧を選択するようになる。
れた一水平ラインのディスプレイデータは、ロード信号
の１度で、奇数と偶数の第２ラインラッチ２５ｂ、２６
ｂに貯蔵されると共に次のラインのデータはシフトレジ
スタのラッチパルスにより第１ラインラッチ２５ａ、２
６ａに順次にラッチされる。奇数と偶数の第２ラインラ
ッチ２５ｂ、２６ｂに貯蔵されたラインデータはそれぞ
れのＤ／Ａ変換器２７、２８により２つの基準電圧の中
で該電圧を選択するようになる。
【００２６】この際、ライン変換ロジック２４は、電圧
の極性を切換って反転（Inversion）を容易にする。選
択された基準電圧は、データ出力回路２９、３０を介し
て充分な駆動能力と出力電圧偏差の少ない安定された電
圧として液晶に印加される。
の極性を切換って反転（Inversion）を容易にする。選
択された基準電圧は、データ出力回路２９、３０を介し
て充分な駆動能力と出力電圧偏差の少ない安定された電
圧として液晶に印加される。
【００２７】一方、上記の実施の形態において、データ
を到着する順序どおりに第１、第２ラッチ部２２、２３
に貯蔵させて動作させ、２つのデータ出力回路２９、３
０の出力端子を３個ずつ交互に液晶パネルのデータライ
ンと連結させる方法もある。
を到着する順序どおりに第１、第２ラッチ部２２、２３
に貯蔵させて動作させ、２つのデータ出力回路２９、３
０の出力端子を３個ずつ交互に液晶パネルのデータライ
ンと連結させる方法もある。
【００２８】発明の実施の形態２．図６は、本発明の実
施の形態２である。
施の形態２である。
【００２９】実施の形態１では、データを奇数と偶数と
分離したが、本実施の形態では、３つのデータラッチ部
３２、３３、３４を設け、第１データラインのデータは
第１ラッチ部３２に、第２データラインのデータは第２
ラッチ部３３に、第３データラインのデータは第３ラッ
チ部３４に印加し、第４データライン、第５データライ
ン、第６データラインのデータを再び第１、第２、第３
ラッチ部にそれぞれ印加する方法でデータを分離する。
分離したが、本実施の形態では、３つのデータラッチ部
３２、３３、３４を設け、第１データラインのデータは
第１ラッチ部３２に、第２データラインのデータは第２
ラッチ部３３に、第３データラインのデータは第３ラッ
チ部３４に印加し、第４データライン、第５データライ
ン、第６データラインのデータを再び第１、第２、第３
ラッチ部にそれぞれ印加する方法でデータを分離する。
【００３０】又、シフトレジスタ３１には並列駆動しな
い場合の１／３の周波数を印加することにより、結局、
データドライバＩＣの動作周波数を１／３に減少させ得
る。
い場合の１／３の周波数を印加することにより、結局、
データドライバＩＣの動作周波数を１／３に減少させ得
る。
【００３１】その以外の動作は、実施の形態１と同様で
ある。
ある。
【００３２】上記の発明の実施の形態１、２は、データ
ドライバを液晶パネルの一方にのみ取り付けた場合であ
るが、これのようなドライバを図２に示すようにダブル
構造に形成すると、メイン駆動周波数を２倍も減少させ
得る。
ドライバを液晶パネルの一方にのみ取り付けた場合であ
るが、これのようなドライバを図２に示すようにダブル
構造に形成すると、メイン駆動周波数を２倍も減少させ
得る。
【００３３】
【発明の効果】上述したような本発明の液晶表示装置の
駆動装置は、次のような効果がある。
駆動装置は、次のような効果がある。
【００３４】すなわち、本発明の駆動装置はメイン駆動
周波数を１／２又は１／３にドライバ自体で低くするこ
とにより、外部のメモリ及び回路を無くし、高周波ＥＭ
Ｉ等に有利であるモジュールにより作ることができ、共
にコストの節減、製品の目方及び体積の減少、消費電力
の減少等の効果が得られる。
周波数を１／２又は１／３にドライバ自体で低くするこ
とにより、外部のメモリ及び回路を無くし、高周波ＥＭ
Ｉ等に有利であるモジュールにより作ることができ、共
にコストの節減、製品の目方及び体積の減少、消費電力
の減少等の効果が得られる。
【００３５】又、ノートパーソルナルコンピューター及
びモニタにＸＧＡ、ＥＷＳ解像度をシングル、又はダブ
ル構造で実現できる。
びモニタにＸＧＡ、ＥＷＳ解像度をシングル、又はダブ
ル構造で実現できる。
【図１】一般的な液晶表示装置の構成ブロック図。
【図２】一般的なダブルドライバを有する液晶表示装置
の構成ブロック図。
の構成ブロック図。
【図３】従来の液晶表示装置のデータドライバの構成ブ
ロック図。
ロック図。
【図４】図３のドライバの動作タイミング図。
【図５】本発明の実施の形態１の液晶表示装置のデータ
ドライバの構成ブロック図。
ドライバの構成ブロック図。
【図６】本発明の実施の形態２の液晶表示装置のデータ
ドライバの構成ブロック図。
ドライバの構成ブロック図。
【図７】本発明の実施の形態１のドライバの動作タイミ
ング図。
ング図。
２１、３１ シフトレジスタ ２２、２３、３２、３３、３４ データラッチ部 ２４、３５ ライン変換ロジック ２５、２６、３６、３７、３８ ラインラッチ部 ２５ａ、２５ｂ、２６ａ、２６ｂ、３６ａ、３６ｂ、３
７ａ、３７ｂ、３８ａ、３８ｂ ラインメモリ ２７、２８、３９、４０、４１ Ｄ／Ａ変換器 ２９、３０、４２、４３、４４ データ出力回路
７ａ、３７ｂ、３８ａ、３８ｂ ラインメモリ ２７、２８、３９、４０、４１ Ｄ／Ａ変換器 ２９、３０、４２、４３、４４ データ出力回路
Claims (20)
- 【請求項１】 スタート信号を外部に出力する第１信号
発生回路と、 第１クロック信号を外部に出力する第２信号発生回路
と、 ロード信号を外部に出力する第３信号発生回路と、 周波数を有するソース映像信号を外部的に発生させるた
めの発生手段と、 前記第１クロック信号に相応するスタート信号を受信
し、ラッチクロック信号を出力するｍ（整数）-ビット
レジスタ回路と、それぞれｎ（整数）-ビットデータを
有する前記全ての映像信号を同時に受信し、ソース映像
信号に当たる少なくとも２セットの３種の映像信号をラ
ッチし出力するデータラッチ回路と、前記第３信号発生
回路のロード信号に基づいて映像信号を格納及び出力
し、前記レジスタのラッチクロック信号に相応する前記
データラッチ回路の映像信号をラッチするラインラッチ
回路と、ラインラッチの映像信号をアナログ信号に変換
するＤ／Ａ変換回路と、Ｄ／Ａ変換回路からアナログ信
号を出力させるデータ出力回路とを備えた単一集積回路
と、を備え、 前記第１クロック信号の周波数が、３種の映像信号のセ
ット数により、前記ソース映像信号の周波数に比べて減
少されるようにすることを特徴とする液晶表示装置の駆
動装置。 - 【請求項２】 前記ｍ-ビットレジスタ回路は、シフト
レジスタを備えることを特徴とする請求項１に記載の液
晶表示装置の駆動装置。 - 【請求項３】 極性を有する信号を外部に出力するため
の第４信号発生回路と、データラッチから映像信号の極
性を反転させる極性反転回路とを更に備えることを特徴
とする請求項１に記載の液晶表示装置の駆動装置。 - 【請求項４】 前記ｍ-ビットシフトレジスタ回路、前
記データラッチ回路、前記ラインラッチ回路、前記Ｄ／
Ａ変換回路、前記データ出力回路、前記極性反転回路
は、単一集積回路であることを特徴とする請求項３に記
載の液晶表示装置の駆動装置。 - 【請求項５】 第１、第２ピクセルに相応する映像信号
は、少なくとも２セットであることを特徴とする請求項
１に記載の液晶表示装置の駆動装置。 - 【請求項６】 前記データラッチ回路は、少なくとも２
つのデータラッチを備えることを特徴とする請求項１に
記載の液晶表示装置の駆動装置。 - 【請求項７】 前記ラインラッチ回路は、少なくとも２
つの（３ｍ×ｎ）ラインラッチを備えることを特徴とす
る請求項１に記載の液晶表示装置の駆動装置。 - 【請求項８】 前記Ｄ／Ａ変換回路は、少なくとも２つ
のＤ／Ａ変換器を備えることを特徴とする請求項１に記
載の液晶表示装置の駆動装置。 - 【請求項９】 前記ラインラッチ回路は、少なくとも２
つのラインメモリを備えることを特徴とする請求項１に
記載の液晶表示装置の駆動装置。 - 【請求項１０】 前記データラッチ回路は、それぞれｎ
-ビットデータを有する３つの映像信号をラッチし出力
する３つ以上のラッチ部を備えることを特徴とする請求
項１に記載の液晶表示装置の駆動装置。 - 【請求項１１】 ソーススタート信号を外部に出力する
第１信号発生回路と、 第１クロック信号を外部に出力する第２信号発生回路
と、 ロード信号を外部に出力する第３信号発生回路と、 極性信号を外部に出力する第４信号発生回路と、 ラッチクロック信号を出力し、前記第１クロック信号に
相応する前記ソーススタート信号をシフティングするｍ
（整数)-ビットレジスタ回路と、各映像信号はｎ（整
数)-ビットデータを有して、各セットの映像信号は液晶
表示装置の１つのピクセルを表示するようにした全ての
映像信号を同時に受信し、少なくとも２セットの３種の
映像信号をラッチし出力するデータラッチ回路と、前記
第３信号発生回路のロード信号に基づいて映像信号を貯
蔵及び出力し、前記レジスタのラッチクロック信号に相
応する前記データラッチ回路の映像信号をラッチする３
ｍ×ｎラインラッチ回路と、データラッチから映像信号
の極性を反転させる極性反転回路と、ラインラッチの映
像信号をアナログ信号に変換するＤ／Ａ変換回路と、前
記Ｄ／Ａ変換回路からアナログ信号を出力させるデータ
出力回路とを備えた単一集積回路と、で構成され、前記
３種の映像信号のセット数により、駆動装置の駆動周波
数が減少されるようにすることを特徴とする液晶表示装
置の駆動装置。 - 【請求項１２】 前記ｎ−ビット映像信号は、奇数と偶
数とに分割されることを特徴とする請求項１１に記載の
液晶表示装置の駆動装置。 - 【請求項１３】 前記データラッチ回路は、少なくとも
２つのデータラッチ部を備えることを特徴とする請求項
１１に記載の液晶表示装置の駆動装置。 - 【請求項１４】 前記ラインラッチ回路は、少なくとも
２つの３ｍ×ｎラインラッチ部を備えることを特徴とす
る請求項１１に記載の液晶表示装置の駆動装置。 - 【請求項１５】 前記Ｄ／Ａ変換回路は、少なくとも２
つのＤ／Ａ変換器を備えることを特徴とする請求項１１
に記載の液晶表示装置の駆動装置。 - 【請求項１６】 前記ラインラッチ回路は、少なくとも
２つのラインメモリを備えることを特徴とする請求項１
１に記載の液晶表示装置の駆動装置。 - 【請求項１７】 前記データラッチ回路は、それぞれｎ
-ビットデータを有する３つの映像信号をラッチし出力
する３つのラッチ部を備えることを特徴とする請求項１
１に記載の液晶表示装置の駆動装置。 - 【請求項１８】 前記駆動周波数を２倍減少させるため
に液晶表示装置を駆動する第２駆動装置を更に備えるこ
とを特徴とする請求項１１に記載の液晶表示装置の液晶
表示装置の駆動装置。 - 【請求項１９】 ３種の映像信号は、各ピクセルのＲ、
Ｇ、Ｂ値であることを特徴とする請求項１１に記載の液
晶表示装置の液晶表示装置の駆動装置。 - 【請求項２０】 ソーススタート信号を外部に出力する
第１信号発生回路と、 第１クロック信号を外部に出力する第２信号発生回路
と、 ロード信号を外部に出力する第３信号発生回路と、 極性信号を外部に出力する第４信号発生回路と、 第１クロック信号に相応するソーススタート信号をシフ
ティングさせ、サンプリングクロック信号を出力するレ
ジスタ回路と、液晶表示装置のピクセルにそれぞれ表れ
る全ての映像信号を同時に受信し、少なくとも２セット
の３種の映像信号をサンプリングし出力するデータサン
プリング回路と、前記第３信号発生回路のロード信号に
基づいて映像信号を貯蔵及び出力し、前記シフトレジス
タのラッチクロック信号に相応する前記データラッチの
映像信号をラッチし、前記第３信号発生回路のロード信
号に相応する前記映像信号を貯蔵して出力する３ｍ×ｎ
ラインラッチ回路と、データラッチから映像信号の極性
を反転させる極性反転回路と、前記ラインラッチの映像
信号をアナログ信号に変換するＤ／Ａ変換回路と、前記
Ｄ／Ａ変換回路からアナログ信号を出力させるデータ出
力回路とを備えた単一集積回路と、で構成され、前記３
種の映像信号のセット数により、駆動装置の駆動周波数
が減少されるようにすることを特徴とする液晶表示装置
の駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31026396A JPH10161592A (ja) | 1996-11-21 | 1996-11-21 | 液晶表示装置の駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31026396A JPH10161592A (ja) | 1996-11-21 | 1996-11-21 | 液晶表示装置の駆動装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006225135A Division JP2006350378A (ja) | 2006-08-22 | 2006-08-22 | 液晶表示装置の駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10161592A true JPH10161592A (ja) | 1998-06-19 |
Family
ID=18003145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31026396A Pending JPH10161592A (ja) | 1996-11-21 | 1996-11-21 | 液晶表示装置の駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10161592A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100446460B1 (ko) * | 2001-01-16 | 2004-09-01 | 엔이씨 일렉트로닉스 가부시키가이샤 | 액정디스플레이의 구동법과 구동회로, 및 휴대용 전자장치 |
| KR100555302B1 (ko) * | 2002-08-16 | 2006-03-03 | 엘지.필립스 엘시디 주식회사 | 제어신호발생회로와 구동회로가 일체화된 액정표시장치 |
| US7456814B2 (en) | 2001-06-07 | 2008-11-25 | Lg Display Co., Ltd. | Liquid crystal display with 2-port data polarity inverter and method of driving the same |
| JP2008299355A (ja) * | 2008-09-04 | 2008-12-11 | Lg Display Co Ltd | 液晶表示装置の駆動装置 |
| KR101277975B1 (ko) * | 2006-09-07 | 2013-06-27 | 엘지디스플레이 주식회사 | 쉬프트 레지스터 및 이를 구비한 데이터 드라이버,액정표시장치 |
-
1996
- 1996-11-21 JP JP31026396A patent/JPH10161592A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100446460B1 (ko) * | 2001-01-16 | 2004-09-01 | 엔이씨 일렉트로닉스 가부시키가이샤 | 액정디스플레이의 구동법과 구동회로, 및 휴대용 전자장치 |
| US7456814B2 (en) | 2001-06-07 | 2008-11-25 | Lg Display Co., Ltd. | Liquid crystal display with 2-port data polarity inverter and method of driving the same |
| KR100555302B1 (ko) * | 2002-08-16 | 2006-03-03 | 엘지.필립스 엘시디 주식회사 | 제어신호발생회로와 구동회로가 일체화된 액정표시장치 |
| KR101277975B1 (ko) * | 2006-09-07 | 2013-06-27 | 엘지디스플레이 주식회사 | 쉬프트 레지스터 및 이를 구비한 데이터 드라이버,액정표시장치 |
| US9275754B2 (en) | 2006-09-07 | 2016-03-01 | Lg Display Co., Ltd. | Shift register, data driver having the same, and liquid crystal display device |
| JP2008299355A (ja) * | 2008-09-04 | 2008-12-11 | Lg Display Co Ltd | 液晶表示装置の駆動装置 |
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