JP2007193237A - 表示装置および携帯端末 - Google Patents
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Abstract
【課題】狭ピッチ化が可能で、狭額縁化を実現でき、また、より低消費電力化が可能な型表示装置およびそれ用いた携帯端末を提供する。
【解決手段】 2つの水平駆動回路13U、13Dにおいては、3つのデジタルデータを、サンプリングラッチ回路にそれぞれ格納し、一水平期間(H)中に共用のデジタルアナログ変換回路で3回アナログデータへの変換処理を行い、3つのアナログデータを水平期間内で時分割的に選択してデータライン(信号線)に出力することによりRGBセレクタ方式を採用している。
【選択図】図6
【解決手段】 2つの水平駆動回路13U、13Dにおいては、3つのデジタルデータを、サンプリングラッチ回路にそれぞれ格納し、一水平期間(H)中に共用のデジタルアナログ変換回路で3回アナログデータへの変換処理を行い、3つのアナログデータを水平期間内で時分割的に選択してデータライン(信号線)に出力することによりRGBセレクタ方式を採用している。
【選択図】図6
Description
本発明は、液晶表示装置等のアクティブマトリクス型表示装置およびそれを用いた携帯端末に関するものである。
近年、携帯電話機やPDA(Personal Digital Assistants)などの携帯端末の普及がめざましい。これら携帯端末の急速な普及の要因の一つとして、その出力表示部として搭載されている液晶表示装置が挙げられる。その理由は、液晶表示装置が原理的に駆動するための電力を要しない特性を持ち、低消費電力の表示デバイスであるためである。
近年、画素のスイッチング素子としてポリシリコンTFT(Thin Film Transistor:薄膜トランジスタ)用いたアクティブマトリクス型表示装置において、画素がマトリクス状に配置されてなる表示エリア部と同一基板上にデジタルインターフェース駆動回路を一体的に形成する傾向にある。
この駆動回路一体型表示装置は、有効表示部の周辺部(額縁)に水平駆動系や垂直駆動系が配され、これら駆動系がポリシリコンTFTを用いて画素エリア部と共に同一基板上に一体的に形成される。
この駆動回路一体型表示装置は、有効表示部の周辺部(額縁)に水平駆動系や垂直駆動系が配され、これら駆動系がポリシリコンTFTを用いて画素エリア部と共に同一基板上に一体的に形成される。
図1は、従来の駆動回路一体型表示装置の概略構成を示す図である(たとえば、特許文献1参照)。
この液晶表示装置は、図1に示すように、透明絶縁基板、たとえばガラス基板1上に、液晶セルを含む複数の画素がマトリクス状に配置された有効表示部2、図1において有効表示部2の上下に配置された一対の水平駆動回路(Hドライバ)3U,3D、図1において有効表示部2の側部に配置された垂直駆動回路(Vドライバ)4、複数の基準電圧を発生する一つの基準電圧発生回路5、およびデータ処理回路6等が集積されている。
このように、図1の駆動回路一体型表示装置は、2つの水平駆動回路3U,3Dを有効画素部2の両サイド(図1では上下)に配置しているが、これは、データ線の奇数ラインと偶数ラインとに分けて駆動するためである。
図2は、奇数ラインと偶数ラインとを別々に駆動する図1の水平駆動回路3U,3Dの構成例を示すブロック図である。
図2に示すように、奇数ライン駆動用の水平駆動回路3Uと偶数ライン駆動用の水平駆動回路3Dは同様の構成を有している。
具体的には、水平転送クロックHCK(図示せず)に同期して各転送段から順次シフトパルス(サンプリングパルス)を出力するシフトレジスタ(HSR)群3HSRU,3HSRDと、シフトレジスタ31U,31Dから与えられるサンプリングパルスによりデジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路群3SMPLU,3SMPLDと、サンプリングラッチ回路32U,32Dの各ラッチデータを線順次化する線順次化ラッチ回路群3LTCU、3LTCDと、線順次化ラッチ回路33U,33Dで線順次化されたデジタル画像データをアナログ画像信号に変換するデジタル/アナログ変換回路(DAC)群3DACU,3DACDと、を有する。
なお、通常、DAC34U,34Dの入力段には、レベルシフト回路が配置され、レベルアップさせたデータがDAC34に入力される。
具体的には、水平転送クロックHCK(図示せず)に同期して各転送段から順次シフトパルス(サンプリングパルス)を出力するシフトレジスタ(HSR)群3HSRU,3HSRDと、シフトレジスタ31U,31Dから与えられるサンプリングパルスによりデジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路群3SMPLU,3SMPLDと、サンプリングラッチ回路32U,32Dの各ラッチデータを線順次化する線順次化ラッチ回路群3LTCU、3LTCDと、線順次化ラッチ回路33U,33Dで線順次化されたデジタル画像データをアナログ画像信号に変換するデジタル/アナログ変換回路(DAC)群3DACU,3DACDと、を有する。
なお、通常、DAC34U,34Dの入力段には、レベルシフト回路が配置され、レベルアップさせたデータがDAC34に入力される。
図2に示すように、図1の水平駆動回路3U,3Dは、駆動すべき奇数データラインおよび偶数データラインの1本ごとに、サンプリングラッチ回路32、線順次化ラッチ回路33、およびDAC34が配置されている。
特開2002−175033号公報
しかしながら、上述した図2の水平駆動回路においては、1本のデータ線に対して、1セットのサンプリングラッチ回路32、線順次化ラッチ回路33、およびDAC34が必要になるため、レイアウト的に許容される横幅が少ない。このため狭ピッチ化が困難である。また、必要な回路数も多いため額縁が大きくなり、また消費電力が大きいという不利益がある。
図2の水平駆動回路の場合、シリアルパラレル化したR(赤)、G(緑)、B(青)データをサンプリングする3つのサンプリングラッチ回路を要するが、これでは狭ピッチ化、狭額縁化の要望に対応することは困難である。
これを克服するためにいわゆる縦方向にレイアウトを延ばすことも考えられるが、これでは急激にレイアウト面積が増大し、狭額縁化を実現することは困難である。
図2の水平駆動回路の場合、シリアルパラレル化したR(赤)、G(緑)、B(青)データをサンプリングする3つのサンプリングラッチ回路を要するが、これでは狭ピッチ化、狭額縁化の要望に対応することは困難である。
これを克服するためにいわゆる縦方向にレイアウトを延ばすことも考えられるが、これでは急激にレイアウト面積が増大し、狭額縁化を実現することは困難である。
本発明は、狭ピッチ化が可能で、狭額縁化を実現でき、また、より低消費電力化が可能な型表示装置およびそれ用いた携帯端末を提供することにある。
上記目的を達成するため、本発明の第1の観点の表示装置は、画素がマトリクス状に配置された表示部と、上記表示部の各画素を行単位で選択する垂直駆動回路と、第1、第2、および第3のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する水平駆動回路と、を有し、水平駆動回路は、上記第1のデジタル画像データをサンプリングしてラッチする第1サンプリングラッチ回路と、第2のデジタル画像データをサンプリングしてラッチする第2サンプリングラッチ回路と、上記第1および第2サンプリングラッチ回路の各ラッチデータを再度ラッチする第1ラッチ回路と、を含む第1ラッチ系列と、上記第3のデジタル画像データをサンプリングしてラッチする第3サンプリングラッチ回路を含む第2ラッチ系列と、上記第1ラッチ系列および第2ラッチ系列にラッチされた第1、第2、および第3デジタル画像データを一水平期間中にアナログデータに変換するデジタルアナログ変換回路(DAC)と、上記DACによりアナログデータに変換された上記第1、第2、および第3のアナログ画像データを所定の期間内で時分割的に選択して上記データラインに出力するラインセレクタと、を含む。
好適には、上記第1ラッチ系列は、上記第1ラッチ回路にラッチされたデータをラッチする第2ラッチ回路を有し、上記第2ラッチ系列は、上記第3サンプリングラッチ回路にラッチされたデータを再度ラッチする第3ラッチ回路を有し、上記第2ラッチ回路と上記第3ラッチ回路にラッチされた各デジタル画像データを選択的に上記DACに出力する選択スイッチをさらに有する。
好適には、上記水平駆動回路は、上記第1および第2のサンプリングラッチ回路は縦続接続され、上記第2サンプリングラッチ回路の出力に対して縦続接続された第1ラッチ回路および第2ラッチ回路を含み、上記第1および第2のサンプリングラッチ回路は、同一のサンプリングパルスで第1のデジタル画像データおよび第2のデジタル画像データを格納し、上記第2サンプリングラッチ回路の第2のデジタル画像データを上記第1ラッチ回路を通して第2ラッチ回路に転送し、次に、第1のサンプリングラッチ回路の第1のデジタル画像データを第2サンプリングラッチ回路を通して上記第2ラッチ回路に転送する。
好適には、上記第3のデジタル画像データは、3つのデジタル画像データのうち、波長帯域が中間にあるデータである。
本発明の第2の観点は、表示装置を備えた携帯端末であって、上記表示装置は、画素がマトリクス状に配置された表示部と、上記表示部の各画素を行単位で選択する垂直駆動回路と、第1、第2、および第3のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する水平駆動回路と、を有し、水平駆動回路は、上記第1のデジタル画像データをサンプリングしてラッチする第1サンプリングラッチ回路と、第2のデジタル画像データをサンプリングしてラッチする第2サンプリングラッチ回路と、上記第1および第2サンプリングラッチ回路の各ラッチデータを再度ラッチする第1ラッチ回路と、を含む第1ラッチ系列と、上記第3のデジタル画像データをサンプリングしてラッチする第3サンプリングラッチ回路を含む第2ラッチ系列と、上記第1ラッチ系列および第2ラッチ系列にラッチされた第1、第2、および第3デジタル画像データを一水平期間中にアナログデータに変換するデジタルアナログ変換回路(DAC)と、上記DACによりアナログデータに変換された上記第1、第2、および第3のアナログ画像データを所定の期間内で時分割的に選択して上記データラインに出力するラインセレクタと、を含む。
本発明によれば、狭額縁で高精細までに対応でき、低消費電力な駆動回路一体型表示装置を実現できる。
以下、本発明の実施の形態について図面に関連付けて詳細に説明する。
<第1実施形態>
図3および図4は、本発明の第1の実施形態に係る駆動回路一体型表示装置の構成例を示す概略構成図であって、図3は本第1の実施形態に係る駆動回路一体型表示装置の配置構成を示す図であり、図4は本第1の実施形態に係る駆動回路一体型表示装置の回路機能を示すシステムブロック図である。
ここでは、たとえば、各画素の電気光学素子として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明する。
図3および図4は、本発明の第1の実施形態に係る駆動回路一体型表示装置の構成例を示す概略構成図であって、図3は本第1の実施形態に係る駆動回路一体型表示装置の配置構成を示す図であり、図4は本第1の実施形態に係る駆動回路一体型表示装置の回路機能を示すシステムブロック図である。
ここでは、たとえば、各画素の電気光学素子として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明する。
この液晶表示装置10は、図3に示すように、透明絶縁基板、たとえばガラス基板11上に、液晶セルを含む複数の画素がマトリクス状に配置された有効表示部(ACDSP)12、図3において有効表示部12の上下に配置された一対の第1および第2の水平駆動回路(Hドライバ、HDRV)13U,13D、図1において有効表示部2の側部に配置された垂直駆動回路(Vドライバ、VDRV)14、データ処理回路(DATAPRC)15、DC−DCコンバータにより形成された電源回路(DC−DC)16、インタフェース回路(I/F)17、タイミングジェネレータ(TG)18、および複数の駆動基準電圧を水平駆動回路13U,13D等を供給する基準電圧駆動回路(REFDRV)19等が集積されている。
また、ガラス基板11の第2の水平駆動回路13Dの配置位置の近傍の縁部にはデータ等の入力パッド20が形成されている。
また、ガラス基板11の第2の水平駆動回路13Dの配置位置の近傍の縁部にはデータ等の入力パッド20が形成されている。
ガラス基板11は、能動素子(たとえば、トランジスタ)を含む複数の画素回路がマトリクス状に配置形成される第1の基板と、この第1の基板と所定の間隙をもって対向して配置される第2の基板とによって構成される。そして、これら第1,第2の基板間に液晶が封入される。
絶縁基板に形成される回路群は、低温ポリシリコンTFTプロセスにより形成されている。すなわち、この駆動回路一体型表示装置10は、有効表示部の周辺部(額縁)に水平駆動系や垂直駆動系が配され、これら駆動系がポリシリコンTFTを用いて画素エリア部と共に同一基板上に一体的に形成される。
絶縁基板に形成される回路群は、低温ポリシリコンTFTプロセスにより形成されている。すなわち、この駆動回路一体型表示装置10は、有効表示部の周辺部(額縁)に水平駆動系や垂直駆動系が配され、これら駆動系がポリシリコンTFTを用いて画素エリア部と共に同一基板上に一体的に形成される。
本実施形態の駆動回路一体型液晶表示装置10は、2つの水平駆動回路13U,13Dを有効画素部2の両サイド(図3では上下)に配置しているが、これは、データ線の奇数ラインと偶数ラインとに分けて駆動するためである。
2つの水平駆動回路13U、13Dにおいては、3つのデジタルデータを、サンプリングラッチ回路にそれぞれ格納し、一水平期間(H)中に共用のデジタルアナログ変換回路で3回アナログデータへの変換処理を行い、3つのアナログデータを水平期間内で時分割的に選択してデータライン(信号線)に出力することによりRGBセレクタ方式を採用している。
本実施形態においては、3つのデジタル画像データR,G,Bのうち、デジタルRデータを第1デジタルデータ、デジタルBデータを第2デジタルデータ、デジタルGデータを第3デジタルデータとして説明する。
2つの水平駆動回路13U、13Dにおいては、3つのデジタルデータを、サンプリングラッチ回路にそれぞれ格納し、一水平期間(H)中に共用のデジタルアナログ変換回路で3回アナログデータへの変換処理を行い、3つのアナログデータを水平期間内で時分割的に選択してデータライン(信号線)に出力することによりRGBセレクタ方式を採用している。
本実施形態においては、3つのデジタル画像データR,G,Bのうち、デジタルRデータを第1デジタルデータ、デジタルBデータを第2デジタルデータ、デジタルGデータを第3デジタルデータとして説明する。
以下、本実施形態の液晶表示装置10の各構成要素の構成並びに機能について順を追って説明する。
有効表示部12は、液晶セルを含む複数の画素がマトリクス状に配列されている。
そして、有効表示部12は、水平駆動回路13U,13D、並びに垂直駆動回路14に駆動されるデータラインおよび垂直走査ラインがマトリクス状に配線されている。
そして、有効表示部12は、水平駆動回路13U,13D、並びに垂直駆動回路14に駆動されるデータラインおよび垂直走査ラインがマトリクス状に配線されている。
図5は、有効表示部12の具体的な構成の一例を示す図である。
ここでは、図面の簡略化のために、3行(n−1行〜n+1行)4列(m−2列〜m+1列)の画素配列の場合を例に採って示している。
図4において、表示部12には、垂直走査ライン…,121n−1,121n,121n+1,…と、データライン…,122m−2,122m−1,122m,122m+1,…とがマトリクス状に配線され、それらの交点部分に単位画素123が配置されている。
ここでは、図面の簡略化のために、3行(n−1行〜n+1行)4列(m−2列〜m+1列)の画素配列の場合を例に採って示している。
図4において、表示部12には、垂直走査ライン…,121n−1,121n,121n+1,…と、データライン…,122m−2,122m−1,122m,122m+1,…とがマトリクス状に配線され、それらの交点部分に単位画素123が配置されている。
単位画素123は、画素トランジスタである薄膜トランジスタTFT、液晶セルLCおよび保持容量Csを有する構成となっている。ここで、液晶セルLCは、薄膜トランジスタTFTで形成される画素電極(一方の電極)とこれに対向して形成される対向電極(他方の電極)との間で発生する容量を意味する。
薄膜トランジスタTFTは、ゲート電極が垂直走査ライン…,121n−1,121n,121n+1,…に接続され、ソース電極がデータライン…,122m−2,122m−1,122m,122m+1,…に接続されている。
液晶セルLCは、画素電極が薄膜トランジスタTFTのドレイン電極に接続され、対向電極が共通ライン124に接続されている。保持容量Csは、薄膜トランジスタTFTのドレイン電極と共通ライン124との間に接続されている。
共通ライン124には、ガラス基板11に駆動回路等と一体的に形成されるVCOM回路21により所定の交流電圧がコモン電圧Vcomとして与えられる。
液晶セルLCは、画素電極が薄膜トランジスタTFTのドレイン電極に接続され、対向電極が共通ライン124に接続されている。保持容量Csは、薄膜トランジスタTFTのドレイン電極と共通ライン124との間に接続されている。
共通ライン124には、ガラス基板11に駆動回路等と一体的に形成されるVCOM回路21により所定の交流電圧がコモン電圧Vcomとして与えられる。
垂直走査ライン…,121n−1,121n,121n+1,…の各一端は、図3に示す垂直駆動回路14の対応する行の各出力端にそれぞれ接続される。
垂直駆動回路14は、たとえばシフトレジスタを含んで構成され、垂直転送クロックVCK(図示せず)に同期して順次垂直選択パルスを発生して垂直走査ライン…,121n−1,121n,121n+1,…に与えることによって垂直走査を行う。
垂直駆動回路14は、たとえばシフトレジスタを含んで構成され、垂直転送クロックVCK(図示せず)に同期して順次垂直選択パルスを発生して垂直走査ライン…,121n−1,121n,121n+1,…に与えることによって垂直走査を行う。
また、表示部12において、たとえば、データライン…,122m−1,122m+1,…の各一端が図3に示す第1の水平駆動回路13Uの対応する列の各出力端に、各他端が図3に示す第2の水平駆動回路13Dの対応する列の各出力端にそれぞれ接続される。
第1の水平駆動回路13Uは、Rデータ、Bデータ、およびGデータの3つのデジタルデータを、サンプリングラッチ回路にそれぞれ格納し、一水平期間(H)中に3回アナログデータへの変換処理を行い、3つのデータを水平期間内で時分割的に選択して対応するデータラインに出力する。
第1の水平駆動回路13Uは、このRGBセレクタ方式の採用に伴い、第1および第2サンプリングラッチ回路にラッチされたRデータとBデータを時分割的に第1ラッチ回路、さらには第2ラッチ回路に転送し、このRデータとBデータのラッチ回路への時分割的な転送処理の間に第3サンプリングラッチ回路にラッチされたGデータを第3ラッチ回路に転送し、第2ラッチ回路および第3ラッチ回路にラッチされるR,B,Gデータを1水平期間内で選択的出力してアナログデータに変換し、3つのアナログデータを水平期間内で時分割的に選択して対応するデータラインに出力する。
すなわち、本実施形態の水平駆動回路13Uにおいては、RGBセレクタシステムを実現するために、2つのデジタルR,Bデータ用の第1ラッチ回路系列と、1つのデジタルGデータ用の第2ラッチ回路系列とを並列的に配置し、セレクタ以降のデジタルアナログ変換回路(DAC)、アナログバッファ、ラインセレクタを共有するように構成することにより、狭額縁化、低消費電力化を図っている。
第2の水平駆動回路13Dは、基本的には第1の水平駆動回路13Uと同様の構成を有する。
第1の水平駆動回路13Uは、このRGBセレクタ方式の採用に伴い、第1および第2サンプリングラッチ回路にラッチされたRデータとBデータを時分割的に第1ラッチ回路、さらには第2ラッチ回路に転送し、このRデータとBデータのラッチ回路への時分割的な転送処理の間に第3サンプリングラッチ回路にラッチされたGデータを第3ラッチ回路に転送し、第2ラッチ回路および第3ラッチ回路にラッチされるR,B,Gデータを1水平期間内で選択的出力してアナログデータに変換し、3つのアナログデータを水平期間内で時分割的に選択して対応するデータラインに出力する。
すなわち、本実施形態の水平駆動回路13Uにおいては、RGBセレクタシステムを実現するために、2つのデジタルR,Bデータ用の第1ラッチ回路系列と、1つのデジタルGデータ用の第2ラッチ回路系列とを並列的に配置し、セレクタ以降のデジタルアナログ変換回路(DAC)、アナログバッファ、ラインセレクタを共有するように構成することにより、狭額縁化、低消費電力化を図っている。
第2の水平駆動回路13Dは、基本的には第1の水平駆動回路13Uと同様の構成を有する。
図6は、本実施形態の第1の水平駆動回路13Uと第2の水平駆動回路13Dの基本的な構成例を示すブロック図である。以下では水平駆動回路13として説明する。
なお、この水平駆動回路は、3つのデジタルデータに対応した基本的な構成を示しており、実際には、同様の構成が並列的に複数配列される。
なお、この水平駆動回路は、3つのデジタルデータに対応した基本的な構成を示しており、実際には、同様の構成が並列的に複数配列される。
水平駆動回路13は、図6に示すように、シフトレジスタ(HSR)群13HSR、サンプリングラッチ回路群13SMPL、ラッチ出力選択スイッチ13OSEL、デジタルアナログ変換回路13DAC、アナログバッファ13ABUF、およびラインセレクタ13LSELを有する。
シフトレジスタ群13HSRUは、水平転送クロックHCK(図示せず)に同期して各列に対応する各転送段から順次シフトパルス(サンプリングパルス)をサンプリングラッチ回路群12SMPLに出力する複数のシフトレジスタ(HSR)を有する。
サンプリングラッチ回路群13SMPLは、第1デジタルデータであるRデータを順次サンプリングしてラッチする第1サンプリングラッチ回路131と、第2デジタルデータであるBデータを順次サンプリングしてラッチし、また、第1サンプリングラッチ回路131にラッチされたRデータを所定のタイミングでラッチする第2サンプリングラッチ回路132と、第3デジタルデータであるGデータを順次サンプリングしてラッチする第3サンプリングラッチ回路133と、第2サンプリングラッチ回路132にラッチされたデジタルデータRまたはBデータをシリアルに転送するための第1ラッチ回路134と、第1ラッチ回路134にラッチされデジタルRまたはBデータをより高い電圧振幅に変換してラッチするレベルシフト機能を有する第2ラッチ回路135と、第3サンプリングラッチ回路133にラッチされたデジタルGデータをより高い電圧振幅に変換してラッチするレベルシフト機能を有する第3ラッチ回路136と、を有する。
このような構成を有するサンプリングラッチ回路群13SMPLにおいて、第1サンプリングラッチ回路131、第2サンプリングラッチ回路132、第1ラッチ回路134、および第2ラッチ回路135により第1ラッチ系列137が形成され、第3ランプリングラッチ回路133および第3ラッチ回路136により第2ラッチ系列138が形成されている。
このような構成を有するサンプリングラッチ回路群13SMPLにおいて、第1サンプリングラッチ回路131、第2サンプリングラッチ回路132、第1ラッチ回路134、および第2ラッチ回路135により第1ラッチ系列137が形成され、第3ランプリングラッチ回路133および第3ラッチ回路136により第2ラッチ系列138が形成されている。
本実施形態においては、データ処理回路15から各水平駆動回路13U,13Dに入力されるデータは0−3V(2.9V)系のレベルで供給される。
そして、サンプリングラッチ回路群13SMPLの出力段である第2および第4ラッチ回路135,136のレベルシフト機能により、たとえば−2.3V〜4.8V系にレベルアップされる。
そして、サンプリングラッチ回路群13SMPLの出力段である第2および第4ラッチ回路135,136のレベルシフト機能により、たとえば−2.3V〜4.8V系にレベルアップされる。
ラッチ出力選択スイッチ13OSELは、サンプリングラッチ回路群13SMPLの出力を選択的に切り替えてデジタルアナログ回路13DACに出力する。
デジタルアナログ変換回路13DACは、一水平期間中に3回デジタルーアナログ変換を行う。すなわち、デジタルアナログ変換回路13DACは、一水平期間中に3つのデジタルR,B,Gデータをアナログデータに変換する。
アナログバッファ13ABUFは、デジタルアナログ変換回路13DACでアナログ信号に変換されたR,B,Gデータをバッファリングしてラインセレクタ13LESLに出力する。
ラインセレクタ13LSELは、一水平期間において3つのアナログR,B,Gデータを選択して、対応するデータラインDTL−R、DTL−B、DTL−Gに出力する。
デジタルアナログ変換回路13DACは、一水平期間中に3回デジタルーアナログ変換を行う。すなわち、デジタルアナログ変換回路13DACは、一水平期間中に3つのデジタルR,B,Gデータをアナログデータに変換する。
アナログバッファ13ABUFは、デジタルアナログ変換回路13DACでアナログ信号に変換されたR,B,Gデータをバッファリングしてラインセレクタ13LESLに出力する。
ラインセレクタ13LSELは、一水平期間において3つのアナログR,B,Gデータを選択して、対応するデータラインDTL−R、DTL−B、DTL−Gに出力する。
ここで、水平駆動回路13における動作について説明する。
水平駆動回路13において、連続する画像データをサンプリングする際、第1、第2、および第3サンプリングラッチ回路131,132,133に格納する。
水平方向1ラインすべてのデータを第1、第2、および第3サンプリングラッチ回路131〜133に格納が完了すると、水平方向ブランキング期間に第2サンプリングラッチ回路132内のデータを第1ラッチ回路134に転送し、すぐに第2ラッチ回路135に転送し格納する。
次に、第1サンプリングラッチ回路131内のデータを第2サンプリングラッチ132に転送し、すぐに第1ラッチ回路134に転送し格納する。また同期間に第3サンプリングラッチ回路133内のデータを第3ラッチ回路136に転送する。
そして次の水平方向1ラインのデータを、第1、第2、および第3サンプリングラッチ回路131,132,133に格納していく。
次の水平方向1ラインのデータを格納している間に、第2ラッチ回路135および第3ラッチ回路136に格納されているデータを、ラッチ出力選択スイッチ13OSELが切替わることによりデジタルアナログ変換回路13DACに出力する。
その後、第1ラッチ回路134に格納されているデータを第2ラッチ回路135に転送し格納する。そのデータをラッチ出力選択スイッチ13OSELが切替わることによりデジタルアナログ変換回路13DACに出力する。
このサンプリングラッチ方式により、3つのデジタルデータをデジタルアナログ変換回路13DACに出力するため、高精細化・狭額縁化を実現することが可能となる。
また、第3デジタルデータは、水平方向1ラインのデータを格納している間転送作業を伴わないこと、RGBセレクタ駆動の場合はB(Blue)→G(Green)→R(Red)の順で書き込むことが、液晶のVT特性などから良いことから、人間の眼に最も影響を与えやすい色のデータ、つまりGデータにすることにより、画質ばらつきに強くなる。
水平方向1ラインすべてのデータを第1、第2、および第3サンプリングラッチ回路131〜133に格納が完了すると、水平方向ブランキング期間に第2サンプリングラッチ回路132内のデータを第1ラッチ回路134に転送し、すぐに第2ラッチ回路135に転送し格納する。
次に、第1サンプリングラッチ回路131内のデータを第2サンプリングラッチ132に転送し、すぐに第1ラッチ回路134に転送し格納する。また同期間に第3サンプリングラッチ回路133内のデータを第3ラッチ回路136に転送する。
そして次の水平方向1ラインのデータを、第1、第2、および第3サンプリングラッチ回路131,132,133に格納していく。
次の水平方向1ラインのデータを格納している間に、第2ラッチ回路135および第3ラッチ回路136に格納されているデータを、ラッチ出力選択スイッチ13OSELが切替わることによりデジタルアナログ変換回路13DACに出力する。
その後、第1ラッチ回路134に格納されているデータを第2ラッチ回路135に転送し格納する。そのデータをラッチ出力選択スイッチ13OSELが切替わることによりデジタルアナログ変換回路13DACに出力する。
このサンプリングラッチ方式により、3つのデジタルデータをデジタルアナログ変換回路13DACに出力するため、高精細化・狭額縁化を実現することが可能となる。
また、第3デジタルデータは、水平方向1ラインのデータを格納している間転送作業を伴わないこと、RGBセレクタ駆動の場合はB(Blue)→G(Green)→R(Red)の順で書き込むことが、液晶のVT特性などから良いことから、人間の眼に最も影響を与えやすい色のデータ、つまりGデータにすることにより、画質ばらつきに強くなる。
データ処理回路15は、外部より入力されたパラレルのデジタルR,G,Bデータのレベルを0−3V(2.9V)系から6V系にシフトするレベルシフタ151、レベルシフトされたR,G,Bデータを位相調整や周波数を下げるために、シリアルデータからパラレルデータに変換するシリアル・パラレル変換回路152、パラレルデータを6V系から0−3V(2.9V)系にダウンシフトして奇数データ(odd−data)を水平駆動回路13Uに出力し、偶数データ(evev−data)を水平駆動回路13Dに出力するダウンコンバータ153を有する。
電源回路16は、DC−DCコンバータを含み、たとえば外部から液晶電圧VDD1(たとえば2.9V)が供給され、この電圧をインタフェース回路17から供給されるマスタクロックMCKや水平同期信号Hsyncに同期して、あるいは内蔵されている発振回路により、周波数の低く(遅く)、発振周波数にばらつきのあるクロックを所定の補正システムで補正した補正クロックおよび水平同期Hsyncに基づいて2倍の6V系の内部パネル電圧VDD2(たとえば5.8V)に昇圧し、パネル内部の各回路に供給する。
また、電源回路16は、内部パネル電圧として負電圧であるVSS2(たとえば−1.9V)、VSS3(たとえば−3.8V)を生成してパネル内部の所定回路(インタフェース回路等)に供給する。
また、電源回路16は、内部パネル電圧として負電圧であるVSS2(たとえば−1.9V)、VSS3(たとえば−3.8V)を生成してパネル内部の所定回路(インタフェース回路等)に供給する。
インタフェース回路17は、外部から供給されるマスタクロッMCK、水平同期信号Hsync、垂直同期信号Vsyncのレベルをパネル内部ロジックレベル(たとえばVDD2レベル)までレベルシフトし、レベルシフト後のマスタクロックMCK、水平同期信号Hsync、垂直同期信号Vsyncをタイミングジェネレータ18に供給し、また、水平同期信号Hsyncを電源回路16に供給する。
インタフェース回路17は、電源回路16がマスタクロックを用いずに内蔵の発振回路のクロックを補正した補正クロックに基づいて昇圧を行う構成の場合には、マスタクロックMCKの電源回路16への供給は行わないように構成可能である。あるいはインタフェース回路17から電源回路16へマスタクロックMCKの供給ラインをそのままで、電源回路16側でマスタクロックMCKを昇圧に使用しないように構成することも可能である。
インタフェース回路17は、電源回路16がマスタクロックを用いずに内蔵の発振回路のクロックを補正した補正クロックに基づいて昇圧を行う構成の場合には、マスタクロックMCKの電源回路16への供給は行わないように構成可能である。あるいはインタフェース回路17から電源回路16へマスタクロックMCKの供給ラインをそのままで、電源回路16側でマスタクロックMCKを昇圧に使用しないように構成することも可能である。
タイミングジェネレータ18は、インタフェース回路17により供給されたマスタクロックMCK、水平同期信号Hsync、垂直同期信号Vsyncに同期して、水平駆動回路13U,13Dのクロックとして用いられる水平スタートパルスHST、水平クロックパルスHCK(HCKX)、垂直駆動回路14のクロックとして用いられる垂直スタートパルスVST、垂直クロックVCK(VCKX)を生成し、水平スタートパルスHST、水平クロックパルスHCK(HCKX)を水平駆動回路13U,13Dに供給し、垂直スタートパルスVST、垂直クロックVCK(VCKX)を垂直駆動回路14に供給する。
次に、上記構成による動作を説明する。
外部より入力されたパラレルのデジタルデータは、ガラス基板11上のデータ処理回路15で位相調整や周波数を下げるためのパラレル変換が行われ、Rデータ、Bデータ、およびGデータが第1および第2の水平駆動回路13U,13Dに出力される。
第1および第2の水平駆動回路13U,13Dでは、データ処理回路15より入力されたデジタルGデータが第3サンプリングラッチ回路133で1Hかけて順次サンプリングし保持される。その後、水平のブランキング期間に第3ラッチ回路136に転送される。
これと並行して、RデータとBデータが別々に1Hかけてサンプリングされて第1および第2サンプリングラッチ回路131,132に保持され、次の水平ブランキング期間にそれぞれの第1ラッチ回路134に転送される。
水平方向1ラインすべてのデータが第1、第2、および第3サンプリングラッチ回路131〜133に格納が完了すると、水平方向ブランキング期間に第2サンプリングラッチ回路132内のデータが第1ラッチ回路134に転送され、すぐに第2ラッチ回路135に転送され格納される。
次に、第1サンプリングラッチ回路131内のデータが第2サンプリングラッチ132に転送され、すぐに第1ラッチ回路134に転送されて格納される。また同期間に第3サンプリングラッチ回路133内のデータが第3ラッチ回路136に転送される。
そして次の水平方向1ラインのデータが、第1、第2、および第3サンプリングラッチ回路131,132,133に格納されていく。
次の水平方向1ラインのデータを格納している間に、第2ラッチ回路135および第3ラッチ回路136に格納されているデータが、ラッチ出力選択スイッチ13OSELが切替わることによりデジタルアナログ変換回路13DACに出力される。
その後、第1ラッチ回路134に格納されているデータが第2ラッチ回路135に転送されて格納される。そのデータがラッチ出力選択スイッチ13OSELが切替わることによりデジタルアナログ変換回路13DACに出力される。
次の1H期間にデジタルアナログ変換回路13DACでアナログデータに変換されたR,B,Gデータがアナログバッファ13ABUFに保持され、1H期間が3分割された形態で各アナログR,B,Gデータが対応するデータラインに選択的に出力される。
なお、G、R、Bの処理の順番は切り替わっても実現可能である。
第1および第2の水平駆動回路13U,13Dでは、データ処理回路15より入力されたデジタルGデータが第3サンプリングラッチ回路133で1Hかけて順次サンプリングし保持される。その後、水平のブランキング期間に第3ラッチ回路136に転送される。
これと並行して、RデータとBデータが別々に1Hかけてサンプリングされて第1および第2サンプリングラッチ回路131,132に保持され、次の水平ブランキング期間にそれぞれの第1ラッチ回路134に転送される。
水平方向1ラインすべてのデータが第1、第2、および第3サンプリングラッチ回路131〜133に格納が完了すると、水平方向ブランキング期間に第2サンプリングラッチ回路132内のデータが第1ラッチ回路134に転送され、すぐに第2ラッチ回路135に転送され格納される。
次に、第1サンプリングラッチ回路131内のデータが第2サンプリングラッチ132に転送され、すぐに第1ラッチ回路134に転送されて格納される。また同期間に第3サンプリングラッチ回路133内のデータが第3ラッチ回路136に転送される。
そして次の水平方向1ラインのデータが、第1、第2、および第3サンプリングラッチ回路131,132,133に格納されていく。
次の水平方向1ラインのデータを格納している間に、第2ラッチ回路135および第3ラッチ回路136に格納されているデータが、ラッチ出力選択スイッチ13OSELが切替わることによりデジタルアナログ変換回路13DACに出力される。
その後、第1ラッチ回路134に格納されているデータが第2ラッチ回路135に転送されて格納される。そのデータがラッチ出力選択スイッチ13OSELが切替わることによりデジタルアナログ変換回路13DACに出力される。
次の1H期間にデジタルアナログ変換回路13DACでアナログデータに変換されたR,B,Gデータがアナログバッファ13ABUFに保持され、1H期間が3分割された形態で各アナログR,B,Gデータが対応するデータラインに選択的に出力される。
なお、G、R、Bの処理の順番は切り替わっても実現可能である。
本実施形態によれば、第1デジタルデータ(R)および第2デジタルデータ(B)用のサンプリングラッチ回路131,132、第1ラッチ回路134、および第2ラッチ回路135を縦続接続してシリアル転送する第1ラッチ系列137と、第3デジタルデータ用のサンプリングラッチ回路133および第3ラッチ回路136を縦続接続した第2ラッチ系列138とを有し、共用のデジタルアナログ(DA)変換回路13DAC、アナログバッファ回路13ABUF、一水平期間(H)中に3つのアナログデータ(R,B,G)を選択的に対応するデータラインに出力するラインセレクタ13LSELを有することから、以下の効果を得ることができる。
この構成にすることにより、既存システムよりも同ドットピッチの幅で必要となるDA変換回路・アナログバッファ回路の数が減り、狭額縁化を実現することが可能となる。
また、第1および第2デジタルデータ用と第3デジタルデータ用のサンプリングラッチ回路からデータ処理回路を構成することにより、高精細化を実現することが可能となる。
すなわち、本システムにより、絶縁基板上に高精細化と狭額縁化された3ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
また、水平駆動回路の回路数を削減可能なため、低消費電力な3ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
さらに、1水平期間中に3分割して信号線に出力するため、高速動作となるが、画質ばらつきに強い3ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
この構成にすることにより、既存システムよりも同ドットピッチの幅で必要となるDA変換回路・アナログバッファ回路の数が減り、狭額縁化を実現することが可能となる。
また、第1および第2デジタルデータ用と第3デジタルデータ用のサンプリングラッチ回路からデータ処理回路を構成することにより、高精細化を実現することが可能となる。
すなわち、本システムにより、絶縁基板上に高精細化と狭額縁化された3ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
また、水平駆動回路の回路数を削減可能なため、低消費電力な3ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
さらに、1水平期間中に3分割して信号線に出力するため、高速動作となるが、画質ばらつきに強い3ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
<第2実施形態>
次に、第2の実施形態として、本発明に係る駆動回路一体型液晶表示装置における第1および第2の水平駆動回路のより好適な構成について説明する。
次に、第2の実施形態として、本発明に係る駆動回路一体型液晶表示装置における第1および第2の水平駆動回路のより好適な構成について説明する。
図7は、第2の実施形態に係る水平駆動回路の第1ラッチ系列の具体的な構成を示す回路図である。また、図8は、第2の実施形態に係る水平駆動回路の第2ラッチ系列の具体的な構成を示す回路図である。
図7において、図6の第1ラッチ系列137を符号200で示し、第1ランプリングラッチ回路131を符号210、第2サンプリングラッチ回路132を符号220、第1ラッチ回路134を符号230、第2ラッチ回路135を符号240でそれぞれ示している。
また、図8において、図6の第2ラッチ系列138を符号300で示し、第3サンプリングラッチ回路133を符号310、第3ラッチ回路136を符号320でそれぞれ示している。
また、図8において、図6の第2ラッチ系列138を符号300で示し、第3サンプリングラッチ回路133を符号310、第3ラッチ回路136を符号320でそれぞれ示している。
図7の回路は、図示しないシフトレジスタからのサンプリングパルSPにより1つ目のデジタルRデータをラッチする第1サンプリングラッチ回路210、同じサンプリングパルスSPで2つ目のデジタルBデータをラッチする第2サンプリングラッチ回路220、そのあと一括にデジタルRデータおよびBデータを転送する第1ラッチ回路230、および転送されたデジタルデータのレベルシフトを行う第2ラッチ回路240により構成される。
図示しないシフトレジスタ、第1サンプリングラッチ回路210、第2サンプリングラッチ回路220、第1ラッチ回路230は、0−3V(2.9V)系の第1の電源電圧VDD1(VSS)で転送および保持動作を行い、第2ラッチ回路240は、たとえばー12.3〜5.8V系の第2電源電圧VH1、VL1に変化して保持およびデータ出力動作を行う。
なお、第1ラッチと第2ラッチによりサンプリングラッチ回路群のR、Bデータ用出力回路が構成される。
図示しないシフトレジスタ、第1サンプリングラッチ回路210、第2サンプリングラッチ回路220、第1ラッチ回路230は、0−3V(2.9V)系の第1の電源電圧VDD1(VSS)で転送および保持動作を行い、第2ラッチ回路240は、たとえばー12.3〜5.8V系の第2電源電圧VH1、VL1に変化して保持およびデータ出力動作を行う。
なお、第1ラッチと第2ラッチによりサンプリングラッチ回路群のR、Bデータ用出力回路が構成される。
第1サンプリングラッチ回路210は、nチャネルのトランジスタNT211〜NT218、およびpチャネルのトランジスタPT211〜PT214を含んで構成されている。
トランジスタNT211は、ゲートにサンプリングパルスが供給されるRデータの入力転送ゲート211を構成している。
トランジスタPT211とNT212,PT212とNT213で構成されるCMOSインバータの入出力同士を交差結合してラッチ212が構成されている。また、トランジスタNT214は、ゲートにサンプリングパルスの反転信号XSPが供給されて、ラッチ212のイコライズ回路213を構成している。
トランジスタPT213とNT215によりCMOSインバータからなる出力バッファ214が構成されている。
トランジスタPT214とNT216によりCMOSインバータからなる出力バッファ215が構成されている。
そして、トランジスタNT217は、ゲートに信号Oe1が供給されて、出力バッファ214の第2サンプリングラッチ回路220への出力転送ゲート216を構成し、トランジスタNT218は、ゲートに信号Oe1が供給されて、出力バッファ215の第2サンプリングラッチ回路220への出力転送ゲート217を構成している。
トランジスタNT211は、ゲートにサンプリングパルスが供給されるRデータの入力転送ゲート211を構成している。
トランジスタPT211とNT212,PT212とNT213で構成されるCMOSインバータの入出力同士を交差結合してラッチ212が構成されている。また、トランジスタNT214は、ゲートにサンプリングパルスの反転信号XSPが供給されて、ラッチ212のイコライズ回路213を構成している。
トランジスタPT213とNT215によりCMOSインバータからなる出力バッファ214が構成されている。
トランジスタPT214とNT216によりCMOSインバータからなる出力バッファ215が構成されている。
そして、トランジスタNT217は、ゲートに信号Oe1が供給されて、出力バッファ214の第2サンプリングラッチ回路220への出力転送ゲート216を構成し、トランジスタNT218は、ゲートに信号Oe1が供給されて、出力バッファ215の第2サンプリングラッチ回路220への出力転送ゲート217を構成している。
第2サンプリングラッチ回路220は、nチャネルのトランジスタNT221〜NT226、およびpチャネルのトランジスタPT221〜PT223を含んで構成されている。
トランジスタNT221は、ゲートにサンプリングパルスが供給されるBデータの入力転送ゲート221を構成している。
トランジスタPT221とNT222,PT222とNT223で構成されるCMOSインバータの入出力同士を交差結合してラッチ222が構成されている。また、トランジスタNT224は、ゲートにサンプリングパルスの反転信号XSPが供給されて、ラッチ222のイコライズ回路223を構成している。
トランジスタPT223とNT225によりCMOSインバータからなる出力バッファ224が構成されている。
そして、トランジスタNT226は、ゲートに信号Oe2が供給されて、出力バッファ224の第1ラッチ回路230への出力転送ゲート216を構成している。
トランジスタNT221は、ゲートにサンプリングパルスが供給されるBデータの入力転送ゲート221を構成している。
トランジスタPT221とNT222,PT222とNT223で構成されるCMOSインバータの入出力同士を交差結合してラッチ222が構成されている。また、トランジスタNT224は、ゲートにサンプリングパルスの反転信号XSPが供給されて、ラッチ222のイコライズ回路223を構成している。
トランジスタPT223とNT225によりCMOSインバータからなる出力バッファ224が構成されている。
そして、トランジスタNT226は、ゲートに信号Oe2が供給されて、出力バッファ224の第1ラッチ回路230への出力転送ゲート216を構成している。
第1ラッチ回路230は、nチャネルのトランジスタNT231〜NT235、およびpチャネルのトランジスタPT231〜PT233を含んで構成されている。
トランジスタPT231とNT231,PT232とNT232で構成されるCMOSインバータの入出力同士を交差結合してラッチ231が構成されている。また、トランジスタNT233は、ゲートに信号Oe3の反転信号XOe3が供給されて、ラッチ231のイコライズ回路232を構成している。
トランジスタPT233とNT234によりCMOSインバータからなる出力バッファ233が構成されている。
そして、トランジスタNT235は、ゲートに信号Oe3が供給されて、出力バッファ233の第2ラッチ回路240への出力転送ゲート234を構成している。
トランジスタPT231とNT231,PT232とNT232で構成されるCMOSインバータの入出力同士を交差結合してラッチ231が構成されている。また、トランジスタNT233は、ゲートに信号Oe3の反転信号XOe3が供給されて、ラッチ231のイコライズ回路232を構成している。
トランジスタPT233とNT234によりCMOSインバータからなる出力バッファ233が構成されている。
そして、トランジスタNT235は、ゲートに信号Oe3が供給されて、出力バッファ233の第2ラッチ回路240への出力転送ゲート234を構成している。
第2ラッチ回路240は、nチャネルのトランジスタNT241〜NT244、およびpチャネルのトランジスタPT241〜PT244を含んで構成されている。
ランジスタPT241とNT241,PT242とNT242で構成されるCMOSインバータの入出力同士を交差結合してラッチ241が構成されている。また、トランジスタNT243はゲートに信号XOe4が供給され、トランジスタPT243はゲートに信号Oe4が供給されて、ラッチ241のイコライズ回路242を構成している。
トランジスタPT244とNT244によりCMOSインバータからなる出力バッファ243が構成されている。
この第2ラッチ回路240は、第2の電源電圧系である電圧VH1,VL1が供給されて動作する。
ランジスタPT241とNT241,PT242とNT242で構成されるCMOSインバータの入出力同士を交差結合してラッチ241が構成されている。また、トランジスタNT243はゲートに信号XOe4が供給され、トランジスタPT243はゲートに信号Oe4が供給されて、ラッチ241のイコライズ回路242を構成している。
トランジスタPT244とNT244によりCMOSインバータからなる出力バッファ243が構成されている。
この第2ラッチ回路240は、第2の電源電圧系である電圧VH1,VL1が供給されて動作する。
図7の回路においては、連続する画像データをサンプリングする際、第1サンプリングラッチ回路210にある画像データ(RデータまたはBデータ)をCMOSラッチセル212に格納する。それと同時に第2サンプリングラッチ回路220に上と異なる画像データ(BデータまたはRデータ)をCMOSラッチセル222に格納する。
水平方向1ラインすべてのデータを第1サンプリングラッチ回路210、第2サンプリングラッチ回路220に格納が完了すると、水平方向ブランキング期間に第2サンプリングラッチ回路220内のCMOSラッチセル222のデータを第1ラッチ回路230に転送し、すぐに第2ラッチ回路240に格納する。このとき、第1ラッチ回路P230は保持しないようにCMOSラッチ231構造を解除する。
第2サンプリングラッチ回路220内のデータを第2ラッチ回路230に転送が終了したら、次に第1サンプリングラッチ回路210に格納しているデータを第2サンプリングラッチ回路220に転送し、すぐに第1ラッチ回路230に格納する。
次の水平方向1ラインのデータを第1サンプリングラッチ回路210、第2サンプリングラッチ回路220に格納する間に、第2ラッチ回路240に格納されている1つ目のデータを選択スイッチに出力する。1つ目のデータが選択スイッチに転送が終わると第1ラッチ回路230に格納されている2つ目のデータが選択スイッチに入力される。
水平方向1ラインすべてのデータを第1サンプリングラッチ回路210、第2サンプリングラッチ回路220に格納が完了すると、水平方向ブランキング期間に第2サンプリングラッチ回路220内のCMOSラッチセル222のデータを第1ラッチ回路230に転送し、すぐに第2ラッチ回路240に格納する。このとき、第1ラッチ回路P230は保持しないようにCMOSラッチ231構造を解除する。
第2サンプリングラッチ回路220内のデータを第2ラッチ回路230に転送が終了したら、次に第1サンプリングラッチ回路210に格納しているデータを第2サンプリングラッチ回路220に転送し、すぐに第1ラッチ回路230に格納する。
次の水平方向1ラインのデータを第1サンプリングラッチ回路210、第2サンプリングラッチ回路220に格納する間に、第2ラッチ回路240に格納されている1つ目のデータを選択スイッチに出力する。1つ目のデータが選択スイッチに転送が終わると第1ラッチ回路230に格納されている2つ目のデータが選択スイッチに入力される。
このサンプリングラッチ方式により2つのデジタルデータを1つのサンプリングラッチ回路で動作させるためHdotピッチの小型化を実現できるものであり、これにより高解像度化が可能となる。
第3サンプリングラッチ回路310は、nチャネルのトランジスタNT311〜NT316、およびpチャネルのトランジスタPT311〜PT313を含んで構成されている。
トランジスタNT311は、ゲートにサンプリングパルスが供給されるGデータの入力転送ゲート311を構成している。
トランジスタPT311とNT312,PT312とNT313で構成されるCMOSインバータの入出力同士を交差結合してラッチ312が構成されている。また、トランジスタNT314は、ゲートにサンプリングパルスの反転信号XSPが供給されて、ラッチ312のイコライズ回路313を構成している。
トランジスタPT313とNT315によりCMOSインバータからなる出力バッファ314が構成されている。
そして、トランジスタNT316は、ゲートに信号Oe5が供給されて、出力バッファ314の第3ラッチ回路320への出力転送ゲート315を構成している。
トランジスタNT311は、ゲートにサンプリングパルスが供給されるGデータの入力転送ゲート311を構成している。
トランジスタPT311とNT312,PT312とNT313で構成されるCMOSインバータの入出力同士を交差結合してラッチ312が構成されている。また、トランジスタNT314は、ゲートにサンプリングパルスの反転信号XSPが供給されて、ラッチ312のイコライズ回路313を構成している。
トランジスタPT313とNT315によりCMOSインバータからなる出力バッファ314が構成されている。
そして、トランジスタNT316は、ゲートに信号Oe5が供給されて、出力バッファ314の第3ラッチ回路320への出力転送ゲート315を構成している。
第3ラッチ回路320は、nチャネルのトランジスタNT321〜NT324、およびpチャネルのトランジスタPT321〜PT324を含んで構成されている。
ランジスタPT321とNT321,PT322とNT322で構成されるCMOSインバータの入出力同士を交差結合してラッチ321が構成されている。また、トランジスタNT323はゲートは信号XOe6が供給され、トランジスタPT323はゲートに信号Oe6が供給されて、ラッチ321のイコライズ回路322を構成している。
トランジスタPT324とNT324によりCMOSインバータからなる出力バッファ323が構成されている。
この第3ラッチ回路320は、第2の電源電圧系である電圧VH2,VL2が供給されて動作する。
ランジスタPT321とNT321,PT322とNT322で構成されるCMOSインバータの入出力同士を交差結合してラッチ321が構成されている。また、トランジスタNT323はゲートは信号XOe6が供給され、トランジスタPT323はゲートに信号Oe6が供給されて、ラッチ321のイコライズ回路322を構成している。
トランジスタPT324とNT324によりCMOSインバータからなる出力バッファ323が構成されている。
この第3ラッチ回路320は、第2の電源電圧系である電圧VH2,VL2が供給されて動作する。
図8の回路においては、連続する画像データをサンプリングする際、第3サンプリングラッチ回路310に画像データ(Gデータ)をサンプリングしてCMOSラッチセル312に格納する。
水平方向1ラインのデータを第3サンプリングラッチ回路310に格納が完了すると、水平方向ブランキング期間に第1サンプリングラッチ回路310内のCMOSラッチセル312のデータを第3ラッチ回路320に転送する。
次の水平方向1ラインのデータを第3サンプリングラッチ回路310に格納する間に、第3ラッチ回路320に格納されているデータを選択スイッチに出力する。
水平方向1ラインのデータを第3サンプリングラッチ回路310に格納が完了すると、水平方向ブランキング期間に第1サンプリングラッチ回路310内のCMOSラッチセル312のデータを第3ラッチ回路320に転送する。
次の水平方向1ラインのデータを第3サンプリングラッチ回路310に格納する間に、第3ラッチ回路320に格納されているデータを選択スイッチに出力する。
この回路構成により、既存の方式からデータをサンプリングに必要なサンプリングラッチ回路数が減少し、Hdotピッチの狭ピッチ化に寄与している。また、既存型のサンプリングラッチ回路から新方式のサンプリングラッチ回路に変えることにより低消費電力化を可能としている。
すなわち、既存の方式では水平駆動回路はHdot数×3(RGB)のサンプリングラッチ回路とDACとアナログバッファを必要、もしくはHdot数×2のサンプリングラッチ回路とDACとアナログバッファを必要なため,狭ピッチ化の実現に障害となっていた。
これに対して、本実施形態においては、1つのサンプリングラッチ回路群とラッチ出力選択スイッチとDA変換回路とアナログバッファと3選択スイッチで、3つの画像データを処理するため、表示エリアの上(もしくは下)に配置すると2つのHdotピッチに1つの水平駆動回路を配置すればよい。このとき、もう1つの水平駆動回路は反対側に配置するため,高精細化・狭額縁化を実現できる。また、既存の回路よりも回路数を削減できるため消費電力を抑えることが可能である。
これに対して、本実施形態においては、1つのサンプリングラッチ回路群とラッチ出力選択スイッチとDA変換回路とアナログバッファと3選択スイッチで、3つの画像データを処理するため、表示エリアの上(もしくは下)に配置すると2つのHdotピッチに1つの水平駆動回路を配置すればよい。このとき、もう1つの水平駆動回路は反対側に配置するため,高精細化・狭額縁化を実現できる。また、既存の回路よりも回路数を削減できるため消費電力を抑えることが可能である。
図9は、図3および図4の装置をQVGAにて実現するときの既存システムと本発明システムの上下方向額縁サイズと高精細化可能領域の関係を示す図である。
図9から分かるように、本発明システムは、既存システムに比較して、絶縁基板上に高精細化と狭額縁化された3ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
図9から分かるように、本発明システムは、既存システムに比較して、絶縁基板上に高精細化と狭額縁化された3ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
<第3実施形態>
図10および図11は、本発明の第3の実施形態に係る駆動回路一体型表示装置の構成例を示す概略構成図であって、図10は本第3の実施形態に係る駆動回路一体型表示装置の配置構成を示す図であり、図11は本第3の実施形態に係る駆動回路一体型表示装置の回路機能を示すシステムブロック図である。
図10および図11は、本発明の第3の実施形態に係る駆動回路一体型表示装置の構成例を示す概略構成図であって、図10は本第3の実施形態に係る駆動回路一体型表示装置の配置構成を示す図であり、図11は本第3の実施形態に係る駆動回路一体型表示装置の回路機能を示すシステムブロック図である。
本第3の実施形態が上述した第1および第2の実施形態と異なる点は、水平駆動回路を片側のみに配置して駆動回路一体型表示装置を実現したことにある。
この方式にするとHdot数の配置可能ピッチが半分になるため、図3および図4に比べて高精細化はできないが、水平駆動回路を配置しない辺の狭面積化を実現することが可能である。
この方式にするとHdot数の配置可能ピッチが半分になるため、図3および図4に比べて高精細化はできないが、水平駆動回路を配置しない辺の狭面積化を実現することが可能である。
なお、上記実施形態では、アクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、これに限定されるものではなく、エレクトロルミネッセンス(EL)素子を各画素の電気光学素子として用いたEL表示装置などの他のアクティブマトリクス型表示装置にも同様に適用可能である。
またさらに、上記実施形態に係るアクティブマトリクス型液晶表示装置に代表されるアクティブマトリクス型表示装置は、パーソナルコンピュータ、ワードプロセッサ等のOA機器やテレビジョン受像機などのディスプレイとして用いられる外、特に装置本体の小型化、コンパクト化が進められている携帯電話機やPDAなどの携帯端末の表示部として用いて好適なものである。
図12は、本発明が適用される携帯端末、たとえば携帯電話機の構成の概略を示す外観図である。
本例に係る携帯電話機400は、装置筐体410の前面側に、スピーカ部420、表示部430、操作部440、およびマイク部450が上部側から順に配置された構成となっている。
このような構成の携帯電話機において、表示部430にはたとえば液晶表示装置が用いられ、この液晶表示装置として、先述した実施形態に係るアクティブマトリクス型液晶表示装置が用いられる。
このような構成の携帯電話機において、表示部430にはたとえば液晶表示装置が用いられ、この液晶表示装置として、先述した実施形態に係るアクティブマトリクス型液晶表示装置が用いられる。
このように、携帯電話機などの携帯端末において、先述した実施形態に係るアクティブマトリクス型液晶表示装置を表示部430として用いることにより、この液晶表示装置に搭載される各回路において、狭ピッチ化が可能で、狭額縁化を実現でき、また表示装置の低消費電力化を図ることができ、よって端末本体の低消費電力化が可能になる。
10,10A・・・液晶表示装置、11・・・ガラス基板、12・・・有効表示部、13・・・水平駆動回路、13U・・・第1の水平駆動回路,13D・・・第2の水平駆動回路、13SMPL・・・サンプリングラッチ回路群、131・・・第1ランプリングラッチ回路、132・・・第2サンプリングラッチ回路、133・・・第3サンプリングラッチ回路、134・・・第1ラッチ回路、135・・・第2ラッチ回路、136・・・第3ラッチ回路、137・・・第1ラッチ系列、138・・・第2ラッチ系列。13OSEL・・・ラッチ出力選択スイッチ、13DAC・・・デジタルアナログ変換回路、13ABUD・・・アナログバッファ、13LSEL・・・ラインセレクタ、14・・・垂直駆動回路、15・・・データ処理回路、16・・・電源回路、17・・・インタフェース回路、18・・・タイミングジェネレータ。
Claims (7)
- 画素がマトリクス状に配置された表示部と、
上記表示部の各画素を行単位で選択する垂直駆動回路と、
第1、第2、および第3のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する水平駆動回路と、を有し、
水平駆動回路は、
上記第1のデジタル画像データをサンプリングしてラッチする第1サンプリングラッチ回路と、第2のデジタル画像データをサンプリングしてラッチする第2サンプリングラッチ回路と、上記第1および第2サンプリングラッチ回路の各ラッチデータを再度ラッチする第1ラッチ回路と、を含む第1ラッチ系列と、
上記第3のデジタル画像データをサンプリングしてラッチする第3サンプリングラッチ回路を含む第2ラッチ系列と、
上記第1ラッチ系列および第2ラッチ系列にラッチされた第1、第2、および第3デジタル画像データを一水平期間中にアナログデータに変換するデジタルアナログ変換回路(DAC)と、
上記DACによりアナログデータに変換された上記第1、第2、および第3のアナログ画像データを所定の期間内で時分割的に選択して上記データラインに出力するラインセレクタと、を含む
表示装置。 - 上記第1ラッチ系列は、上記第1ラッチ回路にラッチされたデータをラッチする第2ラッチ回路を有し、
上記第2ラッチ系列は、上記第3サンプリングラッチ回路にラッチされたデータを再度ラッチする第3ラッチ回路を有し、
上記第2ラッチ回路と上記第3ラッチ回路にラッチされた各デジタル画像データを選択的に上記DACに出力する選択スイッチをさらに有する
請求項1記載の表示装置。 - 上記水平駆動回路は、上記第1および第2のサンプリングラッチ回路は縦続接続され、
上記第2サンプリングラッチ回路の出力に対して縦続接続された第1ラッチ回路および第2ラッチ回路を含み、
上記第1および第2のサンプリングラッチ回路は、同一のサンプリングパルスで第1のデジタル画像データおよび第2のデジタル画像データを格納し、
上記第2サンプリングラッチ回路の第2のデジタル画像データを上記第1ラッチ回路を通して第2ラッチ回路に転送し、次に、第1のサンプリングラッチ回路の第1のデジタル画像データを第2サンプリングラッチ回路を通して上記第2ラッチ回路に転送する
請求項2記載の表示装置。 - 上記水平駆動回路は、水平方向1ラインのデータを格納している間は上記第3のデジタル画像データの転送処理は行わない
請求項1記載の表示装置。 - 上記水平駆動回路は、水平方向1ラインのデータを格納している間は上記第3のデジタル画像データの転送処理は行わない
請求項3記載の表示装置。 - 上記第3のデジタル画像データは、3つのデジタル画像データのうち、波長帯域が中間にあるデータである
請求項1記載の表示装置。 - 表示装置を備えた携帯端末であって、
上記表示装置は、
画素がマトリクス状に配置された表示部と、
上記表示部の各画素を行単位で選択する垂直駆動回路と、
第1、第2、および第3のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する水平駆動回路と、を有し、
水平駆動回路は、
上記第1のデジタル画像データをサンプリングしてラッチする第1サンプリングラッチ回路と、第2のデジタル画像データをサンプリングしてラッチする第2サンプリングラッチ回路と、上記第1および第2サンプリングラッチ回路の各ラッチデータを再度ラッチする第1ラッチ回路と、を含む第1ラッチ系列と、
上記第3のデジタル画像データをサンプリングしてラッチする第3サンプリングラッチ回路を含む第2ラッチ系列と、
上記第1ラッチ系列および第2ラッチ系列にラッチされた第1、第2、および第3デジタル画像データを一水平期間中にアナログデータに変換するデジタルアナログ変換回路(DAC)と、
上記DACによりアナログデータに変換された上記第1、第2、および第3のアナログ画像データを所定の期間内で時分割的に選択して上記データラインに出力するラインセレクタと、を含む
携帯端末。
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