JP2007195066A - 発振回路、電源回路、表示装置、および携帯端末 - Google Patents
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Abstract
【課題】コスト増を招くことなく、表示パネルに内蔵でき調整作業を必要としない発振回路、電源回路、それを用いた表示装置、携帯端末を提供する。
【解決手段】周波数ばらつきを有する矩形波信号を出力する発振器により形成されたパルス生成部161と、パルス生成部161の出力矩形波をある周波数範囲内に抑制し、昇圧回路163に出力する周波数ばらつき補正部162とを有し、周波数ばらつき補正部162は、n個のカウンタの縦続接続され、比較入力期間内にパルス生成部から入力される矩形波のハイレベル、ローレベル期間の数をカウントする入力パルスカウンタ1621と、上記入力パルスカウンタが任意の数をカウントしたとき、縦続接続された任意のカウンタから最終出力を選択する選択信号を生成するカウンタ値比較回路1622と、選択信号を受け、対応するカウンタ値を出力する出力選択回路1623と、を含む。
【選択図】図9
【解決手段】周波数ばらつきを有する矩形波信号を出力する発振器により形成されたパルス生成部161と、パルス生成部161の出力矩形波をある周波数範囲内に抑制し、昇圧回路163に出力する周波数ばらつき補正部162とを有し、周波数ばらつき補正部162は、n個のカウンタの縦続接続され、比較入力期間内にパルス生成部から入力される矩形波のハイレベル、ローレベル期間の数をカウントする入力パルスカウンタ1621と、上記入力パルスカウンタが任意の数をカウントしたとき、縦続接続された任意のカウンタから最終出力を選択する選択信号を生成するカウンタ値比較回路1622と、選択信号を受け、対応するカウンタ値を出力する出力選択回路1623と、を含む。
【選択図】図9
Description
本発明は、絶縁基板上に形成された低温ポリシリコン薄膜トランジスタにより形成される発振回路、電源回路、液晶表示装置等のアクティブマトリクス型表示装置およびそれを用いた携帯端末に関するものである。
近年、携帯電話機やPDA(Personal Digital Assistants)などの携帯端末の普及がめざましい。これら携帯端末の急速な普及の要因の一つとして、その出力表示部として搭載されている液晶表示装置が挙げられる。その理由は、液晶表示装置が原理的に駆動するための電力を要しない特性を持ち、低消費電力の表示デバイスであるためである。
近年、画素のスイッチング素子としてポリシリコンTFT(Thin Film Transistor:薄膜トランジスタ)用いたアクティブマトリクス型表示装置において、画素がマトリクス状に配置されてなる表示エリア部と同一基板上にデジタルインタフェース駆動回路を一体的に形成する傾向にある。
この駆動回路一体型表示装置は、有効表示部の周辺部(額縁)に水平駆動系や垂直駆動系が配され、これら駆動系が低温ポリシリコンTFTを用いて画素エリア部と共に同一基板上に一体的に形成される。
この駆動回路一体型表示装置は、有効表示部の周辺部(額縁)に水平駆動系や垂直駆動系が配され、これら駆動系が低温ポリシリコンTFTを用いて画素エリア部と共に同一基板上に一体的に形成される。
図1は、従来の駆動回路一体型表示装置の概略構成を示す図である(たとえば、特許文献1参照)。
この液晶表示装置は、図1に示すように、透明絶縁基板、たとえばガラス基板1上に、液晶セルを含む複数の画素がマトリクス状に配置された有効表示部2、図1において有効表示部2の上下に配置された一対の水平駆動回路(Hドライバ)3U,3D、図1において有効表示部2の側部に配置された垂直駆動回路(Vドライバ)4、複数の基準電圧を発生する一つの基準電圧発生回路5、およびデータ処理回路6等が集積されている。
このように、図1の駆動回路一体型表示装置は、2つの水平駆動回路3U,3Dを有効画素部2の両サイド(図1では上下)に配置しているが、これは、データ線の奇数ラインと偶数ラインとに分けて駆動するためである。
図2は、奇数ラインと偶数ラインとを別々に駆動する図1の水平駆動回路3U,3Dの構成例を示すブロック図である。
図2に示すように、奇数ライン駆動用の水平駆動回路3Uと偶数ライン駆動用の水平駆動回路3Dは同様の構成を有している。
具体的には、水平転送クロックHCK(図示せず)に同期して各転送段から順次シフトパルス(サンプリングパルス)を出力するシフトレジスタ(HSR)群3HSRU,3HSRDと、シフトレジスタ31U,31Dから与えられるサンプリングパルスによりデジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路群3SMPLU,3SMPLDと、サンプリングラッチ回路32U,32Dの各ラッチデータを線順次化する線順次化ラッチ回路群3LTCU、3LTCDと、線順次化ラッチ回路33U,33Dで線順次化されたデジタル画像データをアナログ画像信号に変換するデジタル/アナログ変換回路(DAC)群3DACU,3DACDと、を有する。
なお、通常、DAC34U,34Dの入力段には、レベルシフト回路が配置され、レベルアップさせたデータがDAC34に入力される。
特開2002−175033号公報
具体的には、水平転送クロックHCK(図示せず)に同期して各転送段から順次シフトパルス(サンプリングパルス)を出力するシフトレジスタ(HSR)群3HSRU,3HSRDと、シフトレジスタ31U,31Dから与えられるサンプリングパルスによりデジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路群3SMPLU,3SMPLDと、サンプリングラッチ回路32U,32Dの各ラッチデータを線順次化する線順次化ラッチ回路群3LTCU、3LTCDと、線順次化ラッチ回路33U,33Dで線順次化されたデジタル画像データをアナログ画像信号に変換するデジタル/アナログ変換回路(DAC)群3DACU,3DACDと、を有する。
なお、通常、DAC34U,34Dの入力段には、レベルシフト回路が配置され、レベルアップさせたデータがDAC34に入力される。
ところで、図1等の液晶表示装置は、たとえば外部から所定レベルのマスタクロックMCKに同期してDC−DCコンバータからなる電源回路で外部から供給された電圧をレベルシフト(昇圧)してパネル内部の駆動電圧を生成し、絶縁基板上に形成された所望の回路に供給するように構成される。
ところが、現行の低温ポリシリコンTFTではしきい値電圧Vthが再上昇時に1.5V程度まで上昇する。
したがって、同期パルスが低電圧・高周波数になると、低温ポリシリコンTFTプロセスによって形成されるパネル内部ではレベルシフトおよび分周が困難になる。
したがって、同期パルスが低電圧・高周波数になると、低温ポリシリコンTFTプロセスによって形成されるパネル内部ではレベルシフトおよび分周が困難になる。
その他にも集積規模が大きくなるにつれ、一つの同期パルスで全システムを制御する同期型システムには様々な問題が現れる。
同期型システムではシステム全体の処理速度は最も遅い回路に律束されるだけでなく、処理を行う必要のないブロックでも電力を消費してしまう。なおかつ、大規模なシステムでは離れたブロック間の配線よる同期パルスのディレイ量が無視できなくなるため厳密に同期できているとはいえず、全体ロジック検証が困難になる。
これに対応するには、同期パルスに左右されずに独自の発振周波数で制御できる回路システム、つまり各ブロックごとに発振器を有する非同期システムの構成が必要になる。
同期型システムではシステム全体の処理速度は最も遅い回路に律束されるだけでなく、処理を行う必要のないブロックでも電力を消費してしまう。なおかつ、大規模なシステムでは離れたブロック間の配線よる同期パルスのディレイ量が無視できなくなるため厳密に同期できているとはいえず、全体ロジック検証が困難になる。
これに対応するには、同期パルスに左右されずに独自の発振周波数で制御できる回路システム、つまり各ブロックごとに発振器を有する非同期システムの構成が必要になる。
しかし、低温ポリシリコンTFTプロセスにおいて周波数ばらつきの少ない同期パルス生成用発振器の構成は困難である。
たとえば、シリコンプロセスにおいて発振器として用いられるRC発振器やリングオシレータを低温ポリシリコンプロセスで構成したとき、その出力周波数をある想定した許容範囲内に収めることは難しい。
パネルの外部において発振器を構成することは可能であるが、周波数調整用部品を含むいくつかの素子が必要となりTATの増加およびコストの増大を招く。
たとえば、シリコンプロセスにおいて発振器として用いられるRC発振器やリングオシレータを低温ポリシリコンプロセスで構成したとき、その出力周波数をある想定した許容範囲内に収めることは難しい。
パネルの外部において発振器を構成することは可能であるが、周波数調整用部品を含むいくつかの素子が必要となりTATの増加およびコストの増大を招く。
本発明は、コスト増を招くことなく、表示パネル等に内蔵でき調整作業を必要としない発振回路、電源回路、それを用いた表示装置、携帯端末を提供することにある。
上記目的を達成するため、本発明の第1の観点は、絶縁基板上に形成された低温ポリシリコン薄膜トランジスタを含む発振回路であって、周波数ばらつきを有するパルス信号を生成する発振器を含むパルス生成部と、上記パルス生成部の出力矩形波を所定の周波数範囲内に抑制して出力する周波数ばらつき補正部と、を有し、上記周波数ばらつき補正部は、n個のカウンタの縦続接続され、比較入力期間内に上記パルス生成部から入力される矩形波のハイレベル、ローレベル期間の数をカウントする入力パルスカウンタと、上記入力パルスカウンタが任意の数をカウントしたとき、縦続接続された任意のカウンタから最終出力を選択する選択信号を生成するカウンタ値比較回路と、上記選択信号を受け、対応するカウンタ値を出力する出力選択回路と、を含む。
本発明の第2の観点は、絶縁基板上に形成された低温ポリシリコン薄膜トランジスタを含む発振回路の出力に基づいて所定の電圧を昇圧する電源回路であって、上記発振回路は、周波数ばらつきを有するパルス信号を生成する発振器を含むパルス生成部と、上記パルス生成部の出力矩形波を所定の周波数範囲内に抑制して出力する周波数ばらつき補正部と、を有し、上記周波数ばらつき補正部は、n個のカウンタの縦続接続され、比較入力期間内に上記パルス生成部から入力される矩形波のハイレベル、ローレベル期間の数をカウントする入力パルスカウンタと、上記入力パルスカウンタが任意の数をカウントしたとき、縦続接続された任意のカウンタから最終出力を選択する選択信号を生成するカウンタ値比較回路と、上記選択信号を受け、対応するカウンタ値を出力する出力選択回路と、を含む。
好適には、上記入力パルスカウンタは、リセット解除でカウント動作を開始し、次にリセットをかけるときにばらつき補正を終了する。
好適には、入力矩形波に対する周波数補正結果はリセットがかかるまで保持される。
好適には、上記カウンタ値比較回路におけるロジックの組み合わせによって、出力周波数の最低・最高値の決定とそれらの比率調整が可能である。
本発明の第3の観点の表示装置は、画素がマトリクス状に配置された表示部と、上記表示部を駆動する駆動回路と、絶縁基板上に形成された低温ポリシリコン薄膜トランジスタを含む発振回路の出力に基づいて所定の電圧を昇圧して基板内部駆動電圧を生成する電源回路と、を少なくとも含み、上記発振回路は、周波数ばらつきを有するパルス信号を生成する発振器を含むパルス生成部と、上記パルス生成部の出力矩形波を所定の周波数範囲内に抑制して出力する周波数ばらつき補正部と、を有し、上記周波数ばらつき補正部は、n個のカウンタの縦続接続され、比較入力期間内に上記パルス生成部から入力される矩形波のハイレベル、ローレベル期間の数をカウントする入力パルスカウンタと、上記入力パルスカウンタが任意の数をカウントしたとき、縦続接続された任意のカウンタから最終出力を選択する選択信号を生成するカウンタ値比較回路と、上記選択信号を受け、対応するカウンタ値を出力する出力選択回路と、を含む。
本発明の第4の観点は、表示装置を備えた携帯端末であって、上記表示装置は、画素がマトリクス状に配置された表示部と、上記表示部を駆動する駆動回路と、絶縁基板上に形成された低温ポリシリコン薄膜トランジスタを含む発振回路の出力に基づいて所定の電圧を昇圧して基板内部駆動電圧を生成する電源回路と、を少なくとも含み、上記発振回路は、周波数ばらつきを有するパルス信号を生成する発振器を含むパルス生成部と、上記パルス生成部の出力矩形波を所定の周波数範囲内に抑制して出力する周波数ばらつき補正部と、を有し、上記周波数ばらつき補正部は、n個のカウンタの縦続接続され、比較入力期間内に上記パルス生成部から入力される矩形波のハイレベル、ローレベル期間の数をカウントする入力パルスカウンタと、上記入力パルスカウンタが任意の数をカウントしたとき、縦続接続された任意のカウンタから最終出力を選択する選択信号を生成するカウンタ値比較回路と、上記選択信号を受け、対応するカウンタ値を出力する出力選択回路と、を含む。
本発明によれば、周波数ばらつきを有する発振器に対し、出力周波数のばらつきをある一定保証範囲内に抑制することが可能となる。
また、インタフェースの電圧および周波数に依存しない独立した回路ブロックを構成・制御できるため、インタフェースの低電圧・高周波数に対応した回路一体型液晶表示装置の実現が可能である。
さらにまた、発振器の発振周波数の無調整化と部品点数の大幅削減を図ることができ、出力周波数の安定化に伴う歩留まりの向上を図れる利点がある。
また、インタフェースの電圧および周波数に依存しない独立した回路ブロックを構成・制御できるため、インタフェースの低電圧・高周波数に対応した回路一体型液晶表示装置の実現が可能である。
さらにまた、発振器の発振周波数の無調整化と部品点数の大幅削減を図ることができ、出力周波数の安定化に伴う歩留まりの向上を図れる利点がある。
以下、本発明の実施の形態について図面に関連付けて詳細に説明する。
図3および図4は、本発明の実施形態に係る駆動回路一体型表示装置の構成例を示す概略構成図であって、図3は本実施形態に係る駆動回路一体型表示装置の配置構成を示す図であり、図4は本実施形態に係る駆動回路一体型表示装置の回路機能を示すシステムブロック図である。
ここでは、たとえば、各画素の電気光学素子として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明する。
ここでは、たとえば、各画素の電気光学素子として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明する。
この液晶表示装置10は、図3に示すように、透明絶縁基板、たとえばガラス基板11上に、液晶セルを含む複数の画素がマトリクス状に配置された有効表示部(ACDSP)12、図3において有効表示部12の上下に配置された一対の第1および第2の水平駆動回路(Hドライバ、HDRV)13U,13D、図1において有効表示部2の側部に配置された垂直駆動回路(Vドライバ、VDRV)14、データ処理回路(DATAPRC)15、DC−DCコンバータにより形成された電源回路(DC−DC)16、インタフェース回路(I/F)17、タイミングジェネレータ(TG)18、および複数の駆動基準電圧を水平駆動回路13U,13D等を供給する基準電圧駆動回路(REFDRV)19等が集積されている。
また、ガラス基板11の第2の水平駆動回路13Dの配置位置の近傍の縁部にはデータ等の入力パッド20が形成されている。
また、ガラス基板11の第2の水平駆動回路13Dの配置位置の近傍の縁部にはデータ等の入力パッド20が形成されている。
ガラス基板11は、能動素子(たとえば、トランジスタ)を含む複数の画素回路がマトリクス状に配置形成される第1の基板と、この第1の基板と所定の間隙をもって対向して配置される第2の基板とによって構成される。そして、これら第1,第2の基板間に液晶が封入される。
絶縁基板に形成される回路群は、低温ポリシリコンTFTプロセスにより形成されている。すなわち、この駆動回路一体型表示装置10は、有効表示部の周辺部(額縁)に水平駆動系や垂直駆動系が配され、これら駆動系がポリシリコンTFTを用いて画素エリア部と共に同一基板上に一体的に形成される。
絶縁基板に形成される回路群は、低温ポリシリコンTFTプロセスにより形成されている。すなわち、この駆動回路一体型表示装置10は、有効表示部の周辺部(額縁)に水平駆動系や垂直駆動系が配され、これら駆動系がポリシリコンTFTを用いて画素エリア部と共に同一基板上に一体的に形成される。
本実施形態の駆動回路一体型液晶表示装置10は、2つの水平駆動回路13U,13Dを有効画素部2の両サイド(図3では上下)に配置しているが、これは、データ線の奇数ラインと偶数ラインとに分けて駆動するためである。
2つの水平駆動回路13U、13Dにおいては、3つのデジタルデータを、サンプリングラッチ回路にそれぞれ格納し、一水平期間(H)中に共用のデジタルアナログ変換回路で3回アナログデータへの変換処理を行い、3つのアナログデータを水平期間内で時分割的に選択してデータライン(信号線)に出力することによりRGBセレクタ方式を採用している。
本実施形態においては、3つのデジタル画像データR,G,Bのうち、デジタルRデータを第1デジタルデータ、デジタルBデータを第2デジタルデータ、デジタルGデータを第3デジタルデータとして説明する。
2つの水平駆動回路13U、13Dにおいては、3つのデジタルデータを、サンプリングラッチ回路にそれぞれ格納し、一水平期間(H)中に共用のデジタルアナログ変換回路で3回アナログデータへの変換処理を行い、3つのアナログデータを水平期間内で時分割的に選択してデータライン(信号線)に出力することによりRGBセレクタ方式を採用している。
本実施形態においては、3つのデジタル画像データR,G,Bのうち、デジタルRデータを第1デジタルデータ、デジタルBデータを第2デジタルデータ、デジタルGデータを第3デジタルデータとして説明する。
以下、本実施形態の液晶表示装置10の各構成要素の構成並びに機能について順を追って説明する。
有効表示部12は、液晶セルを含む複数の画素がマトリクス状に配列されている。
そして、有効表示部12は、水平駆動回路13U,13D、並びに垂直駆動回路14に駆動されるデータラインおよび垂直走査ラインがマトリクス状に配線されている。
そして、有効表示部12は、水平駆動回路13U,13D、並びに垂直駆動回路14に駆動されるデータラインおよび垂直走査ラインがマトリクス状に配線されている。
図5は、有効表示部12の具体的な構成の一例を示す図である。
ここでは、図面の簡略化のために、3行(n−1行〜n+1行)4列(m−2列〜m+1列)の画素配列の場合を例に採って示している。
図4において、表示部12には、垂直走査ライン…,121n−1,121n,121n+1,…と、データライン…,122m−2,122m−1,122m,122m+1,…とがマトリクス状に配線され、それらの交点部分に単位画素123が配置されている。
ここでは、図面の簡略化のために、3行(n−1行〜n+1行)4列(m−2列〜m+1列)の画素配列の場合を例に採って示している。
図4において、表示部12には、垂直走査ライン…,121n−1,121n,121n+1,…と、データライン…,122m−2,122m−1,122m,122m+1,…とがマトリクス状に配線され、それらの交点部分に単位画素123が配置されている。
単位画素123は、画素トランジスタである薄膜トランジスタTFT、液晶セルLCおよび保持容量Csを有する構成となっている。ここで、液晶セルLCは、薄膜トランジスタTFTで形成される画素電極(一方の電極)とこれに対向して形成される対向電極(他方の電極)との間で発生する容量を意味する。
薄膜トランジスタTFTは、ゲート電極が垂直走査ライン…,121n−1,121n,121n+1,…に接続され、ソース電極がデータライン…,122m−2,122m−1,122m,122m+1,…に接続されている。
液晶セルLCは、画素電極が薄膜トランジスタTFTのドレイン電極に接続され、対向電極が共通ライン124に接続されている。保持容量Csは、薄膜トランジスタTFTのドレイン電極と共通ライン124との間に接続されている。
共通ライン124には、ガラス基板11に駆動回路等と一体的に形成されるVCOM回路21により所定の交流電圧がコモン電圧Vcomとして与えられる。
液晶セルLCは、画素電極が薄膜トランジスタTFTのドレイン電極に接続され、対向電極が共通ライン124に接続されている。保持容量Csは、薄膜トランジスタTFTのドレイン電極と共通ライン124との間に接続されている。
共通ライン124には、ガラス基板11に駆動回路等と一体的に形成されるVCOM回路21により所定の交流電圧がコモン電圧Vcomとして与えられる。
垂直走査ライン…,121n−1,121n,121n+1,…の各一端は、図3に示す垂直駆動回路14の対応する行の各出力端にそれぞれ接続される。
垂直駆動回路14は、たとえばシフトレジスタを含んで構成され、垂直転送クロックVCK(図示せず)に同期して順次垂直選択パルスを発生して垂直走査ライン…,121n−1,121n,121n+1,…に与えることによって垂直走査を行う。
垂直駆動回路14は、たとえばシフトレジスタを含んで構成され、垂直転送クロックVCK(図示せず)に同期して順次垂直選択パルスを発生して垂直走査ライン…,121n−1,121n,121n+1,…に与えることによって垂直走査を行う。
また、表示部12において、たとえば、データライン…,122m−1,122m+1,…の各一端が図3に示す第1の水平駆動回路13Uの対応する列の各出力端に、各他端が図3に示す第2の水平駆動回路13Dの対応する列の各出力端にそれぞれ接続される。
第1の水平駆動回路13Uは、Rデータ、Bデータ、およびGデータの3つのデジタルデータを、サンプリングラッチ回路にそれぞれ格納し、一水平期間(H)中に3回アナログデータへの変換処理を行い、3つのデータを水平期間内で時分割的に選択して対応するデータラインに出力する。
第1の水平駆動回路13Uは、このRGBセレクタ方式の採用に伴い、第1および第2サンプリングラッチ回路にラッチされたRデータとBデータを時分割的に第1ラッチ回路、さらには第2ラッチ回路に転送し、このRデータとBデータのラッチ回路への時分割的な転送処理の間に第3サンプリングラッチ回路にラッチされたGデータを第3ラッチ回路に転送し、第2ラッチ回路および第3ラッチ回路にラッチされるR,B,Gデータを1水平期間内で選択的出力してアナログデータに変換し、3つのアナログデータを水平期間内で時分割的に選択して対応するデータラインに出力する。
すなわち、本実施形態の水平駆動回路13Uにおいては、RGBセレクタシステムを実現するために、2つのデジタルR,Bデータ用の第1ラッチ系列と、1つのデジタルGデータ用の第2ラッチ系列とを並列的に配置し、セレクタ以降のデジタルアナログ変換回路(DAC)、アナログバッファ、ラインセレクタを共有するように構成することにより、狭額縁化、低消費電力化を図っている。
第2の水平駆動回路13Dは、基本的には第1の水平駆動回路13Uと同様の構成を有する。
第1の水平駆動回路13Uは、このRGBセレクタ方式の採用に伴い、第1および第2サンプリングラッチ回路にラッチされたRデータとBデータを時分割的に第1ラッチ回路、さらには第2ラッチ回路に転送し、このRデータとBデータのラッチ回路への時分割的な転送処理の間に第3サンプリングラッチ回路にラッチされたGデータを第3ラッチ回路に転送し、第2ラッチ回路および第3ラッチ回路にラッチされるR,B,Gデータを1水平期間内で選択的出力してアナログデータに変換し、3つのアナログデータを水平期間内で時分割的に選択して対応するデータラインに出力する。
すなわち、本実施形態の水平駆動回路13Uにおいては、RGBセレクタシステムを実現するために、2つのデジタルR,Bデータ用の第1ラッチ系列と、1つのデジタルGデータ用の第2ラッチ系列とを並列的に配置し、セレクタ以降のデジタルアナログ変換回路(DAC)、アナログバッファ、ラインセレクタを共有するように構成することにより、狭額縁化、低消費電力化を図っている。
第2の水平駆動回路13Dは、基本的には第1の水平駆動回路13Uと同様の構成を有する。
図6は、本実施形態の第1の水平駆動回路13Uと第2の水平駆動回路13Dの基本的な構成例を示すブロック図である。以下では水平駆動回路13として説明する。
なお、この水平駆動回路は、3つのデジタルデータに対応した基本的な構成をしめしており、実際には、同様の構成が並列的に複数配列される。
なお、この水平駆動回路は、3つのデジタルデータに対応した基本的な構成をしめしており、実際には、同様の構成が並列的に複数配列される。
水平駆動回路13は、図6に示すように、シフトレジスタ(HSR)群13HSR、サンプリングラッチ回路群13SMPL、ラッチ出力選択スイッチ13OSEL、デジタルアナログ変換回路13DAC、アナログバッファ13ABUF、およびラインセレクタ13LSELを有する。
シフトレジスタ群13HSRUは、水平転送クロックHCK(図示せず)に同期して各列に対応する各転送段から順次シフトパルス(サンプリングパルス)をサンプリングラッチ回路群12SMPLに出力する複数のシフトレジスタ(HSR)を有する。
サンプリングラッチ回路群13SMPLは、第1デジタルデータであるRデータを順次サンプリングしてラッチする第1サンプリングラッチ回路131と、第2デジタルデータであるBデータを順次サンプリングしてラッチし、また、第1サンプリングラッチ回路131にラッチされたRデータを所定のタイミングでラッチする第2サンプリングラッチ回路132と、第3デジタルデータであるGデータを順次サンプリングしてラッチする第3サンプリングラッチ回路133と、第2サンプリングラッチ回路132にラッチされたデジタルデータRまたはBデータをシリアルに転送するための第1ラッチ回路134と、第1ラッチ回路134にラッチされデジタルRまたはBデータをより高い電圧振幅に変換してラッチするレベルシフト機能を有する第2ラッチ回路135と、第3サンプリングラッチ回路133にラッチされたデジタルGデータをより高い電圧振幅に変換してラッチするレベルシフト機能を有する第3ラッチ回路136と、を有する。
このような構成を有するサンプリングラッチ回路群13SMPLにおいて、第1サンプリングラッチ回路131、第2サンプリングラッチ回路132、第1ラッチ回路134、および第2ラッチ回路135により第1ラッチ系列137が形成され、第3ランプリングラッチ回路133および第3ラッチ回路136により第2ラッチ系列138が形成されている。
このような構成を有するサンプリングラッチ回路群13SMPLにおいて、第1サンプリングラッチ回路131、第2サンプリングラッチ回路132、第1ラッチ回路134、および第2ラッチ回路135により第1ラッチ系列137が形成され、第3ランプリングラッチ回路133および第3ラッチ回路136により第2ラッチ系列138が形成されている。
本実施形態においては、データ処理回路15から各水平駆動回路13U,13Dに入力されるデータは0−3V(2.9V)系のレベルで供給される。
そして、サンプリングラッチ回路群13SMPLの出力段である第2および第4ラッチ回路135,136のレベルシフト機能により、たとえば−2.3V〜4.8V系にレベルアップされる。
そして、サンプリングラッチ回路群13SMPLの出力段である第2および第4ラッチ回路135,136のレベルシフト機能により、たとえば−2.3V〜4.8V系にレベルアップされる。
ラッチ出力選択スイッチ13OSELは、サンプリングラッチ回路群13SMPLの出力を選択的に切り替えてデジタルアナログ回路13DACに出力する。
デジタルアナログ変換回路13DACは、一水平期間中に3回デジタル・アナログ変換を行う。すなわち、デジタルアナログ変換回路13DACは、一水平期間中に3つのデジタルR,B,Gデータをアナログデータに変換する。
アナログバッファ13ABUFは、デジタルアナログ変換回路13DACでアナログ信号に変換されたR,B,Gデータをバッファリングしてラインセレクタ13LESLに出力する。
ラインセレクタ13LSELは、一水平期間において3つのアナログR,B,Gデータを選択して、対応するデータラインDTL−R、DTL−B、DTL−Gに出力する。
デジタルアナログ変換回路13DACは、一水平期間中に3回デジタル・アナログ変換を行う。すなわち、デジタルアナログ変換回路13DACは、一水平期間中に3つのデジタルR,B,Gデータをアナログデータに変換する。
アナログバッファ13ABUFは、デジタルアナログ変換回路13DACでアナログ信号に変換されたR,B,Gデータをバッファリングしてラインセレクタ13LESLに出力する。
ラインセレクタ13LSELは、一水平期間において3つのアナログR,B,Gデータを選択して、対応するデータラインDTL−R、DTL−B、DTL−Gに出力する。
ここで、水平駆動回路13における動作について説明する。
水平駆動回路13において、連続する画像データをサンプリングする際、第1、第2、および第3サンプリングラッチ回路131,132,133に格納する。
水平方向1ラインすべてのデータを第1、第2、および第3サンプリングラッチ回路131〜133に格納が完了すると、水平方向ブランキング期間に第2サンプリングラッチ回路132内のデータを第1ラッチ回路134に転送し、すぐに第2ラッチ回路135に転送し格納する。
次に、第1サンプリングラッチ回路131内のデータを第2サンプリングラッチ132に転送し、すぐに第1ラッチ回路134に転送し格納する。また同期間に第3サンプリングラッチ回路133内のデータを第3ラッチ回路136に転送する。
そして次の水平方向1ラインのデータを、第1、第2、および第3サンプリングラッチ回路131,132,133に格納していく。
次の水平方向1ラインのデータを格納している間に、第2ラッチ回路135および第3ラッチ回路136に格納されているデータを、ラッチ出力選択スイッチ13OSELが切替わることによりデジタルアナログ変換回路13DACに出力する。
その後、第1ラッチ回路134に格納されているデータを第2ラッチ回路135に転送し格納する。そのデータをラッチ出力選択スイッチ13OSELが切替わることによりデジタルアナログ変換回路13DACに出力する。
このサンプリングラッチ方式により、3つのデジタルデータをデジタルアナログ変換回路13DACに出力するため、高精細化・狭額縁化を実現することが可能となる。
また、第3デジタルデータは、水平方向1ラインのデータを格納している間転送作業を伴わないこと、RGBセレクタ駆動の場合はB(Blue)→G(Green)→R(Red)の順で書き込むことが、液晶のVT特性などから良いことから、人間の眼に最も影響を与えやすい色のデータ、つまりGデータにすることにより、画質ばらつきに強くなる。
水平方向1ラインすべてのデータを第1、第2、および第3サンプリングラッチ回路131〜133に格納が完了すると、水平方向ブランキング期間に第2サンプリングラッチ回路132内のデータを第1ラッチ回路134に転送し、すぐに第2ラッチ回路135に転送し格納する。
次に、第1サンプリングラッチ回路131内のデータを第2サンプリングラッチ132に転送し、すぐに第1ラッチ回路134に転送し格納する。また同期間に第3サンプリングラッチ回路133内のデータを第3ラッチ回路136に転送する。
そして次の水平方向1ラインのデータを、第1、第2、および第3サンプリングラッチ回路131,132,133に格納していく。
次の水平方向1ラインのデータを格納している間に、第2ラッチ回路135および第3ラッチ回路136に格納されているデータを、ラッチ出力選択スイッチ13OSELが切替わることによりデジタルアナログ変換回路13DACに出力する。
その後、第1ラッチ回路134に格納されているデータを第2ラッチ回路135に転送し格納する。そのデータをラッチ出力選択スイッチ13OSELが切替わることによりデジタルアナログ変換回路13DACに出力する。
このサンプリングラッチ方式により、3つのデジタルデータをデジタルアナログ変換回路13DACに出力するため、高精細化・狭額縁化を実現することが可能となる。
また、第3デジタルデータは、水平方向1ラインのデータを格納している間転送作業を伴わないこと、RGBセレクタ駆動の場合はB(Blue)→G(Green)→R(Red)の順で書き込むことが、液晶のVT特性などから良いことから、人間の眼に最も影響を与えやすい色のデータ、つまりGデータにすることにより、画質ばらつきに強くなる。
データ処理回路15は、外部より入力されたパラレルのデジタルR,G,Bデータのレベルを0−3V(2.9V)系から6V系にシフトするレベルシフタ151、レベルシフトされたR,G,Bデータを位相調整や周波数を下げるために、シリアルデータからパラレルデータに変換するシリアル・パラレル変換回路152、パラレルデータを6V系から0−3V(2.9V)系にダウンシフトして奇数データ(odd−data)を水平駆動回路13Uに出力し、偶数データ(evev−data)を水平駆動回路13Dに出力するダウンコンバータ153を有する。
電源回路16は、DC−DCコンバータを含み、たとえば外部から液晶電圧VDD1(たとえば2.9V)が供給され、この電圧をインタフェース回路17から供給されるマスタクロックMCKや水平同期信号Hsyncに同期して、あるいは内蔵されている発振回路により、周波数の低く(遅く)、発振周波数にばらつきのあるクロックを所定の補正システムで補正した補正クロックおよび水平同期Hsyncに基づいて2倍の6V系の内部パネル電圧VDD2(たとえば5.8V)に昇圧し、パネル内部の各回路に供給する。
また、電源回路16は、内部パネル電圧として負電圧であるVSS2(たとえば−1.9V)、VSS3(たとえば−3.8V)を生成してパネル内部の所定回路(インタフェース回路等)に供給する。
また、電源回路16は、内部パネル電圧として負電圧であるVSS2(たとえば−1.9V)、VSS3(たとえば−3.8V)を生成してパネル内部の所定回路(インタフェース回路等)に供給する。
ここで、本実施形態の特徴的な構成である、内蔵されている発振回路により、周波数の低く(遅く)、発振周波数にばらつきのあるクロックを所定の補正システムで補正した補正クロックおよび水平同期Hsyncに基づいて2倍の6V系の内部パネル電圧VDD2(たとえば5.8V)に昇圧し、パネル内部の各回路に供給する電源回路16の構成について説明する。
図7は、本実施形態に係る低温ポリシリコンTFTを用いた電源回路の構成を示すブロック図である。
この電源回路16は、昇圧用パルス生成部161、分周補正システムにより形成される周波数ばらつき補正部162、および2倍昇圧回路163により構成されている。
そして、昇圧用パルス生成部161、および周波数ばらつき補正部162により発振回路が形成される。
この電源回路16は、昇圧用パルス生成部161、分周補正システムにより形成される周波数ばらつき補正部162、および2倍昇圧回路163により構成されている。
そして、昇圧用パルス生成部161、および周波数ばらつき補正部162により発振回路が形成される。
パルス生成部161は、昇圧用パルスを生成するたとえば図8に示すような、奇数個のインバータINVをリング状に接続したリングオシレータ(発振器)により形成される。
低温ポリシリコンプロセスによって形成されるトランジスタからなる発振器は、トランジスタ条件や温度、湿度などの様々な条件に応じてトランジスタ特性がばらつき、結果、発振周波数を大きくばらつく。
すなわち、パルス生成部161は、周波数ばらつきを有する矩形波信号を出力する発振回路に形成されている。
低温ポリシリコンプロセスによって形成されるトランジスタからなる発振器は、トランジスタ条件や温度、湿度などの様々な条件に応じてトランジスタ特性がばらつき、結果、発振周波数を大きくばらつく。
すなわち、パルス生成部161は、周波数ばらつきを有する矩形波信号を出力する発振回路に形成されている。
周波数ばらつき補正部162は、たとえば水平同期信号Hsyncあるいは垂直同期信号Vsyncに同期し、パルス生成部161の出力矩形波をある周波数範囲内に抑制し、昇圧回路163に出力する。
本実施形態の周波数ばらつき補正部162は、出力周波数のばらつき補正を実現するにあたり、位相比較のための基準周波数入力を必要としないことを特徴としている。
すなわち、周波数ばらつき補正部162は、プロセス条件によって発振回路の発振周波数が大幅にばらつくことから、それを抑制するための回路であって、以下に説明するような構成を有し、発振器自身のばらつき幅に合わせて分周器の数を調整するように形成される。
本実施形態の周波数ばらつき補正部162は、出力周波数のばらつき補正を実現するにあたり、位相比較のための基準周波数入力を必要としないことを特徴としている。
すなわち、周波数ばらつき補正部162は、プロセス条件によって発振回路の発振周波数が大幅にばらつくことから、それを抑制するための回路であって、以下に説明するような構成を有し、発振器自身のばらつき幅に合わせて分周器の数を調整するように形成される。
図9は、本実施形態に係る電源回路における周波数ばらつき補正部の構成例を示すブロック図である。
図9の周波数ばらつき補正部162は、パルス生成部161の発振出力パルスの入力パルスカウンタ1621、カウンタ値比較ロジック回路(または周波数補正ロジック回路)1622、および出力選択スイッチ1623により構成されている。
入力パルスカウンタ1621は、たとえばT型フリップフロップTFFからなるn個の2bitカウンタの縦続接続で構成され、比較入力期間内に入力される矩形波のハイ(High)レベル、ロー(Low)レベル期間の数をカウントするカウンタである。
入力パルスカウンタ1621は、リセット解除でカウント動作を開始し、次にリセットをかけるときにばらつき補正を終了する。この期間のカウント数(入力周波数)に応じて最適な分周回数を選ぶことで、出力矩形波を任意の周波数範囲に収めることができる。入力の分周出力は入力パルスカウンタの各出力を利用する。
入力パルスカウンタ1621は、リセット解除でカウント動作を開始し、次にリセットをかけるときにばらつき補正を終了する。この期間のカウント数(入力周波数)に応じて最適な分周回数を選ぶことで、出力矩形波を任意の周波数範囲に収めることができる。入力の分周出力は入力パルスカウンタの各出力を利用する。
カウンタ値比較ロジック回路(周波数補正ロジック回路)1622は、入力パルスカウンタ1621が任意の数をカウントしたときに、縦続接続された任意のカウンタから最終出力を選択する信号SEL1〜SELnを生成し、出力選択スイッチ1623に出力する。この出力選択結果(入力矩形波に対する周波数補正結果)はロジックリセットがかかるまで保持される。
出力選択スイッチ1623は、出力選択信号SEL1〜SELnを受け、対応するカウンタ値を出力する。カウンタ値比較ロジック回路1622におけるロジックの組み合わせによって、出力周波数の最低・最高値の決定とそれらの比率調整ができる。
図10は、図9の周波数ばらつき補正部162のより具体的な構成例を示す回路図である。
この例では、入力パルスカウンタ1621は、縦続接続された5つのT型フリップフロップTFFにより形成されている。縦続接続された5つのT型フリップフロップTFF1〜TFF5のリセット端子rstに比較期間入力信号として水平同期信号Hsyncが供給される。
カウンタ値比較ロジック回路(周波数補正ロジック回路)1622は、3つのSR型フリップフロップSRFF1〜SRFF3と、3つのNANDゲートNA1〜NA3、および3つのNORゲートNR1〜NR3により形成されている。
SR型フリップフロップSRFF1のS端子がNANDゲートNA1の出力端子に接続され、出力端子XQから出力選択信号SELAが出力され、かつ、端子XQはNORゲートNR1の一方の入力端子に接続されている。
SR型フリップフロップSRFF2のS端子がNANDゲートNA2の出力端子に接続され、出力端子QがNORゲートNR1の他方の入力端子に接続され、出力端子XQがNORゲートNR2およびNR3の一方の入力端子に接続されている。そして、NORゲートNR1の出力端子から出力選択信号SELBが出力される。
SR型フリップフロップSRFF3のS端子がNANDゲートNA3の出力端子に接続され、出力端子QがNORゲートNR2の他方の入力端子に接続され、出力端子XQがNORゲートNR3の他方の入力端子に接続されている。そして、NORゲートNR2の出力端子から出力選択信号SELCが出力され、NORゲートNR3の出力端子から出力選択信号SELDが出力される。
3つのSR型フリップフロップSRFF1〜SRFF3のリセット端子rstは、水平同期信号Hsyncより十分長いリセットパルスRstの供給ラインに接続されている。
NANDゲートNA1の一方の入力端子がT型フリップフロップTFF2の出力端子Qに接続され、他方の入力端子がT型フリップフロップTFF3の出力端子Qに接続されている。
NANDゲートNA2の一方の入力端子がT型フリップフロップTFF3の出力端子Qに接続され、他方の入力端子がT型フリップフロップTFF4の出力端子Qに接続されている。
NANDゲートNA3の一方の入力端子がT型フリップフロップTFF4の出力端子Qに接続され、他方の入力端子がT型フリップフロップTFF5の出力端子Qに接続されている。
SR型フリップフロップSRFF1のS端子がNANDゲートNA1の出力端子に接続され、出力端子XQから出力選択信号SELAが出力され、かつ、端子XQはNORゲートNR1の一方の入力端子に接続されている。
SR型フリップフロップSRFF2のS端子がNANDゲートNA2の出力端子に接続され、出力端子QがNORゲートNR1の他方の入力端子に接続され、出力端子XQがNORゲートNR2およびNR3の一方の入力端子に接続されている。そして、NORゲートNR1の出力端子から出力選択信号SELBが出力される。
SR型フリップフロップSRFF3のS端子がNANDゲートNA3の出力端子に接続され、出力端子QがNORゲートNR2の他方の入力端子に接続され、出力端子XQがNORゲートNR3の他方の入力端子に接続されている。そして、NORゲートNR2の出力端子から出力選択信号SELCが出力され、NORゲートNR3の出力端子から出力選択信号SELDが出力される。
3つのSR型フリップフロップSRFF1〜SRFF3のリセット端子rstは、水平同期信号Hsyncより十分長いリセットパルスRstの供給ラインに接続されている。
NANDゲートNA1の一方の入力端子がT型フリップフロップTFF2の出力端子Qに接続され、他方の入力端子がT型フリップフロップTFF3の出力端子Qに接続されている。
NANDゲートNA2の一方の入力端子がT型フリップフロップTFF3の出力端子Qに接続され、他方の入力端子がT型フリップフロップTFF4の出力端子Qに接続されている。
NANDゲートNA3の一方の入力端子がT型フリップフロップTFF4の出力端子Qに接続され、他方の入力端子がT型フリップフロップTFF5の出力端子Qに接続されている。
出力選択スイッチ1623は、4つのCMOSスイッチTSW1〜TSW4、およびインバータINV1〜INV4により形成されている。
入力パルスカウンタ1621のリセットは水平同期信号(Hsync)、カウンタ値比較ロジック回路(周波数補正ロジック回路)1622のリセットは水平同期信号Hsyncよりも十分長いパルス(Rst)である。
また、T型フリップフロップTFF1〜TFF5(各カウンタ)のXQ出力をCNT_A−Eとする。
また、T型フリップフロップTFF1〜TFF5(各カウンタ)のXQ出力をCNT_A−Eとする。
図11および図12は、図10の周波数ばらつき補正部の動作を示すタイミングチャートであって、図11は水平同期信号Hsyncがハイレベル、リセット信号Rstがハイベルの場合を示し、図12は水平同期信号Hsyncがハイレベルからローベルの切り替わるタイミングを含み、リセット信号Rstがハイベルからローレベルに切り替わるタイミングを含む場合を示している。
以下に、図11に関連付けて図10の周波数ばらつき補正部の動作を説明する。
ここで、図11のタイミング<1>で水平同期信号Hsyncがハイ(High)レベルになりカウンタのリセットが解除されたとする。水平同期信号Hsyncが次にロー(Low)レベルになるまでの間、カウント数(入力周波数)によって分周回数の選択動作は以下のように場合わけされる。
1.入力矩形波のハイ(High)期間の数が7回未満のときlogic_A-Cはすべてロー(Low)でこのとき出力選択信号SEL_Aがハイレベルで出力される。これにより、パルス生成部161により入力されたパルス信号S161がそのまま出力される(図11<1>-<2>)。
2.入力矩形波のハイ(High)期間の数が7回以上13回未満のときlogic_Aがハイ(High)でこのとき出力選択信号SEL_Bがハイレベルで出力される。これにより、出力として入力の2分周であるCNT_Aが選択される(図11<2>-<3>)。
3.入力矩形波のハイ(High)期間の数が13回以上25回未満のときlogic_Bがハイ(High)でこのときSEL_Cがハイレベルで出力される。これにより、出力として入力の4分周であるCNT_Bが選択される(図11<3>-<4>)。
4.入力矩形波のハイ(High)期間の数が25回以上のときlogic_Cがハイ(High)でこのときSEL_Dがハイレベルで出力される。これにより、出力として入力の8分周であるCNT_Cが選択される(図11<4>より右)。
次に、水平同期信号Hsyncがロー(Low)になったとき、各カウンタ(TFF1〜TFF5)はリセットされるが分周選択信号SEL_A−Dのハイ(High)もしくはロー(Low)はSR型フリップフロップSRFF1空にラッチされているのでリセット信号Rstがロー(Low)になるまでの間、分周補正の結果は維持される。
リセット信号Rstがロー(Low)になると選択信号SEL_B−Dがロー(Low)、選択信号SEL_Aがハイ(High)になりばらつき補正が行われず入力をそのまま出力する。
リセット信号Rstがロー(Low)になると選択信号SEL_B−Dがロー(Low)、選択信号SEL_Aがハイ(High)になりばらつき補正が行われず入力をそのまま出力する。
例として、入力のハイ(High)期間が10回カウントされた直後に水平同期信号Hsyncがロー(Low)になったときの系の動作を図12のタイミングチャートに示している。
ここで、水平同期信号Hsyncの周波数を20kHz、ロー(Low)期間の長さを10μsとし、入力矩形波の周波数を変化させたときの系が示す周波数特性を図13に示す。
図13からわかるように、発振周波数が100kHz〜1.2MHz(最低値と最高値は12倍)までばらつく発振器を周波数補正システムに接続したとすると、出力周波数は最低78.1kHz、最高150kHzとなり、最低値と最高値の差は1.92倍に抑えられる。
ここで、水平同期信号Hsyncの周波数を20kHz、ロー(Low)期間の長さを10μsとし、入力矩形波の周波数を変化させたときの系が示す周波数特性を図13に示す。
図13からわかるように、発振周波数が100kHz〜1.2MHz(最低値と最高値は12倍)までばらつく発振器を周波数補正システムに接続したとすると、出力周波数は最低78.1kHz、最高150kHzとなり、最低値と最高値の差は1.92倍に抑えられる。
インタフェース回路17は、外部から供給されるマスタクロッMCK、水平同期信号Hsync、垂直同期信号Vsyncのレベルをパネル内部ロジックレベル(たとえばVDD2レベル)までレベルシフトし、レベルシフト後のマスタクロックMCK、水平同期信号Hsync、垂直同期信号Vsyncをタイミングジェネレータ18に供給し、また、水平同期信号Hsyncを電源回路16に供給する。
インタフェース回路17は、電源回路16がマスタクロックを用いずに内蔵の発振回路のクロックを補正した補正クロックに基づいて昇圧を行う構成の場合には、マスタクロックMCKの電源回路16への供給は行わないように構成可能である。あるいはインタフェース回路17から電源回路16へマスタクロックMCKの供給ラインをそのままで、電源回路16側でマスタクロックMCKを昇圧に使用しないように構成することも可能である。
インタフェース回路17は、電源回路16がマスタクロックを用いずに内蔵の発振回路のクロックを補正した補正クロックに基づいて昇圧を行う構成の場合には、マスタクロックMCKの電源回路16への供給は行わないように構成可能である。あるいはインタフェース回路17から電源回路16へマスタクロックMCKの供給ラインをそのままで、電源回路16側でマスタクロックMCKを昇圧に使用しないように構成することも可能である。
タイミングジェネレータ18は、インタフェース回路17により供給されたマスタクロックMCK、水平同期信号Hsync、垂直同期信号Vsyncに同期して、水平駆動回路13U,13Dのクロックとして用いられる水平スタートパルスHST、水平クロックパルスHCK(HCKX)、垂直駆動回路14のクロックとして用いられる垂直スタートパルスVST、垂直クロックVCK(VCKX)を生成し、水平スタートパルスHST、水平クロックパルスHCK(HCKX)を水平駆動回路13U,13Dに供給し、垂直スタートパルスVST、垂直クロックVCK(VCKX)を垂直駆動回路14に供給する。
次に、上記構成による動作を説明する。
外部からの供給電圧VDD0、VDD1が電源回路16に入力される。
電源回路16においては、電圧VDD1をパネル内部駆動電圧VDD2まで昇圧した後、外部入力信号をVDD2までにレベルシフトし全回路が駆動可能となる。
電源回路16が電源オンすると、パルス生成部161から周波数ばらつきを有する矩形波信号S161が周波数ばらつき補正部162に出力される。
周波数ばらつき補正部162においては、たとえば水平同期信号Hsyncに同期し、パルス生成部161の出力矩形波がある周波数範囲内に抑制されて昇圧回路163に出力される。昇圧回路163においては、たとえば液晶電圧VDD1(たとえば2.9V)が、発振周波数にばらつきのあるクロックを所定の補正システムで補正した補正クロックおよび水平同期Hsyncに基づいて2倍の6V系の内部パネル電圧VDD2(たとえば5.8V)に昇圧されて、パネル内部の各回路に供給される。
電源回路16においては、電圧VDD1をパネル内部駆動電圧VDD2まで昇圧した後、外部入力信号をVDD2までにレベルシフトし全回路が駆動可能となる。
電源回路16が電源オンすると、パルス生成部161から周波数ばらつきを有する矩形波信号S161が周波数ばらつき補正部162に出力される。
周波数ばらつき補正部162においては、たとえば水平同期信号Hsyncに同期し、パルス生成部161の出力矩形波がある周波数範囲内に抑制されて昇圧回路163に出力される。昇圧回路163においては、たとえば液晶電圧VDD1(たとえば2.9V)が、発振周波数にばらつきのあるクロックを所定の補正システムで補正した補正クロックおよび水平同期Hsyncに基づいて2倍の6V系の内部パネル電圧VDD2(たとえば5.8V)に昇圧されて、パネル内部の各回路に供給される。
そして、外部より入力されたパラレルのデジタルデータは、ガラス基板11上のデータ処理回路15で位相調整や周波数を下げるためのパラレル変換が行われ、Rデータ、Bデータ、およびGデータが第1および第2の水平駆動回路13U,13Dに出力される。
第1および第2の水平駆動回路13U,13Dでは、データ処理回路15より入力されたデジタルGデータが第3サンプリングラッチ回路133で1Hかけて順次サンプリングし保持される。その後、水平のブランキング期間に第3ラッチ回路136に転送される。
これと並行して、RデータとBデータが別々に1Hかけてサンプリングされて第1および第2サンプリングラッチ回路131,132に保持され、次の水平ブランキング期間にそれぞれの第1ラッチ回路134に転送される。
水平方向1ラインすべてのデータが第1、第2、および第3サンプリングラッチ回路131〜133に格納が完了すると、水平方向ブランキング期間に第2サンプリングラッチ回路132内のデータが第1ラッチ回路134に転送され、すぐに第2ラッチ回路135に転送され格納される。
次に、第1サンプリングラッチ回路131内のデータが第2サンプリングラッチ132に転送され、すぐに第1ラッチ回路134に転送されて格納される。また同期間に第3サンプリングラッチ回路133内のデータが第3ラッチ回路136に転送される。
そして次の水平方向1ラインのデータが、第1、第2、および第3サンプリングラッチ回路131,132,133に格納されていく。
次の水平方向1ラインのデータを格納している間に、第2ラッチ回路135および第3ラッチ回路136に格納されているデータが、ラッチ出力選択スイッチ13OSELが切替わることによりデジタルアナログ変換回路13DACに出力される。
その後、第1ラッチ回路134に格納されているデータが第2ラッチ回路135に転送されて格納される。そのデータがラッチ出力選択スイッチ13OSELが切替わることによりデジタルアナログ変換回路13DACに出力される。
次の1H期間にデジタルアナログ変換回路13DACでアナログデータに変換されたR,B,Gデータがアナログバッファ13ABUFに保持され、1H期間が3分割された形態で各アナログR,B,Gデータが対応するデータラインに選択的に出力される。
なお、G、R、Bの処理の順番は切り替わっても実現可能である。
第1および第2の水平駆動回路13U,13Dでは、データ処理回路15より入力されたデジタルGデータが第3サンプリングラッチ回路133で1Hかけて順次サンプリングし保持される。その後、水平のブランキング期間に第3ラッチ回路136に転送される。
これと並行して、RデータとBデータが別々に1Hかけてサンプリングされて第1および第2サンプリングラッチ回路131,132に保持され、次の水平ブランキング期間にそれぞれの第1ラッチ回路134に転送される。
水平方向1ラインすべてのデータが第1、第2、および第3サンプリングラッチ回路131〜133に格納が完了すると、水平方向ブランキング期間に第2サンプリングラッチ回路132内のデータが第1ラッチ回路134に転送され、すぐに第2ラッチ回路135に転送され格納される。
次に、第1サンプリングラッチ回路131内のデータが第2サンプリングラッチ132に転送され、すぐに第1ラッチ回路134に転送されて格納される。また同期間に第3サンプリングラッチ回路133内のデータが第3ラッチ回路136に転送される。
そして次の水平方向1ラインのデータが、第1、第2、および第3サンプリングラッチ回路131,132,133に格納されていく。
次の水平方向1ラインのデータを格納している間に、第2ラッチ回路135および第3ラッチ回路136に格納されているデータが、ラッチ出力選択スイッチ13OSELが切替わることによりデジタルアナログ変換回路13DACに出力される。
その後、第1ラッチ回路134に格納されているデータが第2ラッチ回路135に転送されて格納される。そのデータがラッチ出力選択スイッチ13OSELが切替わることによりデジタルアナログ変換回路13DACに出力される。
次の1H期間にデジタルアナログ変換回路13DACでアナログデータに変換されたR,B,Gデータがアナログバッファ13ABUFに保持され、1H期間が3分割された形態で各アナログR,B,Gデータが対応するデータラインに選択的に出力される。
なお、G、R、Bの処理の順番は切り替わっても実現可能である。
以上説明したように、本実施形態によれば、周波数ばらつきを有する矩形波信号を出力する発振器により形成されたパルス生成部161と、パルス生成部161の出力矩形波をある周波数範囲内に抑制し、昇圧回路163に出力する周波数ばらつき補正部162とを有することから、以下の効果を得ることができる。
すなわち、周波数ばらつきを有する発振器に対し、出力周波数のばらつきをある一定保証範囲内に抑制することが可能となる。
また、インタフェースの電圧および周波数に依存しない独立した回路ブロックを構成・制御できるため、インタフェースの低電圧・高周波数に対応した回路一体型液晶表示装置の実現が可能である。
さらにまた、発振器の発振周波数の無調整化と部品点数の大幅削減を図ることができ、出力周波数の安定化に伴う歩留まりの向上を図れる利点がある。
すなわち、周波数ばらつきを有する発振器に対し、出力周波数のばらつきをある一定保証範囲内に抑制することが可能となる。
また、インタフェースの電圧および周波数に依存しない独立した回路ブロックを構成・制御できるため、インタフェースの低電圧・高周波数に対応した回路一体型液晶表示装置の実現が可能である。
さらにまた、発振器の発振周波数の無調整化と部品点数の大幅削減を図ることができ、出力周波数の安定化に伴う歩留まりの向上を図れる利点がある。
また、本実施形態によれば、第1デジタルデータ(R)および第2デジタルデータ(B)用のサンプリングラッチ回路131,132、第1ラッチ回路134、および第2ラッチ回路135を縦続接続してシリアル転送する第1ラッチ系列137と、第3デジタルデータ用のサンプリングラッチ回路133および第3ラッチ回路136を縦続接続した第2ラッチ系列138とを有し、共用のデジタルアナログ(DA)変換回路13DAC、アナログバッファ回路13ABUF、一水平期間(H)中に3つのアナログデータ(R,B,G)を選択的に対応するデータラインに出力するラインセレクタ13LSELを有することから、以下の効果を得ることができる。
この構成にすることにより、既存システムよりも同ドットピッチの幅で必要となるDA変換回路・アナログバッファ回路の数が減り、狭額縁化を実現することが可能となる。
また、第1および第2デジタルデータ用と第3デジタルデータ用のサンプリングラッチ回路からデータ処理回路を構成することにより、高精細化を実現することが可能となる。
すなわち、本システムにより、絶縁基板上に高精細化と狭額縁化された3ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
また、水平駆動回路の回路数を削減可能なため、低消費電力な3ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
さらに、1水平期間中に3分割して信号線に出力するため、高速動作となるが、画質ばらつきに強い3ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
この構成にすることにより、既存システムよりも同ドットピッチの幅で必要となるDA変換回路・アナログバッファ回路の数が減り、狭額縁化を実現することが可能となる。
また、第1および第2デジタルデータ用と第3デジタルデータ用のサンプリングラッチ回路からデータ処理回路を構成することにより、高精細化を実現することが可能となる。
すなわち、本システムにより、絶縁基板上に高精細化と狭額縁化された3ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
また、水平駆動回路の回路数を削減可能なため、低消費電力な3ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
さらに、1水平期間中に3分割して信号線に出力するため、高速動作となるが、画質ばらつきに強い3ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
なお、上記実施形態では、アクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、これに限定されるものではなく、エレクトロルミネッセンス(EL)素子を各画素の電気光学素子として用いたEL表示装置などの他のアクティブマトリクス型表示装置にも同様に適用可能である。
またさらに、上記実施形態に係るアクティブマトリクス型液晶表示装置に代表されるアクティブマトリクス型表示装置は、パーソナルコンピュータ、ワードプロセッサ等のOA機器やテレビジョン受像機などのディスプレイとして用いられる外、特に装置本体の小型化、コンパクト化が進められている携帯電話機やPDAなどの携帯端末の表示部として用いて好適なものである。
図14は、本発明が適用される携帯端末、たとえば携帯電話機の構成の概略を示す外観図である。
本例に係る携帯電話機400は、装置筐体410の前面側に、スピーカ部420、表示部430、操作部440、およびマイク部450が上部側から順に配置された構成となっている。
このような構成の携帯電話機において、表示部430にはたとえば液晶表示装置が用いられ、この液晶表示装置として、先述した実施形態に係るアクティブマトリクス型液晶表示装置が用いられる。
このような構成の携帯電話機において、表示部430にはたとえば液晶表示装置が用いられ、この液晶表示装置として、先述した実施形態に係るアクティブマトリクス型液晶表示装置が用いられる。
このように、携帯電話機などの携帯端末において、先述した実施形態に係るアクティブマトリクス型液晶表示装置を表示部430として用いることにより、周波数ばらつきを有する発振器に対し、出力周波数のばらつきをある一定保証範囲内に抑制することが可能で、インタフェースの電圧および周波数に依存しない独立した回路ブロックを構成・制御できるため、インタフェースの低電圧・高周波数に対応した回路一体型液晶表示装置の実現が可能であり、発振器の発振周波数の無調整化と部品点数の大幅削減を図ることができ、出力周波数の安定化に伴う歩留まりの向上を図れる利点がある。
また、狭ピッチ化が可能で、狭額縁化を実現でき、また表示装置の低消費電力化を図ることができ、よって端末本体の低消費電力化が可能になる。
また、狭ピッチ化が可能で、狭額縁化を実現でき、また表示装置の低消費電力化を図ることができ、よって端末本体の低消費電力化が可能になる。
10・・・液晶表示装置、11・・・ガラス基板、12・・・有効表示部、13・・・水平駆動回路、13U・・・第1の水平駆動回路、13D・・・第2の水平駆動回路、13SMPL・・・サンプリングラッチ回路群、131・・・第1ランプリングラッチ回路、132・・・第2サンプリングラッチ回路、133・・・第3サンプリングラッチ回路、134・・・第1ラッチ回路、135・・・第2ラッチ回路、136・・・第3ラッチ回路、137・・・第1ラッチ系列、138・・・第2ラッチ系列、13OSEL・・・ラッチ出力選択スイッチ、13DAC・・・デジタルアナログ変換回路、13ABUD・・・アナログバッファ、13LSEL・・・ラインセレクタ、14・・・垂直駆動回路、15・・・データ処理回路、16・・・電源回路、161・・・昇圧用パルス生成部、162・・・周波数ばらつき補正部、6121・・・入力パルスカウンタ、1622・・・カウンタ値比較ロジック回路(または周波数補正ロジック回路)、1623・・・出力選択スイッチ、163・・・昇圧回路、17・・・インタフェース回路、18・・・タイミングジェネレータ。
Claims (10)
- 絶縁基板上に形成された低温ポリシリコン薄膜トランジスタを含む発振回路であって、
周波数ばらつきを有するパルス信号を生成する発振器を含むパルス生成部と、
上記パルス生成部の出力矩形波を所定の周波数範囲内に抑制して出力する周波数ばらつき補正部と、を有し、
上記周波数ばらつき補正部は、
n個のカウンタの縦続接続され、比較入力期間内に上記パルス生成部から入力される矩形波のハイレベル、ローレベル期間の数をカウントする入力パルスカウンタと、
上記入力パルスカウンタが任意の数をカウントしたとき、縦続接続された任意のカウンタから最終出力を選択する選択信号を生成するカウンタ値比較回路と、
上記選択信号を受け、対応するカウンタ値を出力する出力選択回路と、を含む
発振回路。 - 上記入力パルスカウンタは、リセット解除でカウント動作を開始し、次にリセットをかけるときにばらつき補正を終了する
請求項1記載の発振回路。 - 入力矩形波に対する周波数補正結果はリセットがかかるまで保持される
請求項1記載の発振回路。 - 上記カウンタ値比較回路におけるロジックの組み合わせによって、出力周波数の最低・最高値の決定とそれらの比率調整が可能である
請求項1記載の発振回路。 - 絶縁基板上に形成された低温ポリシリコン薄膜トランジスタを含む発振回路の出力に基づいて所定の電圧を昇圧する電源回路であって、
上記発振回路は、
周波数ばらつきを有するパルス信号を生成する発振器を含むパルス生成部と、
上記パルス生成部の出力矩形波を所定の周波数範囲内に抑制して出力する周波数ばらつき補正部と、を有し、
上記周波数ばらつき補正部は、
n個のカウンタの縦続接続され、比較入力期間内に上記パルス生成部から入力される矩形波のハイレベル、ローレベル期間の数をカウントする入力パルスカウンタと、
上記入力パルスカウンタが任意の数をカウントしたとき、縦続接続された任意のカウンタから最終出力を選択する選択信号を生成するカウンタ値比較回路と、
上記選択信号を受け、対応するカウンタ値を出力する出力選択回路と、を含む
電源回路。 - 上記入力パルスカウンタは、リセット解除でカウント動作を開始し、次にリセットをかけるときにばらつき補正を終了する
請求項5記載の電源回路。 - 入力矩形波に対する周波数補正結果はリセットがかかるまで保持される
請求項5記載の電源回路。 - 上記カウンタ値比較回路におけるロジックの組み合わせによって、出力周波数の最低・最高値の決定とそれらの比率調整が可能である
請求項5記載の電源回路。 - 画素がマトリクス状に配置された表示部と、
上記表示部を駆動する駆動回路と、
絶縁基板上に形成された低温ポリシリコン薄膜トランジスタを含む発振回路の出力に基づいて所定の電圧を昇圧して基板内部駆動電圧を生成する電源回路と、を少なくとも含み、
上記発振回路は、
周波数ばらつきを有するパルス信号を生成する発振器を含むパルス生成部と、
上記パルス生成部の出力矩形波を所定の周波数範囲内に抑制して出力する周波数ばらつき補正部と、を有し、
上記周波数ばらつき補正部は、
n個のカウンタの縦続接続され、比較入力期間内に上記パルス生成部から入力される矩形波のハイレベル、ローレベル期間の数をカウントする入力パルスカウンタと、
上記入力パルスカウンタが任意の数をカウントしたとき、縦続接続された任意のカウンタから最終出力を選択する選択信号を生成するカウンタ値比較回路と、
上記選択信号を受け、対応するカウンタ値を出力する出力選択回路と、を含む
表示装置。 - 表示装置を備えた携帯端末であって、
上記表示装置は、
画素がマトリクス状に配置された表示部と、
上記表示部を駆動する駆動回路と、
絶縁基板上に形成された低温ポリシリコン薄膜トランジスタを含む発振回路の出力に基づいて所定の電圧を昇圧して基板内部駆動電圧を生成する電源回路と、を少なくとも含み、
上記発振回路は、
周波数ばらつきを有するパルス信号を生成する発振器を含むパルス生成部と、
上記パルス生成部の出力矩形波を所定の周波数範囲内に抑制して出力する周波数ばらつき補正部と、を有し、
上記周波数ばらつき補正部は、
n個のカウンタの縦続接続され、比較入力期間内に上記パルス生成部から入力される矩形波のハイレベル、ローレベル期間の数をカウントする入力パルスカウンタと、
上記入力パルスカウンタが任意の数をカウントしたとき、縦続接続された任意のカウンタから最終出力を選択する選択信号を生成するカウンタ値比較回路と、
上記選択信号を受け、対応するカウンタ値を出力する出力選択回路と、を含む
携帯端末。
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