WO2007083742A1 - 発振回路、電源回路、表示装置、および電子機器 - Google Patents

発振回路、電源回路、表示装置、および電子機器 Download PDF

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Yusuke Takahashi
Yoshitoshi Kida
Yoshiharu Nakajima
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Sony Corporation
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    • H03K2005/00234—Layout of the delay element using circuits having two logic levels
    • H03K2005/00247—Layout of the delay element using circuits having two logic levels using counters

Definitions

  • the present invention relates to an active matrix display device such as an oscillation circuit, a power supply circuit, and a liquid crystal display device formed by a low-temperature polysilicon thin film transistor formed on an insulating substrate, and an electronic apparatus using the active matrix display device.
  • an active matrix display device such as an oscillation circuit, a power supply circuit, and a liquid crystal display device formed by a low-temperature polysilicon thin film transistor formed on an insulating substrate, and an electronic apparatus using the active matrix display device.
  • liquid crystal display device installed as the output display unit. This is because the liquid crystal display device has a characteristic that does not require power for driving in principle and is a display device with low power consumption.
  • the display area unit in which pixels are arranged in a matrix is digitally mounted on the same substrate.
  • the interface drive circuit tends to be integrated.
  • a horizontal drive system and a vertical drive system are arranged in the peripheral part (frame) of the effective display part, and these drive systems are formed on the same substrate together with the pixel area part using a low-temperature polysilicon TFT. It is integrally formed on the top.
  • FIG. 1 is a diagram showing a schematic configuration of a general drive circuit integrated display device (see, for example, Patent Document 1).
  • this liquid crystal display device has an effective display section 2 in which a plurality of pixels including liquid crystal cells are arranged in a matrix on a transparent insulating substrate, for example, a glass substrate 1 in FIG.
  • One reference voltage generation circuit (RERDRV) 5 and a data processing circuit (DATAPRC) 6 that generate the reference voltage are integrated.
  • the drive circuit integrated display device of FIG. 1 has the force that two horizontal drive circuits 3U and 3D are arranged on both sides (up and down in FIG. 1) of the effective pixel unit 2. This is because the drive is divided into odd lines and even lines of data lines.
  • FIG. 2 is a block diagram showing a configuration example of the horizontal drive circuits 3U and 3D in FIG. 1 that drive odd lines and even lines separately.
  • the horizontal drive circuit 3U for driving odd lines and the horizontal drive circuit 3D for driving even lines have the same configuration.
  • the shift register (HSR) group 3HSRU, 3HSR D which sequentially outputs shift pulses (sampling pulses) in synchronization with the horizontal transfer clock HCK (not shown), and the shift registers 31U, 31D Sampling latch circuit group 3SMPLU, 3SM PLD that sequentially samples and latches digital image data by given sampling pulse, and line sequential latch circuit group 3LTCU, 3LTCD, which serializes each latch data of sampling latch circuits 32U, 32D And digital Z analog conversion circuit (DAC) groups 3DACU and 3DACD for converting the digital image data line-sequentialed by the line-sequential latch circuits 33U and 33D into analog image signals.
  • HCK horizontal transfer clock
  • DAC digital Z analog conversion circuit
  • a level shift circuit is arranged at the input stage of DACs 34U and 34D, and the level-up data is input to DAC 34.
  • Patent Document 1 JP 2002-175033 A
  • the voltage supplied from external power is level-shifted (boosted) by the power supply circuit, which is a DC-DC converter power, to generate a driving voltage inside the panel and supply it to the desired circuit formed on the insulating substrate.
  • the power supply circuit which is a DC-DC converter power
  • the threshold voltage Vth rises to about 1.5V when it rises again.
  • the processing speed of the entire system is limited by the slowest circuit, and power is consumed even in blocks that do not need to be processed.
  • the delay amount of the synchronization pulse due to the wiring between distant blocks cannot be ignored, so it cannot be said that the synchronization is strictly performed, and the entire logic verification becomes difficult.
  • an RC oscillator ring oscillator used as an oscillator in a silicon process is configured with a low-temperature polysilicon process, it is difficult to keep the output frequency within a certain allowable range.
  • An object of the present invention is to provide an oscillation circuit, a power supply circuit, a display device using the same, and an electronic device that can be incorporated in a display panel or the like without causing an increase in cost and do not require adjustment work.
  • a first aspect of the present invention is an oscillation circuit including a low-temperature polysilicon thin film transistor formed on an insulating substrate, the pulse generation unit including an oscillator that generates a pulse signal having frequency variation, and the pulse A frequency variation correction unit that suppresses the output rectangular wave of the generation unit within a predetermined frequency range and outputs the same, and the frequency variation correction unit is connected in cascade with n counters within a comparison input period.
  • the input pulse counter that counts the number of high-level and low-level periods of the rectangular wave input from the above pulse generator and the above input pulse counter counts an arbitrary number
  • the final counter starts from any cascade-connected counter.
  • a counter value comparison circuit that generates a selection signal for selecting an output; and an output selection circuit that receives the selection signal and outputs a corresponding counter value.
  • a second aspect of the present invention is a power supply circuit that boosts a predetermined voltage based on the output of an oscillation circuit including a low-temperature polysilicon thin film transistor formed on an insulating substrate, the oscillation circuit Has a pulse generation unit including an oscillator that generates a pulse signal having frequency variation, and a frequency variation correction unit that suppresses and outputs the output rectangular wave of the pulse generation unit within a predetermined frequency range.
  • the frequency variation correction unit includes n counters connected in cascade, an input pulse counter that counts the number of high-level and low-level periods of the rectangular wave input from the pulse generation unit within the comparison input period, and the above-mentioned When the input pulse counter counts an arbitrary number, the counter value comparison circuit that generates a selection signal for selecting the final output for any counter force connected in cascade, and the above selection Receiving the items, including an output selection circuit for outputting a corresponding counter value.
  • the input pulse counter starts a count operation upon release of reset, and ends the variation correction when the next reset is performed.
  • the frequency correction result for the input rectangular wave is retained until reset.
  • the lowest and highest values of the output frequency can be determined and their ratios can be adjusted by a combination of logic in the counter value comparison circuit.
  • a display device includes a display unit in which pixels are arranged in a matrix, a drive circuit for driving the display unit, and a low-temperature polysilicon thin film transistor formed on an insulating substrate.
  • a power supply circuit that boosts a predetermined voltage based on the output of the oscillation circuit including a transistor to generate a substrate internal drive voltage, and the oscillation circuit includes an oscillator that generates a pulse signal having frequency variations.
  • a pulse variation unit including a frequency variation correction unit that suppresses and outputs an output rectangular wave within a predetermined frequency range, and the frequency variation correction unit is a cascade connection of n counters.
  • the input pulse counter for inputting the number of high-level and low-level periods of the rectangular wave input to the pulse generation unit within the comparison input period, and any number of the input pulse counters.
  • a power counter comparison circuit that generates a selection signal for selecting a final output from any of cascaded counters when it counts, and an output selection circuit that receives the selection signal and outputs a corresponding counter value.
  • a fourth aspect of the present invention is an electronic apparatus including a display device, wherein the display device includes a display unit in which pixels are arranged in a matrix, a drive circuit that drives the display unit, A power supply circuit that boosts a predetermined voltage based on an output of an oscillation circuit including a low-temperature polysilicon thin film transistor formed on an insulating substrate to generate a substrate internal drive voltage, and the oscillation circuit has frequency variation
  • a pulse generator including an oscillator that generates a pulse signal having a frequency, and a frequency variation correction unit that suppresses and outputs the rectangular wave output from the pulse generator within a predetermined frequency range.
  • the unit consists of n counters connected in cascade, and the input pulse counter that counts the number of high-level and low-level periods of the square wave input to the pulse generation unit within the comparison input period. And a counter value comparison circuit that generates a selection signal for selecting the final output from any cascaded counter when the input pulse counter counts an arbitrary number, and the counter that receives the selection signal and the corresponding counter An output selection circuit for outputting a value.
  • independent circuit blocks can be configured and controlled independently of the interface voltage and frequency, it is possible to realize a circuit-integrated liquid crystal display device corresponding to the low voltage and high frequency of the interface.
  • FIG. 1 is a diagram showing a schematic configuration of a general drive circuit integrated display device.
  • FIG. 2 is a block diagram showing a configuration example of the horizontal drive circuit of FIG. 1 that drives odd lines and even lines separately.
  • FIG. 3 is a diagram showing an arrangement configuration of a drive circuit integrated display device according to an embodiment of the present invention.
  • FIG. 4 is a system block diagram showing a circuit function of the drive circuit integrated display device according to the embodiment of the present invention.
  • FIG. 5 is a circuit diagram showing a configuration example of an effective display unit of a liquid crystal display device.
  • FIG. 6 is a block diagram showing a basic configuration example of first and second horizontal drive circuits of the present embodiment.
  • FIG. 7 is a block diagram showing a configuration of a power supply circuit using the low-temperature polysilicon TFT according to the present embodiment.
  • FIG. 8 is a diagram illustrating a configuration example of a ring oscillator.
  • FIG. 9 is a block diagram showing a configuration example of a frequency variation correction unit in the power supply circuit according to the present embodiment.
  • FIG. 10 is a circuit diagram showing a more specific configuration example of the frequency variation correction unit in FIG.
  • FIG. 11 is a timing chart showing the operation of the frequency variation correction unit in FIG. 10, and shows a case where the horizontal synchronization signal Hsync is at a high level and the reset signal Rst is at a high level.
  • FIG. 12 is a timing chart showing the operation of the frequency variation correction unit in FIG. 10, including the timing at which the horizontal synchronization signal Hsync switches from high level to low level, and the reset signal Rst is low level. It is a figure which shows the case where the timing which switches to is included.
  • FIG. 13 is a diagram showing the frequency characteristics of the system when the frequency of the input rectangular wave is changed with the frequency of the horizontal synchronization signal Hsync being 20 kHz, the length of the low period being 10 s, and the frequency of the input rectangular wave It is.
  • FIG. 14 is an external view schematically showing the configuration of a mobile phone that is a mobile terminal according to an embodiment of the present invention.
  • 2nd latch system Column 130SEL ''latch output selection switch, 13DAC''' digital-to-analog converter circuit, 13ABUD- 'analog buffer, 13LSEL-' line selector, 14 'vertical drive circuit, 15 ... data processing circuit, 16 ⁇ Power supply circuit, 161 ⁇ Pulse pulse generator, 162 ⁇ Frequency variation corrector, 1621 ⁇ Input pulse counter, 1622 ⁇ Counter value comparison logic circuit (or frequency correction logic circuit) ), 1623 ... Output selection switch, 163 ... Booster circuit, 17 ... Interface circuit, 18 ... Timing generator.
  • FIG. 3 and 4 are schematic configuration diagrams showing a configuration example of the drive circuit integrated display device according to the embodiment of the present invention.
  • FIG. 3 shows the drive circuit integrated display device according to the present embodiment.
  • FIG. 4 is a system block diagram showing a circuit function of the drive circuit integrated display device according to the present embodiment.
  • the liquid crystal display device 10 includes an effective display unit (ACDSP) 12 in which a plurality of pixels including liquid crystal cells are arranged in a matrix on a transparent insulating substrate, for example, a glass substrate 11,
  • ACDSP effective display unit
  • V-Dryno ⁇ VDRV 14
  • Data processing circuit DATAPRC
  • DC-DC 16 formed by DC-DC converter
  • IIF Interface circuit
  • TG Timing generator
  • REFDRV reference voltage drive circuit
  • an input pad 20 such as data is formed on the edge of the glass substrate 11 in the vicinity of the arrangement position of the second horizontal drive circuit 13D.
  • the glass substrate 11 is disposed so as to face a first substrate on which a plurality of pixel circuits including active elements (for example, transistors) are arranged and formed in a matrix shape, and to face the first substrate with a predetermined gap. And a second substrate. A liquid is then placed between the first and second substrates. Crystals are enclosed.
  • active elements for example, transistors
  • the circuit group formed on the insulating substrate is formed by a low-temperature polysilicon TFT process. That is, in the display device 10 with integrated drive circuit, a horizontal drive system and a vertical drive system are arranged around the effective display section 12 (frame), and these drive systems are the same as the pixel area section using polysilicon TFTs. It is integrally formed on the substrate.
  • the driving circuit integrated liquid crystal display device 10 has a force in which two horizontal driving circuits 13U and 13 3D are arranged on both sides (up and down in FIG. 3) of the effective pixel unit 12. This is because the drive is divided into odd lines and even lines.
  • each of the three digital data is stored in the sampling latch circuit, and during one horizontal period (H), conversion processing to analog data is performed three times by the shared digital-analog conversion circuit.
  • the RGB selector method is adopted by selecting three analog data in a time division manner in the horizontal period and outputting them to the data line (signal line).
  • the digital R data is described as the first digital data
  • the digital B data is described as the second digital data
  • the digital G data as the third digital data.
  • a plurality of pixels including liquid crystal cells are arranged in a matrix.
  • data lines and vertical scanning lines driven by the horizontal drive circuits 13U and 13D and the vertical drive circuit 14 are wired in a matrix.
  • FIG. 5 is a diagram showing an example of a specific configuration of the effective display unit 12.
  • a pixel arrangement of 3 rows (n ⁇ l rows to n + 1 rows) and 4 columns (m ⁇ 2 columns to m + 1 columns) is shown as an example.
  • the unit pixel 123 includes a thin film transistor TFT, a liquid crystal cell LC, and a pixel transistor. And holding capacity Cs.
  • the liquid crystal cell LC is a thin film transistor
  • the gate electrode is connected to the vertical scanning lines ..., 121 ⁇ -1, 121 ⁇ , 121 ⁇ + 1, ..., and the source electrode force S data line ..., 122m-2, 122m-1, 122m
  • the pixel electrode is connected to the drain electrode of the thin film transistor TFT, and the counter electrode is connected to the common line 124.
  • the storage capacitor Cs is connected between the drain electrode of the thin film transistor TFT and the common line 124.
  • a predetermined AC voltage is applied to the common line 124 as a common voltage Vcom by the VCOM circuit 21 formed integrally with the drive circuit and the like on the glass substrate 11.
  • the vertical drive circuit 14 includes a shift register, for example, and includes a vertical transfer clock V
  • Vertical scanning is performed by sequentially generating vertical selection pulses in synchronization with CK (not shown) and applying them to the vertical scanning lines..., 121 ⁇ -1, 121 ⁇ , 121 ⁇ + 1,.
  • each of the data lines ..., 122m-1, 122m + 1, ... is connected to each output end of the corresponding column of the first horizontal drive circuit 13U shown in FIG.
  • the other end is connected to each output end of the corresponding column of the second horizontal drive circuit 13D shown in FIG.
  • the first horizontal drive circuit 13U stores three digital data of R data, B data, and G data in the sampling latch circuit, respectively, and converts it to analog data three times during one horizontal period (H). In this way, the three data are selected in a time-sharing manner within the horizontal period and output to the corresponding data line.
  • the first horizontal drive circuit 13U uses the first latch circuit in the time division manner and the second data latched by the first and second sampling latch circuits in time division.
  • the G data latched in the third sampling latch circuit during the time-sequential transfer processing of the R data and B data to the latch circuit is transferred to the latch circuit.
  • R, B, and G data transferred to the second latch circuit and latched in the second and third latch circuits are selectively output within one horizontal period and converted to analog data, and the three analog data are converted into the horizontal period. Are selected in a time-sharing manner and output to the corresponding data line.
  • the second horizontal drive circuit 13D basically has the same configuration as the first horizontal drive circuit 13U.
  • FIG. 6 is a block diagram illustrating a basic configuration example of the first horizontal drive circuit 13U and the second horizontal drive circuit 13D of the present embodiment.
  • the horizontal drive circuit 13 will be described.
  • This horizontal drive circuit shows a basic configuration corresponding to three digital data, and actually, a plurality of similar configurations are arranged in parallel.
  • the horizontal drive circuit 13 includes a shift register (HSR) group 13HSR, a sampling latch circuit group 13SMPL, a latch output selection switch 130SEL, a digital analog conversion circuit 13DAC, an analog buffer 13ABUF, and a line selector.
  • HSR shift register
  • SPL sampling latch circuit group
  • SEL latch output selection switch
  • 13DAC digital analog conversion circuit
  • analog buffer 13ABUF analog buffer 13ABUF
  • line selector a line selector.
  • Has 13LSEL has 13LSEL.
  • the shift register group 13HSR outputs a plurality of shift pulses (sampling pulses) sequentially from each transfer stage corresponding to each column to the sampling latch circuit group 13 SMPL in synchronization with a horizontal transfer clock HCK (not shown). Shift register (HSR).
  • the sampling latch circuit group 13SMPL samples and latches the first sampling latch circuit 131 that sequentially samples and latches the R data that is the first digital data, and the B data that is the second digital data.
  • the second sampling latch circuit 132 that latches the R data latched in the first sampling latch circuit 131 at a predetermined timing
  • the third sampling latch circuit that sequentially samples and latches the G data that is the third digital data 133, the first latch circuit 134 for serially transferring the digital data R or B data latched in the second sampling latch circuit 132, and the first latch circuit
  • the second latch circuit 135 having a level shift function that latches the digital R or B data converted into a higher voltage amplitude and latched by the 134, and the digital G data latched by the third sampling latch circuit 133 to a higher voltage
  • a third latch circuit 136 having a level shift function for converting into amplitude and latching.
  • a first latch series 137 is formed by the first sampling latch circuit 131, the second sampling latch circuit 132, the first latch circuit 134, and the second latch circuit 135.
  • the third ramp ring latch circuit 133 and the third latch circuit 136 form a second latch series 138.
  • data input from the data processing circuit 15 to the horizontal drive circuits 13U and 13D is supplied at a 0-3V (2.9V) level.
  • the level is raised to, for example, ⁇ 2.3 V to 4.8 V system by the level shift function of the second and third latch circuits 135 and 136 which are output stages of the sampling latch circuit group 13SMPL.
  • the latch output selection switch 130SEL selectively switches the output of the sampling latch circuit group 13SMPL and outputs it to the digital analog circuit 13DAC.
  • Digital-to-analog converter circuit 13DAC performs digital-to-analog conversion three times during one horizontal period. That is, the digital-analog conversion circuit 13DAC converts three digital R, B, and G data into analog data during one horizontal period.
  • the analog buffer 13ABUF buffers R, B, G data converted into analog signals by the digital-analog converter circuit 13DAC and outputs the data to the line selector 13LSEL.
  • the line selector 13LSEL has three analog R, B, Select G data and output to corresponding data line DTL—R, DTL—B, DTL—G.
  • the second sampling latch is set in the horizontal blanking period.
  • the data in the H circuit 132 is transferred to the first latch circuit 134 and immediately transferred to the second latch circuit 135 for storage.
  • the data in the first sampling latch circuit 131 is transferred to the second sampling latch 132, and immediately transferred to the first latch circuit 134 for storage.
  • the data in the third sampling latch circuit 133 is transferred to the third latch circuit 136.
  • the data for the next horizontal line is sent to the first, second, and third sampling latch circuits 131, 132, 133.
  • the latch output selection switch 130SEL switches the data stored in the second latch circuit 135 and the third latch circuit 136 to the digital-analog conversion circuit 13DAC Output to.
  • the data stored in the first latch circuit 134 is transferred to and stored in the second latch circuit 135.
  • the data is output to the digital analog conversion circuit 13DAC when the latch output selection switch 130SEL is switched.
  • This sampling latch method outputs three pieces of digital data to the digital-to-analog converter circuit 13DAC, which makes it possible to achieve high definition and a narrow frame.
  • the 3rd digital data is not accompanied by transfer work while storing data for one horizontal line.
  • B (Blue) ⁇ G (Green) ⁇ R (Red) Because writing with a good power, such as the VT characteristics of the liquid crystal, color data that has the most influence on the human eye, that is, G data, makes it more resistant to variations in image quality.
  • the data processing circuit 15 includes a level shifter 151 that shifts the level of parallel digital R, G, and B data input from the outside from the 0-3V (2.9V) system to the 6V system, and the level-shifted R , G, B data serial-parallel conversion circuit 152 that converts serial data to parallel data in order to adjust phase and reduce frequency, downshift parallel data from 6V system to 0—3 V (2.9 V) system And down-converter 153 that outputs odd data (odd-data) to horizontal drive circuit 13U and outputs even-data (even-data) to horizontal drive circuit 13D.
  • a level shifter 151 that shifts the level of parallel digital R, G, and B data input from the outside from the 0-3V (2.9V) system to the 6V system
  • the level-shifted R , G, B data serial-parallel conversion circuit 152 that converts serial data to parallel data in order to adjust phase and reduce frequency
  • downshift parallel data from 6V system to 0—3 V (2.9 V) system
  • the power supply circuit 16 includes a DC-DC converter, and is supplied with, for example, an external force liquid crystal voltage VDD1 (eg, 2.9V) and supplied with this voltage from the interface circuit 17.
  • VDD1 external force liquid crystal voltage
  • Correction clock and horizontal synchronization Hsync which are synchronized with the clock MCK and horizontal synchronization signal Hsync, or with a built-in oscillation circuit, and the frequency is low (slow) and the oscillation frequency varies with a predetermined correction system. Based on this, the voltage is boosted to a 6V internal panel voltage VDD2 (for example, 5.8V), which is doubled, and supplied to each circuit inside the panel.
  • VDD2 6V internal panel voltage
  • the power supply circuit 16 generates negative voltages VSS2 (for example, 1.1.9 V) and VSS3 (for example, 1.3.8 V) as internal panel voltages and supplies them to predetermined circuits (interface circuit, etc.) inside the panel. To do.
  • VSS2 for example, 1.1.9 V
  • VSS3 for example, 1.3.8 V
  • a correction clock obtained by correcting a clock having a low frequency (slow) and a variation in oscillation frequency with a predetermined correction system by a built-in oscillation circuit, which is a characteristic configuration of the present embodiment.
  • the configuration of the power supply circuit 16 that boosts the internal panel voltage V DD2 (for example, 5.8 V), which is doubled to 6 V, based on Hsync and supplies it to each circuit inside the panel will be described.
  • FIG. 7 is a block diagram showing a configuration of a power supply circuit using the low-temperature polysilicon TFT according to the present embodiment.
  • the power supply circuit 16 includes a boosting pulse generation unit 161, a frequency variation correction unit 162 formed by a frequency division correction system, and a double boosting circuit 163.
  • an oscillation circuit is formed by the boosting pulse generation unit 161 and the frequency variation correction unit 162.
  • the pulse generation unit 161 is formed by a ring oscillator (oscillator) in which an odd number of inverters INV are connected in a ring shape, for example, as shown in FIG.
  • Oscillators with transistor power formed by a low-temperature polysilicon process vary in transistor characteristics depending on various conditions such as transistor conditions, temperature, and humidity.
  • the oscillation frequency varies greatly.
  • the pulse generation unit 161 is formed in an oscillation circuit that outputs a rectangular wave signal having frequency variations.
  • the frequency variation correction unit 162 suppresses the output rectangular wave of the pulse generation unit 161 within a certain frequency range in synchronization with, for example, the horizontal synchronization signal Hsync or the vertical synchronization signal Vsync, and outputs it to the booster circuit 163.
  • the frequency variation correction unit 162 of the present embodiment is characterized in that it does not require a reference frequency input for phase comparison in order to realize variation correction of the output frequency.
  • the frequency variation correction unit 162 is a circuit for suppressing the oscillation frequency of the oscillation circuit that varies greatly depending on the process conditions, and has a configuration as described below. It is formed to adjust the number of dividers according to the width.
  • FIG. 9 is a block diagram showing a configuration example of the frequency variation correction unit in the power supply circuit according to the present embodiment.
  • the frequency variation correction unit 162 in FIG. 9 includes an oscillation output pulse input pulse counter 1621, a counter value comparison logic circuit (or frequency correction logic circuit) 1622, and an output selection switch 1623 from the pulse generation unit 161. Yes.
  • the input pulse counter 1621 is composed of, for example, a cascade connection of n 2-bit counters composed of T-type flip-flops TFF, and the high level and low level of the rectangular wave input during the comparison input period. It is a counter that counts the number of level periods.
  • the input cannulus counter 1621 starts the count operation by releasing the reset, and ends the variation correction when the next reset is performed.
  • the output rectangular wave can be kept in an arbitrary frequency range.
  • Each output of the input pulse counter is used as the input frequency division output.
  • Counter value comparison logic circuit (frequency correction logic circuit) 1622 generates signals SELl to SELn that select the final output for any counter force connected in cascade when the input pulse counter 1621 counts an arbitrary number. Generated and output to the output selection switch 1623. This output selection result (frequency correction result for the input rectangular wave) is held until a logic reset is applied.
  • the output selection switch 1623 receives the output selection signals SELl to SELn and outputs the corresponding counter values. Depending on the combination of logic in the counter value comparison logic circuit 1622, it is possible to determine the lowest and highest output frequency and adjust their ratio.
  • FIG. 10 is a circuit diagram showing a more specific configuration example of the frequency variation correction unit 162 of FIG. is there.
  • the input pulse counter 1621 is formed by five T-type flip-flops TFF connected in cascade.
  • the horizontal synchronization signal Hsync is supplied as the comparison period input signal to the reset terminals rst of the five cascaded T-type flip-flops TFF1 to TFF5.
  • the counter value comparison logic circuit (frequency correction logic circuit) 1622 is formed by three SR type flip-flops SRFF1 to SRFF3, three NAND gates NA1 to NA3, and three NOR gates NR1 to NR3.
  • the SR type flip-flop SRFF1 has its S terminal connected to the output terminal of the NAND gate NA1, the output selection signal SELA is output from the output terminal XQ, and the terminal XQ is connected to one input terminal of the NOR gate NR1.
  • SR type flip-flop SRFF2's S terminal is connected to the output terminal of NAND gate NA2, output terminal Q is connected to the other input terminal of NOR gate NR1, and output terminal XQ is one input terminal of NOR gates NR2 and NR3 It is connected to the.
  • the output selection signal SELB is also output for the output terminal force of NOR gate NR1.
  • SR type flip-flop SRFF3's S terminal is connected to the output terminal of NAND gate NA3, output terminal Q is connected to the other input terminal of NOR gate NR2, and output terminal XQ is connected to the other input terminal of NOR gate NR3 Has been.
  • the output selection signal SELC is output from the output terminal of the NOR gate NR2, and the output selection signal SELD is output from the output terminal of the NOR gate NR3.
  • the reset terminals rst of the three SR flip-flops SRFF1 to SRFF3 are sufficiently longer than the horizontal synchronization signal Hsync and are connected to the supply line of the reset pulse Rst.
  • One input terminal of the NAND gate NA1 is connected to the output terminal Q of the T-type flip-flop TFF2, and the other input terminal is connected to the output terminal Q of the T-type flip-flop TFF3.
  • One input terminal of the NAND gate NA2 is connected to the output terminal Q of the T-type flip-flop TFF3, and the other input terminal is connected to the output terminal Q of the T-type flip-flop TFF4.
  • NAND gate NA3 One input terminal of NAND gate NA3 is T-type flip-flop TFF4 output terminal Q And the other input terminal is connected to the output terminal Q of the T-type flip-flop TFF5.
  • the output selection switch 1623 is formed by four CMOS switches TSW1 to TSW4 and inverters INV1 to INV4.
  • the reset of the input pulse counter 1621 is a horizontal sync signal (Hsync), and the counter value comparison logic circuit (frequency correction logic circuit)
  • the reset of the 1622 is a pulse (Rst) that is sufficiently longer than the horizontal sync signal Hsync. .
  • T-type flip-flops TFF1 to TFF5 each counter
  • CNT_AE The XQ output of T-type flip-flops TFF1 to TFF5 (each counter) is CNT_AE.
  • FIGS. 11 and 12 are timing charts showing the operation of the frequency variation correction unit in FIG. 10, and FIG. 11 shows the case where the horizontal synchronization signal Hsync is at a high level and the reset signal Rst is at a high level.
  • FIG. 12 shows the case where the horizontal synchronization signal Hsync includes the timing when the high level switches to the low level and the reset signal Rst includes the timing when the high synchronization level switches from the low level.
  • the horizontal synchronization signal Hsync goes to a high level at the timing 1> in FIG. 11 and the reset of the counter is released. Until the horizontal sync signal Hsync goes to the next low level, the frequency division number selection operation is divided as follows according to the number of counts (input frequency).
  • each counter (TFF1 to TFF5) is reset, but the division selection signal SEL_A-D is high (High) or low (Low) Since it is latched by SR flip-flop SRFF1, the result of frequency division correction is maintained until the reset signal Rst goes low.
  • the timing chart of FIG. 12 shows the operation of the system when the horizontal synchronization signal Hsync goes low immediately after the input high period is counted 10 times.
  • Fig. 13 shows the frequency characteristics of the system when the frequency of the horizontal square signal Hsync is 20 kHz, the low period length is 10 s, and the frequency of the input rectangular wave is changed.
  • the output frequency is minimum 78.lkHz, maximum. 150kHz, and the difference between the minimum and maximum values is 1.92 times.
  • the interface circuit 17 shifts the levels of the master clock MCK, the horizontal synchronization signal H sync, and the vertical synchronization signal Vsync to which external power is supplied to the panel internal logic level (for example, VDD2 level).
  • the clock MCK, the horizontal synchronization signal Hsync, and the vertical synchronization signal Vsync are supplied to the timing generator 18, and the horizontal synchronization signal Hsync is supplied to the power supply circuit 16.
  • the interface circuit 17 does not supply the master clock MCK to the power supply circuit 16. Don't do that!
  • the master clock MCK supply line from the interface circuit 17 to the power supply circuit 16 may be left as it is, and the master clock MCK may not be used for boosting on the power supply circuit 16 side.
  • the timing generator 18 is synchronized with the master clock MCK, the horizontal synchronization signal Hsync, and the vertical synchronization signal Vsync supplied by the interface circuit 17, and the horizontal start pulse HST used as a clock for the horizontal drive circuits 13U and 13D, Generates horizontal clock pulse HCK (HCKX), vertical start pulse VST and vertical clock VCK (VCKX) used as clock for vertical drive circuit 14, and generates horizontal start pulse HST and horizontal clock pulse HCK (HCKX) as horizontal drive circuit 13U , 13D, and the vertical start pulse VST and vertical clock VCK (VCKX) are supplied to the vertical drive circuit 14.
  • HCKX horizontal clock pulse HCK
  • VCKX vertical start pulse VST and vertical clock VCK
  • the level of the external input signal is shifted to VDD2, and the entire circuit can be driven.
  • the frequency variation correction unit 162 for example, in synchronization with the horizontal synchronization signal Hsync, the output rectangular wave of the pulse generation unit 161 is suppressed within a certain frequency range and output to the booster circuit 163.
  • the booster circuit 163 for example, the liquid crystal voltage VDD1 (for example, 2.9V) force
  • the internal clock of 6V system is doubled based on the correction clock and horizontal synchronization Hsync, which are corrected by a predetermined correction system with a clock whose oscillation frequency varies
  • the voltage is boosted to VDD2 (for example, 5.8V) and supplied to each circuit inside the panel.
  • the digital G data input from the data processing circuit 15 is sequentially sampled and held by the third sampling latch circuit 133 over 1H. Thereafter, the data is transferred to the third latch circuit 136 in the horizontal blanking period. In parallel with this, R data and B data are sampled separately over 1H and held in the first and second sampling latch circuits 131 and 132, and in the next horizontal blanking period. The data is transferred to each first latch circuit 134.
  • the data in the second sampling latch circuit 132 is transferred during the horizontal blanking period.
  • the data is transferred to the first latch circuit 134 and immediately transferred to the second latch circuit 135 and stored.
  • the data in the first sampling latch circuit 131 is transferred to the second sampling latch 132 and immediately transferred to the first latch circuit 134 for storage.
  • the data in the third sampling latch circuit 133 is transferred to the third latch circuit 136.
  • the data force latch output selection switch 130SEL is stored in the second latch circuit 135 and the third latch circuit 136, thereby switching the digital / analog conversion circuit 13DAC. Is output.
  • the data stored in the first latch circuit 134 is transferred to the second latch circuit 135 and stored.
  • the data is output to the digital-analog converter circuit 13DAC when the latch output selection switch 130SEL is switched.
  • R, B, G data converted into analog data by the digital-analog converter circuit 13DAC is held in the analog buffer 13ABUF, and each analog R, B, G data is divided into 3 parts in the 1H period. It is selectively output to the corresponding data line. Note that this can be realized even if the processing order of G, R, and B is switched.
  • the pulse generator 161 formed by an oscillator that outputs a rectangular wave signal having frequency variations, and the output square wave of the pulse generator 161 are suppressed within a certain frequency range.
  • the frequency variation correcting unit 162 output to the booster circuit 163 is included, the following effects can be obtained.
  • the sampling latch circuits 131 and 132, the first latch circuit 134, and the second latch circuit 135 for the first digital data (R) and the second digital data (B) are provided. It has a first latch series 137 that is cascade-connected for serial transfer and a second latch series 138 that is a cascade connection of a sampling latch circuit 133 and a third latch circuit 136 for the third digital data.
  • Conversion circuit 13DAC, analog buffer circuit 13ABUF, and line selector 13LSEL that outputs three analog data (R, B, G) selectively to the corresponding data line during one horizontal period (H) The following effects can be obtained.
  • this system can realize a three-line selector system with high definition and a narrow frame on an insulating substrate, and a drive circuit integrated display device using the three-line selector system.
  • an active matrix type liquid crystal display device has been described as an example.
  • the present invention is not limited to this, and an electro-luminescence (EL) element is not limited to the electro-optic of each pixel.
  • EL electro-luminescence
  • the active matrix type liquid crystal display device is representative. Active matrix display devices such as personal computers, word processors, etc.
  • FIG. 14 is an external view schematically showing the configuration of a mobile terminal to which the present invention is applied, for example, a mobile phone.
  • the mobile phone 200 has a configuration in which a speaker unit 220, a display unit 230, an operation unit 240, and a microphone unit 250 are arranged in the order of the upper side force on the front side of the device casing 210. .
  • a liquid crystal display device is used as the display unit 230, and the active matrix liquid crystal display device according to the above-described embodiment is used as the liquid crystal display device.
  • the active matrix liquid crystal display device As described above, in the portable terminal such as a cellular phone, the active matrix liquid crystal display device according to the above-described embodiment is used as the display unit 230, so that the output frequency variation can be reduced with respect to the oscillator having the frequency variation. It can be controlled within a certain guaranteed range, and independent circuit blocks can be configured and controlled independently of the interface voltage and frequency. Therefore, it is possible to realize a circuit-integrated liquid crystal display device that supports low voltage and high frequency of the interface, making it possible to eliminate the adjustment of the oscillation frequency of the oscillator and greatly reduce the number of components, and to reduce the output frequency There is an IJ point that can improve the yield associated with stability.
  • the pitch can be narrowed, the frame can be narrowed, and the power consumption of the display device can be reduced. Therefore, the power consumption of the terminal body can be reduced.
  • the oscillation circuit, power supply circuit, display device and electronic device using the same according to the present invention can be built in a display panel that does not cause an increase in cost and do not require adjustment work. Therefore, personal computers, word processors, etc. In addition to being used as displays for office automation equipment and television receivers, it can be applied as a display unit for mobile terminals such as mobile phones and PDAs, which are especially miniaturized and compact.

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Abstract

　コスト増を招くことなく、表示パネルに内蔵でき調整作業を必要としない発振回路、電源回路、それを用いた表示装置、電子機器であって、周波数ばらつきを有する矩形波信号を出力する発振器により形成されたパルス生成部１６１と、パルス生成部１６１の出力矩形波をある周波数範囲内に抑制し、昇圧回路１６３に出力する周波数ばらつき補正部１６２とを有し、周波数ばらつき補正部１６２は、ｎ個のカウンタの縦続接続され、比較入力期間内にパルス生成部から入力される矩形波のハイレベル、ローレベル期間の数をカウントする入力パルスカウンタ１６２１と、上記入力パルスカウンタが任意の数をカウントしたとき、縦続接続された任意のカウンタから最終出力を選択する選択信号を生成するカウンタ値比較回路１６２２と、選択信号を受け、対応するカウンタ値を出力する出力選択回路１６２３と、を含む。

Description

明 細 書
発振回路、電源回路、表示装置、および電子機器
技術分野
[0001] 本発明は、絶縁基板上に形成された低温ポリシリコン薄膜トランジスタにより形成さ れる発振回路、電源回路、液晶表示装置等のアクティブマトリクス型表示装置および それを用いた電子機器に関するものである。
背景技術
[0002] 近年、携帯電話機や PDA(Personal Digital Assistants)などの携帯端末の普及がめ ざましい。これら携帯端末の急速な普及の要因の一つとして、その出力表示部として 搭載されている液晶表示装置が挙げられる。その理由は、液晶表示装置が原理的に 駆動するための電力を要しない特性を持ち、低消費電力の表示デバイスであるため である。
[0003] 近年、画素のスイッチング素子としてポリシリコン TFT (Thin Film Transistor:薄膜ト ランジスタ)用いたアクティブマトリクス型表示装置において、画素がマトリクス状に配 置されてなる表示エリア部と同一基板上にデジタルインタフェース駆動回路を一体的 に形成する傾向にある。
この駆動回路一体型表示装置は、有効表示部の周辺部 (額縁）に水平駆動系ゃ垂 直駆動系が配され、これら駆動系が低温ポリシリコン TFTを用いて画素エリア部と共 に同一基板上に一体的に形成される。
[0004] 図 1は、一般的な駆動回路一体型表示装置の概略構成を示す図である（たとえば、 特許文献 1参照)。
[0005] この液晶表示装置は、図 1に示すように、透明絶縁基板、たとえばガラス基板 1上に 、液晶セルを含む複数の画素がマトリクス状に配置された有効表示部 2、図 1におい て有効表示部 2の上下に配置された一対の水平駆動回路 (Hドライバ） 3U, 3D、図 1 にお 、て有効表示部 2の側部に配置された垂直駆動回路 (Vドライバ) 4、複数の基 準電圧を発生する一つの基準電圧発生回路 (RERDRV)5、およびデータ処理回路（ DATAPRC) 6等が集積されて!ヽる。 [0006] このように、図 1の駆動回路一体型表示装置は、 2つの水平駆動回路 3U, 3Dを有 効画素部 2の両サイド（図 1では上下）に配置している力 これは、データ線の奇数ラ インと偶数ラインとに分けて駆動するためである。
[0007] 図 2は、奇数ラインと偶数ラインとを別々に駆動する図 1の水平駆動回路 3U, 3Dの 構成例を示すブロック図である。
[0008] 図 2に示すように、奇数ライン駆動用の水平駆動回路 3Uと偶数ライン駆動用の水 平駆動回路 3Dは同様の構成を有している。
具体的には、水平転送クロック HCK (図示せず）に同期して各転送段力 順次シフ トパルス（サンプリングパルス）を出力するシフトレジスタ（HSR)群 3HSRU, 3HSR Dと、シフトレジスタ 31U, 31Dから与えられるサンプリングパルスによりデジタル画像 データを順次サンプリングしてラッチするサンプリングラッチ回路群 3SMPLU, 3SM PLDと、サンプリングラッチ回路 32U, 32Dの各ラッチデータを線順次化する線順次 化ラッチ回路群 3LTCU、 3LTCDと、線順次化ラッチ回路 33U, 33Dで線順次化さ れたデジタル画像データをアナログ画像信号に変換するデジタル Zアナログ変換回 路（DAC)群 3DACU, 3DACDと、を有する。
なお、通常、 DAC34U, 34Dの入力段には、レベルシフト回路が配置され、レベル アップさせたデータが DAC34に入力される。
特許文献 1 :特開 2002— 175033号公報
発明の開示
発明が解決しょうとする課題
[0009] ところで、図 1等の液晶表示装置は、たとえば外部から所定レベルのマスタクロック
MCKに同期して DC— DCコンバータ力 なる電源回路で外部力 供給された電圧 をレベルシフト (昇圧)してパネル内部の駆動電圧を生成し、絶縁基板上に形成され た所望の回路に供給するように構成される。
[0010] ところ力 現行の低温ポリシリコン TFTではしきい値電圧 Vthが再上昇時に 1. 5V 程度まで上昇する。
したがって、同期パルスが低電圧 '高周波数になると、低温ポリシリコン TFTプロセ スによって形成されるパネル内部ではレベルシフトおよび分周が困難になる。 [0011] その他にも集積規模が大きくなるにつれ、一つの同期パルスで全システムを制御す る同期型システムには様々な問題が現れる。
同期型システムではシステム全体の処理速度は最も遅い回路に律束されるだけで なぐ処理を行う必要のないブロックでも電力を消費してしまう。なおかつ、大規模な システムでは離れたブロック間の配線よる同期パルスのディレイ量が無視できなくなる ため厳密に同期できているとはいえず、全体ロジック検証が困難になる。
これに対応するには、同期パルスに左右されずに独自の発振周波数で制御できる 回路システム、つまり各ブロックごとに発振器を有する非同期システムの構成が必要 になる。
[0012] し力し、低温ポリシリコン TFTプロセスにおいて周波数ばらつきの少ない同期パル ス生成用発振器の構成は困難である。
たとえば、シリコンプロセスにお 、て発振器として用 、られる RC発振器ゃリングオシ レータを低温ポリシリコンプロセスで構成したとき、その出力周波数をある想定した許 容範囲内に収めることは難しい。
パネルの外部において発振器を構成することは可能であるが、周波数調整用部品 を含むいくつかの素子が必要となり TATの増加およびコストの増大を招く。
[0013] 本発明は、コスト増を招くことなぐ表示パネル等に内蔵でき調整作業を必要としな い発振回路、電源回路、それを用いた表示装置、電子機器を提供することにある。 課題を解決するための手段
[0014] 本発明の第 1の観点は、絶縁基板上に形成された低温ポリシリコン薄膜トランジスタ を含む発振回路であって、周波数ばらつきを有するパルス信号を生成する発振器を 含むパルス生成部と、上記パルス生成部の出力矩形波を所定の周波数範囲内に抑 制して出力する周波数ばらつき補正部と、を有し、上記周波数ばらつき補正部は、 n 個のカウンタの縦続接続され、比較入力期間内に上記パルス生成部から入力される 矩形波のハイレベル、ローレベル期間の数をカウントする入力パルスカウンタと、上 記入力パルスカウンタが任意の数をカウントしたとき、縦続接続された任意のカウンタ から最終出力を選択する選択信号を生成するカウンタ値比較回路と、上記選択信号 を受け、対応するカウンタ値を出力する出力選択回路と、を含む。 [0015] 本発明の第 2の観点は、絶縁基板上に形成された低温ポリシリコン薄膜トランジスタ を含む発振回路の出力に基づ!、て所定の電圧を昇圧する電源回路であって、上記 発振回路は、周波数ばらつきを有するパルス信号を生成する発振器を含むパルス生 成部と、上記パルス生成部の出力矩形波を所定の周波数範囲内に抑制して出力す る周波数ばらつき補正部と、を有し、上記周波数ばらつき補正部は、 n個のカウンタ の縦続接続され、比較入力期間内に上記パルス生成部から入力される矩形波のハ ィレベル、ローレベル期間の数をカウントする入力パルスカウンタと、上記入力パルス カウンタが任意の数をカウントしたとき、縦続接続された任意のカウンタ力も最終出力 を選択する選択信号を生成するカウンタ値比較回路と、上記選択信号を受け、対応 するカウンタ値を出力する出力選択回路と、を含む。
[0016] 好適には、上記入力パルスカウンタは、リセット解除でカウント動作を開始し、次にリ セットをかけるときにばらつき補正を終了する。
[0017] 好適には、入力矩形波に対する周波数補正結果はリセットがかかるまで保持される
[0018] 好適には、上記カウンタ値比較回路におけるロジックの組み合わせによって、出力 周波数の最低 '最高値の決定とそれらの比率調整が可能である。
[0019] 本発明の第 3の観点の表示装置は、画素がマトリクス状に配置された表示部と、上 記表示部を駆動する駆動回路と、絶縁基板上に形成された低温ポリシリコン薄膜トラ ンジスタを含む発振回路の出力に基づいて所定の電圧を昇圧して基板内部駆動電 圧を生成する電源回路と、を少なくとも含み、上記発振回路は、周波数ばらつきを有 するパルス信号を生成する発振器を含むパルス生成部と、上記パルス生成部の出力 矩形波を所定の周波数範囲内に抑制して出力する周波数ばらつき補正部と、を有し 、上記周波数ばらつき補正部は、 n個のカウンタの縦続接続され、比較入力期間内 に上記パルス生成部力 入力される矩形波のハイレベル、ローレベル期間の数を力 ゥントする入力パルスカウンタと、上記入力パルスカウンタが任意の数をカウントしたと き、縦続接続された任意のカウンタから最終出力を選択する選択信号を生成する力 ゥンタ値比較回路と、上記選択信号を受け、対応するカウンタ値を出力する出力選 択回路と、を含む。 [0020] 本発明の第 4の観点は、表示装置を備えた電子機器であって、上記表示装置は、 画素がマトリクス状に配置された表示部と、上記表示部を駆動する駆動回路と、絶縁 基板上に形成された低温ポリシリコン薄膜トランジスタを含む発振回路の出力に基づ いて所定の電圧を昇圧して基板内部駆動電圧を生成する電源回路と、を少なくとも 含み、上記発振回路は、周波数ばらつきを有するパルス信号を生成する発振器を含 むパルス生成部と、上記パルス生成部の出力矩形波を所定の周波数範囲内に抑制 して出力する周波数ばらつき補正部と、を有し、上記周波数ばらつき補正部は、 n個 のカウンタの縦続接続され、比較入力期間内に上記パルス生成部力 入力される矩 形波のハイレベル、ローレベル期間の数をカウントする入力パルスカウンタと、上記 入力パルスカウンタが任意の数をカウントしたとき、縦続接続された任意のカウンタか ら最終出力を選択する選択信号を生成するカウンタ値比較回路と、上記選択信号を 受け、対応するカウンタ値を出力する出力選択回路と、を含む。
発明の効果
[0021] 本発明によれば、周波数ばらつきを有する発振器に対し、出力周波数のばらつき をある一定保証範囲内に抑制することが可能となる。
また、インタフェースの電圧および周波数に依存しな 、独立した回路ブロックを構 成 ·制御できるため、インタフ ースの低電圧 ·高周波数に対応した回路一体型液晶 表示装置の実現が可能である。
さらにまた、発振器の発振周波数の無調整化と部品点数の大幅削減を図ることが でき、出力周波数の安定ィ匕に伴う歩留まりの向上を図れる利点がある。
図面の簡単な説明
[0022] [図 1]図 1は、一般的な駆動回路一体型表示装置の概略構成を示す図である。
[図 2]図 2は、奇数ラインと偶数ラインとを別々に駆動する図 1の水平駆動回路の構成 例を示すブロック図である。
[図 3]図 3は、本発明の実施形態に係る駆動回路一体型表示装置の配置構成を示す 図である。
[図 4]図 4は、本発明の実施形態に係る駆動回路一体型表示装置の回路機能を示す システムブロック図である。 [図 5]図 5は、液晶表示装置の有効表示部の構成例を示す回路図である。
[図 6]図 6は、本実施形態の第 1および第 2の水平駆動回路の基本的な構成例を示 すブロック図である。
[図 7]図 7は、本実施形態に係る低温ポリシリコン TFTを用いた電源回路の構成を示 すブロック図である。
[図 8]図 8は、リングオシレータの構成例を示す図である。
[図 9]図 9は、本実施形態に係る電源回路における周波数ばらつき補正部の構成例 を示すブロック図である。
[図 10]図 10は、図 9の周波数ばらつき補正部のより具体的な構成例を示す回路図で ある。
[図 11]図 11は、図 10の周波数ばらつき補正部の動作を示すタイミングチャートであ つて、水平同期信号 Hsyncがハイレベル、リセット信号 Rstがハイベルの場合を示す 図である。
[図 12]図 12は、図 10の周波数ばらつき補正部の動作を示すタイミングチャートであ つて、水平同期信号 Hsyncがハイレベルからローベルの切り替わるタイミングを含み 、リセット信号 Rstがハイべルカもローレベルに切り替わるタイミングを含む場合を示 す図である。
[図 13]図 13は、水平同期信号 Hsyncの周波数を 20kHz、ロー（Low)期間の長さを 1 0 sとし、入力矩形波の周波数を変化させたときの系が示す周波数特性を示す図で ある。
[図 14]図 14は、本発明の実施形態に係る携帯端末である携帯電話機の構成の概略 を示す外観図である。
符号の説明
10· · '液晶表示装置、 11·· 'ガラス基板、 12· · '有効表示部、 13·· '水平駆動回 路、 1311···第 1の水平駆動回路、 13ϋ···第 2の水平駆動回路、 13SMPL'.'サン プリングラッチ回路群、 131···第 1ランプリングラッチ回路、 132···第 2サンプリング ラッチ回路、 133···第 3サンプリングラッチ回路、 134···第 1ラッチ回路、 135· "第 2ラッチ回路、 136···第 3ラッチ回路、 137···第 1ラッチ系列、 138···第 2ラッチ系 列、 130SEL'''ラッチ出力選択スィッチ、 13DAC'''デジタルアナログ変換回路、 13ABUD- · 'アナログバッファ、 13LSEL- · 'ラインセレクタ、 14· · '垂直駆動回路、 15···データ処理回路、 16···電源回路、 161···昇圧用パルス生成部、 162· "周 波数ばらつき補正部、 1621···入力パルスカウンタ、 1622···カウンタ値比較ロジッ ク回路 (または周波数補正ロジック回路）、 1623···出力選択スィッチ、 163···昇圧 回路、 17···インタフェース回路、 18···タイミングジェネレータ。
発明を実施するための最良の形態
[0024] 以下、本発明の実施の形態について図面に関連付けて詳細に説明する。
[0025] 図 3および図 4は、本発明の実施形態に係る駆動回路一体型表示装置の構成例を 示す概略構成図であって、図 3は本実施形態に係る駆動回路一体型表示装置の配 置構成を示す図であり、図 4は本実施形態に係る駆動回路一体型表示装置の回路 機能を示すシステムブロック図である。
ここでは、たとえば、各画素の電気光学素子として液晶セルを用いたアクティブマト リクス型液晶表示装置に適用した場合を例に採って説明する。
[0026] この液晶表示装置 10は、図 3に示すように、透明絶縁基板、たとえばガラス基板 11 上に、液晶セルを含む複数の画素がマトリクス状に配置された有効表示部 (ACDSP ) 12、図 3において有効表示部 12の上下に配置された一対の第 1および第 2の水平 駆動回路 (Hドライノ 、 HDRV)13U, 13D、図 1において有効表示部 2の側部に配 置された垂直駆動回路 (Vドライノ^ VDRV) 14、データ処理回路（DATAPRC) 15 、 DC— DCコンバータにより形成された電源回路（DC— DC) 16、インタフェース回 路 (IZF) 17、タイミングジェネレータ (TG) 18、および複数の駆動基準電圧を水平 駆動回路 13U, 13D等に供給する基準電圧駆動回路 (REFDRV) 19等が集積され ている。
また、ガラス基板 11の第 2の水平駆動回路 13Dの配置位置の近傍の縁部にはデ ータ等の入力パッド 20が形成されて 、る。
[0027] ガラス基板 11は、能動素子 (たとえば、トランジスタ)を含む複数の画素回路がマトリ タス状に配置形成される第 1の基板と、この第 1の基板と所定の間隙をもって対向して 配置される第 2の基板とによって構成される。そして、これら第 1,第 2の基板間に液 晶が封入される。
絶縁基板に形成される回路群は、低温ポリシリコン TFTプロセスにより形成されて いる。すなわち、この駆動回路一体型表示装置 10は、有効表示部 12の周辺部 (額 縁）に水平駆動系や垂直駆動系が配され、これら駆動系がポリシリコン TFTを用いて 画素エリア部と共に同一基板上に一体的に形成される。
[0028] 本実施形態の駆動回路一体型液晶表示装置 10は、 2つの水平駆動回路 13U, 1 3Dを有効画素部 12の両サイド（図 3では上下）に配置している力 これは、データ線 の奇数ラインと偶数ラインとに分けて駆動するためである。
2つの水平駆動回路 13U、 13Dにおいては、 3つのデジタルデータを、サンプリン グラッチ回路にそれぞれ格納し、一水平期間 (H)中に共用のデジタルアナログ変換 回路で 3回アナログデータへの変換処理を行い、 3つのアナログデータを水平期間 内で時分割的に選択してデータライン (信号線）に出力することにより RGBセレクタ方 式を採用している。
本実施形態においては、 3つのデジタル画像データ R, G, Bのうち、デジタル Rデ 一タを第 1デジタルデータ、デジタル Bデータを第 2デジタルデータ、デジタル Gデー タを第 3デジタルデータとして説明する。
[0029] 以下、本実施形態の液晶表示装置 10の各構成要素の構成並びに機能について 順を追って説明する。
[0030] 有効表示部 12は、液晶セルを含む複数の画素がマトリクス状に配列されている。
そして、有効表示部 12は、水平駆動回路 13U, 13D、並びに垂直駆動回路 14に より駆動されるデータラインおよび垂直走査ラインがマトリクス状に配線されている。
[0031] 図 5は、有効表示部 12の具体的な構成の一例を示す図である。
ここでは、図面の簡略化のために、 3行（n—l行〜 n+ 1行） 4列（m—2列〜 m+ 1 列）の画素配列の場合を例に採って示して 、る。
図 4にお!/ヽて、表示咅 12に ίま、垂直走査ライン ···， 121η— 1, 121η, 121η+ 1, …と、データライン…， 122m— 2, 122m— 1, 122m, 122m+ l,…と力 ^マトリクス 状に配線され、それらの交点部分に単位画素 123が配置されている。
[0032] 単位画素 123は、画素トランジスタである薄膜トランジスタ TFT、液晶セル LCおよ び保持容量 Csを有する構成となっている。ここで、液晶セル LCは、薄膜トランジスタ
TFTで形成される画素電極 (一方の電極）とこれに対向して形成される対向電極 (他 方の電極)との間で発生する容量を意味する。
[0033] 薄膜トランジスタ TFTは、ゲート電極が垂直走査ライン…， 121η— 1, 121η, 121 η+ 1,…に接続され、ソース電極力 Sデータライン…， 122m— 2, 122m— 1, 122m
, 122m+ l,…に接続されている。
液晶セル LCは、画素電極が薄膜トランジスタ TFTのドレイン電極に接続され、対向 電極が共通ライン 124に接続されている。保持容量 Csは、薄膜トランジスタ TFTのド レイン電極と共通ライン 124との間に接続されて!ヽる。
共通ライン 124には、ガラス基板 11に駆動回路等と一体的に形成される VCOM回 路 21により所定の交流電圧がコモン電圧 Vcomとして与えられる。
[0034] 垂直走査ライン…， 121η— 1, 121η, 121η+ 1,…の各一端は、図 3に示す垂直 駆動回路 14の対応する行の各出力端にそれぞれ接続される。
垂直駆動回路 14は、たとえばシフトレジスタを含んで構成され、垂直転送クロック V
CK (図示せず）に同期して順次垂直選択パルスを発生して垂直走査ライン…， 121 η- 1, 121η, 121η+ 1,…に与えることによって垂直走査を行う。
[0035] また、表示部 12において、たとえば、データライン…， 122m— 1, 122m+ l,…の 各一端が図 3に示す第 1の水平駆動回路 13Uの対応する列の各出力端に、各他端 が図 3に示す第 2の水平駆動回路 13Dの対応する列の各出力端にそれぞれ接続さ れる。
[0036] 第 1の水平駆動回路 13Uは、 Rデータ、 Bデータ、および Gデータの 3つのデジタル データを、サンプリングラッチ回路にそれぞれ格納し、一水平期間 (H)中に 3回アナ ログデータへの変換処理を行い、 3つのデータを水平期間内で時分割的に選択して 対応するデータラインに出力する。
第 1の水平駆動回路 13Uは、この RGBセレクタ方式の採用に伴い、第 1および第 2 サンプリングラッチ回路にラッチされた Rデータと Bデータを時分割的に第 1ラッチ回 路、さらには第 2ラッチ回路に転送し、この Rデータと Bデータのラッチ回路への時分 割的な転送処理の間に第 3サンプリングラッチ回路にラッチされた Gデータを第 3ラッ チ回路に転送し、第 2ラッチ回路および第 3ラッチ回路にラッチされる R, B, Gデータ を 1水平期間内で選択的に出力してアナログデータに変換し、 3つのアナログデータ を水平期間内で時分割的に選択して対応するデータラインに出力する。
すなわち、本実施形態の水平駆動回路 13Uにおいては、 RGBセレクタシステムを 実現するために、 2つのデジタル R, Bデータ用の第 1ラッチ系列と、 1つのデジタル G データ用の第 2ラッチ系列とを並列的に配置し、セレクタ以降のデジタルアナログ変 換回路 (DAC)、アナログバッファ、ラインセレクタを共有するように構成することにより 、狭額縁化、低消費電力化を図っている。
第 2の水平駆動回路 13Dは、基本的には第 1の水平駆動回路 13Uと同様の構成 を有する。
[0037] 図 6は、本実施形態の第 1の水平駆動回路 13Uと第 2の水平駆動回路 13Dの基本 的な構成例を示すブロック図である。以下では水平駆動回路 13として説明する。 なお、この水平駆動回路は、 3つのデジタルデータに対応した基本的な構成を示し ており、実際には、同様の構成が並列的に複数配列される。
[0038] 水平駆動回路 13は、図 6に示すように、シフトレジスタ（HSR)群 13HSR、サンプリ ングラッチ回路群 13SMPL、ラッチ出力選択スィッチ 130SEL、デジタルアナログ変 換回路 13DAC、アナログバッファ 13ABUF、およびラインセレクタ 13LSELを有す る。
[0039] シフトレジスタ群 13HSRは、水平転送クロック HCK (図示せず）に同期して各列に 対応する各転送段から順次シフトパルス (サンプリングパルス）をサンプリングラッチ回 路群 13 SMPLに出力する複数のシフトレジスタ（HSR)を有する。
[0040] サンプリングラッチ回路群 13SMPLは、第 1デジタルデータである Rデータを順次 サンプリングしてラッチする第 1サンプリングラッチ回路 131と、第 2デジタルデータで ある Bデータを順次サンプリングしてラッチし、また、第 1サンプリングラッチ回路 131 にラッチされた Rデータを所定のタイミングでラッチする第 2サンプリングラッチ回路 13 2と、第 3デジタルデータである Gデータを順次サンプリングしてラッチする第 3サンプ リングラッチ回路 133と、第 2サンプリングラッチ回路 132にラッチされたデジタルデー タ Rまたは Bデータをシリアルに転送するための第 1ラッチ回路 134と、第 1ラッチ回路 134にラッチされデジタル Rまたは Bデータをより高い電圧振幅に変換してラッチする レベルシフト機能を有する第 2ラッチ回路 135と、第 3サンプリングラッチ回路 133にラ ツチされたデジタル Gデータをより高い電圧振幅に変換してラッチするレベルシフト機 能を有する第 3ラッチ回路 136と、を有する。
このような構成を有するサンプリングラッチ回路群 13SMPLにおいて、第 1サンプリ ングラッチ回路 131、第 2サンプリングラッチ回路 132、第 1ラッチ回路 134、および第 2ラッチ回路 135により第 1ラッチ系列 137が形成され、第 3ランプリングラッチ回路 13 3および第 3ラッチ回路 136により第 2ラッチ系列 138が形成されている。
[0041] 本実施形態においては、データ処理回路 15から各水平駆動回路 13U, 13Dに入 力されるデータは 0— 3V(2. 9V)系のレベルで供給される。
そして、サンプリングラッチ回路群 13SMPLの出力段である第 2および第 3ラッチ回 路 135, 136のレベルシフト機能により、たとえば— 2. 3V〜4. 8V系にレベルアップ される。
[0042] ラッチ出力選択スィッチ 130SELは、サンプリングラッチ回路群 13SMPLの出力を 選択的に切り替えてデジタルアナログ回路 13DACに出力する。
デジタルアナログ変換回路 13DACは、一水平期間中に 3回デジタル ·アナログ変 換を行う。すなわち、デジタルアナログ変換回路 13DACは、一水平期間中に 3つの デジタル R, B, Gデータをアナログデータに変換する。
アナログバッファ 13ABUFは、デジタルアナログ変換回路 13DACでアナログ信号 に変換された R, B, Gデータをバッファリングしてラインセレクタ 13LSELに出力する ラインセレクタ 13LSELは、一水平期間において 3つのアナログ R, B, Gデータを 選択して、対応するデータライン DTL— R、 DTL— B、 DTL— Gに出力する。
[0043] ここで、水平駆動回路 13における動作について説明する。
[0044] 水平駆動回路 13において、連続する画像データをサンプリングする際、第 1、第 2、 および第 3サンプリングラッチ回路 131, 132, 133に格納する。
水平方向 1ラインすベてのデータの第 1、第 2、および第 3サンプリングラッチ回路 1 31〜133への格納が完了すると、水平方向ブランキング期間に第 2サンプリングラッ チ回路 132内のデータを第 1ラッチ回路 134に転送し、すぐに第 2ラッチ回路 135に 転送し格納する。
次に、第 1サンプリングラッチ回路 131内のデータを第 2サンプリングラッチ 132に転 送し、すぐに第 1ラッチ回路 134に転送し格納する。また同期間に第 3サンプリングラ ツチ回路 133内のデータを第 3ラッチ回路 136に転送する。
そして次の水平方向 1ラインのデータを、第 1、第 2、および第 3サンプリングラッチ 回路 131, 132, 133【こ格糸内して!/ヽく。
次の水平方向 1ラインのデータを格納している間に、第 2ラッチ回路 135および第 3 ラッチ回路 136に格納されているデータを、ラッチ出力選択スィッチ 130SELが切替 わることによりデジタルアナログ変換回路 13DACに出力する。
その後、第 1ラッチ回路 134に格納されているデータを第 2ラッチ回路 135に転送し 格納する。そのデータをラッチ出力選択スィッチ 130SELが切替わることによりデジ タルアナログ変換回路 13DACに出力する。
このサンプリングラッチ方式により、 3つのデジタルデータをデジタルアナログ変換 回路 13DACに出力するため、高精細化 ·狭額縁ィ匕を実現することが可能となる。 また、第 3デジタルデータは、水平方向 1ラインのデータを格納している間転送作業 を伴わな 、こと、 RGBセレクタ駆動の場合は B (Blue)→G (Green)→R (Red)の順で 書き込むことが、液晶の VT特性など力 良いことから、人間の眼に最も影響を与えや すい色のデータ、つまり Gデータにすることにより、画質ばらつきに強くなる。
[0045] データ処理回路 15は、外部より入力されたパラレルのデジタル R, G, Bデータのレ ベルを 0— 3V (2. 9V)系から 6V系にシフトするレベルシフタ 151、レベルシフトされ た R, G, Bデータを位相調整や周波数を下げるために、シリアルデータ力 パラレル データに変換するシリアル ·パラレル変換回路 152、パラレルデータを 6V系から 0— 3 V ( 2. 9 V)系にダウンシフトして奇数データ（odd— data)を水平駆動回路 13Uに 出力し、偶数データ (even— data)を水平駆動回路 13Dに出力するダウンコンパ一 タ 153を有する。
[0046] 電源回路 16は、 DC— DCコンバータを含み、たとえば外部力 液晶電圧 VDD1 ( たとえば 2. 9V)が供給され、この電圧をインタフェース回路 17から供給されるマスタ クロック MCKや水平同期信号 Hsyncに同期して、あるいは内蔵されている発振回路 により、周波数が低く（遅く）、発振周波数にばらつきのあるクロックを所定の補正シス テムで補正した補正クロックおよび水平同期 Hsyncに基づいて 2倍の 6V系の内部パ ネル電圧 VDD2 (たとえば 5. 8V)に昇圧し、パネル内部の各回路に供給する。 また、電源回路 16は、内部パネル電圧として負電圧である VSS2 (たとえば一 1. 9 V)、 VSS3 (たとえば一 3. 8V)を生成してパネル内部の所定回路 (インタフェース回 路等）に供給する。
[0047] ここで、本実施形態の特徴的な構成である、内蔵されている発振回路により、周波 数が低く（遅く）、発振周波数にばらつきのあるクロックを所定の補正システムで補正 した補正クロックおよび水平同期 Hsyncに基づいて 2倍の 6V系の内部パネル電圧 V DD2 (たとえば 5. 8V)に昇圧し、パネル内部の各回路に供給する電源回路 16の構 成について説明する。
[0048] 図 7は、本実施形態に係る低温ポリシリコン TFTを用いた電源回路の構成を示すブ ロック図である。
この電源回路 16は、昇圧用パルス生成部 161、分周補正システムにより形成される 周波数ばらつき補正部 162、および 2倍昇圧回路 163により構成されている。
そして、昇圧用パルス生成部 161、および周波数ばらつき補正部 162により発振回 路が形成される。
[0049] パルス生成部 161は、昇圧用パルスを生成するたとえば図 8に示すような、奇数個 のインバータ INVをリング状に接続したリングオシレータ (発振器）により形成される。 低温ポリシリコンプロセスによって形成されるトランジスタ力もなる発振器は、トランジ スタ条件や温度、湿度などの様々な条件に応じてトランジスタ特性がばらつき、結果
、発振周波数が大きくばらつく。
すなわち、パルス生成部 161は、周波数ばらつきを有する矩形波信号を出力する 発振回路に形成されている。
[0050] 周波数ばらつき補正部 162は、たとえば水平同期信号 Hsyncあるいは垂直同期信 号 Vsyncに同期し、パルス生成部 161の出力矩形波をある周波数範囲内に抑制し、 昇圧回路 163に出力する。 本実施形態の周波数ばらつき補正部 162は、出力周波数のばらつき補正を実現 するにあたり、位相比較のための基準周波数入力を必要としないことを特徴としてい る。
すなわち、周波数ばらつき補正部 162は、プロセス条件によって発振回路の発振 周波数が大幅にばらつくことから、それを抑制するための回路であって、以下に説明 するような構成を有し、発振器自身のばらつき幅に合わせて分周器の数を調整する ように形成される。
[0051] 図 9は、本実施形態に係る電源回路における周波数ばらつき補正部の構成例を示 すブロック図である。
[0052] 図 9の周波数ばらつき補正部 162は、パルス生成部 161の発振出力パルスの入力 パルスカウンタ 1621、カウンタ値比較ロジック回路（または周波数補正ロジック回路） 1622、および出力選択スィッチ 1623により構成されている。
[0053] 入力パルスカウンタ 1621は、たとえば T型フリップフロップ TFFからなる n個の 2bit カウンタの縦続接続で構成され、比較入力期間内に入力される矩形波のハイ (High) レベル、ロー（Low)レベル期間の数をカウントするカウンタである。
入カノルスカウンタ 1621は、リセット解除でカウント動作を開始し、次にリセットをか けるときにばらつき補正を終了する。この期間のカウント数 (入力周波数）に応じて最 適な分周回数を選ぶことで、出力矩形波を任意の周波数範囲に収めることができる。 入力の分周出力は入力パルスカウンタの各出力を利用する。
[0054] カウンタ値比較ロジック回路（周波数補正ロジック回路） 1622は、入力パルスカウン タ 1621が任意の数をカウントしたときに、縦続接続された任意のカウンタ力も最終出 力を選択する信号 SELl〜SELnを生成し、出力選択スィッチ 1623に出力する。こ の出力選択結果 (入力矩形波に対する周波数補正結果）はロジックリセットがかかる まで保持される。
[0055] 出力選択スィッチ 1623は、出力選択信号 SELl〜SELnを受け、対応するカウン タ値を出力する。カウンタ値比較ロジック回路 1622におけるロジックの組み合わせに よって、出力周波数の最低 *最高値の決定とそれらの比率調整ができる。
[0056] 図 10は、図 9の周波数ばらつき補正部 162のより具体的な構成例を示す回路図で ある。
[0057] この例では、入力パルスカウンタ 1621は、縦続接続された 5つの T型フリップフロッ プ TFFにより形成されて!、る。縦続接続された 5つの T型フリップフロップ TFF1〜TF F5のリセット端子 rstに比較期間入力信号として水平同期信号 Hsyncが供給される。
[0058] カウンタ値比較ロジック回路（周波数補正ロジック回路） 1622は、 3つの SR型フリツ プフロップ SRFF1〜SRFF3、 3つの NANDゲート NA1〜NA3、および 3つの NO Rゲート NR1〜NR3により形成されている。
SR型フリップフロップ SRFF1の S端子が NANDゲート NA1の出力端子に接続さ れ、出力端子 XQから出力選択信号 SELAが出力され、かつ、端子 XQは NORゲー ト NR1の一方の入力端子に接続されて 、る。
SR型フリップフロップ SRFF2の S端子が NANDゲート NA2の出力端子に接続さ れ、出力端子 Qが NORゲート NR1の他方の入力端子に接続され、出力端子 XQが NORゲート NR2および NR3の一方の入力端子に接続されている。そして、 NORゲ ート NR1の出力端子力も出力選択信号 SELBが出力される。
SR型フリップフロップ SRFF3の S端子が NANDゲート NA3の出力端子に接続さ れ、出力端子 Qが NORゲート NR2の他方の入力端子に接続され、出力端子 XQが NORゲート NR3の他方の入力端子に接続されている。そして、 NORゲート NR2の 出力端子から出力選択信号 SELCが出力され、 NORゲート NR3の出力端子から出 力選択信号 SELDが出力される。
3つの SR型フリップフロップ SRFF1〜SRFF3のリセット端子 rstは、水平同期信号 Hsyncより十分長 、リセットパルス Rstの供給ラインに接続されて 、る。
NANDゲート NA1の一方の入力端子が T型フリップフロップ TFF2の出力端子 Q に接続され、他方の入力端子が T型フリップフロップ TFF3の出力端子 Qに接続され ている。
NANDゲート NA2の一方の入力端子が T型フリップフロップ TFF3の出力端子 Q に接続され、他方の入力端子が T型フリップフロップ TFF4の出力端子 Qに接続され ている。
NANDゲート NA3の一方の入力端子が T型フリップフロップ TFF4の出力端子 Q に接続され、他方の入力端子が T型フリップフロップ TFF5の出力端子 Qに接続され ている。
[0059] 出力選択スィッチ 1623は、 4つの CMOSスィッチ TSW1〜TSW4、およびインバ ータ INV1〜INV4により形成されている。
[0060] 入力パルスカウンタ 1621のリセットは水平同期信号（Hsync)、カウンタ値比較ロジ ック回路 (周波数補正ロジック回路） 1622のリセットは水平同期信号 Hsyncよりも十 分長 、パルス (Rst)である。
また、 T型フリップフロップ TFF1〜TFF5 (各カウンタ）の XQ出力を CNT_A— Eと する。
[0061] 図 11および図 12は、図 10の周波数ばらつき補正部の動作を示すタイミングチヤ一 トであって、図 11は水平同期信号 Hsyncがハイレベル、リセット信号 Rstがハイベル の場合を示し、図 12は水平同期信号 Hsyncがハイレベルからローベルの切り替わる タイミングを含み、リセット信号 Rstがハイベルからローレベルに切り替わるタイミング を含む場合を示している。
[0062] 以下に、図 11に関連付けて図 10の周波数ばらつき補正部の動作を説明する。
[0063] ここで、図 11のタイミングく 1 >で水平同期信号 Hsyncがハイ（High)レベルになり カウンタのリセットが解除されたとする。水平同期信号 Hsyncが次にロー（Low)レべ ルになるまでの間、カウント数 (入力周波数）によって分周回数の選択動作は以下の ように場合わけされる。
[0064] 1.入力矩形波のハイ（High)期間の数が 7回未満のとき logic_A- Cはすべてロー（Lo w)でこのとき出力選択信号 SEL_Aがハイレベルで出力される。これにより、パルス生 成部 161により入力されたノ ルス信号 S161がそのまま出力される (図 11く 1 > -く 2 >)。
[0065] 2.入力矩形波のハイ（High)期間の数が 7回以上 13回未満のとき logi Aがハイ（Hi gh)でこのとき出力選択信号 SEL_Bがノ、ィレベルで出力される。これにより、出力とし て入力の 2分周である CNT_Aが選択される (図 11 < 2> -く 3 >)。
[0066] 3.入力矩形波のハイ（High)期間の数が 13回以上 25回未満のとき logi Bがハイ（ High)でこのとき SEL_Cがハイレベルで出力される。これにより、出力として入力の 4 分周である CNT_Bが選択される (図 11く 3 > -く 4>)。
[0067] 4.入力矩形波のハイ（High)期間の数が 25回以上のとき logic_Cがハイ（High)でこ のとき SEL_Dがハイレベルで出力される。これにより、出力として入力の 8分周である CNT_Cが選択される (図 11 < 4 >より右)。
[0068] 次に、水平同期信号 Hsyncがロー（Low)になったとき、各カウンタ（TFF1〜TFF5 )はリセットされるが分周選択信号 SEL_A— Dのハイ（High)もしくはロー（Low)は SR 型フリップフロップ SRFF1にラッチされているのでリセット信号 Rstがロー（Low)にな るまでの間、分周補正の結果は維持される。
リセット信号 Rstがロー（Low)になると選択信号 SEL_B— Dがロー（Low)、選択信号 SEL_Aがハイ (High)になりばらつき補正が行われず入力をそのまま出力する。
[0069] 例として、入力のハイ (High)期間が 10回カウントされた直後に水平同期信号 Hsyn cがロー（Low)になったときの系の動作を図 12のタイミングチャートに示している。 ここで、水平同期信号 Hsyncの周波数を 20kHz、ロー（Low)期間の長さを 10 sと し、入力矩形波の周波数を変化させたときの系が示す周波数特性を図 13に示す。 図 13からわ力るように、発振周波数が 100kHz〜l. 2MHz (最低値と最高値は 12 倍)までばらつく発振器を周波数補正システムに接続したとすると、出力周波数は最 低 78. lkHz、最高 150kHzとなり、最低値と最高値の差は 1. 92倍に抑えられる。
[0070] インタフ ース回路 17は、外部力も供給されるマスタクロッ MCK、水平同期信号 H sync,垂直同期信号 Vsyncのレベルをパネル内部ロジックレベル（たとえば VDD2 レベル）までレベルシフトし、レベルシフト後のマスタクロック MCK、水平同期信号 Hs ync、垂直同期信号 Vsyncをタイミングジェネレータ 18に供給し、また、水平同期信 号 Hsyncを電源回路 16に供給する。
インタフェース回路 17は、電源回路 16がマスタクロックを用いずに内蔵の発振回路 のクロックを補正した補正クロックに基づいて昇圧を行う構成の場合には、マスタクロ ック MCKの電源回路 16への供給は行わな!/、ように構成可能である。あるいはインタ フェース回路 17から電源回路 16へマスタクロック MCKの供給ラインをそのままで、 電源回路 16側でマスタクロック MCKを昇圧に使用しないように構成することも可能 である。 [0071] タイミングジェネレータ 18は、インタフェース回路 17により供給されたマスタクロック MCK、水平同期信号 Hsync、垂直同期信号 Vsyncに同期して、水平駆動回路 13 U, 13Dのクロックとして用いられる水平スタートパルス HST、水平クロックパルス HC K (HCKX)、垂直駆動回路 14のクロックとして用いられる垂直スタートパルス VST、 垂直クロック VCK(VCKX)を生成し、水平スタートパルス HST、水平クロックパルス HCK (HCKX)を水平駆動回路 13U, 13Dに供給し、垂直スタートパルス VST、垂 直クロック VCK (VCKX)を垂直駆動回路 14に供給する。
[0072] 次に、上記構成による動作を説明する。
[0073] 外部からの供給電圧 VDDO、 VDD1が電源回路 16に入力される。
電源回路 16においては、電圧 VDD1をパネル内部駆動電圧 VDD2まで昇圧した 後、外部入力信号を VDD2までにレベルシフトし全回路が駆動可能となる。
電源回路 16が電源オンすると、パルス生成部 161から周波数ばらつきを有する矩 形波信号 S 161が周波数ばらつき補正部 162に出力される。
周波数ばらつき補正部 162においては、たとえば水平同期信号 Hsyncに同期し、 パルス生成部 161の出力矩形波がある周波数範囲内に抑制されて昇圧回路 163に 出力される。昇圧回路 163においては、たとえば液晶電圧 VDD1 (たとえば 2. 9V) 力 発振周波数にばらつきのあるクロックを所定の補正システムで補正した補正クロッ クおよび水平同期 Hsyncに基づいて 2倍の 6V系の内部パネル電圧 VDD2 (たとえ ば 5. 8V)に昇圧されて、パネル内部の各回路に供給される。
[0074] そして、外部より入力されたパラレルのデジタルデータは、ガラス基板 11上のデー タ処理回路 15で位相調整や周波数を下げるためのパラレル変換が行われ、 Rデー タ、 Bデータ、および Gデータが第 1および第 2の水平駆動回路 13U, 13Dに出力さ れる。
第 1および第 2の水平駆動回路 13U, 13Dでは、データ処理回路 15より入力され たデジタル Gデータが第 3サンプリングラッチ回路 133で 1Hかけて順次サンプリング し保持される。その後、水平のブランキング期間に第 3ラッチ回路 136に転送される。 これと並行して、 Rデータと Bデータが別々に 1Hかけてサンプリングされて第 1およ び第 2サンプリングラッチ回路 131, 132に保持され、次の水平ブランキング期間に それぞれの第 1ラッチ回路 134に転送される。
水平方向 1ラインすベてのデータの第 1、第 2、および第 3サンプリングラッチ回路 1 31〜133への格納が完了すると、水平方向ブランキング期間に第 2サンプリングラッ チ回路 132内のデータが第 1ラッチ回路 134に転送され、すぐに第 2ラッチ回路 135 に転送され格納される。
次に、第 1サンプリングラッチ回路 131内のデータが第 2サンプリングラッチ 132に 転送され、すぐに第 1ラッチ回路 134に転送されて格納される。また同期間に第 3サ ンプリングラッチ回路 133内のデータが第 3ラッチ回路 136に転送される。
そして次の水平方向 1ラインのデータ力 第 1、第 2、および第 3サンプリングラッチ 回路 131, 132, 133【こ格糸内されて!ヽく。
次の水平方向 1ラインのデータを格納している間に、第 2ラッチ回路 135および第 3 ラッチ回路 136に格納されて 、るデータ力 ラッチ出力選択スィッチ 130SELが切替 わることによりデジタルアナログ変換回路 13DACに出力される。
その後、第 1ラッチ回路 134に格納されているデータが第 2ラッチ回路 135に転送さ れて格納される。そのデータがラッチ出力選択スィッチ 130SELが切替わることによ りデジタルアナログ変換回路 13DACに出力される。
次の 1H期間にデジタルアナログ変換回路 13DACでアナログデータに変換された R, B, Gデータがアナログバッファ 13ABUFに保持され、 1H期間が 3分割された形 態で各アナログ R, B, Gデータが対応するデータラインに選択的に出力される。 なお、 G、 R、 Bの処理の順番は切り替わっても実現可能である。
以上説明したように、本実施形態によれば、周波数ばらつきを有する矩形波信号を 出力する発振器により形成されたパルス生成部 161と、パルス生成部 161の出力矩 形波をある周波数範囲内に抑制し、昇圧回路 163に出力する周波数ばらつき補正 部 162とを有することから、以下の効果を得ることができる。
すなわち、周波数ばらつきを有する発振器に対し、出力周波数のばらつきをある一 定保証範囲内に抑制することが可能となる。
また、インタフェースの電圧および周波数に依存しな 、独立した回路ブロックを構 成 ·制御できるため、インタフ ースの低電圧 ·高周波数に対応した回路一体型液晶 表示装置の実現が可能である。
さらにまた、発振器の発振周波数の無調整化と部品点数の大幅削減を図ることが でき、出力周波数の安定ィ匕に伴う歩留まりの向上を図れる利点がある。
[0076] また、本実施形態によれば、第 1デジタルデータ (R)および第 2デジタルデータ（B) 用のサンプリングラッチ回路 131, 132、第 1ラッチ回路 134、および第 2ラッチ回路 1 35を縦続接続してシリアル転送する第 1ラッチ系列 137と、第 3デジタルデータ用の サンプリングラッチ回路 133および第 3ラッチ回路 136を縦続接続した第 2ラッチ系列 138とを有し、共用のデジタルアナログ（DA)変換回路 13DAC、アナログバッファ回 路 13ABUF、一水平期間（H)中に 3つのアナログデータ (R, B, G)を選択的に対 応するデータラインに出力するラインセレクタ 13LSELを有することから、以下の効果 を得ることができる。
この構成にすることにより、既存システムよりも同ドットピッチの幅で必要となる DA変 換回路 ·アナログバッファ回路の数が減り、狭額縁化を実現することが可能となる。 また、第 1および第 2デジタルデータ用と第 3デジタルデータ用のサンプリングラッチ 回路力 データ処理回路を構成することにより、高精細化を実現することが可能とな る。
すなわち、本システムにより、絶縁基板上に高精細化と狭額縁ィ匕された 3ラインセレ クタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
また、水平駆動回路の回路数を削減可能なため、低消費電力な 3ラインセレクタシ ステム、およびこれを用いた駆動回路一体型表示装置を実現できる。
さらに、 1水平期間中に 3分割して信号線に出力するため、高速動作となるが、画質 ばらつきに強 、3ラインセレクタシステム、およびこれを用いた駆動回路一体型表示 装置を実現できる。
[0077] なお、上記実施形態では、アクティブマトリクス型液晶表示装置に適用した場合を 例に採って説明したが、これに限定されるものではなぐエレクト口ルミネッセンス (EL )素子を各画素の電気光学素子として用いた EL表示装置などの他のアクティブマトリ タス型表示装置にも同様に適用可能である。
[0078] またさらに、上記実施形態に係るアクティブマトリクス型液晶表示装置に代表される アクティブマトリクス型表示装置は、パーソナルコンピュータ、ワードプロセッサ等の o
A機器やテレビジョン受像機などのディスプレイとして用いられる外、特に装置本体の 小型化、コンパクトィ匕が進められている携帯電話機や PDAなどの携帯端末の表示部 として用いて好適なものである。
[0079] 図 14は、本発明が適用される携帯端末、たとえば携帯電話機の構成の概略を示す 外観図である。
[0080] 本例に係る携帯電話機 200は、装置筐体 210の前面側に、スピーカ部 220、表示 部 230、操作部 240、およびマイク部 250が上部側力 順に配置された構成となって いる。
このような構成の携帯電話機において、表示部 230にはたとえば液晶表示装置が 用いられ、この液晶表示装置として、先述した実施形態に係るアクティブマトリクス型 液晶表示装置が用いられる。
[0081] このように、携帯電話機などの携帯端末において、先述した実施形態に係るァクテ イブマトリクス型液晶表示装置を表示部 230として用いることにより、周波数ばらつき を有する発振器に対し、出力周波数のばらつきをある一定保証範囲内に抑制するこ とが可能で、インタフェースの電圧および周波数に依存しな 、独立した回路ブロック を構成'制御できる。このため、インタフェースの低電圧'高周波数に対応した回路一 体型液晶表示装置の実現が可能であり、発振器の発振周波数の無調整化と部品点 数の大幅削減を図ることができ、出力周波数の安定ィ匕に伴う歩留まりの向上を図れる 禾 IJ点がある。
また、狭ピッチ化が可能で、狭額縁化を実現でき、また表示装置の低消費電力化を 図ることができ、よって端末本体の低消費電力化が可能になる。
産業上の利用可能性
[0082] 本発明の発振回路、電源回路、それを用いた表示装置、電子機器は、コスト増を招 くことなぐ表示パネルに内蔵でき調整作業を必要としないことから、パーソナルコン ピュータ、ワードプロセッサ等の OA機器やテレビジョン受像機などのディスプレイとし て用いられる外、特に装置本体の小型化、コンパクト化が進められている携帯電話機 や PDAなどの携帯端末の表示部として適用可能である。

Claims

請求の範囲
[1] 絶縁基板上に形成された低温ポリシリコン薄膜トランジスタを含む発振回路であつ て、
周波数ばらつきを有するパルス信号を生成する発振器を含むパルス生成部と、 上記パルス生成部の出力矩形波を所定の周波数範囲内に抑制して出力する周波 数ばらつき補正部と、を有し、
上記周波数ばらつき補正部は、
n個のカウンタの縦続接続され、比較入力期間内に上記パルス生成部から入力さ れる矩形波のハイレベル、ローレベル期間の数をカウントする入力パルスカウンタと、 上記入力パルスカウンタが任意の数をカウントしたとき、縦続接続された任意の力 ゥンタカ 最終出力を選択する選択信号を生成するカウンタ値比較回路と、
上記選択信号を受け、対応するカウンタ値を出力する出力選択回路と、を含む 発振回路。
[2] 上記入カノルスカウンタは、リセット解除でカウント動作を開始し、次にリセットをか けるときにばらつき補正を終了する
請求項 1記載の発振回路。
[3] 入力矩形波に対する周波数補正結果はリセットがかかるまで保持される
請求項 1記載の発振回路。
[4] 上記カウンタ値比較回路におけるロジックの組み合わせによって、出力周波数の最 低 '最高値の決定とそれらの比率調整が可能である
請求項 1記載の発振回路。
[5] 絶縁基板上に形成された低温ポリシリコン薄膜トランジスタを含む発振回路の出力 に基づ!/、て所定の電圧を昇圧する電源回路であって、
上記発振回路は、
周波数ばらつきを有するパルス信号を生成する発振器を含むパルス生成部と、 上記パルス生成部の出力矩形波を所定の周波数範囲内に抑制して出力する周 波数ばらつき補正部と、を有し、
上記周波数ばらつき補正部は、 n個のカウンタの縦続接続され、比較入力期間内に上記ノ ルス生成部から入力 される矩形波のハイレベル、ローレベル期間の数をカウントする入力パルスカウンタと 上記入力パルスカウンタが任意の数をカウントしたとき、縦続接続された任意の カウンタ力 最終出力を選択する選択信号を生成するカウンタ値比較回路と、
上記選択信号を受け、対応するカウンタ値を出力する出力選択回路と、を含む 電源回路。
[6] 上記入カノルスカウンタは、リセット解除でカウント動作を開始し、次にリセットをか けるときにばらつき補正を終了する
請求項 5記載の電源回路。
[7] 入力矩形波に対する周波数補正結果はリセットがかかるまで保持される
請求項 5記載の電源回路。
[8] 上記カウンタ値比較回路におけるロジックの組み合わせによって、出力周波数の最 低 '最高値の決定とそれらの比率調整が可能である
請求項 5記載の電源回路。
[9] 画素がマトリクス状に配置された表示部と、
上記表示部を駆動する駆動回路と、
絶縁基板上に形成された低温ポリシリコン薄膜トランジスタを含む発振回路の出力 に基づ!/ヽて所定の電圧を昇圧して基板内部駆動電圧を生成する電源回路と、を少 なくとも含み、
上記発振回路は、
周波数ばらつきを有するパルス信号を生成する発振器を含むパルス生成部と、 上記パルス生成部の出力矩形波を所定の周波数範囲内に抑制して出力する周 波数ばらつき補正部と、を有し、
上記周波数ばらつき補正部は、
n個のカウンタの縦続接続され、比較入力期間内に上記ノ ルス生成部から入力 される矩形波のハイレベル、ローレベル期間の数をカウントする入力パルスカウンタと 上記入力パルスカウンタが任意の数をカウントしたとき、縦続接続された任意の カウンタ力 最終出力を選択する選択信号を生成するカウンタ値比較回路と、
上記選択信号を受け、対応するカウンタ値を出力する出力選択回路と、を含む 表示装置。
[10] 上記入カノ ルスカウンタは、リセット解除でカウント動作を開始し、次にリセットをか けるときにばらつき補正を終了する
請求項 9記載の表示装置。
[11] 入力矩形波に対する周波数補正結果はリセットがかかるまで保持される
請求項 9記載の表示装置。
[12] 上記カウンタ値比較回路におけるロジックの組み合わせによって、出力周波数の最 低 '最高値の決定とそれらの比率調整が可能である
請求項 9記載の表示装置。
[13] 表示装置を備えた電子機器であって、
上記表示装置は、
画素がマトリクス状に配置された表示部と、
上記表示部を駆動する駆動回路と、
絶縁基板上に形成された低温ポリシリコン薄膜トランジスタを含む発振回路の出 力に基づ ヽて所定の電圧を昇圧して基板内部駆動電圧を生成する電源回路と、を 少なくとも含み、
上記発振回路は、
周波数ばらつきを有するパルス信号を生成する発振器を含むパルス生成部と、 上記パルス生成部の出力矩形波を所定の周波数範囲内に抑制して出力する周 波数ばらつき補正部と、を有し、
上記周波数ばらつき補正部は、
n個のカウンタの縦続接続され、比較入力期間内に上記パルス生成部力ゝら入 力される矩形波のハイレベル、ローレベル期間の数をカウントする入力パルスカウン タと、
上記入力パルスカウンタが任意の数をカウントしたとき、縦続接続された任意 のカウンタ力 最終出力を選択する選択信号を生成するカウンタ値比較回路と、 上記選択信号を受け、対応するカウンタ値を出力する出力選択回路と、を含 む
電子機器。
[14] 上記入カノルスカウンタは、リセット解除でカウント動作を開始し、次にリセットをか けるときにばらつき補正を終了する
請求項 13記載の電子機器。
[15] 入力矩形波に対する周波数補正結果はリセットがかかるまで保持される
請求項 13記載の電子機器。
[16] 上記カウンタ値比較回路におけるロジックの組み合わせによって、出力周波数の最 低 '最高値の決定とそれらの比率調整が可能である
請求項 13記載の電子機器。
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