WO2007083744A1

WO2007083744A1 - 表示装置および電子機器

Info

Publication number: WO2007083744A1
Application number: PCT/JP2007/050792
Authority: WO
Inventors: Masaaki Tonogai; Yoshiharu Nakajima; Yoshitoshi Kida; Masaki Murase; Daisuke Ito
Original assignee: Sony Corporation
Priority date: 2006-01-20
Filing date: 2007-01-19
Publication date: 2007-07-26
Also published as: US20090273593A1; CN101405640A; EP1980897A4; TW200741638A; JP2007193237A; EP1980897A1; KR20080093035A

Abstract

　狭ピッチ化が可能で、狭額縁化を実現でき、また、より低消費電力化が可能な型表示装置およびそれ用いた電子機器であって、２つの水平駆動回路１３Ｕ、１３Ｄにおいては、３つのデジタルデータを、サンプリングラッチ回路にそれぞれ格納し、一水平期間（Ｈ）中に共用のデジタルアナログ変換回路で３回アナログデータへの変換処理を行い、３つのアナログデータを水平期間内で時分割的に選択してデータライン（信号線）に出力することによりＲＧＢセレクタ方式を採用している。

Description

表示装置および電子機器

技術分野

[0001] 本発明は、液晶表示装置等のアクティブマトリクス型表示装置およびそれを用いた電子機器に関するものである。

背景技術

[0002] 近年、携帯電話機や PDA(Personal Digital Assistants)などの携帯端末の普及がめざましい。これら携帯端末の急速な普及の要因の一つとして、その出力表示部として搭載されている液晶表示装置が挙げられる。その理由は、液晶表示装置が原理的に駆動するための電力を要しない特性を持ち、低消費電力の表示デバイスであるためである。

[0003] 近年、画素のスイッチング素子としてポリシリコン TFT (Thin Film Transistor:薄膜トランジスタ)用いたアクティブマトリクス型表示装置において、画素がマトリクス状に配置されてなる表示エリア部と同一基板上にデジタルインタフェース駆動回路を一体的に形成する傾向にある。

この駆動回路一体型表示装置は、有効表示部の周辺部 (額縁）に水平駆動系ゃ垂直駆動系が配され、これら駆動系が低温ポリシリコン TFTを用いて画素エリア部と共に同一基板上に一体的に形成される。

[0004] 図 1は、一般的な駆動回路一体型表示装置の概略構成を示す図である（たとえば、特許文献 1参照)。

[0005] この液晶表示装置は、図 1に示すように、透明絶縁基板、たとえばガラス基板 1上に、液晶セルを含む複数の画素がマトリクス状に配置された有効表示部 2、図 1において有効表示部 2の上下に配置された一対の水平駆動回路 (Hドライバ） 3U, 3D、図 1 にお、て有効表示部 2の側部に配置された垂直駆動回路 (Vドライバ) 4、複数の基準電圧を発生する一つの基準電圧発生回路 (RERDRV)5、およびデータ処理回路（ DATAPRC) 6等が集積されて!、る。

[0006] このように、図 1の駆動回路一体型表示装置は、 2つの水平駆動回路 3U, 3Dを有効画素部 2の両サイド（図 1では上下）に配置している力これは、データ線の奇数ラインと偶数ラインとに分けて駆動するためである。

[0007] 図 2は、奇数ラインと偶数ラインとを別々に駆動する図 1の水平駆動回路 3U, 3Dの構成例を示すブロック図である。

[0008] 図 2に示すように、奇数ライン駆動用の水平駆動回路 3Uと偶数ライン駆動用の水平駆動回路 3Dは同様の構成を有している。

具体的には、水平転送クロック HCK (図示せず）に同期して各転送段力順次シフトパルス（サンプリングパルス）を出力するシフトレジスタ（HSR)群 3HSRU, 3HSR Dと、シフトレジスタ 31U, 31Dから与えられるサンプリングパルスによりデジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路群 3SMPLU, 3SM PLDと、サンプリングラッチ回路 32U, 32Dの各ラッチデータを線順次化する線順次化ラッチ回路群 3LTCU、 3LTCDと、線順次化ラッチ回路 33U, 33Dで線順次化されたデジタル画像データをアナログ画像信号に変換するデジタル Zアナログ変換回路（DAC)群 3DACU, 3DACDと、を有する。

なお、通常、 DAC34U, 34Dの入力段には、レベルシフト回路が配置され、レベルアップさせたデータが DAC34に入力される。

特許文献 1 :特開 2002— 175033号公報

発明の開示

発明が解決しょうとする課題

[0009] し力しながら、上述した図 2の水平駆動回路においては、 1本のデータ線に対して、 1セットのサンプリングラッチ回路 32、線順次化ラッチ回路 33、および DAC34が必要になるため、レイアウト的に許容される横幅が少ない。このため狭ピッチ化が困難である。また、必要な回路数も多いため額縁が大きくなり、また消費電力が大きいといぅ不禾 IJ益がある。

図 2の水平駆動回路の場合、シリアルパラレルィ匕した R (赤）、 G (緑)、 B (青)データをサンプリングする 3つのサンプリングラッチ回路を要する力これでは狭ピッチ化、狭額縁ィ匕の要望に対応することは困難である。

これを克服するために、わゆる縦方向にレイアウトを延ばすことも考えられる力これでは急激にレイアウト面積が増大し、狭額縁化を実現することは困難である。

[0010] 本発明は、狭ピッチ化が可能で、狭額縁化を実現でき、また、より低消費電力化が可能な型表示装置およびそれ用いた電子機器を提供することにある。

課題を解決するための手段

[0011] 上記目的を達成するため、本発明の第 1の観点の表示装置は、画素がマトリクス状に配置された表示部と、上記表示部の各画素を行単位で選択する垂直駆動回路と、第 1、第 2、および第 3のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する水平駆動回路と、を有し、水平駆動回路は、上記第 1のデジタル画像データをサンプリングしてラッチする第 1サンプリングラッチ回路と、第 2のデジタル画像データをサンプリングしてラッチする第 2サンプリングラッチ回路と、上記第 1および第 2サンプリングラッチ回路の各ラッチデータを再度ラッチする第 1 ラッチ回路と、を含む第 1ラッチ系列と、上記第 3のデジタル画像データをサンプリングしてラッチする第 3サンプリングラッチ回路を含む第 2ラッチ系列と、上記第 1ラッチ系列および第 2ラッチ系列にラッチされた第 1、第 2、および第 3デジタル画像データを一水平期間中にアナログデータに変換するデジタルアナログ変換回路 (DAC)と、上記 DACによりアナログデータに変換された上記第 1、第 2、および第 3のアナログ画像データを所定の期間内で時分割的に選択して上記データラインに出力するラインセレクタと、を含む。

[0012] 好適には、上記第 1ラッチ系列は、上記第 1ラッチ回路にラッチされたデータをラッチする第 2ラッチ回路を有し、上記第 2ラッチ系列は、上記第 3サンプリングラッチ回路にラッチされたデータを再度ラッチする第 3ラッチ回路を有し、上記第 2ラッチ回路と上記第 3ラッチ回路にラッチされた各デジタル画像データを選択的に上記 DACに出力する選択スィッチをさらに有する。

[0013] 好適には、上記水平駆動回路は、上記第 1および第 2のサンプリングラッチ回路は縦続接続され、上記第 2サンプリングラッチ回路の出力に対して縦続接続された第 1 ラッチ回路および第 2ラッチ回路を含み、上記第 1および第 2のサンプリングラッチ回路は、同一のサンプリングパルスで第 1のデジタル画像データおよび第 2のデジタル画像データを格納し、上記第 2サンプリングラッチ回路の第 2のデジタル画像データを上記第 1ラッチ回路を通して第 2ラッチ回路に転送し、次に、第 1のサンプリングラッチ回路の第 1のデジタル画像データを第 2サンプリングラッチ回路を通して上記第 2ラツチ回路に転送する。

[0014] 好適には、上記第 3のデジタル画像データは、 3つのデジタル画像データのうち、波長帯域が中間にあるデータである。

[0015] 本発明の第 2の観点は、表示装置を備えた電子機器であって、上記表示装置は、画素がマトリクス状に配置された表示部と、上記表示部の各画素を行単位で選択する垂直駆動回路と、第 1、第 2、および第 3のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する水平駆動回路と、を有し、水平駆動回路は、上記第 1のデジタル画像データをサンプリングしてラッチする第 1サンプリングラッチ回路と、第 2のデジタル画像データをサンプリングしてラッチする第 2 サンプリングラッチ回路と、上記第 1および第 2サンプリングラッチ回路の各ラッチデータを再度ラッチする第 1ラッチ回路と、を含む第 1ラッチ系列と、上記第 3のデジタル画像データをサンプリングしてラッチする第 3サンプリングラッチ回路を含む第 2ラッチ系列と、上記第 1ラッチ系列および第 2ラッチ系列にラッチされた第 1、第 2、および第 3デジタル画像データを一水平期間中にアナログデータに変換するデジタルアナ口グ変換回路 (DAC)と、上記 DACによりアナログデータに変換された上記第 1、第 2、および第 3のアナログ画像データを所定の期間内で時分割的に選択して上記データラインに出力するラインセレクタと、を含む。

発明の効果

[0016] 本発明によれば、狭額縁で高精細までに対応でき、低消費電力な駆動回路一体型表示装置を実現できる。

図面の簡単な説明

[0017] [図 1]図 1は、一般的な駆動回路一体型表示装置の概略構成を示す図である。

[図 2]図 2は、奇数ラインと偶数ラインとを別々に駆動する図 1の水平駆動回路の構成例を示すブロック図である。 [図 3]図 3は、本発明の第 1の実施形態に係る駆動回路一体型表示装置の配置構成を示す図である。

[図 4]図 4は、本発明の第 1の実施形態に係る駆動回路一体型表示装置の回路機能を示すシステムブロック図である。

[図 5]図 5は、液晶表示装置の有効表示部の構成例を示す回路図である。

[図 6]図 6は、本実施形態の第 1および第 2の水平駆動回路の基本的な構成例を示すブロック図である。

[図 7]図 7は、第 2の実施形態に係る水平駆動回路の第 1ラッチ系列の具体的な構成を示す回路図である。

[図 8]図 8は、第 2の実施形態に係る水平駆動回路の第 2ラッチ系列の具体的な構成を示す回路図である。

[図 9]図 9は、図 3および図 4の装置を QVGAにて実現するときの既存システムと本発明システムの上下方向額縁サイズと高精細化可能領域の関係を示す図である。

[図 10]図 10は、本発明の第 3の実施形態に係る駆動回路一体型表示装置の配置構成を示す図である。

[図 11]図 11は、本発明の第 3の実施形態に係る駆動回路一体型表示装置の回路機能を示すシステムブロック図である。

[図 12]図 12は、本発明の実施形態に係る携帯端末である携帯電話機の構成の概略を示す外観図である。

符号の説明

10, 10A- · ·液晶表示装置、 11·· 'ガラス基板、 12·· ·有効表示部、 13·· ·水平駆動回路、 1311···第 1の水平駆動回路， 13D—第 2の水平駆動回路、 13SMPL'. 'サンプリングラッチ回路群、 131···第 1サンプリングラッチ回路、 132···第 2サンプリングラッチ回路、 133···第 3サンプリングラッチ回路、 134···第 1ラッチ回路、 135 • · '第 2ラッチ回路、 136· · '第 3ラッチ回路、 137· · '第 1ラッチ系歹 U、 138· · '第 2ラッチ系列。 130SEL'''ラッチ出力選択スィッチ、 13DAC'''デジタルアナログ変換回路、 13ABUD' · 'アナログバッファ、 13LSEL- · 'ラインセレクタ、 14· · '垂直駆動回路、 15· · 'データ処理回路、 16· · '電源回路、 17· · 'インタフェース回路、 18··· タイミングジェネレータ。

発明を実施するための最良の形態

[0019] 以下、本発明の実施の形態について図面に関連付けて詳細に説明する。

[0020] <第 1実施形態 >

図 3および図 4は、本発明の第 1の実施形態に係る駆動回路一体型表示装置の構成例を示す概略構成図であって、図 3は本第 1の実施形態に係る駆動回路一体型表示装置の配置構成を示す図であり、図 4は本第 1の実施形態に係る駆動回路一体型表示装置の回路機能を示すシステムブロック図である。

ここでは、たとえば、各画素の電気光学素子として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明する。

[0021] この液晶表示装置 10は、図 3に示すように、透明絶縁基板、たとえばガラス基板 11 上に、液晶セルを含む複数の画素がマトリクス状に配置された有効表示部 (ACDSP ) 12、図 3において有効表示部 12の上下に配置された一対の第 1および第 2の水平駆動回路 (Hドライノ、 HDRV) 13U, 13D、図 1において有効表示部 2の側部に配置された垂直駆動回路 (Vドライノ^ VDRV) 14、データ処理回路（DATAPRC) 15 、 DC— DCコンバータにより形成された電源回路（DC— DC) 16、インタフェース回路 (IZF) 17、タイミングジェネレータ (TG) 18、および複数の駆動基準電圧を水平駆動回路 13U, 13D等に供給する基準電圧駆動回路 (REFDRV) 19等が集積されている。

また、ガラス基板 11の第 2の水平駆動回路 13Dの配置位置の近傍の縁部にはデータ等の入力パッド 20が形成されて、る。

[0022] ガラス基板 11は、能動素子 (たとえば、トランジスタ)を含む複数の画素回路がマトリタス状に配置形成される第 1の基板と、この第 1の基板と所定の間隙をもって対向して配置される第 2の基板とによって構成される。そして、これら第 1,第 2の基板間に液晶が封入される。

絶縁基板に形成される回路群は、低温ポリシリコン TFTプロセスにより形成されている。すなわち、この駆動回路一体型表示装置 10は、有効表示部 12の周辺部 (額縁）に水平駆動系や垂直駆動系が配され、これら駆動系がポリシリコン TFTを用いて画素エリア部と共に同一基板上に一体的に形成される。

[0023] 本実施形態の駆動回路一体型液晶表示装置 10は、 2つの水平駆動回路 13U, 1 3Dを有効画素部 12の両サイド（図 3では上下）に配置している力これは、データ線の奇数ラインと偶数ラインとに分けて駆動するためである。

2つの水平駆動回路 13U、 13Dにおいては、 3つのデジタルデータを、サンプリングラッチ回路にそれぞれ格納し、一水平期間 (H)中に共用のデジタルアナログ変換回路で 3回アナログデータへの変換処理を行い、 3つのアナログデータを水平期間内で時分割的に選択してデータライン (信号線）に出力することにより RGBセレクタ方式を採用している。

本実施形態においては、 3つのデジタル画像データ R, G, Bのうち、デジタル Rデ一タを第 1デジタルデータ、デジタル Bデータを第 2デジタルデータ、デジタル Gデータを第 3デジタルデータとして説明する。

[0024] 以下、本実施形態の液晶表示装置 10の各構成要素の構成並びに機能について順を追って説明する。

[0025] 有効表示部 12は、液晶セルを含む複数の画素がマトリクス状に配列されている。

そして、有効表示部 12は、水平駆動回路 13U, 13D、並びに垂直駆動回路 14により駆動されるデータラインおよび垂直走査ラインがマトリクス状に配線されている。

[0026] 図 5は、有効表示部 12の具体的な構成の一例を示す図である。

ここでは、図面の簡略化のために、 3行（n—l行〜 n+ 1行） 4列（m—2列〜 m+ 1 列）の画素配列の場合を例に採って示して、る。

図 4にお!/ヽて、表示咅 12に ίま、垂直走査ライン ···， 121η— 1, 121η, 121η+ 1, …と、データライン…， 122m— 2, 122m— 1, 122m, 122m+ l,…と力 ^マトリクス状に配線され、それらの交点部分に単位画素 123が配置されている。

[0027] 単位画素 123は、画素トランジスタである薄膜トランジスタ TFT、液晶セル LCおよび保持容量 Csを有する構成となっている。ここで、液晶セル LCは、薄膜トランジスタ TFTで形成される画素電極 (一方の電極）とこれに対向して形成される対向電極 (他方の電極)との間で発生する容量を意味する。

[0028] 薄膜トランジスタ TFTは、ゲート電極が垂直走査ライン…， 121η— 1, 121η, 121 n+ 1,…に接続され、ソース電極力 Sデータライン…， 122m— 2, 122m— 1, 122m , 122m+ l,…に接続されている。

液晶セル LCは、画素電極が薄膜トランジスタ TFTのドレイン電極に接続され、対向電極が共通ライン 124に接続されている。保持容量 Csは、薄膜トランジスタ TFTのドレイン電極と共通ライン 124との間に接続されて!ヽる。

共通ライン 124には、ガラス基板 11に駆動回路等と一体的に形成される VCOM回路 21により所定の交流電圧がコモン電圧 Vcomとして与えられる。

[0029] 垂直走査ライン…， 121η— 1, 121η, 121η+ 1, …の各一端は、図 3に示す垂直駆動回路 14の対応する行の各出力端にそれぞれ接続される。

垂直駆動回路 14は、たとえばシフトレジスタを含んで構成され、垂直転送クロック V CK (図示せず）に同期して順次垂直選択パルスを発生して垂直走査ライン…， 121 η- 1, 121η, 121η+ 1,…に与えることによって垂直走査を行う。

[0030] また、表示部 12において、たとえば、データライン…， 122m— 1, 122m+ l,…の各一端が図 3に示す第 1の水平駆動回路 13Uの対応する列の各出力端に、各他端が図 3に示す第 2の水平駆動回路 13Dの対応する列の各出力端にそれぞれ接続される。

[0031] 第 1の水平駆動回路 13Uは、 Rデータ、 Bデータ、および Gデータの 3つのデジタルデータを、サンプリングラッチ回路にそれぞれ格納し、一水平期間 (H)中に 3回アナログデータへの変換処理を行い、 3つのデータを水平期間内で時分割的に選択して対応するデータラインに出力する。

第 1の水平駆動回路 13Uは、この RGBセレクタ方式の採用に伴い、第 1および第 2 サンプリングラッチ回路にラッチされた Rデータと Bデータを時分割的に第 1ラッチ回路、さらには第 2ラッチ回路に転送し、この Rデータと Bデータのラッチ回路への時分割的な転送処理の間に第 3サンプリングラッチ回路にラッチされた Gデータを第 3ラッチ回路に転送し、第 2ラッチ回路および第 3ラッチ回路にラッチされる R, B, Gデータを 1水平期間内で選択的に出力してアナログデータに変換し、 3つのアナログデータを水平期間内で時分割的に選択して対応するデータラインに出力する。

すなわち、本実施形態の水平駆動回路 13Uにおいては、 RGBセレクタシステムを実現するために、 2つのデジタル R, Bデータ用の第 1ラッチ回路系列と、 1つのデジタル Gデータ用の第 2ラッチ回路系列とを並列的に配置し、セレクタ以降のデジタルアナログ変換回路 (DAC)、アナログバッファ、ラインセレクタを共有するように構成することにより、狭額縁化、低消費電力化を図っている。

第 2の水平駆動回路 13Dは、基本的には第 1の水平駆動回路 13Uと同様の構成を有する。

[0032] 図 6は、本実施形態の第 1の水平駆動回路 13Uと第 2の水平駆動回路 13Dの基本的な構成例を示すブロック図である。以下では水平駆動回路 13として説明する。なお、この水平駆動回路は、 3つのデジタルデータに対応した基本的な構成を示しており、実際には、同様の構成が並列的に複数配列される。

[0033] 水平駆動回路 13は、図 6に示すように、シフトレジスタ（HSR)群 13HSR、サンプリングラッチ回路群 13SMPL、ラッチ出力選択スィッチ 130SEL、デジタルアナログ変換回路 13DAC、アナログバッファ 13ABUF、およびラインセレクタ 13LSELを有する。

[0034] シフトレジスタ群 13HSRは、水平転送クロック HCK (図示せず）に同期して各列に対応する各転送段から順次シフトパルス (サンプリングパルス）をサンプリングラッチ回路群 13 SMPLに出力する複数のシフトレジスタ（HSR)を有する。

[0035] サンプリングラッチ回路群 13SMPLは、第 1デジタルデータである Rデータを順次サンプリングしてラッチする第 1サンプリングラッチ回路 131と、第 2デジタルデータである Bデータを順次サンプリングしてラッチし、また、第 1サンプリングラッチ回路 131 にラッチされた Rデータを所定のタイミングでラッチする第 2サンプリングラッチ回路 13 2と、第 3デジタルデータである Gデータを順次サンプリングしてラッチする第 3サンプリングラッチ回路 133と、第 2サンプリングラッチ回路 132にラッチされたデジタルデータ Rまたは Bデータをシリアルに転送するための第 1ラッチ回路 134と、第 1ラッチ回路 134にラッチされデジタル Rまたは Bデータをより高い電圧振幅に変換してラッチするレベルシフト機能を有する第 2ラッチ回路 135と、第 3サンプリングラッチ回路 133にラツチされたデジタル Gデータをより高い電圧振幅に変換してラッチするレベルシフト機能を有する第 3ラッチ回路 136と、を有する。このような構成を有するサンプリングラッチ回路群 13SMPLにおいて、第 1サンプリングラッチ回路 131、第 2サンプリングラッチ回路 132、第 1ラッチ回路 134、および第 2ラッチ回路 135により第 1ラッチ系列 137が形成され、第 3サンプリングラッチ回路 1 33および第 3ラッチ回路 136により第 2ラッチ系列 138が形成されている。

[0036] 本実施形態においては、データ処理回路 15から各水平駆動回路 13U, 13Dに入力されるデータは 0— 3V(2. 9V)系のレベルで供給される。

そして、サンプリングラッチ回路群 13SMPLの出力段である第 2および第 3ラッチ回路 135, 136のレベルシフト機能により、たとえば— 2. 3V〜4. 8V系にレベルアップされる。

[0037] ラッチ出力選択スィッチ 130SELは、サンプリングラッチ回路群 13SMPLの出力を選択的に切り替えてデジタルアナログ回路 13DACに出力する。

デジタルアナログ変換回路 13DACは、一水平期間中に 3回デジタル一アナログ変換を行う。すなわち、デジタルアナログ変換回路 13DACは、一水平期間中に 3つのデジタル R, B, Gデータをアナログデータに変換する。

アナログバッファ 13ABUFは、デジタルアナログ変換回路 13DACでアナログ信号に変換された R, B, Gデータをバッファリングしてラインセレクタ 13LSELに出力するラインセレクタ 13LSELは、一水平期間において 3つのアナログ R, B, Gデータを選択して、対応するデータライン DTL— R、 DTL— B、 DTL— Gに出力する。

[0038] ここで、水平駆動回路 13における動作について説明する。

[0039] 水平駆動回路 13において、連続する画像データをサンプリングする際、第 1、第 2、および第 3サンプリングラッチ回路 131, 132, 133に格納する。

水平方向 1ラインすベてのデータの第 1、第 2、および第 3サンプリングラッチ回路 1 31〜133への格納が完了すると、水平方向ブランキング期間に第 2サンプリングラッチ回路 132内のデータを第 1ラッチ回路 134に転送し、すぐに第 2ラッチ回路 135に転送し格納する。

次に、第 1サンプリングラッチ回路 131内のデータを第 2サンプリングラッチ 132に転送し、すぐに第 1ラッチ回路 134に転送し格納する。また同期間に第 3サンプリングラツチ回路 133内のデータを第 3ラッチ回路 136に転送する。

そして次の水平方向 1ラインのデータを、第 1、第 2、および第 3サンプリングラッチ回路 131, 132, 133【こ格糸内して!/ヽく。

次の水平方向 1ラインのデータを格納している間に、第 2ラッチ回路 135および第 3 ラッチ回路 136に格納されているデータを、ラッチ出力選択スィッチ 130SELが切替わることによりデジタルアナログ変換回路 13DACに出力する。

その後、第 1ラッチ回路 134に格納されているデータを第 2ラッチ回路 135に転送し格納する。そのデータをラッチ出力選択スィッチ 130SELが切替わることによりデジタルアナログ変換回路 13DACに出力する。

このサンプリングラッチ方式により、 3つのデジタルデータをデジタルアナログ変換回路 13DACに出力するため、高精細化 ·狭額縁ィ匕を実現することが可能となる。また、第 3デジタルデータは、水平方向 1ラインのデータを格納している間転送作業を伴わな、こと、 RGBセレクタ駆動の場合は B (Blue)→G (Green)→R (Red)の順で書き込むことが、液晶の VT特性など力良いことから、人間の眼に最も影響を与えやすい色のデータ、つまり Gデータにすることにより、画質ばらつきに強くなる。

[0040] データ処理回路 15は、外部より入力されたパラレルのデジタル R, G, Bデータのレベルを 0— 3V (2. 9V)系から 6V系にシフトするレベルシフタ 151、レベルシフトされた R, G, Bデータを位相調整や周波数を下げるために、シリアルデータ力パラレルデータに変換するシリアル ·パラレル変換回路 152、パラレルデータを 6V系から 0— 3 V ( 2. 9 V)系にダウンシフトして奇数データ（odd— data)を水平駆動回路 13Uに出力し、偶数データ (even— data)を水平駆動回路 13Dに出力するダウンコンパ一タ 153を有する。

[0041] 電源回路 16は、 DC— DCコンバータを含み、たとえば外部力液晶電圧 VDD1 ( たとえば 2. 9V)が供給され、この電圧をインタフェース回路 17から供給されるマスタクロック MCKや水平同期信号 Hsyncに同期して、あるいは内蔵されている発振回路により、周波数が低く（遅く）、発振周波数にばらつきのあるクロックを所定の補正システムで補正した補正クロックおよび水平同期 Hsyncに基づいて 2倍の 6V系の内部パネル電圧 VDD2 (たとえば 5. 8V)に昇圧し、パネル内部の各回路に供給する。また、電源回路 16は、内部パネル電圧として負電圧である VSS2 (たとえば一 1. 9 V)、 VSS3 (たとえば一 3. 8V)を生成してパネル内部の所定回路 (インタフェース回路等）に供給する。

[0042] インタフース回路 17は、外部力も供給されるマスタクロッ MCK、水平同期信号 H sync,垂直同期信号 Vsyncのレベルをパネル内部ロジックレベル（たとえば VDD2 レベル）までレベルシフトし、レベルシフト後のマスタクロック MCK、水平同期信号 Hs ync、垂直同期信号 Vsyncをタイミングジェネレータ 18に供給し、また、水平同期信号 Hsyncを電源回路 16に供給する。

インタフェース回路 17は、電源回路 16がマスタクロックを用いずに内蔵の発振回路のクロックを補正した補正クロックに基づいて昇圧を行う構成の場合には、マスタクロック MCKの電源回路 16への供給は行わな!/、ように構成可能である。あるいはインタフェース回路 17から電源回路 16へマスタクロック MCKの供給ラインをそのままで、電源回路 16側でマスタクロック MCKを昇圧に使用しないように構成することも可能である。

[0043] タイミングジェネレータ 18は、インタフェース回路 17により供給されたマスタクロック MCK、水平同期信号 Hsync、垂直同期信号 Vsyncに同期して、水平駆動回路 13 U, 13Dのクロックとして用いられる水平スタートパルス HST、水平クロックパルス HC K (HCKX)、垂直駆動回路 14のクロックとして用いられる垂直スタートパルス VST、垂直クロック VCK(VCKX)を生成し、水平スタートパルス HST、水平クロックパルス HCK (HCKX)を水平駆動回路 13U, 13Dに供給し、垂直スタートパルス VST、垂直クロック VCK (VCKX)を垂直駆動回路 14に供給する。

[0044] 次に、上記構成による動作を説明する。

[0045] 外部より入力されたパラレルのデジタルデータは、ガラス基板 11上のデータ処理回路 15で位相調整や周波数を下げるためのパラレル変換が行われ、 Rデータ、 Bデータ、および Gデータが第 1および第 2の水平駆動回路 13U, 13Dに出力される。第 1および第 2の水平駆動回路 13U, 13Dでは、データ処理回路 15より入力されたデジタル Gデータが第 3サンプリングラッチ回路 133で 1Hかけて順次サンプリングし保持される。その後、水平のブランキング期間に第 3ラッチ回路 136に転送される。これと並行して、 Rデータと Bデータが別々に 1Hかけてサンプリングされて第 1および第 2サンプリングラッチ回路 131, 132に保持され、次の水平ブランキング期間にそれぞれの第 1ラッチ回路 134に転送される。

水平方向 1ラインすベてのデータの第 1、第 2、および第 3サンプリングラッチ回路 1 31〜133への格納が完了すると、水平方向ブランキング期間に第 2サンプリングラッチ回路 132内のデータが第 1ラッチ回路 134に転送され、すぐに第 2ラッチ回路 135 に転送され格納される。

次に、第 1サンプリングラッチ回路 131内のデータが第 2サンプリングラッチ 132に転送され、すぐに第 1ラッチ回路 134に転送されて格納される。また同期間に第 3サンプリングラッチ回路 133内のデータが第 3ラッチ回路 136に転送される。

そして次の水平方向 1ラインのデータ力第 1、第 2、および第 3サンプリングラッチ回路 131, 132, 133【こ格糸内されて!ヽく。

次の水平方向 1ラインのデータを格納している間に、第 2ラッチ回路 135および第 3 ラッチ回路 136に格納されて、るデータ力ラッチ出力選択スィッチ 130SELが切替わることによりデジタルアナログ変換回路 13DACに出力される。

その後、第 1ラッチ回路 134に格納されているデータが第 2ラッチ回路 135に転送されて格納される。そのデータがラッチ出力選択スィッチ 130SELが切替わることによりデジタルアナログ変換回路 13DACに出力される。

次の 1H期間にデジタルアナログ変換回路 13DACでアナログデータに変換された R, B, Gデータがアナログバッファ 13ABUFに保持され、 1H期間が 3分割された形態で各アナログ R, B, Gデータが対応するデータラインに選択的に出力される。なお、 G、 R、 Bの処理の順番は切り替わっても実現可能である。

本実施形態によれば、第 1デジタルデータ (R)および第 2デジタルデータ (B)用のサンプリングラッチ回路 131, 132、第 1ラッチ回路 134、および第 2ラッチ回路 135を縦続接続してシリアル転送する第 1ラッチ系列 137と、第 3デジタルデータ用のサンプリングラッチ回路 133および第 3ラッチ回路 136を縦続接続した第 2ラッチ系列 138とを有し、共用のデジタルアナログ (DA)変換回路 13DAC、アナログバッファ回路 13 ABUF、一水平期間（H)中に 3つのアナログデータ (R, B, G)を選択的に対応するデータラインに出力するラインセレクタ 13LSELを有することから、以下の効果を得ることができる。

この構成にすることにより、既存システムよりも同ドットピッチの幅で必要となる DA変換回路 ·アナログバッファ回路の数が減り、狭額縁化を実現することが可能となる。また、第 1および第 2デジタルデータ用と第 3デジタルデータ用のサンプリングラッチ回路力データ処理回路を構成することにより、高精細化を実現することが可能となる。

すなわち、本システムにより、絶縁基板上に高精細化と狭額縁ィ匕された 3ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。

また、水平駆動回路の回路数を削減可能なため、低消費電力な 3ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。

さらに、 1水平期間中に 3分割して信号線に出力するため、高速動作となるが、画質ばらつきに強、3ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。

[0047] <第 2実施形態 >

次に、第 2の実施形態として、本発明に係る駆動回路一体型液晶表示装置における第 1および第 2の水平駆動回路のより好適な構成について説明する。

[0048] 図 7は、第 2の実施形態に係る水平駆動回路の第 1ラッチ系列の具体的な構成を示す回路図である。また、図 8は、第 2の実施形態に係る水平駆動回路の第 2ラッチ系列の具体的な構成を示す回路図である。

[0049] 図 7において、図 6の第 1ラッチ系列 137を符号 200で示し、第 1サンプリングラッチ回路 131を符号 210、第 2サンプリングラッチ回路 132を符号 220、第 1ラッチ回路 1 34を符号 230、第 2ラッチ回路 135を符号 240でそれぞれ示している。

また、図 8において、図 6の第 2ラッチ系列 138を符号 300で示し、第 3サンプリングラッチ回路 133を符号 310、第 3ラッチ回路 136を符号 320でそれぞれ示している。

[0050] 図 7の回路は、図示しないシフトレジスタからのサンプリングパル SPにより 1つ目のデジタル Rデータをラッチする第 1サンプリングラッチ回路 210、同じサンプリングパルス SPで 2つ目のデジタル Bデータをラッチする第 2サンプリングラッチ回路 220、そのあと一括にデジタル Rデータおよび Bデータを転送する第 1ラッチ回路 230、および転送されたデジタルデータのレベルシフトを行う第 2ラッチ回路 240により構成される図示しないシフトレジスタ、第 1サンプリングラッチ回路 210、第 2サンプリングラッチ回路 220、第 1ラッチ回路 230は、 0— 3V(2. 9V)系の第 1の電源電圧 VDD1 (VS S)で転送および保持動作を行い、第 2ラッチ回路 240は、たとえば一 12. 3〜5. 8V 系の第 2電源電圧 VH1、VL1に変化して保持およびデータ出力動作を行う。

なお、第 1ラッチと第 2ラッチによりサンプリングラッチ回路群の R、 Bデータ用出力回路が構成される。

[0051] 第 1サンプリングラッチ回路 210は、 nチャネルのトランジスタ NT211〜NT218、および pチャネルのトランジスタ PT211〜PT214を含んで構成されて!、る。

トランジスタ NT211は、ゲートにサンプリングパルス SPが供給される Rデータの入力転送ゲート 211を構成している。

トランジスタ PT211と NT212, ΡΤ212と ΝΤ213で構成される CMOSインバータの入出力同士を交差結合してラッチ 212が構成されている。また、トランジスタ NT214 は、ゲートにサンプリングノルスの反転信号 XSPが供給されて、ラッチ 212のィコライズ回路 213を構成している。

トランジスタ PT213と NT215により CMOSインバータからなる出力バッファ 214が構成されている。

トランジスタ PT214と NT216により CMOSインバータからなる出力バッファ 215が構成されている。

そして、トランジスタ NT217は、ゲートに信号 Oelが供給されて、出力バッファ 214 の第 2サンプリングラッチ回路 220への出力転送ゲート 216を構成し、トランジスタ NT 218は、ゲートに信号 Oelが供給されて、出力バッファ 215の第 2サンプリングラッチ回路 220への出力転送ゲート 217を構成している。

[0052] 第 2サンプリングラッチ回路 220は、 nチャネルのトランジスタ NT221〜NT226、および pチャネルのトランジスタ PT221〜PT223を含んで構成されている。

トランジスタ NT221は、ゲートにサンプリングパルス SPが供給される Βデータの入力転送ゲート 221を構成している。

トランジスタ PT221と NT222, PT222と NT223で構成される CMOSインバータの入出力同士を交差結合してラッチ 222が構成されている。また、トランジスタ NT224 は、ゲートにサンプリングノルスの反転信号 XSPが供給されて、ラッチ 222のィコライズ回路 223を構成している。

トランジスタ PT223と NT225により CMOSインバータからなる出力バッファ 224が構成されている。

そして、トランジスタ NT226は、ゲートに信号 Oe2が供給されて、出力バッファ 224 の第 1ラッチ回路 230への出力転送ゲート 216を構成している。

[0053] 第 1ラッチ回路 230は、 nチャネルのトランジスタ NT231〜NT235、および pチヤネルのトランジスタ PT231〜PT233を含んで構成されている。

トランジスタ ΡΤ231と ΝΤ231 , ΡΤ232と ΝΤ232で構成される CMOSインバータの入出力同士を交差結合してラッチ 231が構成されている。また、トランジスタ NT233 は、ゲートに信号 Oe3の反転信号 XOe3が供給されて、ラッチ 231のィコライズ回路 2 32を構成している。

トランジスタ PT233と NT234により CMOSインバータからなる出力バッファ 233が構成されている。

そして、トランジスタ NT235は、ゲートに信号 Oe3が供給されて、出力バッファ 233 の第 2ラッチ回路 240への出力転送ゲート 234を構成して、る。

[0054] 第 2ラッチ回路 240は、 nチャネルのトランジスタ NT241〜NT244、および pチヤネルのトランジスタ PT241〜PT244を含んで構成されて!、る。

ランジスタ ΡΤ241と ΝΤ241 , ΡΤ242と ΝΤ242で構成される CMOSインバータの入出力同士を交差結合してラッチ 241が構成されている。また、トランジスタ NT243 はゲートに信号 XOe4が供給され、トランジスタ PT243はゲートに信号 Oe4が供給されて、ラッチ 241のィコライズ回路 242を構成している。

トランジスタ PT244と NT244により CMOSインバータからなる出力バッファ 243が構成されている。

この第 2ラッチ回路 240は、第 2の電源電圧系である電圧 VH1, VL1が供給されて動作する。

[0055] 図 7の回路においては、連続する画像データをサンプリングする際、第 1サンプリングラッチ回路 210にある画像データ（Rデータまたは Bデータ）を CMOSラッチセル 2 12に格納する。それと同時に第 2サンプリングラッチ回路 220に上と異なる画像データ（Bデータまたは Rデータ）を CMOSラッチセル 222に格納する。

水平方向 1ラインすベてのデータの第 1サンプリングラッチ回路 210、第 2サンプリングラッチ回路 220への格納が完了すると、水平方向ブランキング期間に第 2サンプリングラッチ回路 220内の CMOSラッチセル 222のデータを第 1ラッチ回路 230に転送し、すぐに第 2ラッチ回路 240に格納する。このとき、第 1ラッチ回路 P230は保持しな、ように CMOSラッチ 231構造を解除する。

第 2サンプリングラッチ回路 220内のデータを第 2ラッチ回路 230に転送が終了したら、次に第 1サンプリングラッチ回路 210に格納しているデータを第 2サンプリングラッチ回路 220に転送し、すぐに第 1ラッチ回路 230に格納する。

次の水平方向 1ラインのデータを第 1サンプリングラッチ回路 210、第 2サンプリングラッチ回路 220に格納する間に、第 2ラッチ回路 240に格納されている 1つ目のデータを選択スィッチに出力する。 1つ目のデータが選択スィッチに転送が終わると第 1ラツチ回路 230に格納されている 2つ目のデータが選択スィッチに入力される。

[0056] このサンプリングラッチ方式により 2つのデジタルデータを 1つのサンプリングラッチ回路で動作させるため Hdotピッチの小型化を実現できるものであり、これにより高解像度化が可能となる。

[0057] 第 3サンプリングラッチ回路 310は、 nチャネルのトランジスタ NT311〜NT316、および pチャネルのトランジスタ PT311〜PT313を含んで構成されて!、る。

トランジスタ NT311は、ゲートにサンプリングパルス SPが供給される Gデータの入力転送ゲート 311を構成してヽる。

トランジスタ ΡΤ311と ΝΤ312, ΡΤ312と ΝΤ313で構成される CMOSインバータの入出力同士を交差結合してラッチ 312が構成されている。また、トランジスタ NT314 は、ゲートにサンプリングノルスの反転信号 XSPが供給されて、ラッチ 312のィコライズ回路 313を構成している。トランジスタ PT313と NT315により CMOSインバータからなる出力バッファ 314が構成されている。

そして、トランジスタ NT316は、ゲートに信号 Oe5が供給されて、出力バッファ 314 の第 3ラッチ回路 320への出力転送ゲート 315を構成している。

[0058] 第 3ラッチ回路 320は、 nチャネルのトランジスタ NT321〜NT324、および pチヤネルのトランジスタ PT321〜PT324を含んで構成されて!、る。

ランジスタ PT321と NT321, ΡΤ322と ΝΤ322で構成される CMOSインバータの入出力同士を交差結合してラッチ 321が構成されている。また、トランジスタ NT323 はゲートは信号 XOe6が供給され、トランジスタ PT323はゲートに信号 Oe6が供給されて、ラッチ 321のィコライズ回路 322を構成している。

トランジスタ PT324と NT324により CMOSインバータからなる出力バッファ 323が構成されている。

この第 3ラッチ回路 320は、第 2の電源電圧系である電圧 VH2, VL2が供給されて動作する。

[0059] 図 8の回路においては、連続する画像データをサンプリングする際、第 3サンプリングラッチ回路 310に画像データ（Gデータ）をサンプリングして CMOSラッチセル 312 に格納する。

水平方向 1ラインのデータの第 3サンプリングラッチ回路 310への格納が完了すると、水平方向ブランキング期間に第 1サンプリングラッチ回路 310内の CMOSラッチセル 312のデータを第 3ラッチ回路 320に転送する。

次の水平方向 1ラインのデータを第 3サンプリングラッチ回路 310に格納する間に、第 3ラッチ回路 320に格納されているデータを選択スィッチに出力する。

[0060] この回路構成により、既存の方式力データをサンプリングに必要なサンプリングラツチ回路数が減少し、 Hdotピッチの狭ピッチ化に寄与している。また、既存型のサンプリングラッチ回路力新方式のサンプリングラッチ回路に変えることにより低消費電力化を可能としている。

[0061] すなわち、既存の方式では水平駆動回路は Hdot数 X 3(RGB)のサンプリングラッチ回路と DACとアナログバッファを必要、もしくは Hdot数 X 2のサンプリングラッチ回路と DACとアナログバッファを必要なため，狭ピッチ化の実現に障害となっていた。これに対して、本実施形態においては、 1つのサンプリングラッチ回路群とラッチ出力選択スィッチと DA変換回路とアナログバッファと 3選択スィッチで、 3つの画像データを処理するため、表示エリアの上 (もしくは下)に配置すると 2つの Hdotピッチに 1つの水平駆動回路を配置すればよい。このとき、もう 1つの水平駆動回路は反対側に配置するため、高精細化，狭額縁ィ匕を実現できる。また、既存の回路よりも回路数を削減できるため消費電力を抑えることが可能である。

[0062] 図 9は、図 3および図 4の装置を QVGAにて実現するときの既存システムと本発明システムの上下方向額縁サイズと高精細化可能領域の関係を示す図である。

図 9から分力るように、本発明システムは、既存システムに比較して、絶縁基板上に高精細化と狭額縁ィ匕された 3ラインセレクタシステム、およびこれを用いた駆動回路一体型表示装置を実現できる。

[0063] <第 3実施形態 >

図 10および図 11は、本発明の第 3の実施形態に係る駆動回路一体型表示装置の構成例を示す概略構成図であって、図 10は本第 3の実施形態に係る駆動回路一体型表示装置の配置構成を示す図であり、図 11は本第 3の実施形態に係る駆動回路一体型表示装置の回路機能を示すシステムブロック図である。

[0064] 本第 3の実施形態が上述した第 1および第 2の実施形態と異なる点は、水平駆動回路を片側のみに配置して駆動回路一体型表示装置を実現したことにある。

この方式にすると Hdot数の配置可能ピッチが半分になるため、図 3および図 4に比ベて高精細化はできな、が、水平駆動回路を配置しな!、辺の狭面積化を実現することが可能である。

[0065] なお、上記実施形態では、アクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、これに限定されるものではなぐエレクト口ルミネッセンス (EL )素子を各画素の電気光学素子として用いた EL表示装置などの他のアクティブマトリタス型表示装置にも同様に適用可能である。

[0066] またさらに、上記実施形態に係るアクティブマトリクス型液晶表示装置に代表されるアクティブマトリクス型表示装置は、パーソナルコンピュータ、ワードプロセッサ等の O A機器やテレビジョン受像機などのディスプレイとして用いられる外、特に装置本体の小型化、コンパクトィ匕が進められている携帯電話機や PDAなどの携帯端末の表示部として用いて好適なものである。

[0067] 図 12は、本発明が適用される携帯端末、たとえば携帯電話機の構成の概略を示す外観図である。

[0068] 本例に係る携帯電話機 400は、装置筐体 410の前面側に、スピーカ部 420、表示部 430、操作部 440、およびマイク部 450が上部側力順に配置された構成となっている。

このような構成の携帯電話機において、表示部 430にはたとえば液晶表示装置が用いられ、この液晶表示装置として、先述した実施形態に係るアクティブマトリクス型液晶表示装置が用いられる。

[0069] このように、携帯電話機などの携帯端末において、先述した実施形態に係るァクテイブマトリクス型液晶表示装置を表示部 430として用いることにより、この液晶表示装置に搭載される各回路において、狭ピッチ化が可能で、狭額縁化を実現でき、また表示装置の低消費電力化を図ることができ、よって端末本体の低消費電力化が可能になる。

産業上の利用可能性

[0070] 本発明の表示装置および電子機器は、狭ピッチ化が可能で、狭額縁化を実現でき、また、より低消費電力化が可能であることから、パーソナルコンピュータ、ワードプロセッサ等の OA機器やテレビジョン受像機などのディスプレイとして用いられる外、特に装置本体の小型化、コンパクトィ匕が進められている携帯電話機や PDAなどの携帯端末の表示部として適用可能である。

Claims

請求の範囲

[1] 画素がマトリクス状に配置された表示部と、

上記表示部の各画素を行単位で選択する垂直駆動回路と、

第 1、第 2、および第 3のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する水平駆動回路と、を有し、

水平駆動回路は、

上記第 1のデジタル画像データをサンプリングしてラッチする第 1サンプリングラッチ回路と、第 2のデジタル画像データをサンプリングしてラッチする第 2サンプリングラツチ回路と、上記第 1および第 2サンプリングラッチ回路の各ラッチデータを再度ラッチする第 1ラッチ回路と、を含む第 1ラッチ系列と、

上記第 3のデジタル画像データをサンプリングしてラッチする第 3サンプリングラッチ回路を含む第 2ラッチ系列と、

上記第 1ラッチ系列および第 2ラッチ系列にラッチされた第 1、第 2、および第 3デジタル画像データを一水平期間中にアナログデータに変換するデジタルアナログ変換回路 (DAC)と、

上記 DACによりアナログデータに変換された上記第 1、第 2、および第 3のアナ口グ画像データを所定の期間内で時分割的に選択して上記データラインに出力するラインセレクタと、を含む

表示装置。

[2] 上記第 1ラッチ系列は、上記第 1ラッチ回路にラッチされたデータをラッチする第 2ラツチ回路を有し、

上記第 2ラッチ系列は、上記第 3サンプリングラッチ回路にラッチされたデータを再度ラッチする第 3ラッチ回路を有し、

上記第 2ラッチ回路と上記第 3ラッチ回路にラッチされた各デジタル画像データを選択的に上記 DACに出力する選択スィッチをさらに有する

請求項 1記載の表示装置。

[3] 上記水平駆動回路は、上記第 1および第 2のサンプリングラッチ回路は縦続接続され、

上記第 2サンプリングラッチ回路の出力に対して縦続接続された第 1ラッチ回路および第 2ラッチ回路を含み、

上記第 1および第 2のサンプリングラッチ回路は、同一のサンプリングノノレスで第 1 のデジタル画像データおよび第 2のデジタル画像データを格納し、

上記第 2サンプリングラッチ回路の第 2のデジタル画像データを上記第 1ラッチ回路を通して第 2ラッチ回路に転送し、次に、第 1のサンプリングラッチ回路の第 1のデジタル画像データを第 2サンプリングラッチ回路を通して上記第 2ラッチ回路に転送する

請求項 2記載の表示装置。

[4] 上記水平駆動回路は、水平方向 1ラインのデータを格納している間は上記第 3のデジタル画像データの転送処理は行わなヽ

請求項 1記載の表示装置。

[5] 上記水平駆動回路は、水平方向 1ラインのデータを格納している間は上記第 3のデジタル画像データの転送処理は行わなヽ

請求項 3記載の表示装置。

[6] 上記第 3のデジタル画像データは、 3つのデジタル画像データのうち、波長帯域が中間にあるデータである

請求項 1記載の表示装置。

[7] 表示装置を備えた電子機器であって、

上記表示装置は、

画素がマトリクス状に配置された表示部と、

上記表示部の各画素を行単位で選択する垂直駆動回路と、

水平駆動回路は、

上記第 1のデジタル画像データをサンプリングしてラッチする第 1サンプリングラツチ回路と、第 2のデジタル画像データをサンプリングしてラッチする第 2サンプリングラッチ回路と、上記第 1および第 2サンプリングラッチ回路の各ラッチデータを再度ラツチする第 1ラッチ回路と、を含む第 1ラッチ系列と、

上記第 3のデジタル画像データをサンプリングしてラッチする第 3サンプリングラツチ回路を含む第 2ラッチ系列と、

上記第 1ラッチ系列および第 2ラッチ系列にラッチされた第 1、第 2、および第 3 デジタル画像データを一水平期間中にアナログデータに変換するデジタルアナログ変換回路 (DAC)と、

上記 DACによりアナログデータに変換された上記第 1、第 2、および第 3のアナログ画像データを所定の期間内で時分割的に選択して上記データラインに出力するラインセレクタと、を含む

電子機器。

[8] 上記第 1ラッチ系列は、上記第 1ラッチ回路にラッチされたデータをラッチする第 2ラツチ回路を有し、

請求項 7記載の電子機器。

[9] 上記水平駆動回路は、上記第 1および第 2のサンプリングラッチ回路は縦続接続され、

請求項 8記載の電子機器。

[10] 上記水平駆動回路は、水平方向 1ラインのデータを格納している間は上記第 3のデジタル画像データの転送処理は行わなヽ

請求項 7記載の電子機器。

[11] 上記水平駆動回路は、水平方向 1ラインのデータを格納している間は上記第 3のデジタル画像データの転送処理は行わなヽ

請求項 9記載の電子機器。

[12] 上記第 3のデジタル画像データは、 3つのデジタル画像データのうち、波長帯域が中間にあるデータである

請求項 7記載の電子機器。