KR20080093035A - 표시장치 및 전자기기 - Google Patents

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마사아키 도노가이
요시하루 나카지마
요시토시 기다
마사키 무라세
다이스케 이토
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소니 가부시끼 가이샤
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Abstract

협피치화가 가능하고, 협액자화를 실현할 수 있고, 또, 보다 저소비전력화가 가능한 형태 표시장치 및 그것을 이용한 전자기기이며, 2개의 수평 구동 회로(13U,13D)에 있어서는, 3개의 디지털 데이터를, 샘플링 래치 회로에 각각 격납하여, 1 수평기간(H) 중에 공용의 디지털 아날로그 변환 회로로 3회 아날로그 데이터 에의 변환 처리를 실시하고, 3개의 아날로그 데이터를 수평 기간 내에 시분할적으로 선택하여 데이터 라인(신호선)에 출력함으로써 RGB 2실렉터 방식을 채용하고 있다.

Description

표시장치 및 전자기기{Display device and electronic apparatus}
본 발명은, 액정 표시장치 등의 액티브 매트릭스형 표시장치 및 그것을 이용한 전자기기에 관한 것이다.
최근, 휴대 전화기나 PDA(Personal Digital Assistants) 등의 휴대 단말의 보급이 눈부시다. 이들 휴대 단말의 급속한 보급의 요인 중 하나로서, 그 출력 표시부로서 탑재되어 있는 액정 표시장치를 들 수 있다. 그 이유는, 액정 표시장치가 원리적으로 구동하기 위한 전력을 필요로 하지 않는 특성을 가지며, 저소비전력의 표시 디바이스이기 때문이다.
최근, 화소의 스위칭 소자로서 폴리 실리콘 TFT(Thin Film Transistor:박막 트랜지스터)를 이용한 액티브 매트릭스형 표시장치에 있어서, 화소가 매트릭스 상에 배치되어 이루어지는 표시 에어리어 부와 동일 기판상에 디지털 인터페이스 구동 회로를 일체적으로 형성하는 경향에 있다.
이 구동 회로 일체형 표시장치는, 유효 표시부의 주변부(액자)에 수평 구동계나 수직 구동계가 배치되며, 이들 구동계가 저온 폴리 실리콘 TFT를 이용하여 화소 에어리어 부와 함께 동일 기판상에 일체적으로 형성된다.
도 1은, 일반적인 구동 회로 일체형 표시장치의 개략 구성을 나타내는 도면 이다(예를 들면, 특허 문헌 1 참조).
이 액정 표시장치는, 도 1에 나타내는 바와 같이, 투명 절연 기판, 예를 들면, 유리 기판(1) 상에, 액정 셀을 포함한 복수의 화소가 매트릭스 상에 배치된 유효 표시부(2), 도 1에 있어서 유효 표시부(2)의 상하에 배치된 한 쌍의 수평 구동 회로(H드라이버)(3U,3D), 도 1 에 있어서 유효 표시부(2)의 측부에 배치된 수직 구동 회로(V드라이버)(4), 복수의 기준 전압을 발생하는 하나의 기준 전압 발생 회로(REF.DRV)(5) 및 데이터 처리 회로(DATAPRC)(6) 등이 집적되어 있다.
이와 같이, 도 1의 구동 회로 일체형 표시장치는, 2개의 수평 구동 회로(3U,3D)를 유효 화소부(2)의 양 사이드(도 1에서는 상하)에 배치하고 있지만, 이것은, 데이터 선의 홀수 라인과 짝수 라인으로 나누어 구동하기 때문이다.
도 2는, 홀수 라인과 짝수 라인을 따로따로 구동하는 도 1의 수평 구동 회로(3U,3D)의 구성 예를 나타내는 블럭도이다.
도 2에 나타내는 바와 같이, 홀수 라인 구동용의 수평 구동 회로(3U)와 짝수 라인 구동용의 수평 구동 회로(3D)는 같은 구성을 가지고 있다.
구체적으로는, 수평 전송 클록(HCK)(도시하지 않음)에 동기하여 각 전송단으로부터 차례차례 시프트 펄스(샘플링 펄스)를 출력하는 시프트 레지스터(shift register)(HSR) 군(3HSRU,3HSRD)과, 시프트 레지스터(31U,31D)로부터 주어지는 샘플링 펄스에 의해 디지털 화상데이터를 차례차례 샘플링하여 래치하는 샘플링 래치 회로군(3SMPLU,3SMPLD)과, 샘플링 래치 회로(32U,32D)의 각 래치 데이터를 선순차화(線順次化)하는 선순차화 래치 회로군(3LTCU,3LTCD)과, 선순차화 래치 회 로(33U,33D)에서 선순차화 된 디지털 화상 데이터를 아날로그 화상 신호로 변환하는 디지털/아날로그 변환 회로(DAC) 군(3DACU,3DACD)을 가진다.
또한, 통상, DAC(34U,34D)의 입력단에는, 레벨 시프트 회로가 배치되며, 레벨 업 시킨 데이터가 DAC(34)에 입력된다.
특허 문헌 1 : 특개 2002―175033호 공보
그렇지만, 상술한 도 2의 수평 구동 회로에 있어서는, 1개의 데이터 선에 대하여, 1세트의 샘플링 래치 회로(32), 선순차화 래치 회로(33) 및 DAC(34)가 필요하게 되기 때문에, 레이아웃 적으로 허용되는 가로 폭이 적다. 이 때문에 협피치화가 곤란하다. 또, 필요한 회로수도 많기 때문에 액자가 커지게 되며, 또 소비 전력이 크다고 하는 불이익이 있다.
도 2의 수평 구동 회로의 경우, 시리얼 패럴렐화한 R(빨강), G(초록), B(파랑) 데이터를 샘플링하는 3개의 샘플링 래치 회로를 필요로 하지만, 이것으로는 협치화, 협액자화의 요망에 대응하는 것은 곤란하다.
이것을 극복하기 위해서 이른바 세로 방향으로 레이아웃을 늘리는 것도 생각할 수 있지만, 이것으로는 급격하게 레이아웃 면적이 증대하여, 협액자화를 실현하는 것은 곤란하다.
본 발명은, 협피치화가 가능하여, 협액자화를 실현할 수 있고, 또, 보다 저소비전력화가 가능한 형태 표시장치 및 그것을 이용한 전자기기를 제공하는 것에 있다.
도 1은, 일반적인 구동 회로 일체형 표시장치의 개략 구성을 나타내는 도면이다.
도 2는, 홀수 라인과 짝수 라인을 따로따로 구동하는 도 1의 수평 구동 회로의 구성 예를 나타내는 블럭도이다.
도 3은, 본 발명의 제 1의 실시 형태에 관계되는 구동 회로 일체형 표시장치의 배치 구성을 나타내는 도면이다.
도 4는, 본 발명의 제 1의 실시 형태에 관계되는 구동 회로 일체형 표시장치의 회로 기능을 나타내는 시스템 블럭도이다.
도 5는, 액정 표시장치의 유효 표시부의 구성 예를 나타내는 회로도이다.
도 6은, 본 실시 형태의 제 1 및 제 2의 수평 구동 회로의 기본적인 구성 예를 나타내는 블럭도이다.
도 7은, 제 2의 실시 형태에 관계되는 수평 구동 회로의 제 1 래치 계열의 구체적인 구성을 나타내는 회로도이다.
도 8은, 제 2의 실시 형태에 관계되는 수평 구동 회로의 제 2 래치 계열의 구체적인 구성을 나타내는 회로도이다.
도 9는, 도 3 및 도 4의 장치를 QVGA에서 실현될 때의 기존 시스템과 본 발명 시스템의 상하 방향 액자 사이즈와 고정밀화 가능 영역의 관계를 나타내는 도면이다.
도 10은, 본 발명의 제 3의 실시 형태에 관계되는 구동 회로 일체형 표시장 치의 배치 구성을 나타내는 도면이다.
도 11은, 본 발명의 제 3의 실시 형태에 관계되는 구동 회로 일체형 표시장치의 회로 기능을 나타내는 시스템 블럭도이다.
도 12는, 본 발명의 실시 형태에 관계되는 휴대 단말인 휴대 전화기의 구성의 개략을 나타내는 외관도이다.
<도면의 주요부분에 대한 부호의 설명>
10, lOA. 액정 표시장치 11. 유리 기판
12. 유효 표시부 13. 수평 구동 회로
13U. 제 1의 수평 구동 회로 13D. 제 2의 수평 구동 회로
13SMPL. 샘플링 래치 회로군 131. 제 1 샘플링 래치 회로
132. 제 2 샘플링 래치 회로 133. 제 3 샘플링 래치 회로
134. 제 1 래치 회로 135. 제 2 래치 회로
136. 제 3 래치 회로 137. 제 1 래치 계열
138. 제 2 래치 계열 130SEL. 래치 출력 선택 스위치
13DAC. 디지털 아날로그 변환 회로 13ABUD. 아날로그 버퍼
13LSEL. 라인 실렉터 14. 수직 구동 회로
15. 데이터 처리 회로 16. 전원 회로
17. 인터페이스 회로 18. 타이밍 제너레이터
상기 목적을 달성하기 위해, 본 발명의 제 1의 관점의 표시장치는, 화소가 매트릭스 상에 배치된 표시부와, 상기 표시부의 각 화소를 행 단위로 선택하는 수직 구동 회로와, 제 1, 제 2 및 제 3의 디지털 화상 데이터를 입력으로 하여, 당해 디지털 화상 데이터를 아날로그 화상 신호로서 상기 수직 구동 회로에 의해서 선택된 행의 각 화소가 접속된 데이터 라인에 대해서 공급하는 수평 구동 회로를 가지며, 수평 구동 회로는, 상기 제 1의 디지털 화상 데이터를 샘플링하여 래치하는 제 1 샘플링 래치 회로와, 제 2의 디지털 화상 데이터를 샘플링하여 래치하는 제 2 샘플링 래치 회로와, 상기 제 1 및 제 2 샘플링 래치 회로의 각 래치 데이터를 재차 래치하는 제 1 래치 회로를 포함한 제 1 래치 계열과, 상기 제 3의 디지털 화상 데이터를 샘플링하여 래치하는 제 3 샘플링 래치 회로를 포함한 제 2 래치 계열과, 상기 제 1 래치 계열 및 제 2 래치 계열에 래치된 제 1, 제 2 및 제 3 디지털 화상 데이터를 1 수평기간 중에 아날로그 데이터로 변환하는 디지털 아날로그 변환 회로(DAC)와, 상기 DAC에 의해 아날로그 데이터로 변환된 상기 제 1, 제 2 및 제 3의 아날로그 화상 데이터를 소정의 기간 내에 시분할적으로 선택하여 상기 데이터 라인에 출력하는 라인 실렉터를 포함한다.
적합하게는, 상기 제 1 래치 계열은, 상기 제 1 래치 회로에 래치된 데이터를 래치하는 제 2 래치 회로를 가지며, 상기 제 2 래치 계열은, 상기 제 3 샘플링 래치 회로에 래치된 데이터를 재차 래치하는 제 3 래치 회로를 가지고, 상기 제 2 래치 회로와 상기 제 3 래치 회로에 래치된 각 디지털 화상 데이터를 선택적으로 상기 DAC에 출력하는 선택 스위치를 더 가진다.
적합하게는, 상기 수평 구동 회로는, 상기 제 1 및 제 2의 샘플링 래치 회로 는 종속접속되며, 상기 제 2 샘플링 래치 회로의 출력에 대해서 종속접속된 제 1 래치 회로 및 제 2 래치 회로를 포함하고, 상기 제 1 및 제 2의 샘플링 래치 회로는, 동일한 샘플링 펄스로 제 1의 디지털 화상 데이터 및 제 2의 디지털 화상 데이터를 격납하고, 상기 제 2 샘플링 래치 회로의 제 2의 디지털 화상 데이터를 상기 제 1 래치 회로를 통하여 제 2 래치 회로에 전송하고, 다음으로, 제 1의 샘플링 래치 회로의 제 1의 디지털 화상 데이터를 제 2 샘플링 래치 회로를 통하여 상기 제 2 래치 회로에 전송한다.
적합하게는, 상기 제 3의 디지털 화상 데이터는, 3개의 디지털 화상 데이터 중, 파장 대역이 중간에 있는 데이터이다.
본 발명의 제 2의 관점은, 표시장치를 갖춘 전자기기이며, 상기 표시장치는, 화소가 매트릭스 상에 배치된 표시부와, 상기 표시부의 각 화소를 행 단위로 선택하는 수직 구동 회로와, 제 1, 제 2, 및 제 3의 디지털 화상 데이터를 입력으로 하여, 당해 디지털 화상 데이터를 아날로그 화상 신호로서 상기 수직 구동 회로에 의해서 선택된 행의 각 화소가 접속된 데이터 라인에 대해서 공급하는 수평 구동 회로를 가지며, 수평 구동 회로는, 상기 제 1의 디지털 화상 데이터를 샘플링하여 래치하는 제 1 샘플링 래치 회로와, 제 2의 디지털 화상 데이터를 샘플링하여 래치하는 제 2 샘플링 래치 회로와, 상기 제 1 및 제 2 샘플링 래치 회로의 각 래치 데이터를 재차 래치하는 제 1 래치 회로를 포함한 제 1 래치 계열과, 상기 제 3의 디지털 화상 데이터를 샘플링하여 래치하는 제 3 샘플링 래치 회로를 포함한 제 2 래치 계열과, 상기 제 1 래치 계열 및 제 2 래치 계열에 래치된 제 1, 제 2 및 제 3 디 지털 화상 데이터를 1 수평기간 중에 아날로그 데이터로 변환하는 디지털 아날로그 변환 회로(DAC)와, 상기 DAC에 의해 아날로그 데이터로 변환된 상기 제 1, 제 2 및 제 3의 아날로그 화상 데이터를 소정의 기간 내에 시분할적으로 선택하여 상기 데이터 라인에 출력하는 라인 실렉터를 포함한다.
이하, 본 발명의 실시의 형태에 대하여 도면에 관련지어 상세하게 설명한다.
<제 1 실시 형태>
도 3 및 도 4는, 본 발명의 제 1의 실시 형태에 관계되는 구동 회로 일체형 표시장치의 구성 예를 나타내는 개략 구성도이며, 도 3은 본 제 1의 실시 형태에 관계되는 구동 회로 일체형 표시장치의 배치 구성을 나타내는 도면이며, 도 4는 본 제 1의 실시 형태에 관계되는 구동 회로 일체형 표시장치의 회로 기능을 나타내는 시스템 블럭도이다.
여기에서는, 예를 들면, 각 화소의 상기 광학 소자로서 액정 셀을 이용한 액티브 매트릭스형 액정 표시장치에 적용했을 경우를 예로 들어 설명한다.
이 액정 표시장치(10)는, 도 3에 나타내는 바와 같이, 투명 절연 기판, 예를 들면, 유리 기판(11) 상에, 액정 셀을 포함한 복수의 화소가 매트릭스 상에 배치된 유효 표시부(ACDSP)(12), 도 3에 있어서 유효 표시부(12)의 상하에 배치된 한 쌍의 제 1 및 제 2의 수평 구동 회로(H드라이버, HDRV)(13U,13D), 도 1에 있어서 유효 표시부(2)의 측부에 배치된 수직 구동 회로(V드라이버, VDRV)(14), 데이터 처리 회로(DATAPRC)(15), DC―DC 컨버터에 의해 형성된 전원 회로(DC―DC)(16), 인터페이스 회로(I/F)(17), 타이밍 제너레이터(TG)(18) 및 복수의 구동 기준 전압을 수평 구동 회로(13U,13D) 등에 공급하는 기준 전압 구동 회로(REFDRV)(19) 등이 집적되어 있다.
또, 유리 기판(11)의 제 2의 수평 구동 회로(13D)의 배치 위치의 근방의 가장자리에는 데이터 등의 입력 패드(20)가 형성되어 있다.
유리 기판(11)은, 능동 소자(예를 들면, 트랜지스터)를 포함한 복수의 화소 회로가 매트릭스 상에 배치 형성되는 제 1의 기판과, 이 제 1의 기판과 소정의 간격으로써 대향하여 배치되는 제 2의 기판에 의해서 구성된다. 그리고, 이들 제 1, 제 2의 기판 간에 액정이 봉입(封入)된다.
절연 기판에 형성되는 회로군은, 저온 폴리 실리콘 TFT 프로세스에 의해 형성되고 있다. 즉, 이 구동 회로 일체형 표시장치(10)는, 유효 표시부(12)의 주변부(액자)에 수평 구동계나 수직 구동계가 배치되며, 이들 구동계가 폴리 실리콘 TFT를 이용하여 화소 에어리어 부와 함께 동일 기판상에 일체적으로 형성된다.
본 실시 형태의 구동 회로 일체형 액정 표시장치(10)는, 2개의 수평 구동 회로(13U,13D)를 유효 화소부(12)의 양 사이드(도 3에서는 상하)에 배치하고 있지만, 이것은, 데이터 선의 홀수 라인과 짝수 라인으로 나누어 구동하기 때문이다.
2개의 수평 구동 회로(13U,13D)에 있어서는, 3개의 디지털 데이터를, 샘플링 래치 회로에 각각 격납하고, 1 수평기간(H) 중에 공용의 디지털 아날로그 변환 회로에서 3회 아날로그 데이터에의 변환 처리를 실시하여, 3개의 아날로그 데이터를 수평 기간 내에 시분할적으로 선택하여 데이터 라인(신호선)에 출력함으로써 RGB 실렉터 방식을 채용하고 있다.
본 실시 형태에 있어서는, 3개의 디지털 화상 데이터(R,G,B) 중, 디지털 R데이터를 제 1 디지털 데이터, 디지털 B데이터를 제 2 디지털 데이터, 디지털 G데이터를 제 3 디지털 데이터로서 설명한다.
이하, 본 실시 형태의 액정 표시장치(10)의 각 구성요소의 구성 및 기능에 대하여 순서에 따라 설명한다.
유효 표시부(12)는, 액정 셀을 포함한 복수의 화소가 매트릭스 상에 배열되어 있다.
그리고, 유효 표시부(12)는, 수평 구동 회로(13U,13D) 및 수직 구동 회로(14)에 의해 구동되는 데이터 라인 및 수직 주사 라인이 매트릭스 상에 배선되어 있다.
도 5는, 유효 표시부(12)의 구체적인 구성의 일례를 나타내는 도면이다.
여기에서는, 도면의 간략화를 위해서, 3행(n―1행∼n＋1행)4열(m―2열∼m＋1열)의 화소 배열의 경우를 예를 들어 나타내고 있다.
도 4에 있어서, 표시부(12)에는, 수직 주사 라인(121n―1, 121n, 121n＋1)과, 데이터 라인(122m―2, 122m―1, 122m, 122m＋1)이 매트릭스 상에 배선되며, 그러한 교점 부분에 단위 화소(123)가 배치되어 있다.
단위 화소(123)는, 화소 트랜지스터인 박막 트랜지스터(TFT), 액정 셀(LC) 및 보관 유지 용량(Cs)을 가지는 구성으로 되어 있다. 여기에서, 액정 셀(LC)은, 박막 트랜지스터(TFT)로 형성되는 화소 전극(한쪽의 전극)과 이것에 대향하여 형성되는 대향 전극(다른 한쪽의 전극)과의 사이에 발생하는 용량을 의미한다.
박막 트랜지스터(TFT)는, 게이트 전극이 수직 주사 라인(121n―1, 121n, 121n＋1)에 접속되며, 소스 전극이 데이터 라인(122m―2, 122m―1, 122m, 122m＋1)에 접속되어 있다.
액정 셀(LC)은, 화소 전극이 박막 트랜지스터(TFT)의 드레인 전극에 접속되며, 대향 전극이 공통 라인(124)에 접속되어 있다. 보관 유지 용량(Cs)은, 박막 트랜지스터(TFT)의 드레인 전극과 공통 라인(124)과의 사이에 접속되어 있다.
공통 라인(124)에는, 유리 기판(11)에 구동 회로 등과 일체적으로 형성되는 VCOM 회로(21)에 의해 소정의 교류 전압이 코먼 전압(Vcom)으로서 주어진다.
수직 주사 라인(121n―1, 121n, 121n＋1)의 각 일단은, 도 3에 나타내는 수직 구동 회로(14)의 대응하는 행의 각 출력단에 각각 접속된다.
수직 구동 회로(14)는, 예를 들면 시프트 레지스터(shift register)를 포함하여 구성되며, 수직 전송 클록(VCK)(도시하지 않음)에 동기하여 순차(順次) 수직 선택 펄스를 발생하여 수직 주사 라인(121n―1, 121n, 121n＋1)에 공급함으로써 수직 주사를 실시한다.
또, 표시부(12)에 있어서, 예를 들면, 데이터 라인(122m―1, 122m＋1)의 각 일단이 도 3에 나타내는 제 1의 수평 구동 회로(13U)의 대응하는 열의 각 출력단에, 각 외단이 도 3에 나타내는 제 2의 수평 구동 회로(13D)의 대응하는 열의 각 출력단에 각각 접속된다.
제 1의 수평 구동 회로(13U)는, R데이터, B데이터 및 G데이터의 3개의 디지털 데이터를, 샘플링 래치 회로에 각각 격납하고, 1 수평기간(H) 중에 3회 아날로 그 데이터에의 변환 처리를 실시하여, 3개의 데이터를 수평 기간 내에서 시분할적으로 선택하여 대응하는 데이터 라인에 출력한다.
제 1의 수평 구동 회로(13U)는, 이 RGB 실렉터 방식의 채용에 따라, 제 1 및 제 2 샘플링 래치 회로에 래치된 R데이터와 B데이터를 시분할적으로 제 1 래치 회로, 또는 제 2 래치 회로에 전송하고, 이 R데이터와 B데이터의 래치 회로에의 시분할적인 전송 처리 간에 제 3 샘플링 래치 회로에 래치된 G데이터를 제 3 래치 회로에 전송하고, 제 2 래치 회로 및 제 3 래치 회로에 래치되는 R, B, G데이터를 1 수평 기간 내에 선택적으로 출력하여 아날로그 데이터로 변환하고, 3개의 아날로그 데이터를 수평 기간 내에 시분할적으로 선택하여 대응하는 데이터 라인에 출력한다.
즉, 본 실시 형태의 수평 구동 회로(13U)에 있어서는, RGB 실렉터 시스템을 실현하기 위해, 2개의 디지털 R, B데이터용의 제 1 래치 회로 계열과, 1개의 디지털 G데이터용의 제 2 래치 회로 계열을 병렬적으로 배치하고, 실렉터 이후의 디지털 아날로그 변환 회로(DAC), 아날로그 버퍼, 라인 실렉터를 공유하도록 구성함으로써, 협액자화, 저소비전력화를 도모하고 있다.
제 2의 수평 구동 회로(13D)는, 기본적으로는 제 1의 수평 구동 회로(13U)와 같은 구성을 가진다.
도 6은, 본 실시 형태의 제 1의 수평 구동 회로(13U)와 제 2의 수평 구동 회로(13D)의 기본적인 구성 예를 나타내는 블럭도이다. 이하에서는 수평 구동 회로(13)로서 설명한다.
또한, 이 수평 구동 회로는, 3개의 디지털 데이터에 대응한 기본적인 구성을 나타내고 있고, 실제로는, 같은 구성이 병렬적으로 복수 배열된다.
수평 구동 회로(13)는, 도 6에 나타내는 바와 같이, 시프트 레지스터(HSR) 군(13HSR), 샘플링 래치 회로군(13SMPL), 래치 출력 선택 스위치(130SEL), 디지털 아날로그 변환 회로(13DAC), 아날로그 버퍼(13ABUF) 및 라인 실렉터(13LSEL)를 가진다.
시프트 레지스터군(13HSR)은, 수평 전송 클록(HCK)(도시하지 않음)에 동기하여 각 열에 대응하는 각 전송단으로부터 차례차례 시프트 펄스(샘플링 펄스)를 샘플링 래치 회로군(13SMPL)에 출력하는 복수의 시프트 레지스터(HSR)를 가진다.
샘플링 래치 회로군(13SMPL)은, 제 1 디지털 데이터인 R데이터를 차례차례 샘플링하여 래치하는 제 1 샘플링 래치 회로(131)와, 제 2 디지털 데이터인 B데이터를 차례차례 샘플링하여 래치하고, 또, 제 1 샘플링 래치 회로(131)에 래치된 R데이터를 소정의 타이밍에 래치하는 제 2 샘플링 래치 회로(132)와, 제 3 디지털 데이터인 G데이터를 차례차례 샘플링하여 래치하는 제 3 샘플링 래치 회로(133)와, 제 2 샘플링 래치 회로(132)에 래치된 디지털 데이터 R 또는 B데이터를 시리얼에 전송하기 위한 제 1 래치 회로(134)와, 제 1 래치 회로(134)에 래치되어 디지털 R 또는 B데이터를 보다 높은 전압 진폭으로 변환하여 래치하는 레벨 시프트 기능을 가지는 제 2 래치 회로(135)와, 제 3 샘플링 래치 회로(133)에 래치된 디지털 G데이터를 보다 높은 전압 진폭으로 변환하여 래치하는 레벨 시프트 기능을 가지는 제 3 래치 회로(136)를 가진다.
이러한 구성을 가지는 샘플링 래치 회로군(13SMPL)에 있어서, 제 1 샘플링 래치 회로(131), 제 2 샘플링 래치 회로(132), 제 1 래치 회로(134) 및 제 2 래치 회로(135)에 의해 제 1 래치 계열(137)이 형성되며, 제 3 샘플링 래치 회로(133) 및 제 3 래치 회로(136)에 의해 제 2 래치 계열(138)이 형성되어 있다.
본 실시 형태에 있어서는, 데이터 처리 회로(15)로부터 각 수평 구동 회로(13U,13D)에 입력되는 데이터는 O―3V(2.9V)계의 레벨로 공급된다.
그리고, 샘플링 래치 회로군(13SMPL)의 출력단인 제 2 및 제 3 래치 회로(135,136)의 레벨 시프트 기능에 의해, 예를 들면, ―2.3V∼4.8V계에 레벨 업 된다.
래치 출력 선택 스위치(130SEL)는, 샘플링 래치 회로군(13SMPL)의 출력을 선택적으로 전환하여 디지털 아날로그 회로(13DAC)에 출력한다.
디지털 아날로그 변환 회로(13DAC)는, 1 수평기간 중에 3회 디지털 아날로그 변환을 실시한다. 즉, 디지털 아날로그 변환 회로(13DAC)는, 1 수평기간 중에 3개의 디지털 R, B, G데이터를 아날로그 데이터로 변환한다.
아날로그 버퍼(13ABUF)는, 디지털 아날로그 변환 회로(13DAC)에서 아날로그 신호로 변환된 R, B, G데이터를 버퍼링하여 라인 실렉터(13LSEL)에 출력한다
라인 실렉터(13LSEL)는, 1 수평기간에 있어서 3개의 아날로그 R, B, G데이터를 선택하여, 대응하는 데이터 라인(DTL―R, DTL―B, DTL―G)에 출력한다.
여기에서, 수평 구동 회로(13)에 있어서의 동작에 대하여 설명한다.
수평 구동 회로(13)에 있어서, 연속하는 화상 데이터를 샘플링할 때, 제 1, 제 2 및 제 3 샘플링 래치 회로(131, 132, 133)에 격납한다.
수평 방향 1 라인 모든 데이터의 제 1 제 2 및 제 3 샘플링 래치 회로(131∼133)에의 격납이 완료하면, 수평 방향 블랭킹 기간에 제 2 샘플링 래치 회로(132) 내의 데이터를 제 1 래치 회로(134)에 전송하고, 바로 제 2 래치 회로(135)에 전송하여 격납한다.
다음으로, 제 1 샘플링 래치 회로(131) 내의 데이터를 제 2 샘플링 래치(132)에 전송하고, 바로 제 1 래치 회로(134)에 전송하여 격납한다. 또 동기 간에 제 3 샘플리 래치 회로(133) 내의 데이터를 제 3 래치 회로(136)에 전송한다.
그리고 다음의 수평 방향 1 라인의 데이터를, 제 1, 제 2 및 제 3 샘플링 래치 회로(131, 132, 133)에 격납하여 간다.
다음의 수평 방향 1 라인의 데이터를 격납하고 있는 사이에, 제 2 래치 회로(135) 및 제 3 래치 회로(136)에 격납되어 있는 데이터를, 래치 출력 선택 스위치(130SEL)가 변환됨으로써 디지털 아날로그 변환 회로(13DAC)에 출력한다.
그 후, 제 1 래치 회로(134)에 격납되어 있는 데이터를 제 2 래치 회로(135)에 전송하여 격납한다. 그 데이터를 래치 출력 선택 스위치(130SEL)가 변환됨으로써 디지털 아날로그 변환 회로(13DAC)에 출력한다.
이 샘플링 래치 방식에 의해, 3개의 디지털 데이터를 디지털 아날로그 변환 회로(13DAC)에 출력하기 위해, 고정밀화·협액자화를 실현하는 것이 가능하게 된다.
또, 제 3 디지털 데이터는, 수평 방향 1 라인의 데이터를 격납하고 있는 사 이 전송 작업을 수반하지 않는 것, RGB 실렉터 구동의 경우는 B(Blue)→G(Green)→R(Red)의 순서로 쓰는 것이, 액정의 VT특성 등에서 좋기 때문에, 인간의 눈에 가장 영향을 주기 쉬운 색의 데이터, 즉 G데이터로 함으로써, 화질 불균형에 강해진다.
데이터 처리 회로(15)는, 외부에서 입력된 패럴렐의 디지털 R, G, B데이터의 레벨을 0―3V(2.9V)계에서 6V계에 시프트하는 레벨 시프터(151), 레벨 시프트 된 R, G, B데이터를 위상 조정이나 주파수를 낮추기 위해서, 시리얼 데이터로부터 패럴렐 데이터로 변환하는 시리얼·패럴렐 변환 회로(152), 패럴렐 데이터를 6V계에서 0―3V(2.9V)계에 다운 시프트하여 홀수 데이터(odd―data)를 수평구동 회로(13U)에 출력하고, 짝수 데이터(even―data)를 수평 구동 회로(13D)에 출력하는 다운 컨버터(153)를 가진다.
전원 회로(16)는, DC―DC컨버터를 포함하고, 예를 들면, 외부로부터 액정 전압 VDD1(예를 들면 2.9V)이 공급되며, 이 전압을 인터페이스 회로(17)로부터 공급되는 마스터 클록(MCK)이나 수평 동기 신호(Hsync)에 동기하고, 혹은 내장되어 있는 발진 회로에 의해, 주파수가 낮고(늦고), 발진 주파수에 불균형이 있는 클록을 소정의 보정 시스템으로 보정한 보정 클록 및 수평 동기(Hsync)에 의거하여 2배의 6V계의 내부 패널 전압 VDD2(예를 들면 5.8V)에 승압하여, 패널 내부의 각 회로에 공급한다.
또, 전원 회로(16)는, 내부 패널 전압으로서 음 전압인 VSS2(예를 들면 9V), VSS3(예를 들면 3.8V)을 생성하여 패널 내부의 소정 회로(인터페이스 회로 등)에 공급한다.
인터페이스 회로(17)는, 외부로부터 공급되는 마스터 클록(MCK), 수평 동기 신호(Hsync), 수직 동기 신호(Vsync)의 레벨을 패널 내부 논리 레벨(예를 들면 VDD2 레벨)까지 레벨 시프트하고, 레벨 시프트 후의 마스터 클록(MCK), 수평 동기 신호(Hsync), 수직 동기 신호(Vsync)를 타이밍 제너레이터(18)에 공급하고, 또, 수평 동기 신호(Hsync)를 전원 회로(16)에 공급한다.
인터페이스 회로(17)는, 전원 회로(16)가 마스터 클록을 이용하지 않고 내장의 발진 회로의 클록을 보정한 보정 클록에 의거하여 승압을 실시하는 구성의 경우에는, 마스터 클록(MCK)의 전원 회로(16)에의 공급은 실시하지 않도록 구성 가능하다. 혹은 인터페이스 회로(17)로부터 전원 회로(16)에 마스터 클록(MCK)의 공급 라인을 그대로, 전원 회로(16) 측에서 마스터 클록(MCK)을 승압에 사용하지 않도록 구성하는 것도 가능하다.
타이밍 제너레이터(18)는, 인터페이스 회로(17)에 의해 공급된 마스터 클록(MCK), 수평 동기 신호(Hsync), 수직 동기 신호(Vsync)에 동기하고, 수평 구동 회로(13D,13D)의 클록으로서 이용되는 수평 스타트 펄스(HST), 수평 클록 펄스(HCK)(HCKX), 수직 구동 회로(14)의 클록으로서 이용되는 수직 스타트 펄스(VST), 수직 클록(VCK)(VCKX)을 생성하고, 수평 스타트 펄스(HST), 수평 클록 펄스(HCK)(HCKX)를 수평 구동 회로(13D, 13D)에 공급하고, 수직 스타트 펄스(VST), 수직 클록(VCK)(VCKX)을 수직 구동 회로(14)에 공급한다.
다음으로, 상기 구성에 의한 동작을 설명한다.
외부에서 입력된 패럴렐의 디지털 데이터는, 유리 기판(11) 상의 데이터 처 리 회로(15)에서 위상 조정이나 주파수를 낮추기 위한 패럴렐 변환이 실시되며, R데이터, B데이터 및 G데이터가 제 1 및 제 2의 수평 구동 회로(13D,13D)에 출력된다.
제 1 및 제 2의 수평 구동 회로(13D,13D)에서는, 데이터 처리 회로(15)보다 입력된 디지털 G데이터가 제 3 샘플링 래치 회로(133)에서 1H 걸쳐 순차 샘플링하여 보관 유지된다. 그 후, 수평의 블랭킹 기간에 제 3 래치 회로(136)로 전송된다.
이것과 병행하여, R데이터와 B데이터가 각각 1H 걸쳐 샘플링되어 제 1 및 제 2 샘플링 래치 회로(131,132)에 보관 유지되며, 다음의 수평 블랭킹 기간에 각각의 제 1 래치 회로(134)에 전송된다.
수평 방향 1 라인 모든 데이터의 제 1, 제 2 및 제 3 샘플링 래치 회로(131∼133)에의 격납이 완료하면, 수평 방향 블랭킹 기간에 제 2 샘플링 래치 회로(132) 내의 데이터가 제 1 래치 회로(134)에 전송되며, 곧바로 제 2 래치 회로(135)에 전송되어 격납된다.
다음으로, 제 1 샘플링 래치 회로(131) 내의 데이터가 제 2 샘플링 래치(132)에 전송되며, 곧바로 제 1 래치 회로(134)에 전송되어 격납된다. 또 동기 간에 제 3 샘플링 래치 회로(133) 내의 데이터가 제 3 래치 회로(136)에 전송된다.
그리고 다음의 수평 방향 1 라인의 데이터가, 제 1, 제 2 및 제 3 샘플링 래치 회로(131,132,133)에 격납되어 간다.
다음의 수평 방향 1 라인의 데이터를 격납하고 있는 사이에, 제 2 래치 회 로(135) 및 제 3 래치 회로(136)에 격납되어 있는 데이터가, 래치 출력 선택 스위치(130SEL)가 변환됨으로써 디지털 아날로그 변환 회로(13DAC)에 출력된다.
그 후, 제 1 래치 회로(134)에 격납되어 있는 데이터가 제 2 래치 회로(135)에 전송되어 격납된다. 그 데이터가 래치 출력 선택 스위치(130SEL)가 변환됨으로써 디지털 아날로그 변환 회로(13DAC)에 출력된다.
다음의 1H기간에 디지털 아날로그 변환 회로(13DAC)에서 아날로그 데이터에 변환된 R, B, G데이터가 아날로그 버퍼(13ABUF)에 보관 유지되며, 1H기간이 3분할 된 형태로 각 아날로그 R, B, G데이터가 대응하는 데이터 라인에 선택적으로 출력된다.
또한, G, R, B의 처리의 차례는 변환되어도 실현 가능하다.
본 실시 형태에 의하면, 제 1 디지털 데이터(R) 및 제 2 디지털 데이터(B) 용의 샘플링 래치 회로(131,132), 제 1 래치 회로(134) 및 제 2 래치 회로(135)를 종속접속하여 시리얼 전송하는 제 1 래치 계열(137)과, 제 3 디지털 데이터용의 샘플링 래치 회로(133) 및 제 3 래치 회로(136)를 종속접속한 제 2 래치 계열(138)을 가지며, 공용의 디지털 아날로그(DA) 변환 회로(13DAC), 아날로그 버퍼 회로(13ABUF), 1 수평기간(H) 중에 3개의 아날로그 데이터(R, B, G)를 선택적으로 대응한다.
데이터 라인에 출력하는 라인 실렉터(13LSEL)를 가지기 때문에, 이하의 효과를 얻을 수 있다.
이 구성으로 함으로써, 기존 시스템보다 동 도트 피치의 폭에서 필요하게 되 는 DA변환 회로·아날로그 버퍼 회로의 수가 줄어들고, 협액자화를 실현하는 것이 가능해진다.
또, 제 1 및 제 2 디지털 데이터용과 제 3 디지털 데이터용의 샘플링 래치 회로에서 데이터 처리 회로를 구성함으로써, 고정밀화를 실현하는 것이 가능해진다.
즉, 본 시스템에 의해, 절연 기판상에 고정밀화와 협액자화 된 3라인 실렉터 시스템 및 이것을 이용한 구동 회로 일체형 표시장치를 실현할 수 있다.
또, 수평 구동 회로의 회로 수를 삭감 가능하기 때문에, 저소비전력인 3라인 실렉터 시스템 및 이것을 이용한 구동 회로 일체형 표시장치를 실현할 수 있다.
또한, 1 수평 기간 중에 3 분할하여 신호선에 출력하기 때문에, 고속 동작이 되지만, 화질 불균형에 강한 3 라인 실렉터 시스템 및 이것을 이용한 구동 회로 일체형 표시장치를 실현할 수 있다.
< 제 2 실시 형태 >
다음으로, 제 2의 실시 형태로서, 본 발명에 관계되는 구동 회로 일체형 액정 표시장치에 있어서의 제 1 및 제 2의 수평 구동 회로의 보다 매우 적합한 구성에 대하여 설명한다.
도 7은, 제 2의 실시 형태에 관계되는 수평 구동 회로의 제 1 래치 계열의 구체적인 구성을 나타내는 회로도이다. 또, 도 8은, 제 2의 실시 형태에 관계되는 수평 구동 회로의 제 2 래치 계열의 구체적인 구성을 나타내는 회로도이다.
도 7에 있어서, 도 6의 제 1 래치 계열(137)을 부호(200)로 나타내고, 제 1 샘플링 래치 회로(131)를 부호(210), 제 2 샘플링 래치 회로(132)를 부호(220), 제 1 래치 회로(134)를 부호(230), 제 2 래치 회로(135)를 부호(240)로 각각 나타내고 있다.
또, 도 8에 있어서, 도 6의 제 2 래치 계열(138)을 부호(300)로 나타내고, 제 3 샘플링 래치 회로(133)를 부호(310), 제 3 래치 회로(136)를 부호(320)로 각각 나타내고 있다.
도 7의 회로는, 도시하지 않는 시프트 레지스터로부터의 샘플링 펄스(SP)에 의해 1번째의 디지털 데이터 R데이터를 래치하는 제 1 샘플링 래치 회로(210), 같은 샘플링 펄스(SP)로 2번째의 디지털 데이터 B 데이터를 래치하는 제 2 샘플링 래치 회로(220), 그 후 일괄에 디지털 R데이터 및 B 데이터를 전송하는 제 1 래치 회로(230) 및 전송된 디지털 데이터의 레벨 시프트를 실시하는 제 2 래치 회로(240)에 의해 구성된다.
도시하지 않는 시프트 레지스터, 제 1 샘플링 래치 회로(210), 제 2 샘플링 래치 회로(220), 제 1 래치 회로(230)는, 0―3V(2.9V) 계의 제 1의 전원 전압(VDD1)(VSS)에서 전송 및 보관 유지 동작을 실시하고, 제 2 래치 회로(240)는, 예를 들면 ―12.3∼5.8V계의 제 2 전원 전압(VH1,VL1)으로 변화하여 보관 유지 및 데이터 출력 동작을 실시한다.
또한, 제 1 래치와 제 2 래치에 의해 샘플링 래치 회로군의 R, B데이터용 출력 회로가 구성된다.
제 1 샘플링 래치 회로(210)는, n채널의 트랜지스터(NT211∼NT218) 및 p채널 의 트랜지스터(PT211∼PT214)를 포함하여 구성되어 있다.
트랜지스터(NT211)는, 게이트에 샘플링 펄스(SP)가 공급되는 R데이터의 입력 전송 게이트(211)를 구성하고 있다.
트랜지스터(PT211와 NT212, PT212와 NT213)로 구성되는 CMOS 인버터의 입출력 끼리를 교차 결합하여 래치(212)가 구성되어 있다. 또, 트랜지스터(NT214)는, 게이트에 샘플링 펄스의 반전 신호(XSP)가 공급되고, 래치(212)의 이코라이즈 회로(213)를 구성하고 있다.
트랜지스터(PT213와 NT215)에 의해 CMOS 인버터로 이루어지는 출력 버퍼(214)가 구성되어 있다.
트랜지스터(PT214와 NT216)에 의해 CMOS 인버터로 이루어지는 출력 버퍼(215)가 구성되어 있다.
그리고, 트랜지스터(NT217)는, 게이트에 신호(Oe1)가 공급되어, 출력 버퍼(214)의 제 2 샘플링 래치 회로(220)에의 출력 전송 게이트(216)를 구성하고, 트랜지스터(NT218)는, 게이트에 신호(Oe1)가 공급되어, 출력 버퍼(215)의 제 2 샘플링 래치 회로(220)에의 출력 전송 게이트(217)를 구성하고 있다.
제 2 샘플링 래치 회로(220)는, n채널의 트랜지스터(NT221∼NT226) 및 p채널의 트랜지스터(PT221∼PT223)를 포함하여 구성되어 있다.
트랜지스터(NT221)는, 게이트에 샘플링 펄스(SP)가 공급되는 B데이터의 입력전송 게이트(221)를 구성하고 있다.
트랜지스터(PT221와 NT222, PT222와 NT223)로 구성되는 CMOS 인버터의 입출 력 끼리를 교차 결합하여 래치(222)가 구성되어 있다. 또, 트랜지스터(NT224)는, 게이트에 샘플링 펄스의 반전 신호(XSP)가 공급되어, 래치(222)의 이코라이즈 회로(223)를 구성하고 있다.
트랜지스터(PT223와 NT225)에 의해 CMOS 인버터로 이루어지는 출력 버퍼(224)가 구성되어 있다.
그리고, 트랜지스터(NT226)는, 게이트에 신호(Oe2)가 공급되어, 출력 버퍼(224) 제 1 래치 회로(230)에의 출력 전송 게이트(216)를 구성하고 있다.
제 1 래치 회로(230)는, n채널의 트랜지스터(NT231∼NT235) 및 p채널의 트랜지스터(PT231∼PT233)를 포함하여 구성되어 있다.
트랜지스터(PT231와 NT231, PT232와 NT232)로 구성되는 CMOS 인버터의 입출력 끼리를 교차 결합하여 래치(231)가 구성되어 있다. 또, 트랜지스터(NT233)는, 게이트에 신호(Oe3)의 반전 신호(XOe3)가 공급되어, 래치(231)의 이코라이즈 회로(232)를 구성하고 있다.
트랜지스터(PT233와 NT234)에 의해 CMOS 인버터로 이루어지는 출력 버퍼(233)가 구성되어 있다.
그리고, 트랜지스터(NT235)는, 게이트에 신호(Oe3)가 공급되어, 출력 버퍼(233)의 제 2 래치 회로(240)에의 출력 전송 게이트(234)를 구성하고 있다.
제 2 래치 회로(240)는, n채널의 트랜지스터(NT241∼NT244) 및 p채널의 트랜지스터(PT241∼PT244)를 포함하여 구성되어 있다.
트랜지스터(PT241와 NT241, PT242와 NT242)로 구성되는 CMOS 인버터의 입출 력 끼리를 교차 결합하여 래치(241)가 구성되어 있다. 또, 트랜지스터(NT243)는 게이트에 신호(XOe4)가 공급되며, 트랜지스터(PT243)는 게이트에 신호(Oe4)가 공급되어, 래치(241)의 이코라이즈 회로(242)를 구성하고 있다.
트랜지스터(PT244와 NT244)에 의해 CMOS 인버터로 이루어지는 출력 버퍼(243)가 구성되어 있다.
이 제 2 래치 회로(240)는, 제 2의 전원 전압계인 전압(VH1,VL1)이 공급되어 동작한다.
도 7의 회로에 있어서는, 연속하는 화상 데이터를 샘플링할 때, 제 1 샘플링 래치 회로(210)에 있는 화상 데이터(R데이터 또는 B데이터)를 CMOS 래치 셀(212)에 격납한다. 그것과 동시에 제 2 샘플링 래치 회로(220)에 위와 다른 화상 데이터(B데이터 또는 R데이터)를 CMOS 래치 셀(222)에 격납한다.
수평 방향 1 라인 모든 데이터의 제 1 샘플링 래치 회로(210), 제 2 샘플링 래치 회로(220)에의 격납이 완료하면, 수평 방향 블랭킹 기간에 제 2 샘플링 래치 회로(220) 내의 CMOS 래치 셀(222)의 데이터를 제 1 래치 회로(230)에 전송하고, 곧바로 제 2 래치 회로(240)에 격납한다. 이때, 제 1 래치 회로(P230)는 보관 유지하지 않도록 CMOS 래치(231) 구조를 해제한다.
제 2 샘플링 래치 회로(220) 내의 데이터를 제 2 래치 회로(230)에 전송이 종료하면, 다음으로 제 1 샘플링 래치 회로(210)에 격납하고 있는 데이터를 제 2 샘플링 래치 회로(220)에 전송하여, 곧바로 제 1 래치 회로(230)에 격납한다.
다음의 수평 방향 1 라인의 데이터를 제 1 샘플링 래치 회로(210), 제 2 샘 플링 래치 회로(220)에 격납하는 사이에, 제 2 래치 회로(240)에 격납되어 있는 1번째의 데이터를 선택 스위치에 출력한다. 1번째의 데이터가 선택 스위치에 전송이 끝나면 제 1 래치 회로(230)에 격납되어 있는 2번째의 데이터가 선택 스위치에 입력된다.
이 샘플링 래치 방식에 의해 2개의 디지털 데이터를 1개의 샘플링 래치 회로로 동작시키기 위해 Hdot 피치의 소형화를 실현할 수 있는 것이며, 이것에 의해 고해상도화가 가능해진다.
제 3 샘플링 래치 회로(310)는, n채널의 트랜지스터(NT311∼NT316) 및 p채널의 트랜지스터(PT311∼PT313)를 포함하여 구성되어 있다.
트랜지스터(NT311)는, 게이트에 샘플링 펄스(SP)가 공급되는 G데이터의 입력 전송 게이트(311)를 구성하고 있다.
트랜지스터(PT311와 NT312, PT312와 NT313)로 구성되는 CMOS 인버터의 입출력 끼리를 교차 결합하여 래치(312)가 구성되어 있다. 또, 트랜지스터(NT314)는, 게이트에 샘플링 펄스의 반전 신호(XSP)가 공급되어, 래치(312)의 이코라이즈 회로(313)를 구성하고 있다.
트랜지스터(PT313와 NT315)에 의해 CMOS 인버터로 이루어지는 출력 버퍼(314)가 구성되어 있다.
그리고, 트랜지스터(NT316)는, 게이트에 신호(Oe5)가 공급되어, 출력 버퍼(314)의 제 3 래치 회로(320)에의 출력 전송 게이트(315)를 구성하고 있다.
제 3 래치 회로(320)는, n채널의 트랜지스터(NT321∼NT324) 및 p채널의 트랜 지스터(PT321∼PT324)를 포함하여 구성되어 있다.
트랜지스터(PT321와 NT321, PT322와 NT322)로 구성되는 CMOS 인버터의 입출력 끼리를 교차 결합하여 래치(321)가 구성되어 있다. 또, 트랜지스터(NT323)는 게이트는 신호(XOe6)가 공급되며, 트랜지스터(PT323)는 게이트에 신호(Oe6)가 공급되어, 래치(321)의 이코라이즈 회로(32)를 구성하고 있다.
트랜지스터(PT324와 NT324)에 의해 CMOS 인버터로 이루어지는 출력 버퍼(323)가 구성되어 있다.
이 제 3 래치 회로(320)는, 제 2의 전원 전압계인 전압(VH2,VL2)이 공급되어 동작한다.
도 8의 회로에 있어서는, 연속하는 화상 데이터를 샘플링할 때, 제 3 샘플링 래치 회로(310)에 화상 데이터(G데이터)를 샘플링하여 CMOS 래치 셀(312)에 격납한다.
수평 방향 1 라인의 데이터의 제 3 샘플링 래치 회로(310)에의 격납이 완료하면, 수평 방향 블랭킹 기간에 제 1 샘플링 래치 회로(310) 내의 CMOS 래치 셀(312)의 데이터를 제 3 래치 회로(320)에 전송한다.
다음의 수평 방향 1 라인의 데이터를 제 3 샘플링 래치 회로(310)에 격납하는 사이에, 제 3 래치 회로(320)에 격납되어 있는 데이터를 선택 스위치에 출력한다.
이 회로 구성에 의해, 기존의 방식에서 데이터를 샘플링에 필요한 샘플링 래치 회로수가 감소하고, Hdot 피치의 협피치화에 기여하고 있다. 또, 기존형의 샘 플링 래치 회로에서 새로운 방식의 샘플링 래치 회로로 바꿈으로써 저소비전력화를 가능하게 하고 있다.
즉, 기존의 방식으로는 수평 구동 회로는 Hdot수×3(RGB)의 샘플링 래치 회로와 DAC와 아날로그 버퍼를 필요, 혹은 Hdot수×2의 샘플링 래치 회로와 DAC와 아날로그 버퍼를 필요로 하기 때문에, 협피치화의 실현에 장해가 되어 있었다.
이것에 대하여, 본 실시형태에 있어서는, 1개의 샘플링 래치 회로군과 래치 출력 선택 스위치와 DA 변환 회로와 아날로그 버퍼와 3선택 스위치로, 3개의 화상 데이터를 처리하기 위해, 표시 에어리어의 위(혹은 아래)에 배치하면 2개의 Hdot 피치에 1개의 수평 구동 회로를 배치하면 좋다. 이때, 이미 1개의 수평 구동 회로는 반대 측에 배치하기 때문에, 고정밀화·협액자화를 실현할 수 있다. 또, 기존의 회로보다도 회로수를 삭감할 수 있기 때문에 소비전력을 억제하는 것이 가능하다.
도 9는, 도 3 및 도 4의 장치를 QVGA로 실현할 때의 기존 시스템과 본 발명 시스템의 상하 방향 액자 사이즈와 고정밀화 가능 영역의 관계를 나타내는 도면이다.
도 9에서 알 수 있는 바와 같이, 본 발명 시스템은, 기존 시스템에 비교하여, 절연 기판상에 고정밀화와 협액자화 된 3라인 실렉터 시스템 및 이것을 이용한 구동회로 일체형 표시장치를 실현할 수 있다.
< 제 3 실시형태 >
도 10 및 도 11은, 본 발명의 제 3의 실시형태에 관계되는 구동회로 일체형 표시장치의 구성 예를 나타내는 개략 구성도이며, 도 10은 본 제 3의 실시형태에 관계되는 구동회로 일체형 표시장치의 배치구성을 나타내는 도면이며, 도 11은 본 제 3의 실시형태에 관계되는 구동회로 일체형 표시장치의 회로기능을 나타내는 시스템 블럭도이다.
본 제 3의 실시형태가 상술한 제 1 및 제 2의 실시형태와 다른 점은, 수평 구동 회로를 한 측에만 배치하여 구동회로 일체형 표시장치를 실현한 것에 있다.
이 방식으로 하면 Hdot 수의 배치 가능 피치가 절반으로 되기 때문에, 도 3 및 도 4에 비교하여 고정밀화는 할 수 없지만, 수평 구동 회로를 배치하지 않은 변의 협면적화를 실현하는 것이 가능하다.
또한, 상술한 실시형태에서는 액티브 매트리스형 액정 표시 장치에 적용한 경우를 예로 들어 설명했지만, 이것에 한정되는 것이 아니라, 에레쿠토롤 미네센스(EL) 소자를 각 화소의 전기 광학 소자로서 이용한 EL 표시장치 등의 다른 액티브 매트릭스형 표시장치에도 마찬가지로 적용 가능하다.
또한, 상기 실시형태에 관계되는 액티브 매트릭스형 액정표시 장치에 대표되는 액티브 매트릭스형 표시장치는, 퍼스널 컴퓨터, 워드 프로세서 등의 A기기나 텔레비전 수상기 등의 디스플레이로서 이용되는 외, 특히 장치 본체의 소형화, 콤팩트화가 진행되고 있는 휴대 전화기나 PDA 등의 휴대 단말의 표시부로서 이용하여 매우 적합한 것이다.
도 12는, 본 발명이 적용되는 휴대 단말, 예를 들면 휴대 전화기의 구성의 개략을 나타내는 외관도이다.
본 예에 관계되는 휴대 전화기(400)는, 장치 케이스(410)의 전면 측에, 스피커부(420), 표시부(430), 조작부(440) 및 마이크부(450)가 상부측에서 순서대로 배치된 구성으로 되어 있다.
이와 같은 구성의 휴대 전화기에 있어서, 표시부(430)에는 예를 들면 액정 표시장치가 이용되며, 이 액정 표시장치로서, 상술한 실시 형태에 관계되는 액티브 매트릭스형 액정 표시장치가 이용된다.
이와 같이, 휴대전화기 등의 휴대 단말에 있어서, 상술한 실시형태에 관계되는 액티브 매트릭스형 액정 표시장치를 표시부(430)로서 이용함으로써, 이 액정 표시 장치에 탑재되는 각 회로에 있어서, 협피치화가 가능하고, 협액자화를 실현할 수 있으며, 또 표시장치의 저소비전력화를 도모할 수 있으며, 따라서 단말 본체의 저소비전력화가 가능하게 된다.
본 발명의 표시장치 및 전자기기는, 협피치화가 가능하여, 협액자화를 실현할 수 있고, 또, 보다 저소비전력화가 가능하기 때문에, 퍼스널 컴퓨터, 워드 프로세서 등의 OA기기나 텔레비전 수상기 등의 디스플레이로서 이용되는 외, 특히 장치 본체의 소형화, 콤팩트화가 진행되고 있는 휴대 전화기나 PDA 등의 휴대 단말의 표시부로서 적용 가능하다.
본 발명에 의하면, 협액자로 고정밀까지 대응할 수 있고, 저소비전력인 구동회로 일체형 표시장치를 실현할 수 있다.

Claims (12)

  1. 화소가 매트릭스 상에 배치된 표시부와,
    상기 표시부의 각 화소를 행 단위로 선택하는 수직 구동 회로와,
    제 1, 제 2 및 제 3의 디지털 화상 데이터를 입력으로 하여, 당해 디지털 화상 데이터를 아날로그 화상 신호로서 상기 수직 구동 회로에 의해서 선택된 행의 각 화소가 접속된 데이터 라인에 대해서 공급하는 수평 구동 회로를 가지며,
    수평 구동 회로는,
    상기 제 1의 디지털 화상 데이터를 샘플링하여 래치하는 제 1 샘플링 래치 회로와, 제 2의 디지털 화상 데이터를 샘플링하여 래치하는 제 2 샘플링 래치 회로와, 상기 제 1 및 제 2 샘플링 래치 회로의 각 래치 데이터를 재차 래치하는 제 1 래치 회로를 포함한 제 1 래치 계열과,
    상기 제 3의 디지털 화상 데이터를 샘플링하여 래치하는 제 3 샘플링 래치 회로를 포함한 제 2 래치 계열과,
    상기 제 1 래치 계열 및 제 2 래치 계열에 래치된 제 1, 제 2 및 제 3 디지털 화상 데이터를 1 수평기간 중에 아날로그 데이터로 변환하는 디지털 아날로그 변환 회로(DAC)와,
    상기 DAC에 의해 아날로그 데이터로 변환된 상기 제 1, 제 2 및 제 3의 아날로그 화상 데이터를 소정의 기간 내에 시분할적으로 선택하여 상기 데이터 라인에 출력하는 라인 실렉터를 포함하는 것을 특징으로 하는 표시장치.
  2. 제 1항에 있어서,
    상기 제 1 래치 계열은, 상기 제 1 래치 회로에 래치된 데이터를 래치하는 제 2 래치 회로를 가지며,
    상기 제 2 래치 계열은, 상기 제 3 샘플링 래치 회로에 래치된 데이터를 재차 래치하는 제 3 래치 회로를 가지고,
    상기 제 2 래치 회로와 상기 제 3 래치 회로에 래치된 각 디지털 화상 데이터를 선택적으로 상기 DAC에 출력하는 선택 스위치를 더 가지는 것을 특징으로 하는 표시장치.
  3. 제 2항에 있어서,
    상기 수평 구동 회로는, 상기 제 1 및 제 2의 샘플링 래치 회로는 종속접속되며,
    상기 제 2 샘플링 래치 회로의 출력에 대해서 종속접속된 제 1 래치 회로 및 제 2 래치 회로를 포함하고,
    상기 제 1 및 제 2의 샘플링 래치 회로는, 동일한 샘플링 펄스로 제 1의 디지털 화상 데이터 및 제 2의 디지털 화상 데이터를 격납하고,
    상기 제 2 샘플링 래치 회로의 제 2의 디지털 화상 데이터를 상기 제 1 래치 회로를 통하여 제 2 래치 회로에 전송하고, 다음으로, 제 1의 샘플링 래치 회로의 제 1의 디지털 화상 데이터를 제 2 샘플링 래치 회로를 통하여 상기 제 2 래치 회 로에 전송하는 것을 특징으로 하는 표시장치.
  4. 제 1항에 있어서,
    상기 수평 구동 회로는, 수평 방향 1 라인의 데이터를 격납하고 있는 동안은 상기 제 3의 디지털 화상 데이터의 전송 처리는 실시하지 않는 것을 특징으로 하는 표시장치.
  5. 제 3항에 있어서,
    상기 수평 구동 회로는, 수평 방향 1 라인의 데이터를 격납하고 있는 동안은 상기 제 3의 디지털 화상 데이터의 전송 처리는 실시하지 않는 것을 특징으로 하는 표시장치.
  6. 제 1항에 있어서,
    상기 제 3의 디지털 화상 데이터는, 3개의 디지털 화상 데이터 중, 파장 대역이 중간에 있는 데이터인 것을 특징으로 하는 표시장치.
  7. 표시장치를 갖춘 전자기기이며,
    상기 표시장치는,
    화소가 매트릭스 상에 배치된 표시부와,
    상기 표시부의 각 화소를 행 단위로 선택하는 수직 구동 회로와,
    제 1, 제 2 및 제 3의 디지털 화상 데이터를 입력으로 하여, 당해 디지털 화상 데이터를 아날로그 화상 신호로서 상기 수직 구동 회로에 의해서 선택된 행의 각 화소가 접속된 데이터 라인에 대해서 공급하는 수평 구동 회로를 가지며,
    수평 구동 회로는,
    상기 제 1의 디지털 화상 데이터를 샘플링하여 래치하는 제 1 샘플링 래치 회로와, 제 2의 디지털 화상 데이터를 샘플링하여 래치하는 제 2 샘플링 래치 회로와, 상기 제 1 및 제 2 샘플링 래치 회로의 각 래치 데이터를 재차 래치하는 제 1 래치 회로를 포함한 제 1 래치 계열과,
    상기 제 3의 디지털 화상 데이터를 샘플링하여 래치하는 제 3 샘플링 래치 회로를 포함한 제 2 래치 계열과,
    상기 제 1 래치 계열 및 제 2 래치 계열에 래치된 제 1, 제 2 및 제 3 디지털 화상 데이터를 1 수평기간 중에 아날로그 데이터로 변환하는 디지털 아날로그 변환 회로(DAC)와,
    상기 DAC에 의해 아날로그 데이터에 변환된 상기 제 1, 제 2 및 제 3의 아날로그 화상 데이터를 소정의 기간 내에 시분할적으로 선택하여 상기 데이터 라인에 출력하는 라인 실렉터를 포함하는 것을 특징으로 하는 전자기기.
  8. 제 7항에 있어서,
    상기 제 1 래치 계열은, 상기 제 1 래치 회로에 래치된 데이터를 래치하는 제 2 래치 회로를 가지며,
    상기 제 2 래치 계열은, 상기 제 3 샘플링 래치 회로에 래치된 데이터를 재차 래치하는 제 3 래치 회로를 가지고,
    상기 제 2 래치 회로와 상기 제 3 래치 회로에 래치된 각 디지털 화상 데이터를 선택적으로 상기 DAC에 출력하는 선택 스위치를 또한 가지는 것을 특징으로 하는 전자기기.
  9. 제 8항에 있어서,
    상기 수평 구동 회로는, 상기 제 1 및 제 2의 샘플링 래치 회로는 종속접속되며,
    상기 제 2 샘플링 래치 회로의 출력에 대해서 종속접속된 제 1 래치 회로 및 제 2 래치 회로를 포함하고,
    상기 제 1 및 제 2의 샘플링 래치 회로는, 동일한 샘플링 펄스로 제 1의 디지털 화상 데이터 및 제 2의 디지털 화상 데이터를 격납하고,
    상기 제 2 샘플링 래치 회로의 제 2의 디지털 화상 데이터를 상기 제 1 래치 회로를 통하여 제 2 래치 회로에 전송하고, 다음으로, 제 1의 샘플링 래치 회로의 제 1의 디지털 화상 데이터를 제 2 샘플링 래치 회로를 통하여 상기 제 2 래치 회로에 전송하는 것을 특징으로 하는 전자기기.
  10. 제 7항에 있어서,
    상기 수평 구동 회로는, 수평 방향 1 라인의 데이터를 격납하고 있는 동안은 상기 제 3의 디지털 화상 데이터의 전송 처리는 실시하지 않는 것을 특징으로 하는 전자기기.
  11. 제 9항에 있어서,
    상기 수평 구동 회로는, 수평 방향 1 라인의 데이터를 격납하고 있는 동안은 상기 제 3의 디지털 화상 데이터의 전송 처리는 실시하지 않는 것을 특징으로 하는 전자기기.
  12. 제 7항에 있어서,
    상기 제 3의 디지털 화상 데이터는, 3개의 디지털 화상 데이터 중, 파장 대역이 중간에 있는 데이터인 것을 특징으로 하는 전자기기.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7250888B2 (en) * 2005-11-17 2007-07-31 Toppoly Optoelectronics Corp. Systems and methods for providing driving voltages to a display panel
KR101277975B1 (ko) * 2006-09-07 2013-06-27 엘지디스플레이 주식회사 쉬프트 레지스터 및 이를 구비한 데이터 드라이버,액정표시장치
US7957589B2 (en) * 2007-01-25 2011-06-07 Qualcomm Mems Technologies, Inc. Arbitrary power function using logarithm lookup table
JP6320679B2 (ja) * 2013-03-22 2018-05-09 セイコーエプソン株式会社 表示装置のラッチ回路、表示装置及び電子機器
KR20150120620A (ko) * 2014-04-18 2015-10-28 삼성전자주식회사 디스플레이 드라이버 ic와 이를 포함하는 디스플레이 시스템
KR20160020650A (ko) * 2014-08-13 2016-02-24 삼성디스플레이 주식회사 데이터 드라이버 및 이의 구동 방법
KR20220094668A (ko) * 2020-12-29 2022-07-06 엘지디스플레이 주식회사 먹스를 포함하는 표시장치 및 그 구동방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0452684A (ja) * 1990-06-20 1992-02-20 Nec Kansai Ltd 液晶表示パネルの駆動方法
JP3638121B2 (ja) * 2000-10-19 2005-04-13 シャープ株式会社 データ信号線駆動回路およびそれを備える画像表示装置
JP4062876B2 (ja) 2000-12-06 2008-03-19 ソニー株式会社 アクティブマトリクス型表示装置およびこれを用いた携帯端末
US6747623B2 (en) * 2001-02-09 2004-06-08 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method of driving the same
JP3579368B2 (ja) * 2001-05-09 2004-10-20 三洋電機株式会社 駆動回路および表示装置
JP4085323B2 (ja) * 2003-01-22 2008-05-14 ソニー株式会社 フラットディスプレイ装置及び携帯端末装置
TW591593B (en) * 2003-05-15 2004-06-11 Au Optronics Corp Digital data driver and LCD
JP2005275115A (ja) * 2004-03-25 2005-10-06 Casio Comput Co Ltd 表示駆動装置及び駆動制御方法

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