JP2005275115A - 表示駆動装置及び駆動制御方法 - Google Patents

Abstract

【課題】 ドライバ出力信号を時分割し、切り替えスイッチを介して信号線を切り替えて表示パネルを駆動する構成において、その切り替えスイッチのスイッチング素子の寄生容量等に起因する表示品位の低下を防ぐこと。
【解決手段】 ゲートドライバ３からゲート走査信号ＶＧＬが印加され、スイッチ制御線Ｓ１、Ｓ２、Ｓ３にスイッチ制御信号の電位ＶＳ１、ＶＳ２、ＶＳ３が順次印加され、ＶＳ３の立ち下がりタイミングｔ１１とゲート走査信号ＶＧＬの立ち下がりタイミングｔ１２との間に、画素電位収束時間ΔＴ１より長い時間に設定されたブランク時間ΔＴ２が設けられ、ブランク時間ΔＴ２内においてＢ画素容量電位ＶＰｂは電位ＶＰ１への収束を完了する。
【選択図】図７

Description

本発明は、表示駆動装置及び駆動制御方法に関し、特に、アクティブマトリクス方法の液晶表示パネルを備えた表示装置に適用して好適な表示駆動装置及び駆動制御方法に関するものである。

近年、様々なタイプの液晶ディスプレイ（ＬＣＤ）が、デジタルビデオカメラやデジタルスチルカメラ等の撮像機器や、携帯電話や携帯情報端末（ＰＤＡ）等の携帯機器において、画像や文字情報等を表示するための表示装置として、また、コンピュータ等の情報端末やテレビジョン等の映像機器のモニタやディスプレイとして多用されている。なかでも、複数の画素が行列状に配置されたドットマトリクスＬＣＤが注目を集めている。ドットマトリクスＬＣＤは、単純マトリクス方式とアクティブマトリクス方式がよく知られているが、１画素に割当てられるデューティ比が高く、比較的高いコントラストの画像表示を可能とするアクティブマトリクス方式が多く用いられている。このようなアクティブマトリクス方式の液晶表示パネルを用いた表示装置において、画質向上のために液晶表示パネルをより高精細化することが求められている。

液晶表示パネルの高精細化により信号線数が増加すると、ソースドライバとの接続端子数が増加するとともに、信号線間のピッチが挟小化するため、ソースドライバのボンディングにおいて高い接続精度を必要とするとともに、ボンディングにおける歩留まりが低下して製造コストの上昇を招くおそれがある。そこで、例えば特許文献１に記載の発明のように、ソースドライバが、２本の信号線に印加する駆動信号を時分割してドライバ出力信号として出力し、ＴＦＴ基板上に形成された切り替えスイッチによって液晶表示パネルの各信号線に切り替えて印加することによって、ソースドライバの１／２に減らすことができる技術が知られている。
特開平６−１３８８５１号公報

上記の特許文献１に記載の構成においては、各切り替えスイッチは、液晶表示パネルの各信号線に対応して設けられており、各行の選択期間（ゲートパルス信号の印加期間）内に順にオン動作される。ここで、各切り替えスイッチは選択期間を単純に２分割した期間がオン動作期間とされており、最後の切り替えスイッチのオフ動作と、ゲートパルス信号の立ち下がりとが殆ど同じタイミングとなるように設定されていた。

このような切り替えスイッチを備える構成において、液晶表示パネルの各信号線に接続される表示画素の画素電極に印加される電圧は、各切り替えスイッチのオンオフ動作に伴う、切り替えスイッチを構成するスイッチング素子（トランジスタ）の寄生容量に基づく電位変化の影響を受けるが、最後の切り替えスイッチに対応する信号線に接続される表示画素の画素電極においては、上記のように切り替えスイッチのオフ動作とゲートパルス信号の立ち下がりとが殆ど同じタイミングとされているため、切り替えスイッチのスイッチ素子の寄生容量に基づく電位変化の影響を殆ど受けない状態となり、他の切り替えスイッチに対応する信号線に接続される表示画素の画素電極の電位との間に差が生じることとなる。この結果、最後の切り替えスイッチに対応する画素と他の画素との間で表示階調のずれが生じ、表示品位が低下するという問題があった。なお、スイッチング素子の寄生容量に基づく電位変化の影響の詳細については、後述する実施例の説明において、本願発明との対比として詳述する。

本発明は以上の点を考慮してなされたものであり、その目的とするところは、ドライバ出力信号を時分割し、切り替えスイッチを介して信号線を切り替えて表示パネルを駆動する構成において、その切り替えスイッチのスイッチング素子の寄生容量に起因する表示品位の低下を防ぐことである。

かかる課題を解決するため請求項１に記載の発明は、複数の信号線及び複数の走査線の各交点近傍に表示画素が配列された表示パネルを表示駆動する表示駆動装置において、少なくとも、前記複数の走査線の各々に走査信号を順次印加する走査信号印加手段と、前記複数の信号線における所定の数の信号線ごとに設けられ、前記走査信号の印加に応じて、表示データ信号を時分割で前記所定の数の信号線の各々に順次供給して、該各信号線を時分割駆動する時分割駆動手段と、を備え、前記走査信号印加手段による前記各走査線への前記走査信号の印加は、前記時分割駆動手段による前記複数の信号線への前記表示データ信号の供給が終了し、少なくとも所定の画素電位収束時間が経過したタイミングごとに行われることを特徴とする。

また請求項１０に記載の発明は、複数の信号線及び複数の走査線の各交点近傍に表示画素が配列された表示パネルの前記各走査線を順次選択状態とし、表示データ信号を前記複数の信号線に供給して表示駆動する駆動制御方法において、少なくとも、前記複数の走査線の何れかの走査線に走査信号を印加して選択状態とするステップと、表示データ信号を時分割で、前記複数の信号線における所定の数の信号線の各々に順次供給して、該各信号線を時分割駆動するステップと、前記時分割駆動により前記複数の信号線への前記表示データ信号の供給終了し、少なくとも所定の画素電位収束時間が経過した後に、前記走査信号の印加を終了するステップと、を含むことを特徴とする。

この請求項１又は１０に記載の発明によれば、表示パネルの複数の信号線を時分割駆動する構成を備えるとともに、各信号線への表示データ信号の供給が終了し、少なくとも所定の画素電位収束時間が経過するまでの間、走査線に走査信号が印加されて選択状態とされる。このため、時分割駆動における最後の信号線の駆動において、その駆動終了に伴う画素電位の変動が所定の電位に収束するまでの時間を確保することができ、表示品位の低下を防ぐことができる。

請求項２に記載の発明は、請求項１記載の表示駆動装置において、前記時分割駆動手段による、前記表示データ信号を前記所定の数の信号線の各々に供給する供給期間は、少なくとも、該各信号線の電位が前記表示データ信号の電位に等しくなるに要する時間を有することを特徴とする。
請求項３に記載の発明は、請求項１記載の表示駆動装置において、前記時分割駆動手段による、前記表示データ信号を前記所定の数の信号線の各々に供給する供給期間は、少なくとも、前記表示画素の電位が前記表示データ信号の電位に等しくなるに要する時間を有することを特徴とする。
請求項１１に記載の発明は、請求項１０記載の駆動制御方法において、前記各信号線を時分割駆動するステップにおける、前記表示データ信号を前記所定の数の信号線の各々に供給する供給期間は、少なくとも、該各信号線の電位が前記表示データ信号の電位に等しくなるに要する時間を有することを特徴とする。
請求項１２に記載の発明は、請求項１０記載の駆動制御方法において、前記各信号線を時分割駆動するステップにおける、前記表示データ信号を前記所定の数の信号線の各々に供給する供給期間は、少なくとも、前記表示画素の電位が前記表示データ信号の電位に等しくなるに要する時間を有することを特徴とする。
この請求項２、３及び請求項１１、１２に記載の発明によれば、時分割駆動手段による表示データ信号が各信号線に供給される供給期間を必要最小限の時間として、走査信号が印加される期間を必要最小限の時間とすることができる。
請求項４に記載の発明は、請求項１記載の表示駆動装置において、前記画素電位収束時間は、前記表示画素における前記信号線を介して印加される前記表示データ信号の書き込み率が９５％以上となる時間を有することを特徴とする。
請求項５に記載の発明は、請求項４記載の表示駆動装置において、前記画素電位収束時間は、前記表示画素における前記表示データ信号の書き込み率が９９％以上となる時間を有することを特徴とする。
請求項６に記載の発明は、請求項１記載の表示駆動装置において前記画素電位収束時間は、前記複数の信号線に供給される前記表示データ信号を同電位とした場合に、少なくとも、該複数の信号線の各々に接続される前記各表示画素の電位が等しくなるのに必要な時間を有することを特徴とする。
請求項１３に記載の発明は、請求項１０記載の駆動制御方法において、前記画素電位収束時間は、前記表示画素における前記信号線を介して印加される前記表示データ信号の書き込み率が９５％以上となる時間を有することを特徴とする。
請求項１４に記載の発明は、請求項１３記載の駆動制御方法において、前記画素電位収束時間は、前記表示画素における前記表示データ信号の書き込み率が９９％以上となる時間を有することを特徴とする。
請求項１５に記載の発明は、請求項１０記載の駆動制御方法において、前記画素電位収束時間は、前記複数の信号線に供給される前記表示データ信号を同電位とした場合に、少なくとも、該複数の信号線の各々に接続される前記各表示画素の電位が等しくなるのに必要な時間を有することを特徴とする。
この請求項４乃至６及び請求項１３乃至１５に記載の発明によれば、各信号線への表示データ信号の供給終了後に設けられる画素電位収束時間を、少なくとも各表示画素の電位が略等しくなるに必要な時間とすることができて、良好な表示品位を得ることができる。
請求項７に記載の発明は、請求項１記載の表示駆動装置において、前記時分割駆動手段は、外部から供給される表示データを取り込み、並列的に保持するデータ保持部と、該データ保持部に並列的に保持された前記所定の数の表示データの各々を、前記時分割のタイミングに応じて順次選択する第１スイッチ手段と、前記所定の数の信号線の各々を前記時分割のタイミングに応じて順次選択し、前記第１スイッチ手段により選択された前記表示データに基づく表示データ信号を前記選択された信号線に順次供給する第２スイッチ手段と、を備えることを特徴とする。
請求項８に記載の発明は、請求項３記載の表示駆動装置において、前記表示データはデジタル信号であり、前記表示データ信号はアナログ信号であり、前記時分割駆動手段は、第１スイッチ手段と第２スイッチ手段との間に、前記所定の数の信号線ごとに設けられ、前記表示データを前記表示データ信号に変換するデータ変換手段を備えることを特徴とする。
請求項９に記載の発明は、請求項４記載の表示駆動装置において、前記第１スイッチ手段は、前記データ保持部から出力される前記所定の数の表示データの各々を順次選択して前記データ変換手段に供給する、前記所定の数のスイッチング素子を一組とする複数の第１スイッチ群からなり、前記第２スイッチ手段は、前記データ変換手段により変換された前記表示データ信号を前記所定の数の信号線の各々を順次選択して供給する、前記所定の数のスイッチング素子を一組とする複数の第２スイッチ群からなり、前記第１スイッチ群及び前記第２スイッチ群の前記各スイッチング素子は同期的に動作されることを特徴とする。
この請求項７乃至９に記載の発明によれば、時分割駆動手段をデータ保持部と第１、第２スイッチ手段とデータ変換手段とにより構成することができて、表示駆動装置を構成する回路規模を削減して、製造コストの削減及び実装面積の縮小を図ることができるとともに、消費電力の削減を図ることができる。

請求項１又は１０に記載の発明によれば、表示パネルの複数の信号線を時分割駆動する構成を備えるとともに、各信号線への表示データ信号の供給が終了し、少なくとも所定の画素電位収束時間が経過するまでの間、走査線に走査信号が印加される。このため、時分割駆動による最後の信号線の駆動において、その駆動終了に伴う画素電位の変動が安定するまでの時間を確保することができ、表示品位の低下を防ぐことができる。

また、請求項２、３及び請求項１１、１２に記載の発明によれば、時分割駆動手段による表示データ信号が各信号線に供給される供給期間を必要最小限の時間として、走査信号が印加される期間を必要最小限の時間とすることができ、請求項４乃至６及び請求項１３乃至１５に記載の発明によれば、各信号線への表示データ信号の供給終了後に設けられる画素電位収束時間を、少なくとも各表示画素の電位が略等しくなるに必要な時間とすることができて、これらにより良好な表示品位を得ることができる。
更に、請求項７乃至９に記載の発明によれば、時分割駆動手段をデータ保持部と第１、第２スイッチ手段とデータ変換手段とにより構成することができて、表示駆動装置を構成する回路規模を削減して、製造コストの削減及び実装面積の縮小を図ることができるとともに、消費電力の削減を図ることができる。。

従って本発明によれば、表示パネルを表示駆動する表示駆動装置及び駆動制御方法において、各信号線を時分割駆動する時分割駆動手段を備えて回路規模の削減、消費電力の削減等を図ることができるとともに、時分割駆動される表示画素間に、時分割駆動手段におけるスイッチング素子の寄生容量に起因する電位のずれが生じることを無くし、表示パネル全面の表示階調を均一とした良好な表示品位を得ることができる。

以下、図面を参照して本発明を実施するための形態について詳細に説明する。以下においては、本発明をＴＦＴ（薄膜トランジスタ）−ＬＣＤ（液晶ディスプレイ）の駆動回路に適用した場合について説明するが、本発明の適用可能な形態がこれに限定されるものではない。

１．表示装置の構成
図１は、本発明に係わる表示装置の全体構成の一実施形態を示すブロック図である。

図１に示すように、本実施形態における表示装置１は、概略、液晶表示パネル２と、この液晶表示パネル２を駆動するゲートドライバ３及びソースドライバ４とを備えて構成される。

液晶表示パネル２は、行方向に延伸された複数のゲート線（走査線）（例えば、図１においてはＧ１、Ｇ２、Ｇ３、・・・Ｇ３６０）からなるゲート線群２１と、列方向に延伸されたデータ線（信号線）（例えば、図１においてはＤ１、Ｄ２、Ｄ３、・・・Ｄ４８０）からなるデータ線群２２と、を備えるとともに、ゲート線群２１とデータ線群２２との各交点の近傍に設けられた液晶画素（表示画素）（図３参照）を備えて構成されている。

ソースドライバ４は、シフトレジスタ部４１と、データレジスタ部４２と、データラッチ部４３と、ＤＡＣ部４４と、第１スイッチ回路部（第１スイッチ手段）４５ａ及び第２スイッチ回路部（第２スイッチ手段）４５ｂと、スイッチ切替部４６と、を備えて構成されている。

シフトレジスタ部４１は、入力されるシフトスタート信号ＳＴＨをクロック信号ＳＣＫによって順次シフト動作させ、タイミング信号としてデータレジスタ部４２に出力する。データレジスタ部４２にはデジタル表示データ（例えば８ビットデータからなる、Ｄ０〜Ｄ７）が印加されて、シフトレジスタ部４１から入力される信号のタイミングで表示データＰ１、Ｐ２、Ｐ３・・・を順次取り込む。

データラッチ部（データ保持部）４３は、入力されるラッチ動作制御信号ＳＴＢに応じて、データレジスタ部４２から出力される表示データＰ１、Ｐ２、Ｐ３、・・・Ｐｎを一斉に取り込むとともに、取り込んだ表示データＰ１、Ｐ２、Ｐ３、・・・Ｐｎを、第１スイッチ回路部４５ａを介して、表示データＱ１、Ｑ２、Ｑ３、・・・ＱｎとしてＤＡＣ部４４へ出力する。

ＤＡＣ（デジタル・アナログ・コンバータ）部４４は複数のＤＡＣ回路（データ変換手段）及び出力アンプ回路で構成され、ＤＡＣ回路により、例えば外部の階調電圧生成回路（図示せず）より供給される階調電圧に従って表示データＱ１、Ｑ２、Ｑ３、・・・Ｑｎそれぞれを、対応するアナログ信号電圧に変換し、出力アンプ回路により表示データ信号Ｒ１、Ｒ２、Ｒ３、・・・Ｒｎとして、第２スイッチ回路部４５ｂを介して、データ線Ｄ１、Ｄ２、Ｄ３、・・・Ｄｎにそれぞれ印加する。

ここで、階調電圧生成回路は、例えば最低階調電圧Ｖ０〜最高階調電圧Ｖ２５５の階調電圧を生成する構成を備えて、８ビットデータに対応する２５６階調のアナログ信号電圧を供給し得るように構成されている。

ゲートドライバ３は、シフトレジスタ部及び出力バッファ回路（図示せず）を備え、入力されるゲートクロック信号ＧＣＫ及びゲートスタート信号ＧＳＴに応じて、ゲートスタート信号ＧＳＴをゲートクロック信号ＧＣＫにより順次シフト動作することでゲート走査信号ＶＧＬを生成し、このゲート走査信号ＶＧＬを液晶表示パネル２のゲート線群２１を構成する各ゲート線に順次印加して順次選択するように構成されている。

なお、ソースドライバ４及びゲートドライバ３に印加される各種制御信号は、所定の制御回路（図示せず）から供給される。

ここで、本実施形態のソースドライバ４は、データラッチ部４３とＤＡＣ部４４との間には第１スイッチ回路部（第１スイッチ手段）４５ａが介在され、該第１スイッチ回路部４５ａは、各々が複数のスイッチを有する複数の第１スイッチ群４５ａ１、４５ａ２、・・・から構成される。また、ＤＡＣ部４４と液晶表示パネル２との間には、第２スイッチ回路部（第２スイッチ手段）４５ｂが介在され、該第２スイッチ回路部４５ｂは、各々が複数のスイッチを有する複数の第２スイッチ群４５ｂ１、４５ｂ２、・・・から構成される。また、これら第１スイッチ回路部４５ａ及び第２スイッチ回路部４５ｂはスイッチ切替部４６の駆動制御に従って、表示データ信号の印加動作を時分割駆動するように構成されており、第１スイッチ回路部４５ａ、第２スイッチ回路部４５ｂ及びＤＡＣ部４４は本発明における時分割駆動手段を構成している。

即ち、第１スイッチ回路部４５ａは、データラッチ部４３から出力される複数の表示データ出力線のうちのｎ本（ｎは２以上の整数；図１、図３においてはｎ＝３として図示している。）の表示データ出力線毎に１つの第１スイッチ群を備えるように構成され、各第１スイッチ群はｎ本の表示データ出力線のうち１つを選択して１つのＤＡＣ回路に接続するように構成されている。また、第２スイッチ回路部４５ｂは、同様に液晶表示パネル２の複数のデータ線のうちのｎ本のデータ線毎に１つの第２スイッチ群を備え、各第２スイッチ群はｎ本のデータ線のうち１つを選択して、１つのＤＡＣ回路を選択されたデータ線に接続するように構成されている。

スイッチ切替部４６は、所定のスイッチ制御信号を第１スイッチ回路部４５ａ及び第２スイッチ回路部４５ｂに供給するよう構成され、第１，第２スイッチ回路部４５ａ、４５ｂ内の第１、第２スイッチ群全体の接続状態を一律に設定して同期的に動作させる。また、１走査期間（例えば１水平走査期間）内に第１、第２スイッチ群における接続状態が一巡するように第１、第２スイッチ回路部４５ａ、４５ｂの制御動作を行う。

これにより、ソースドライバ４は、液晶表示パネル２のデータ線Ｄ１、Ｄ２、Ｄ３、・・・へ表示データ信号Ｒ１、Ｒ２、Ｒ３、・・・を印加する動作を、１走査期間内にｎ分割して時分割駆動を行うこととなる。
また、ＤＡＣ部４４を構成するＤＡＣ回路及び出力アンプ回路の個数は、第１スイッチ回路部４５ａ、第２スイッチ回路部４５ｂを構成する第１、第２スイッチ群の個数と同数であり、データ線の本数の１／ｎである。
このように本実施形態におけるソースドライバ４は、第１スイッチ回路部４５ａ、第２スイッチ回路部４５ｂ及びＤＡＣ部４４からなる時分割駆動手段を備えて構成され、このような時分割駆動手段を備えない構成に対して、ＤＡＣ部４４を構成するＤＡＣ回路及び出力アンプ回路の個数を１／ｎとして回路規模を削減することができ、ソースドライバ４のチップサイズを縮小することができて、製造コストの削減及びソースドライバ４の実装面積の縮小を図ることができるとともに、上記ＤＡＣ回路や出力アンプ回路で消費される電力を削減して、ソースドライバ４の消費電力を低減させることができる。

２．スイッチ回路部の回路構成
次に、本実施形態におけるスイッチ回路部の回路構成の一例について図２及び図３を参照して説明する。図２は、本実施形態に係わるスイッチ回路部におけるスイッチ群の構成を示す回路図であり、図３は、本実施形態に係わるスイッチ回路部における時分割数を３とした場合のスイッチ群の構成を示す回路図である。
図２に示すスイッチ群６は、第２スイッチ回路部４５ｂを構成する第２スイッチ群４５ｂ１、４５ｂ２、・・・のうちの１つに相当する回路の一例を示すものであり、共通データ線Ｄｃとｎ本のデータ線（Ｄ１、Ｄ２、・・・Ｄｎ）とを選択的に接続するｎ個のスイッチング素子（ＳＴ１、ＳＴ２、・・・ＳＴｎ）と、スイッチ切替部４６からスイッチ制御信号が供給されて、各スイッチング素子のオンオフ動作を制御するスイッチ制御線Ｓ１、Ｓ２、・・・Ｓｎと、から構成される１つのスイッチ回路（以下、かかるスイッチ回路をｎ分割回路と呼ぶ。）を示している。図３は、第２スイッチ回路部４５ｂを構成する第２スイッチ群４５ｂ１、４５ｂ２、・・・のうちの１つに相当する回路において、図２におけるｎを３とした場合に対応するスイッチ群７と、当該スイッチ群７により時分割駆動制御された表示データ信号が印加されるとともにゲート線ＧＬに接続される、液晶表示パネル２における液晶画素（表示画素）の等価回路としての画素回路部８と、を簡略的に示した図である。ｎを３とした点を除いては、図２及び図３は同様の回路であるため、以下、図３を中心に説明する。

画素回路部８は、それぞれ赤、緑及び青の液晶画素回路８ｒ、８ｇ及び８ｂを一組として構成され、これらはそれぞれデータ線Ｄｒ、データ線Ｄｇ及びデータ線Ｄｂとゲート線ＧＬとの交点箇所に設けられ、図３に示すように、ｎを３とした場合には、画素回路部８はこれら３本のデータ線に対応して設けられる。

液晶画素回路８ｒは、ソース電極がデータ線Ｄｒに、ゲート電極がゲート線ＧＬにそれぞれ接続されたＴＦＴからなるＲ画素スイッチＴＦＴと、このＲ画素スイッチＴＦＴｒのドレイン電極に接続された画素電極と、この画素電極に対向する対向電極との間に挟持された画素容量Ｃｌｃと、画素電極と補助容量電極との間に挟持された補助容量ＣＳと、を備えて構成される。また、液晶画素回路８ｇ及び液晶画素回路８ｂも同様に構成される。

スイッチ群７は、図２のスイッチ群６と同様に、共通データ線Ｄｃとデータ線Ｄｒ、データ線Ｄｇ及びデータ線Ｄｂとを選択的に接続するスイッチング素子ＳＴ１、ＳＴ２、ＳＴ３と、スイッチ切替部４６からスイッチ制御信号が供給されて、各スイッチング素子のオンオフ動作を制御するスイッチ制御線Ｓ１、Ｓ２、Ｓ３と、を備えて構成される。

ここで、スイッチング素子ＳＴ１、ＳＴ２、ＳＴ３は、図２、３に示すように、例えば薄膜トランジスタＴＦＴからなり、スイッチ切替部４６からスイッチ制御線Ｓ１、Ｓ２、Ｓ３に供給されるスイッチ制御信号によりその切替動作（オンオフ動作）が制御され、例えば、スイッチング素子ＳＴ１がオン状態となると、共通データ線Ｄｃとデータ線Ｄｒとが導通して、共通データ線Ｄｃに供給される表示データ信号がデータ線Ｄｒへ印加される。

スイッチング素子ＳＴ１、ＳＴ２、ＳＴ３は、ゲート線ＧＬにゲート走査信号ＶＧＬが印加されている期間内に、スイッチ制御線Ｓ１、Ｓ２、Ｓ３を介して供給されるスイッチ制御信号によって順次オン動作し、１走査期間内でオン動作が一巡するようスイッチ切替部４６により制御される。そして、スイッチング素子ＳＴ１、ＳＴ２、ＳＴ３が順次オン状態となる結果、共通データ線Ｄｃに供給される時分割の表示データ信号がデータ線Ｄｒ、データ線Ｄｇ、データ線Ｄｂに時分割で分配されて印加され、液晶画素回路８ｒ、液晶画素回路８ｇ及び液晶画素回路８ｂが表示駆動される。

３．スイッチ回路部の駆動制御方法
次いで、本実施形態におけるスイッチ回路部の駆動制御方法について説明するが、従来の駆動制御方法を適用した場合との対比に基づいて詳細に説明する。
（１）従来の駆動制御方法を適用した場合
まず、図３のスイッチ群７の各スイッチング素子の制御に、従来の駆動制御方法を適用した場合について、図４及び図５を参照して説明する。
図４は、従来の駆動制御方法を説明するためのタイミングチャートであり、従来の駆動制御方法を図３のスイッチ群７に適用した場合の、ゲート線ＧＬに印加されるゲート走査信号ＶＧＬと、スイッチ制御線Ｓ１、Ｓ２、Ｓ３に供給されるスイッチ制御信号の電位ＶＳ１、ＶＳ２及びＶＳ３と、を示す図である。

同図に示すように、従来の駆動制御方法を適用した場合においては、まずゲート走査信号ＶＧＬが立ち上がることにより画素回路部８の各液晶画素回路８ｒ、８ｇ及び８ｂの画素スイッチＴＦＴがオン状態になる。続いて、スイッチ制御線Ｓ１、Ｓ２、Ｓ３が順次Ｈレベルとなるように制御されて、スイッチング素子ＳＴ１、ＳＴ２及びＳＴ３が順次オン状態となるように制御される。そして、最後のスイッチ制御線であるスイッチ制御線Ｓ３の電位が立ち下がり、スイッチング素子ＳＴ３がオフ状態とされるとほぼ同時に、ゲート線ＧＬに印加されていたゲート走査信号ＶＧＬを立ち下げるように制御される。

図５は、図４の駆動制御方法における各データ線及び各画素容量の電位の時間変化を説明するための図である。ここで、図５（ａ）はゲート線ＧＬに印加されるゲート走査信号ＶＧＬの波形を示している。

また、図５（ｂ）、図５（ｃ）は、スイッチ制御線Ｓ１、Ｓ３の電位ＶＳ１、ＶＳ３と、共通データ線Ｄｃを介して液晶表示パネル２のデータ線に印加される表示データ信号ＶＤｃと、スイッチ制御線の電位変化及びゲート走査信号ＶＧＬの変化に対応したＲ画素回路８ｒ、及びＢ画素回路８ｂの画素容量Ｃｌｃの電位ＶＰｒ、ＶＰｂの変化を示す図である。なお、Ｇ画素回路８ｇに関する挙動はＲ画素回路８ｒに関するものと同様であるので省略した。また、図５（ｄ）は、スイッチ群７における１つのスイッチング素子ＳＴｉにおけるゲート・ソース間の寄生容量Ｃｇｓｔ、及び、画素回路部８の１つの画素回路における画素スイッチＴＦＴのゲート・ソース間の寄生容量Ｃｇｓｐを含めた、１つのデータ線に関する等価回路を示すものである。なお、ここでは、共通データ線Ｄｃを介して液晶表示パネル２の各データ線に印加される表示データ信号ＶＤｃを同一電圧とした場合について説明する。

図５（ｂ）に示すように、まず、タイミングｔ０でスイッチ制御線Ｓ１の電位ＶＳ１が立ち上がってスイッチング素子ＳＴ１がオン状態になると、共通データ線Ｄｃに印加されるがデータ線Ｄｒに供給され、データ線Ｄｒの電位ＶＤｒが表示データ信号ＶＤｃに達し、それに追従してＲ画素容量電位ＶＰｒも上昇するが画素容量Ｃｌｃの容量成分により直には変化せず、データ線Ｄｒの電位変化より遅れて表示データ信号ＶＤｃに達する。そして、所定の時間（供給期間）ｔｓ経過後、タイミングｔ１の時点でスイッチ制御線Ｓ１の電位ＶＳ１が立ち下がると、スイッチング素子ＳＴ１がオフ状態になる。このとき、スイッチング素子ＳＴ１のゲート・ソース間の寄生容量Ｃｇｓｔによる電圧変化が生じて、データ線Ｄｒの電位ＶＤｒは所定の降下電圧ΔＶＳｗだけ降下して、ＶＰ１＝ＶＤｃ−ΔＶＳｗで表される電位ＶＰ１となる。

そして、この電位ＶＤｒの変化に追従してＲ画素容量電位ＶＰｒも降下するが、画素容量Ｃｌｃの容量成分により、画素容量電位ＶＰｒは直ちに変化せず、徐々に電位ＶＰ１へ収束する。即ち、電位が安定するまでにある程度の時間（以下、画素電位収束時間ΔＴ１とする。）を要する。

次いで、タイミングｔ３の時点でゲート走査信号ＶＧＬが立ち下がることにより走査期間が終了すると、Ｒ画素容量電位ＶＰｒには、画素スイッチＴＦＴのゲート・ソース間の寄生容量Ｃｇｓｐによる電圧変化が生じて、更に所定の降下電圧ΔＶgaだけ降下する。なお、この降下電圧ΔＶgaはフィールドスルー電圧と呼ばれるものである。

かくして、走査期間が終了すると、Ｒ画素容量電位ＶＰｒは、ＶＰ２＝ＶＤｃ−ΔＶＳｗ−ΔＶgaで表される電位ＶＰ２となる。Ｒ画素容量電位ＶＰｒは、ゲート走査信号ＶＧＬが次に立ち上がる次周期（次の垂直走査周期）までこの電位ＶＰ２を保つこととなる。

また、図５（ｃ）に示すように、タイミングｔ２の時点でスイッチ制御線Ｓｂの電位ＶＳ３が立ち下がると、スイッチング素子ＳＴ３がオフ状態になり、スイッチング素子ＳＴ３の寄生容量Ｃｇｓｐによる電圧変化が生じてデータ線Ｄｂの電位ＶＤｂは所定の降下電圧ΔＶＳｗだけ降下して電位ＶＰ１となる。そして、このデータ線Ｄｂの電位ＶＤｂの変化に追従するように、Ｂ画素容量電位ＶＰｂも電位ＶＰ１へ向かって徐々に降下していく。この場合もＢ画素容量電位ＶＰｂは直ちに変化せず、電位ＶＰ１への収束までにある程度の時間を要する。

ところが、最後のスイッチ制御線であるスイッチ制御線Ｓ３の電位が立ち下がった直後にタイミングｔ３となり、ゲート走査信号ＶＧＬが立ち下がって走査期間が終了して、Ｂ画素容量電位ＶＰｂには画素スイッチＴＦＴの寄生容量Ｃｇｓｐによる電圧変化が生じる。

従って図５（ｃ）に示すように、Ｂ画素容量電位ＶＰｂは、データ線Ｄｂの電位ＶＤｂへ向かう収束を開始した直後に（即ち画素電位収束時間ΔＴ１が経過しないうちに）所定の降下電圧ΔＶgaだけ降下した電位ＶＰ３になる。

ここで、データ線Ｄｒとデータ線Ｄｂに印加される表示データ信号ＶＤｃとが同一であった場合には、走査期間終了後に保たれるＢ画素容量電位ＶＰｂの電位ＶＰ３はＲ画素容量電位ＶＰ２とは一致し得ないこととなる。従って、表示画面全体の青色に関する表示階調が他の色（赤色、緑色）に対してずれるという問題が生じていた。

（２）本実施形態の第１の駆動制御方法
次に、本実施形態の駆動制御方法における第１の駆動制御方法について説明する。図６は、本実施形態における駆動制御方法の第１の駆動制御方法を説明するためのタイミングチャートである。第１の駆動制御方法は、図６に示すように、ゲート走査信号ＶＧＬの制御及びスイッチ群７のスイッチ制御を行うようにしたものである。
すなわち、第１の駆動制御方法は、同図に示すように、スイッチ制御線Ｓ３の電位ＶＳ３の立ち下がりタイミングｔ１１とゲート線ＧＬに印加されるゲート走査信号ＶＧＬの立ち下がりタイミングｔ１２との間に、ΔＴ２≧ΔＴ１を満たすブランク時間ΔＴ２が設けられていることを特徴とするものである。

具体的には、ゲートドライバ３は、データ線Ｄｒ、データ線Ｄｇ及びデータ線Ｄｂの駆動が終了して更にブランク時間ΔＴ２が経過してから、印加中のゲート線ＧＬに対するゲート走査信号ＶＧＬの印加を終了して次の走査線に走査信号を印加するように構成されている。

図７は、図６に示した第１の駆動制御方法における各データ線及び各画素容量の電位の時間変化を説明するための図である。ここで、図６（ａ）は図５（ａ）と同様に、ゲート線ＧＬに印加されるゲート走査信号ＶＧＬの波形を示している。また、図７（ｂ）は図５（ｂ）と同様に、スイッチ制御線Ｓ１の電位ＶＳ１と、データ線Ｄｒの電位ＶＤｒと、Ｒ画素容量電位ＶＰｒとを示す図である。

この場合も図５（ｂ）の場合と同様に、まず、タイミングｔ０でスイッチ制御線Ｓ１の電位ＶＳ１が立ち上がってスイッチング素子ＳＴ１がオン状態になり、共通データ線Ｄｃに印加される表示データ信号ＶＤｃがデータ線Ｄｒに供給されてデータ線Ｄｒの電位ＶＤｒが表示データ信号ＶＤｃに達し、データ線Ｄｒの電位変化より遅れてＲ画素容量電位ＶＰｒも表示データ信号ＶＤｃに達する。そして、所定の時間（供給期間ｔｓ）経過後、タイミングｔ１０の時点でスイッチ制御線Ｓ１の電位ＶＳ１が立ち下がると、スイッチング素子ＳＴ１の寄生容量Ｃｇｓｔによる電圧変化が生じて、データ線Ｄｒの電位ＶＤｒは所定の降下電圧ΔＶＳｗだけ降下して電位ＶＰ１となり、電位ＶＤｒの変化に追従してＲ画素容量電位ＶＰｒも徐々に降下して電位ＶＰ１へ収束する。次いで、タイミングｔ１２において、ゲート走査信号ＶＧＬが立ち下がることにより、Ｒ画素容量電位ＶＰｒは画素スイッチＴＦＴの寄生容量Ｃｇｓｐによる所定の降下電圧ΔＶgaだけ降下し、ＶＰ２＝ＶＤｃ−ΔＶＳｗ−ΔＶgaで表される電位ＶＰ２となる。

図７（ｃ）は、図５（ｃ）と同様に、スイッチ制御線Ｓ３の電位ＶＳ３と、データ線Ｄｂの電位ＶＤｂと、Ｂ画素容量電位ＶＰｂとを示す図である。

同図に示すように、タイミングｔ１１において、スイッチ制御線Ｓ３の電位ＶＳ３が立ち下がると、スイッチング素子ＳＴ３がオフ状態となり、スイッチング素子ＳＴ３の寄生容量Ｃｇｓｐによる電圧変化が生じて、データ線Ｄｂの電位ＶＤｂは所定の降下電圧ΔＶＳｗだけ降下し、これに追従してＢ画素容量電位ＶＰｂも徐々に降下して、データ線Ｄｂの電位ＶＤｂへ向かう収束を開始する。
この場合、Ｂ画素容量電位ＶＰｂは直ちに変化せず、データ線Ｄｂの電位ＶＤｂへ収束するまでに画素電位収束時間ΔＴ１を要する。しかし、ゲート走査信号ＶＧＬには、スイッチ制御線Ｓ３の電位ＶＳ３が立ち下がった後にブランク時間ΔＴ２が設けられ、ブランク時間ΔＴ２はこの画素電位収束時間ΔＴ１より長く設定されているため、ブランク時間ΔＴ２内においてＢ画素容量電位ＶＰｂは電位ＶＰ１への収束を完了する。

そして、ゲート走査信号ＶＧＬが立ち下がるタイミングｔ１２になると、Ｂ画素スイッチＴＦＴｂがオフ状態となり、Ｂ画素容量電位ＶＰｂは、画素スイッチＴＦＴの寄生容量Ｃｇｓｐによる電圧変化が生じて、更に所定の降下電圧ΔＶgaだけ降下する。
かくして、走査期間が終了する時点において、Ｂ画素容量電位ＶＰｂは、ＶＰ４＝ＶＤｃ−ΔＶＳｗ−ΔＶgaで表される電位ＶＰ４となり、これはＲ画素容量電位ＶＰｒの保持電位ＶＰ２と同じ電位となる。従って、データ線Ｄｒとデータ線Ｄｂに印加される表示データ信号ＶＤｃとが同一であった場合には、走査期間終了後に保たれるＲ画素容量電位ＶＰｒと、Ｂ画素容量電位ＶＰｂとが同一となる。

以上より、本実施形態における第１の駆動制御方法を行う構成によれば、各データ線を時分割駆動する構成において、各データ線に接続される表示画素の画素容量電位を、駆動順序に依らず均一にすることができて、表示パネル全面の表示階調を均一とした良好な表示品位を得ることができる。

ここで、本実施形態の駆動制御方法を実際の液晶表示パネルに適用した場合の一例について説明する。例えば、パネルサイズ１．５インチで、データ線数４８０本、走査線数２４０本の液晶表示パネルに対し、２本のデータ線毎に１つのスイッチ群を設けて２分割駆動を行うようにし、ゲート走査信号ＶＧＬの印加時間を６３μsec とした場合、スイッチ制御信号ＶＳ１、ＶＳ２の時間幅を２０μsec 、ブランク時間ΔＴ２を２２μsec としたときに良好な表示品位を得ることができることを確認した。
また、このような駆動制御方法におけるブランク時間ΔＴ２の設定条件として、分割駆動されるなかの最後に書き込みが行われる液晶画素（表示画素）（上記実施形態においてはＢ画素）の画素容量への書き込み率が９５％以上、より好ましくは９９％以上、となるように設計することにより、良好な表示品位を得ることができることを確認している。

（３）本実施形態の第２の駆動制御方法
次に、本実施形態の駆動制御方法における第２の駆動制御方法について説明する。図８は、本実施形態における駆動制御方法の第２の駆動制御方法を説明するためのタイミングチャートである。第２の駆動制御方法は、図８に示すように、、ゲート走査信号ＶＧＬの制御は従来のままとして、スイッチ群７のスイッチ制御を行うようにしたものである。

すなわち、上述した第１の駆動制御方法においては、図６に示したように、ゲートドライバ３がゲート走査信号ＶＧＬの印加期間を従来より長くするように制御することにより、スイッチ制御線Ｓ３の電位の立ち下がりタイミングとゲート走査信号ＶＧＬの印加終了タイミングとの間にブランク時間ΔＴ２を設けるようにしたが、第２の駆動制御方法においては、ゲート走査信号ＶＧＬの印加期間は従来と同じとし、スイッチング素子ＳＴ１、ＳＴ２、Ｓｔ３のそれぞれのオン期間を制御して、１走査期間の終期にブランク時間ΔＴ３を確保するようにしたことを特徴とするものである。

より詳細には、図８に示すように、スイッチング素子ＳＴ１、ＳＴ２、ＳＴ３のそれぞれをオン状態とする期間（供給期間）を第１の駆動制御方法における期間ｔｓより短縮し、ゲート走査信号ＶＧＬが立ち下がるタイミングｔ２２よりも、ΔＴ３≧ΔＴ１を満たすブランク時間ΔＴ３前のタイミングｔ２１の時点で、スイッチング素子ＳＴ３がオフ状態となるように、スイッチ切替部４６がスイッチ群７のスイッチ制御を行う。
ここで、スイッチング素子ＳＴ１、ＳＴ２、ＳＴ３のそれぞれをオン状態とする期間（供給期間）は、第１の駆動制御方法においては、少なくとも画素容量電位が表示データ信号ＶＤｃに達するに必要な時間としたが、この時間は、最小限、各データ線Ｄｒ、Ｄｇ、Ｄｂの電位が表示データ信号ＶＤｃの電位に至るに必要な時間を有していればよい。そこで、この第２の駆動制御方法においては、スイッチング素子ＳＴ１、ＳＴ２、ＳＴ３のそれぞれをオン状態とする期間（供給期間）を、この必要最小限の時間に短縮した期間ｔｓ’とすることにより、ブランク時間ΔＴ３を確保するようにしたものである。

図９は、図８に示した第２の駆動制御方法における各データ線及び各画素容量の電位の時間変化を説明するための図である。ここで、図９（ａ）は図７（ａ）と同様に、ゲート線ＧＬに印加されるゲート走査信号ＶＧＬの波形を示している。また、図９（ｂ）は図７（ｂ）と同様に、スイッチ制御線Ｓ１の電位ＶＳ１と、データ線Ｄｒの電位ＶＤｒと、Ｒ画素容量電位ＶＰｒとを示す図である。
この場合も図７（ｂ）の場合と同様に、まず、タイミングｔ０でスイッチ制御線Ｓ１の電位ＶＳ１が立ち上がってスイッチング素子ＳＴ１がオン状態になると、共通データ線Ｄｃに印加されるがデータ線Ｄｒに供給され、データ線Ｄｒの電位ＶＤｒが表示データ信号ＶＤｃに達する。そして、所定の時間（供給期間）ｔｓ’経過後、タイミングｔ２０の時点でスイッチ制御線Ｓ１の電位ＶＳ１が立ち下がると、スイッチング素子ＳＴ１の寄生容量Ｃｇｓｔによる電圧変化が生じて、データ線Ｄｒの電位ＶＤｒは所定の降下電圧ΔＶＳｗだけ降下して電位ＶＰ１となる。Ｒ画素容量電位ＶＰｒは、タイミングｔ２０の時点でＲ画素容量電位ＶＰｒは表示データ信号ＶＤｃの電位には達していないが、その時点の電位から電位ＶＤｒの変化に追従して徐々に降下して電位ＶＰ１へ収束する。次いで、タイミングｔ２２において、ゲート走査信号ＶＧＬが立ち下がることにより、Ｒ画素容量電位ＶＰｒは画素スイッチＴＦＴの寄生容量Ｃｇｓｐによる所定の降下電圧ΔＶgaだけ降下して電位ＶＰ２となる。
図９（ｃ）は、図７（ｃ）と同様に、スイッチ制御線Ｓ３の電位ＶＳ３と、データ線Ｄｂの電位ＶＤｂと、Ｂ画素容量電位ＶＰｂとを示す図である。
同図に示すように、タイミングｔ２１において、スイッチ制御線Ｓ３の電位ＶＳ３が立ち下がると、スイッチング素子ＳＴ３がオフ状態となり、スイッチング素子ＳＴ３の寄生容量Ｃｇｓｔによる電圧変化が生じて、データ線Ｄｂの電位ＶＤｂは所定の降下電圧ΔＶＳｗだけ降下し、これに追従してＢ画素容量電位ＶＰｂも徐々に降下して、データ線Ｄｂの電位ＶＤｂへ向かう収束を開始する。このときも、タイミングｔ２１の時点でＢ画素容量電位ＶＰｂは表示データ信号ＶＤｃの電位には達していないが、その状態から電位ＶＰ１へ徐々に収束する

しかし、Ｂ画素容量電位ＶＰｂは直ちに変化せず、データ線Ｄｂの電位ＶＤｂへ収束するまでに画素電位収束時間ΔＴ１を要する。ここで、ゲート走査信号ＶＧＬに設けられるブランク時間ΔＴ３はこの画素電位収束時間ΔＴ１より長く設定されているため、ブランク時間ΔＴ３内においてＢ画素容量電位ＶＰｂは電位ＶＰ１への収束を完了する。

そして、ゲート走査信号ＶＧＬが立ち下がるタイミングｔ２２になると、Ｂ画素スイッチＴＦＴｂがオフ状態となり、Ｂ画素容量電位ＶＰｂは、画素スイッチＴＦＴの寄生容量Ｃｇｓｐによる電圧変化が生じて、更に降下電圧ΔＶgaだけ降下する。
かくして、走査期間が終了する時点において、Ｂ画素容量電位ＶＰｂは、ＶＰ５＝ＶＤｃ−ΔＶＳｗ−ΔＶgaで表される電位ＶＰ５となり、これはＲ画素容量電位ＶＰｒの保持電位ＶＰ２と同じ電位となる。従って、データ線Ｄｒとデータ線Ｄｂに印加される表示データ信号ＶＤｃとが同一であった場合には、走査期間終了後に保たれるＲ画素容量電位ＶＰｒと、Ｂ画素容量電位ＶＰｂとが同一となる。

以上より、第２の駆動制御方法を行う構成によれば、各データ線を時分割駆動する構成において、表示パネル全面の表示階調を均一とすることができる、上述の第１の駆動制御方法を行う場合と同様の効果を得るとともに、更に、この第２の駆動制御方法によれば、走査期間の長さは従来と同様でであるため、ゲートパルス幅を長くして走査期間を延ばす必要がない。このため、走査期間を延ばすことによるフリッカや画質劣化の発生を招くことがなく、更に良好な表示品位を得ることができる。

以上、本発明の実施形態について説明したが、本発明を適用可能な形態は上述した実施形態に限られるものではなく、適宜変更等してよいことは勿論である。例えばスイッチ回路部４５ｂが、３本のデータ線毎に１つのスイッチ群を備える構成を中心に説明したが、３本以外の複数本のデータ線毎に１つのスイッチ群を備える構成としてもよい。

本発明に係わる表示装置の全体構成の一実施形態を示すブロック図である。 本実施形態に係わるスイッチ回路部におけるスイッチ群の構成を示す回路図である。 本実施形態に係わるスイッチ回路部における時分割数を３とした場合のスイッチ群の構成を示す回路図である。 従来の駆動制御方法を説明するためのタイミングチャートである。 図４の駆動制御方法における各データ線及び各画素容量の電位変化を説明するための図である。 本実施形態における第１の駆動制御方法を説明するためのタイミングチャートである。 図６の第１の駆動制御方法における各データ線及び各画素容量の電位変化を説明するための図である。 本実施形態における第２の駆動制御方法を説明するためのタイミングチャートである。 図８の第２の駆動制御方法における各データ線及び各画素容量の電位変化を示す図である。

符号の説明

１ 表示装置
２ 液晶表示パネル
３ ゲートドライバ
４ ソースドライバ
４５ａ 第１スイッチ回路部
４５ｂ 第２スイッチ回路部
４６ スイッチ切替部

Claims (15)

1. 複数の信号線及び複数の走査線の各交点近傍に表示画素が配列された表示パネルを表示駆動する表示駆動装置において、
   少なくとも、
   前記複数の走査線の各々に走査信号を順次印加する走査信号印加手段と、
   前記複数の信号線における所定の数の信号線ごとに設けられ、前記走査信号の印加に応じて、表示データ信号を時分割で前記所定の数の信号線の各々に順次供給して、該各信号線を時分割駆動する時分割駆動手段と、を備え、
   前記走査信号印加手段による前記各走査線への前記走査信号の印加は、前記時分割駆動手段による前記複数の信号線への前記表示データ信号の供給が終了し、少なくとも所定の画素電位収束時間が経過したタイミングごとに行われることを特徴とする表示駆動装置。
2. 前記時分割駆動手段による、前記表示データ信号を前記所定の数の信号線の各々に供給する供給期間は、少なくとも、該各信号線の電位が前記表示データ信号の電位に等しくなるに要する時間を有することを特徴とする請求項１記載の表示駆動装置。
3. 前記時分割駆動手段による、前記表示データ信号を前記所定の数の信号線の各々に供給する供給期間は、少なくとも、前記表示画素の電位が前記表示データ信号の電位に等しくなるに要する時間を有することを特徴とする請求項１記載の表示駆動装置。
4. 前記画素電位収束時間は、前記表示画素における前記信号線を介して印加される前記表示データ信号の書き込み率が９５％以上となる時間を有することを特徴とする請求項１記載の表示駆動装置。
5. 前記画素電位収束時間は、前記表示画素における前記表示データ信号の書き込み率が９９％以上となる時間を有することを特徴とする請求項４記載の表示駆動装置。
6. 前記画素電位収束時間は、前記複数の信号線に供給される前記表示データ信号を同電位とした場合に、少なくとも、該複数の信号線の各々に接続される前記各表示画素の電位が等しくなるのに必要な時間を有することを特徴とする請求項１記載の表示駆動装置。
7. 前記時分割駆動手段は、
   外部から供給される表示データを取り込み、並列的に保持するデータ保持部と、
   該データ保持部に並列的に保持された前記所定の数の表示データの各々を、前記時分割のタイミングに応じて順次選択する第１スイッチ手段と、
   前記所定の数の信号線の各々を前記時分割のタイミングに応じて順次選択し、前記第１スイッチ手段により選択された前記表示データに基づく表示データ信号を前記選択された信号線に順次供給する第２スイッチ手段と、
   を備えることを特徴とする請求項１記載の表示駆動装置。
8. 前記表示データはデジタル信号であり、
   前記表示データ信号はアナログ信号であり、
   前記時分割駆動手段は、第１スイッチ手段と第２スイッチ手段との間に、前記所定の数の信号線ごとに設けられ、前記表示データを前記表示データ信号に変換するデータ変換手段を備えることを特徴とする請求項３記載の表示駆動装置。
9. 前記第１スイッチ手段は、前記データ保持部から出力される前記所定の数の表示データの各々を順次選択して前記データ変換手段に供給する、前記所定の数のスイッチング素子を一組とする複数の第１スイッチ群からなり、
   前記第２スイッチ手段は、前記データ変換手段により変換された前記表示データ信号を前記所定の数の信号線の各々を順次選択して供給する、前記所定の数のスイッチング素子を一組とする複数の第２スイッチ群からなり、
   前記第１スイッチ群及び前記第２スイッチ群の前記各スイッチング素子は同期的に動作されることを特徴とする請求項４記載の表示駆動装置。
10. 複数の信号線及び複数の走査線の各交点近傍に表示画素が配列された表示パネルの前記各走査線を順次選択状態とし、表示データ信号を前記複数の信号線に供給して表示駆動する駆動制御方法において、
    少なくとも、
    前記複数の走査線の何れかの走査線に走査信号を印加して選択状態とするステップと、
    表示データ信号を時分割で、前記複数の信号線における所定の数の信号線の各々に順次供給して、該各信号線を時分割駆動するステップと、
    前記時分割駆動により前記複数の信号線への前記表示データ信号の供給終了し、少なくとも所定の画素電位収束時間が経過した後に、前記走査信号の印加を終了するステップと、
    を含むことを特徴とする駆動制御方法。
11. 前記各信号線を時分割駆動するステップにおける、前記表示データ信号を前記所定の数の信号線の各々に供給する供給期間は、少なくとも、該各信号線の電位が前記表示データ信号の電位に等しくなるに要する時間を有することを特徴とする請求項１０記載の駆動制御方法。
12. 前記各信号線を時分割駆動するステップにおける、前記表示データ信号を前記所定の数の信号線の各々に供給する供給期間は、少なくとも、前記表示画素の電位が前記表示データ信号の電位に等しくなるに要する時間を有することを特徴とする請求項１０記載の駆動制御方法。
13. 前記画素電位収束時間は、前記表示画素における前記信号線を介して印加される前記表示データ信号の書き込み率が９５％以上となる時間を有することを特徴とする請求項１０記載の駆動制御方法。
14. 前記画素電位収束時間は、前記表示画素における前記表示データ信号の書き込み率が９９％以上となる時間を有することを特徴とする請求項１３記載の駆動制御方法。
15. 前記画素電位収束時間は、前記複数の信号線に供給される前記表示データ信号を同電位とした場合に、少なくとも、該複数の信号線の各々に接続される前記各表示画素の電位が等しくなるのに必要な時間を有することを特徴とする請求項１０記載の駆動制御方法。

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