JP4947167B2 - 表示装置および携帯端末 - Google Patents
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Description
この駆動回路一体型表示装置は、有効表示部の周辺部(額縁)に水平駆動系や垂直駆動系が配され、これら駆動系がポリシリコンTFTを用いて画素エリア部と共に同一基板上に一体的に形成される。
具体的には、水平転送クロックHCK(図示せず)に同期して各転送段から順次シフトパルス(サンプリングパルス)を出力するシフトレジスタ(HSR)群3HSRU,3HSRDと、シフトレジスタ31U,31Dから与えられるサンプリングパルスによりデジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路群3SMPLU,3SMPLDと、サンプリングラッチ回路32U,32Dの各ラッチデータを線順次化する線順次化ラッチ回路群3LTCU、3LTCDと、線順次化ラッチ回路33U,3Dで線順次化されたデジタル画像データをアナログ画像信号に変換するデジタル/アナログ変換回路(DAC)群3DACU,3DACDと、を有する。
なお、通常、DAC34U,34Dの入力段には、レベルシフト回路が配置され、レベルアップさせたデータがDAC34に入力される。
特に、スタンバイ期間における低消費電力化は、バッテリの持続時間を増やすための重要なポイントとなるため、特に要求の強い項目の一つとなっている。このような要求に対して、様々な省電力化技術が提案されている。
その一つとして、スタンバイ時に画像表示の階調数を各色ごとに“2”(1ビット(bit))に制限するいわゆる1bitモード(2階調モード)が知られている。この1bitモードでは、各色1bitでの階調表現であるため、計8色での画像表示が行われることになる。
図2の水平駆動回路の場合、シリアルパラレル化したR(赤)、G(緑)、B(青)データをサンプリングする3つのサンプリングラッチ回路を要するが、これでは狭ピッチ化、狭額縁化の要望に対応することは困難である。
これを克服するためにいわゆる縦方向にレイアウトを延ばすことも考えられるが、これでは急激にレイアウト面積が増大し、狭額縁化を実現することは困難である。
8色モード時においても、DAC入力信号振幅を大きくするため、充放電電流が大きく消費電力が高い。
また、上位ビットと下位ビットのレベルシフタ回路を別々に処理するため、ラッチ部の回路が大きくなり、額縁が大きくなる。
シリアル駆動時には、所定の期間、たとえば一水平期間(1H)の前半の1/2で2つのデジタルデータのうち一方のデータ、たとえばRデータを出力し、1Hの後半の1/2で他方のBデータを出力するよう時系列駆動(時分割駆動〕する。
図3は、本発明に係る駆動回路一体型表示装置の構成例を示す概略構成図である。
ここでは、たとえば、各画素の電気光学素子として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明する。
また、ガラス基板11の第1の水平駆動回路13Uの配置位置の近傍の縁部にはデータ等の入力パッド17が形成されている。
ガラス基板11は、能動素子(たとえば、トランジスタ)を含む複数の画素回路がマトリクス状に配置形成される第1の基板と、この第1の基板と所定の間隙をもって対向して配置される第2の基板とによって構成される。そして、これら第1,第2の基板間に液晶が封入される。
本実施形態において、シリアル駆動とは、一水平期間(1H)の前半の1/2で2つのデジタルデータのうち一方のデータ、たとえばRデータを出力し、1Hの後半の1/2で他方のBデータを出力するよう時系列駆動(時分割駆動)することをいう。
そこで、本実施形態においては、各水平駆動回路13U,13Dに近接して、各駆動回路対応の基準電圧生成回路15U,15Dを配置している。これらの第1および第2の基準電圧生成回路15U,15D間は、基準電圧線のような電源線で接続されていない。
そして、有効表示部12は、水平駆動回路13U,13D、並びに垂直駆動回路14に駆動されるデータラインおよび垂直走査ラインがマトリクス状に配線されている。
ここでは、図面の簡略化のために、3行(n−1行〜n+1行)4列(m−2列〜m+1列)の画素配列の場合を例に採って示している。
図4において、表示部12には、垂直走査ライン…,121n−1,121n,121n+1,…と、データライン…,122m−2,122m−1,122m,122m+1,…とがマトリクス状に配線され、それらの交点部分に単位画素123が配置されている。
液晶セルLCは、画素電極が薄膜トランジスタTFTのドレイン電極に接続され、対向電極が共通ライン124に接続されている。保持容量Csは、薄膜トランジスタTFTのドレイン電極と共通ライン124との間に接続されている。
共通ライン124には、ガラス基板11に駆動回路等と一体的に形成されるVCOM回路18により所定の交流電圧がコモン電圧Vcomとして与えられる。
垂直駆動回路14は、たとえばシフトレジスタを含んで構成され、垂直転送クロックVCK(図示せず)に同期して順次垂直選択パルスを発生して垂直走査ライン…,121n−1,121n,121n+1,…に与えることによって垂直走査を行う。
第1の水平駆動回路13Uは、シリアル駆動に伴い、一水平期間(1H)の前半の1/2で2つのデジタルデータのうち一方のデータ、たとえばRデータを出力し、1Hの後半の1/2で他方のBデータを出力するよう駆動する。
したがって、本実施形態においては、シリアル駆動を行うRデータおよびBデータ用の第1の水平駆動回路13Uと、シリアル駆動を行わないGデータ用の第2の水平駆動回路13Dとは、構成が異なる。
一方、第2の水平駆動回路13Dは、図5に示すように、シフトレジスタ(HSR)群13HSRD、サンプリングラッチ回路群13SMPLD、第2ラッチ回路(線順次化ラッチ回路)群13LTCD、およびDAC群13DACDを有する。
そして、第1の水平駆動回路13Uにおいては、シフトレジスタ(HSR)群13HSRU、サンプリングラッチ回路群13SMPLU、第2ラッチ回路(線順次化ラッチ回路)群13LTCU、データセレクタ群13DSELは、0−3V(2.9V)系の電圧で駆動され、DAC群13DACUの入力段に図示しないがレベルシフタが配置されて、たとえばー2.3V〜4.8V系にレベルアップされる。
同様に、第2の水平駆動回路13Dにおいては、シフトレジスタ(HSR)群13HSRD、サンプリングラッチ回路群13SMPLD、第2ラッチ回路(線順次化ラッチ回路)群13LTCDは、0−3V(2.9V)系の電圧で駆動され、DAC群13DACDの入力段に図示しないがレベルシフタが配置されて、たとえばー2.3V〜4.8V系にレベルアップされる。
図6は、第1の水平駆動回路13Uの具体的な構成例を示す回路図である。
また、図7(A)〜(M)は図6の第1の水平駆動回路13Uのタイミングチャートである。
図6の例では、サンプリングスイッチ132U−1を通してRデータをサンプリングラッチ回路133U−1にラッチし、サンプリングスイッチ132U−2を通してBデータをサンプリングラッチ回路133U−2にラッチする。
図6の例では、サンプリングスイッチ134U−1を通してRデータを第2ラッチ回路135U−1にラッチし、サンプリングスイッチ134U−2を通してBデータを第2ラッチ回路135U−2にラッチする。
図8は、第2の水平駆動回路13Dの具体的な構成例を示す回路図である。
また、図9(A)〜(G)は図8の第2の水平駆動回路13Dのタイミングチャートである。
基準電圧発生回路15Uにおいて、黒信号用基準電圧V0および白信号用基準電圧V63を抵抗分割により分割して色信号用基準電圧V1〜V62が生成される。
基準電圧発生回路15Dにおいて、黒信号用基準電圧V0および白信号用基準電圧V63を抵抗分割により分割して色信号用基準電圧V1〜V62が生成される。
第2の水平駆動回路13Dでは、データ処理回路16より入力されたデジタルGデータがサンプリングラッチ回路133Dで1Hかけて順次サンプリングし保持される。その後、水平のブランキング期間に第2ラッチ回路135Dに転送され、次の1H期間にDAC137Dでアナログデータに変換されたGデータがデータラインに出力される。
第1の水平駆動回路13Uでは、RデータとBデータが別々に1Hかけてサンプリングしてサンプリングラッチ回路133U−1,133U−2に保持され、次の水平ブランキング期間にそれぞれの第2ラッチ回路135U−1,135U−2に転送される。
次の1H期間にデータセレクタによって1Hの前半の1/2でRデータが、後半の1/2でBDデータがDAC137Uに出力される。
DAC137Uの入力に対応してデータラインを選択するラインセレクタにより出力するデータラインの切り替えが行われる。
なお、G、R、Bの処理の順番は切り替わっても実現可能である。
また、色ごとに水平駆動回路を有効表示部12の上下に分けたために、基準電圧発生回路を第1の水平駆動回路13Uと第2の水平駆動回路13Dとで別に持った場合でも従来の縦スジのような画質上の問題がおこることがない。別々に基準電圧発生回路を持つことで上下の水平駆動回路間を基準電圧配線をつなぐ必要がなくなるために横側の狭額縁化も実現できる。
また、図11(A)〜(J)は図10の第1の水平駆動回路13UAのタイミングチャートである。
このことにより、図12に示すように、より狭ピッチまでの駆動回路の開発が可能になるとともにさらなる狭額縁化が実現できる。
次に、第2の実施形態として、本発明に係る駆動回路一体型液晶表示装置における第1の水平駆動回路のより好適な構成について説明する。
なお、第2の水平駆動回路13Dは、シフトレジスタを省略し、また、レベルシフタを含む構成として記載しているが、実質的には第1の実施形態で説明した回路と同様の構成および機能を有する。
以下では、第1の水平駆動回路20の構成および機能についてのみ説明する。
図13においては、2つのサンプリングラッチ回路群を第1サンプリングラッチ群21、第2サンプリングラッチ22群とし、2つの第2ラッチ回路群を第3ラッチ群23、第4ラッチ群24としている。
また、後述するように、第3ラッチ群23、第4ラッチ群24はデータセレクタの機能を含むように構成され、第4ラッチ群はレベルシフト機能を含むように構成される。
また、シフトレジスタ群を省略しているが、実質的には第1の実施形態と同様に、シフトレジスタ群は設けられる。
すなわち、第1の水平駆動回路20は、図示しないシフトレジスタ群、第1サンプリングラッチ群21、第2サンプリングラッチ群22、第3ラッチ群23、第4ラッチ群24、DAC群25、およびラインセレクタ群26を有する。
なお、第3ラッチ群23および第4ラッチ群により出力回路群が構成される。
なお、第3ラッチと第4ラッチにより出力回路が構成される。
トランジスタNT211は、ゲートにサンプリングパルスが供給されるRデータの入力転送ゲート211を構成している。
トランジスタPT211とNT212,PT212とNT213で構成されるCMOSインバータの入出力同士を交差結合してラッチ212が構成されている。また、トランジスタNT214は、ゲートにサンプリングパルスの反転信号XSPが供給されて、ラッチ212のイコライズ回路213を構成している。
トランジスタPT213とNT215によりCMOSインバータからなる出力バッファ214が構成されている。
トランジスタPT214とNT216によりCMOSインバータからなる出力バッファ215が構成されている。
そして、トランジスタNT217は、ゲートに信号Oe1が供給されて、出力バッファ214の第2サンプリングラッチ220への出力転送ゲート216を構成し、トランジスタNT218は、ゲートに信号Oe1が供給されて、出力バッファ215の第2サンプリングラッチ220への出力転送ゲート217を構成している。
トランジスタNT221は、ゲートにサンプリングパルスが供給されるBデータの入力転送ゲート221を構成している。
トランジスタPT221とNT222,PT222とNT223で構成されるCMOSインバータの入出力同士を交差結合してラッチ222が構成されている。また、トランジスタNT224は、ゲートにサンプリングパルスの反転信号XSPが供給されて、ラッチ222のイコライズ回路223を構成している。
トランジスタPT223とNT225によりCMOSインバータからなる出力バッファ224が構成されている。
そして、トランジスタNT226は、ゲートに信号Oe2が供給されて、出力バッファ224の第3ラッチ230への出力転送ゲート216を構成している。
トランジスタPT231とNT231,PT232とNT232で構成されるCMOSインバータの入出力同士を交差結合してラッチ231が構成されている。また、トランジスタNT233は、ゲートに信号Oe3の反転信号XOe3が供給されて、ラッチ231のイコライズ回路232を構成している。
トランジスタPT233とNT234によりCMOSインバータからなる出力バッファ233が構成されている。
そして、トランジスタNT235は、ゲートに信号Oe3が供給されて、出力バッファ233の第4ラッチ240への出力転送ゲート234を構成している。
ランジスタPT241とNT241,PT242とNT242で構成されるCMOSインバータの入出力同士を交差結合してラッチ241が構成されている。また、トランジスタNT243はゲートに電圧VSSが供給され、トランジスタPT243はゲートに信号Oe4aが供給されて、ラッチ241のイコライズ回路242を構成している。
トランジスタPT244とNT244によりCMOSインバータからなる出力バッファ243が構成されている。
この第4ラッチ240は、第2の電源電圧系である電圧VH,VLが供給されて動作する。
水平方向1ラインすべてのデータを第1サンプリングラッチ210、第2サンプリングラッチ220に格納が完了すると、水平方向ブランキング期間に第2サンプリングラッチ内のCMOSラッチセル222のデータを第3ラッチ230に転送し、すぐに第4ラッチ240に格納する。このとき、第3ラッチ230は保持しないようにCMOSラッチ231構造を解除する。
第2サンプリングラッチ220内のデータを第4ラッチ230に転送が終了したら、次に第1サンプリングラッチ210に格納しているデータを第2サンプリングラッチ220に転送し、すぐに第3ラッチ230に格納する。
次の水平方向1ラインのデータを第1サンプリングラッチ210、第2サンプリングラッチ220に格納する間に、第4ラッチ240に格納されている1つ目のデータをDAC25へ入力する。1つ目のデータがDACへ転送が終わると第3ラッチ230に格納されている2つ目のデータがDACに入力される。
上記動作の後、図17(A)〜(J)のタイミングチャートに示すように、第2のデータ信号群を水平期間の前半にDACに転送し、その次に第1のデータ信号を水平期間の前半終了後に第3ラッチ群23から第4ラッチ群に転送し水平期間の後半の期間でDACに転送する。
すなわち、DACは、第1のデータ信号群と第2のデータ信号群とで兼用(共用)している。
そして、図18(A)〜(K)に示すように、有効表示部12中の第1のデータ信号に対応するデータラインと第2のデータ信号に対応するデータラインに、データセレクタ群26を介して時系列的に信号を分配する。
また、図19(A)〜(O)のタイミングチャートに示すように、第1ラッチ210から第3ラッチ230は第1の電源電圧VDD1(VSS)で転送および保持動作を行い、第4ラッチ240は自段への書き込み動作完了後に次段のDACに対応する第2の電圧VH,VLに電源電圧を変化させて保持および信号出力動作を行う。
これに対して、本第2の実施形態の駆動回路一体型表示装置10Bによれば、1つのサンプリングラッチ回路で2つの画像データ(たとえばR,B)を駆動させるため、表示エリアの上(もしくは下)に配置するとHdotピッチに1つのサンプリングラッチ回路を配置すればよい。
このとき、もう1つのGデータをサンプリングする第2の水平駆動回路は反対側に配置するため、高解像度化を実現できる。
また、従来回路よりもサンプリング回路数を削減できるため消費電力を抑えることができる。
図13の例ではRデータとBデータを本発明のサンプリングラッチ回路に入力しているが、RGBのいずれか2つのデータを入力してもよい。
また、低消費電力なサンプリングラッチ回路および駆動回路一体型表示装置を実現できる。
第1および第2の実施形態においては、通常モードのみについて説明したが、本第3の実施形態においては、通常モードに加えて通常モードよりも階調数の少ない低階調モード8色モード)の設定時に水平駆動回路に対して階調数に対応した回路部分のみをアクティブ状態とすることにより、残りの回路部分が非アクティブ状態となり、その回路部分では電力が消費されないため、その分だけ低消費電力化が図れるようにした構成例を説明する。
図21において、理解を容易にするために、図6、図8、あるいは図10と同一構成部分は同一符号をもって表している。
また、図21においては、6ビットDAC137の前段にレベルシフタ139を配置し、6ビットDACに並列に1ビットDAC140が設けられている。
そして、レベルシフタ140の前段までは第1および第2の実施形態で既に説明したように小信号振幅0−3V(2.9V)系で駆動されるが、本第3の実施形態においては、1ビットDAC140には、レベルシフタ139によりレベルシフトさせてレベルアップした6ビットのうちのビットデータd5を入力させるのではなく、この小振幅0−3V(2.9V)系のデータビットd5を入力させている。
nビットDACとkビットDACのどちらを使用するかは、モード選択信号により制御される。通常モード時はnビットDACを使用し、小信号振幅(V1)より大きな電圧振幅(V2)にレベル変換してnビットDAC回路に入力する。通常モード時よりも階調数の少ない低階調モード時(8色モード時)はkビットDAC140を使用し、小信号振幅(V1)のままkビットDAC回路に入力する。
このとき、低階調モード用1ビットDAC140は、モード選択信号により停止している。
低階調モード時は、小信号振幅(V1)の電圧のままMSB配線(d5 out)を使用して、1ビットDAC140に出力される。
このとき、通常モード用6ビットDAC回路137はモード選択信号により停止している。
この回路構成において、低階調モード時にレベルアップして高電圧にする必要がなくなり、大幅な低消費電力化が可能となる。
そして、第2ラッチ137から一括してDACに出力される。
この回路構成において、低階調モード時にレベルアップして高電圧にする必要がなくなり、大幅な低消費電力化が可能となる。
図21の例では、サンプリングラッチと第2ラッチと2つのラッチがあるが、これは第2の実施形態のように2つ以上のラッチが存在しても構わない。
NANDゲート145の一方の入力端子がビットデータd5の出力ラインに接続され、
他方の入力端子がモード選択信号MSELの供給ラインに接続されている。
NANDゲート145の出力端子がインバータ143の入力端子および転送ゲート147のpチャネルトランジスタのゲートに接続され、インバータ143の出力端子が転送ゲート147のnチャネルトランジスタのゲートに接続されている。
そのため小信号振幅(V1)のまま高速処理する低階調DAC回路を実現できる。
また、上位ビットと下位ビットのレベルシフタを別々に処理しなくて済むため、狭額縁を実現できる。
ことになる。
このような構成の携帯電話機において、表示部43にはたとえば液晶表示装置が用いられ、この液晶表示装置として、先述した実施形態に係るアクティブマトリクス型液晶表示装置が用いられる。
Claims (11)
- 画素がマトリクス状に配置された表示部と、
上記表示部の各画素を行単位で選択する垂直駆動回路と、
入力されたデジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する水平駆動回路と、を有し、
上記水平駆動回路は、
上記デジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路と、
上記サンプリングラッチ回路の各ラッチデータを再度ラッチする第2ラッチ回路と、
上記第2ラッチ回路でラッチされたデジタル画像データをアナログ画像信号に変換するデジタルアナログ変換回路(DAC)と、を含み、
上記DACは、
通常モード時使用するnビットDACと、それを制御するn本のデータ信号線を有し、n本のデータ信号線の内k本(n>k)のデータ信号線を使用して制御することが可能なkビットDACを独立に有し、nビットDACとkビットDACのどちらを使用するかは、モード選択信号により制御され、
通常モード時はnビットDACを使用し、第1の電源電圧系より大きな電圧振幅である第2の電源電圧系にレベル変換してnビットDAC回路に入力し、
通常モード時よりも階調数の少ない低階調モード時はkビットDACを使用し、上記第1の電源電圧系の振幅のまま上記kビットDAC回路に入力するように制御される
表示装置。 - 上記水平駆動回路は、
上記デジタル画像データとして第1および第2のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する第1の水平駆動回路と、
上記デジタル画像データとして第3のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する第2の水平駆動回路と、を有し、
上記第1の水平駆動回路は、
上記第1および第2のデジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路と、
上記サンプリングラッチ回路の各ラッチデータを再度ラッチする第2ラッチ回路と、
上記第2ラッチ回路でラッチされたデジタル画像データをアナログ画像信号に変換するデジタルアナログ変換回路(DAC)と、
上記DACによりアナログデータに変換された上記第1および第2のデジタル画像データを所定の期間内で時分割的に選択して上記データラインに出力するラインセレクタと、を含み、
上記第2の水平駆動回路は、
上記第3のデジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路と、
上記サンプリングラッチ回路の各ラッチデータを再度ラッチする第2ラッチ回路と、
上記第2ラッチ回路でラッチされたデジタル画像データをアナログ画像信号に変換するデジタルアナログ変換回路(DAC)と、を含み、
上記第1および第2の水平駆動回路の各サンプリングラッチ回路および各第2ラッチ回路は、第1の電源電圧系でデータの転送および保持動作を行い、上記各DACへは第1の電源電圧より大きい第2の電源電圧系にシフトされたデータが入力される
請求項1記載の表示装置。 - 上記第1の水平駆動回路の第2ラッチ回路は、上記サンプリングラッチ回路の各ラッチデータを線順次化し、
上記第1の水平駆動回路は、上記第2ラッチ回路にラッチされた第1および第2のデジタル画像データを、所定の期間内で時分割的に選択して上記DACに入力させるデータセレクタを、さらに有する
請求項2記載の表示装置。 - 上記第1および第2の水平駆動回路のDACは、基準電圧選択型のDACを含み、
複数の基準電圧を生成して上記第1の水平駆動回路のDACに供給する第1の基準電圧生成回路と、
複数の基準電圧を生成して上記第2の水平駆動回路のDACに供給する第2の基準電圧生成回路と、
をさらに有する請求項2記載の表示装置。 - 上記第1および第2の水平駆動回路のDACは、基準電圧選択型のDACを含み、
複数の基準電圧を生成して上記第1の水平駆動回路のDACに供給する第1の基準電圧生成回路と、
複数の基準電圧を生成して上記第2の水平駆動回路のDACに供給する第2の基準電圧生成回路と、
をさらに有する請求項3記載の表示装置。 - 少なくとも上記第1および第2の水平駆動回路は、有効画素部と同一基板に一体的に形成されている
請求項2記載の表示装置。 - 少なくとも上記第1および第2の水平駆動回路は、有効画素部と同一基板に一体的に形成されている
請求項3記載の表示装置。 - 少なくとも上記第1および第2の水平駆動回路、並びに上記第1および第2の基準電圧発生回路は、有効画素部と同一基板に一体的に形成されている
請求項4記載の表示装置。 - 少なくとも上記第1および第2の水平駆動回路、並びに上記第1および第2の基準電圧発生回路は、有効画素部と同一基板に一体的に形成されている
請求項5記載の表示装置。 - 表示装置を備えた携帯端末であって、
上記表示装置は、
画素がマトリクス状に配置された表示部と、
上記表示部の各画素を行単位で選択する垂直駆動回路と、
入力されたデジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する水平駆動回路と、を有し、
上記水平駆動回路は、
上記デジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路と、
上記サンプリングラッチ回路の各ラッチデータを再度ラッチする第2ラッチ回路と、
上記第2ラッチ回路でラッチされたデジタル画像データをアナログ画像信号に変換するデジタルアナログ変換回路(DAC)と、を含み、
上記DACは、
通常モード時使用するnビットDACと、それを制御するn本のデータ信号線を有し、n本のデータ信号線の内k本(n>k)のデータ信号線を使用して制御することが可能なkビットDACを独立に有し、nビットDACとkビットDACのどちらを使用するかは、モード選択信号により制御され、
通常モード時はnビットDACを使用し、第1の電源電圧系より大きな電圧振幅である第2の電源電圧系にレベル変換してnビットDAC回路に入力し、
通常モード時よりも階調数の少ない低階調モード時はkビットDACを使用し、上記第1の電源電圧系の振幅のまま上記kビットDAC回路に入力するように制御される
携帯端末。 - 上記表示装置の水平駆動回路は、
上記デジタル画像データとして第1および第2のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する第1の水平駆動回路と、
上記デジタル画像データとして第3のデジタル画像データを入力とし、当該デジタル画像データをアナログ画像信号として上記垂直駆動回路によって選択された行の各画素が接続されたデータラインに対して供給する第2の水平駆動回路と、を有し、
上記第1の水平駆動回路は、
上記第1および第2のデジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路と、
上記サンプリングラッチ回路の各ラッチデータを再度ラッチする第2ラッチ回路と、
上記第2ラッチ回路でラッチされたデジタル画像データをアナログ画像信号に変換するデジタルアナログ変換回路(DAC)と、
上記DACによりアナログデータに変換された上記第1および第2のデジタル画像データを所定の期間内で時分割的に選択して上記データラインに出力するラインセレクタと、を含み、
上記第2の水平駆動回路は、
上記第3のデジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路と、
上記サンプリングラッチ回路の各ラッチデータを再度ラッチする第2ラッチ回路と、
上記第2ラッチ回路でラッチされたデジタル画像データをアナログ画像信号に変換するデジタルアナログ変換回路(DAC)と、を含み、
上記第1および第2の水平駆動回路の各サンプリングラッチ回路および各第2ラッチ回路は、第1の電源電圧系でデータの転送および保持動作を行い、上記各DACへは第1の電源電圧より大きい第2の電源電圧系にシフトされたデータが入力される
請求項10に記載の携帯端末。
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