KR20080086980A - 발진 회로, 전원 회로, 표시 장치 및 전자 기기 - Google Patents

발진 회로, 전원 회로, 표시 장치 및 전자 기기 Download PDF

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요시토시 기다
요시하루 나카지마
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소니 가부시끼 가이샤
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Abstract

비용 증가를 초래하지 않고, 표시 패널에 내장할 수 있는 조정 작업을 필요로 하지 않는 발진 회로, 전원 회로, 그것을 이용한 표시 장치, 전자기기이며, 주파수 불균형을 가지는 구형(矩形)파 신호를 출력하는 발진기에 의해 형성된 펄스 생성부(161)와, 펄스 생성부(161)의 출력 구형파를 어느 주파수 범위 내에 억제하고, 승압 회로(163)에 출력하는 주파수 불균형 보정부(162)를 가지며, 주파수 불균형 보정부(162)는, n개의 카운터에 종속 접속되며, 비교 입력 기간 내에 펄스 생성부로부터 입력되는 구형파의 하이 레벨, 로 레벨 기간의 수를 카운트하는 입력 펄스 카운터(1621)와, 상기 입력 펄스 카운터가 임의의 수를 카운트했을 때, 종속 접속된 임의의 카운터로부터 최종 출력을 선택하는 선택 신호를 생성하는 카운터 값 비교 회로(1622)와, 선택 신호를 받아, 대응하는 카운터 값을 출력하는 출력 선택 회로(1623)를 포함한다.

Description

발진 회로, 전원 회로, 표시 장치 및 전자 기기{Oscillation circuit, power source circuit, display device, and electronic device}
본 발명은, 절연 기판상에 형성된 저온 폴리 실리콘 박막 트랜지스터에 의해 형성되는 발진 회로, 전원 회로, 액정 표시 장치 등의 액티브 매트릭스형 표시 장치 및 그것을 이용한 전자 기기에 관한 것이다.
최근, 휴대 전화기나 PDA(Personal Digital Assistants) 등의 휴대 단말 보급이 눈부시다. 이들 휴대 단말의 급속한 보급 요인의 하나로서, 그 출력 표시부로서 탑재되어 있는 액정 표시 장치를 들 수 있다. 그 이유는, 액정 표시 장치가 원리적으로 구동하기 위한 전력을 필요로 하지 않는 특성을 가지며, 저소비 전력의 표시 디바이스이기 때문이다.
최근, 화소의 스위칭 소자로서 폴리 실리콘 TFT(Thin Film Transistor:박막 트랜지스터)를 이용한 액티브 매트릭스형 표시 장치에 있어서, 화소가 매트릭스 상에 배치되어 이루어지는 표시 에어리어(area)부와 동일 기판상에 디지털 인터페이스 구동 회로를 일체적으로 형성하는 경향에 있다.
이 구동 회로 일체형 표시 장치는, 유효 표시부의 주변부(액자)에 수평 구동계나 수직 구동계가 배치되며, 이들 구동계가 저온 폴리 실리콘(TFT)를 이용하여 화소 에어리어부와 함께 동일 기판상에 일체적으로 형성된다.
도 1은, 일반적인 구동 회로 일체형 표시 장치의 개략 구성을 나타내는 도면이다(예를 들면, 특허 문헌 1 참조).
이 액정 표시 장치는, 도 1에 나타내는 바와 같이, 투명 절연 기판, 예를 들면, 유리 기판(1) 상에, 액정 셀을 포함한 복수의 화소가 매트릭스 상에 배치된 유효 표시부(2), 도 1에 있어서 유효 표시부(2)의 상하에 배치된 한 쌍의 수평 구동 회로(H드라이버)(3U, 3D), 도 1에 있어서 유효 표시부(2)의 주변부에 배치된 수직 구동 회로(V드라이버)(4), 복수의 기준 전압을 발생하는 하나의 기준 전압 발생 회로(REF.DRV)(5) 및 데이터 처리 회로(DATAPRC)(6) 등이 집적되어 있다.
이와 같이, 도 1의 구동 회로 일체형 표시 장치는, 2개의 수평 구동 회로(3U, 3D)를 유효 화소부(2)의 양 사이드(도 1에서는 상하)에 배치하고 있지만, 이것은, 데이터선의 홀수 라인과 짝수 라인으로 나누어 구동하기 때문이다.
도 2는, 홀수 라인과 짝수 라인을 따로따로 구동하는 도 1의 수평 구동 회로(3U, 3D)의 구성 예를 나타내는 블럭도이다.
도 2에 나타내는 바와 같이, 홀수 라인 구동용의 수평 구동 회로(3U)와 짝수 라인 구동용의 수평 구동 회로(3D)는 같은 구성을 가지고 있다.
구체적으로는, 수평 전송 클록(HCK)(도시하지 않음)에 동기 하여 각 전송단에서 차례차례 시프트 펄스(샘플링 펄스)를 출력하는 시프트 레지스터(shift register)(HSR)군(3HSRU, 3HSRD)과, 시프트 레지스터(31U, 31D)로부터 주어지는 샘플링 펄스에 의해 디지털 화상 데이터를 차례차례 샘플링하여 래치하는 샘플링 래 치 회로군(3SMPLU, 3SMPLD)과, 샘플링 래치 회로(32U, 32D)의 각 래치 데이터를 선순차화하는 선순차화 래치 회로군(3LTCU, 3LTCD)과, 선순차화 래치 회로(33U, 33D)에서 선순차화 된 디지털 화상 데이터를 아날로그 화상 신호로 변환하는 디지털/아날로그 변환 회로(DAC) 군(3DACU, 3DACD)을 가진다.
또한, 통상, DAC(34U, 34D)의 입력단에는, 레벨 시프트 회로가 배치되며, 레벨 업 시킨 데이터가 DAC(34)에 입력된다.
특허 문헌 1 : 특개 2002―175033호 공보
그런데, 도 1 등의 액정 표시 장치는, 예를 들면 외부에서 소정 레벨의 마스터 클록(master clock)(MCK)에 동기 하여 DC―DC 컨버터로 이루어지는 전원 회로에서 외부로부터 공급된 전압을 레벨 시프트(승압)하여 패널 내부의 구동 전압을 생성하고, 절연 기판상에 형성된 소망의 회로에 공급하도록 구성된다.
그런데, 현행의 저온 폴리 실리콘 TFT에서는 임계치 전압(Vth)이 재상승시에 1.5V정도까지 상승한다.
따라서, 동기 펄스가 저전압·고주파수가 되면, 저온 폴리 실리콘 TFT 프로세스에 의해서 형성되는 패널 내부에서는 레벨 시프트 및 분주가 곤란하게 된다.
그 외에도 집적 규모가 커짐에 따라, 하나의 동기 펄스로 모든 시스템을 제어하는 동기형 시스템에는 여러 가지 문제가 나타난다.
동기형 시스템에서는 시스템 전체의 처리 속도는 가장 늦은 회로에 율속(律束)될 뿐만 아니라, 처리를 실시할 필요가 없는 블록에서도 전력을 소비해 버린다. 또한, 대규모 시스템에서는 떨어진 블록간의 배선에 의한 동기 펄스의 딜레이(delay) 량이 무시할 수 없게 되기 때문에 엄밀하게 동기 되어 있다고는 말할 수 없고, 전체 로직 검증이 곤란하게 된다.
이것에 대응하려면, 동기 펄스에 좌우되지 않고 독자적인 발진 주파수로 제어할 수 있는 회로 시스템, 즉 각 블록마다 발진기를 가지는 비동기 시스템의 구성이 필요하게 된다.
그러나, 저온 폴리 실리콘 TFT 프로세스에 있어서 주파수 불균형의 적은 동기 펄스 생성용 발진기의 구성은 곤란하다.
예를 들면, 실리콘 프로세스에 있어서 발진기로서 이용되는 RC발진기나 링 오실레이터(ring oscillator)를 저온 폴리 실리콘 프로세스로 구성했을 때, 그 출력 주파수를 어느 상정한 허용 범위 내에 넣는 것은 어렵다.
패널의 외부에 있어서 발진기를 구성하는 것은 가능하지만, 주파수 조정용 부품을 포함한 몇 개의 소자가 필요하게 되며 TAT의 증가 및 비용의 증대를 초래한다.
본 발명은, 비용 증가를 초래하지 않고, 표시 패널 등에 내장할 수 있는 조정 작업을 필요로 하지 않는 발진 회로, 전원 회로, 그것을 이용한 표시 장치, 전자기기를 제공하는 것에 있다.
도 1은, 일반적인 구동 회로 일체형 표시 장치의 개략 구성을 나타내는 도면이다.
도 2는, 홀수 라인과 짝수 라인을 따로따로 구동하는 도 1의 수평 구동 회로의 구성 예를 나타내는 블럭도이다.
도 3은, 본 발명의 실시형태에 관계되는 구동 회로 일체형 표시 장치의 배치 구성을 나타내는 도면이다.
도 4는, 본 발명의 실시형태에 관계되는 구동 회로 일체형 표시 장치의 회로 기능을 나타내는 시스템 블럭도이다.
도 5는, 액정 표시 장치의 유효 표시부의 구성 예를 나타내는 회로도이다.
도 6은, 본 실시형태의 제 1 및 제 2의 수평 구동 회로의 기본적인 구성 예를 나타내는 블럭도이다.
도 7은, 본 실시형태에 관계되는 저온 폴리 실리콘 TFT를 이용한 전원 회로의 구성을 나타내는 블럭도이다.
도 8은, 링 오실레이터의 구성 예를 나타내는 도면이다.
도 9는, 본 실시형태에 관계되는 전원 회로에 있어서의 주파수 불균형 보정부의 구성 예를 나타내는 블럭도이다.
도 10은, 도 9의 주파수 불균형 보정부에 의해 구체적인 구성 예를 나타내는 회로도이다.
도 11은, 도 10의 주파수 불균형 보정부의 동작을 나타내는 타이밍 차트이고, 수평 동기 신호(Hsync)가 하이 레벨, 리셋 신호(Rst)가 하이 레벨의 경우를 나타내는 도면이다.
도 12는, 도 10의 주파수 불균형 보정부의 동작을 나타내는 타이밍 차트이 고, 수평 동기 신호(Hsync)가 하이 레벨에서 로 레벨로 변환되는 타이밍을 포함하며, 리셋 신호(Rst)가 하이 레벨에서 로 레벨로 변환되는 타이밍을 포함하는 경우를 나타내는 도면이다.
도 13은, 수평 동기 신호(Hsync)의 주파수를 20kHz, 로(Low) 기간의 길이를 10㎲로 하고, 입력·구형파의 주파수를 변화시켰을 때의 계가 나타내는 주파수 특성을 나타내는 도면이다.
도 14는, 본 발명의 실시형태에 관계되는 휴대 단말인 휴대 전화기 구성의 개략을 나타내는 외관도이다.
＜도면의 주요 부분에 대한 부호의 설명＞
10. 액정 표시 장치 11. 유리 기판
12. 유효 표시부 13. 수평 구동 회로
13U. 제 1의 수평 구동 회로 13D. 제 2의 수평 구동 회로
13SMPL. 샘플링 래치 회로군 131. 제 1 샘플링 래치 회로
132. 제 2 샘플링 래치 회로 133. 제 3 샘플링 래치 회로
134. 제 1 래치 회로 135. 제 2 래치 회로
136. 제 3 래치 회로 137. 제 1 래치 계열
138. 제 2 래치 계열 13OSEL. 래치 출력 선택 스위치
13DAC. 디지털 아날로그 변환 회로 13ABUD. 아날로그 버퍼
13LSEL. 라인 실렉터 14. 수직 구동 회로
15. 데이터 처리 회로 16. 전원 회로
161. 승압용 펄스 생성부 162. 주파수 불균형 보정부
1621. 입력 펄스 카운터 1622. 카운터 값 비교 로직 회로
(또는 주파수 보정 로직 회로)
1623. 출력 선택 스위치 163. 승압 회로
17. 인터페이스 회로 18. 타이밍 제너레이터
본 발명의 제 1의 관점은, 절연 기판상에 형성된 저온 폴리 실리콘 박막 트랜지스터를 포함한 발진 회로이고, 주파수 불균형을 가지는 펄스 신호를 생성하는 발진기를 포함한 펄스 생성부와, 상기 펄스 생성부의 출력 구형(矩形)파를 소정의 주파수 범위 내에 억제하여 출력하는 주파수 불균형 보정부를 가지고, 상기 주파수 불균형 보정부는, n개의 카운터에 종속 접속되며, 비교 입력 기간 내에 상기 펄스 생성부로부터 입력되는 구형파의 하이 레벨, 로 레벨 기간의 수를 카운트하는 입력 펄스 카운터와, 상기 입력 펄스 카운터가 임의의 수를 카운트했을 때, 종속 접속된 임의의 카운터로부터 최종 출력을 선택하는 선택 신호를 생성하는 카운터 값 비교 회로와, 상기 선택 신호를 받아, 대응하는 카운터 값을 출력하는 출력 선택 회로를 포함한다.
본 발명의 제 2의 관점은, 절연 기판상에 형성된 저온 폴리 실리콘 박막 트랜지스터를 포함한 발진 회로의 출력에 의거하여 소정의 전압을 승압하는 전원 회로이고, 상기 발진 회로는, 주파수 불균형을 가지는 펄스 신호를 생성하는 발진기를 포함한 펄스 생성부와, 상기 펄스 생성부의 출력 구형파를 소정의 주파수 범위 내에 억제하여 출력하는 주파수 불균형 보정부를 가지고, 상기 주파수 불균형 보정부는, n개의 카운터에 종속 접속되며, 비교 입력 기간 내에 상기 펄스 생성부로부터 입력되는 구형파의 하이 레벨, 로 레벨 기간의 수를 카운트하는 입력 펄스 카운터와, 상기 입력 펄스 카운터가 임의의 수를 카운트했을 때, 종속 접속된 임의의 카운터로부터 최종 출력을 선택하는 선택 신호를 생성하는 카운터 값 비교 회로와, 상기 선택 신호를 받아, 대응하는 카운터 값을 출력하는 출력 선택 회로를 포함한다.
매우 적합하게는, 상기 입력 펄스 카운터는, 리셋 해제로 카운트 동작을 개시하고, 다음에 리셋을 가할 때 불균형 보정을 종료한다.
매우 적합하게는, 입력 구형파에 대한 주파수 보정 결과는 리셋이 가해질 때까지 보관 유지된다.
매우 적합하게는, 상기 카운터 값 비교 회로에 있어서의 로직의 조합에 의해서, 출력 주파수의 최저·최고치의 결정과 그러한 비율 조정이 가능하다.
본 발명의 제 3의 관점의 표시 장치는, 화소가 매트릭스 상에 배치된 표시부와, 상기 표시부를 구동하는 구동 회로와, 절연 기판상에 형성된 저온 폴리 실리콘 박막 트랜지스터를 포함한 발진 회로의 출력에 의거하여 소정의 전압을 승압하여 기판 내부 구동 전압을 생성하는 전원 회로를 적어도 포함하고, 상기 발진 회로는, 주파수 불균형을 가지는 펄스 신호를 생성하는 발진기를 포함한 펄스 생성부와, 상기 펄스 생성부의 출력 구형파를 소정의 주파수 범위 내에 억제하여 출력하는 주파수 불균형 보정부를 가지고, 상기 주파수 불균형 보정부는, n개의 카운터에 종속 접속되며, 비교 입력 기간 내에 상기 펄스 생성부로부터 입력되는 구형파의 하이 레벨, 로 레벨 기간의 수를 카운트하는 입력 펄스 카운터와, 상기 입력 펄스 카운터가 임의의 수를 카운트했을 때, 종속 접속된 임의의 카운터로부터 최종 출력을 선택하는 선택 신호를 생성하는 카운터 값 비교 회로와, 상기 선택 신호를 받아, 대응하는 카운터 값을 출력하는 출력 선택 회로를 포함한다.
본 발명의 제 4의 관점은, 표시 장치를 갖춘 전자기기이며, 상기 표시 장치는, 화소가 매트릭스 상에 배치된 표시부와, 상기 표시부를 구동하는 구동 회로와, 절연 기판상에 형성된 저온 폴리 실리콘 박막 트랜지스터를 포함한 발진 회로의 출력에 의거하여 소정의 전압을 승압하여 기판 내부 구동 전압을 생성하는 전원 회로를 적어도 포함하고, 상기 발진 회로는, 주파수 불균형을 가지는 펄스 신호를 생성하는 발진기를 포함한 펄스 생성부와, 상기 펄스 생성부의 출력 구형파를 소정의 주파수 범위 내에 억제하여 출력하는 주파수 불균형 보정부를 가지고, 상기 주파수 불균형 보정부는, n개의 카운터에 종속 접속되며, 비교 입력 기간 내에 상기 펄스 생성부로부터 입력되는 구형파의 하이 레벨, 로 레벨 기간의 수를 카운트하는 입력 펄스 카운터와, 상기 입력 펄스 카운터가 임의의 수를 카운트했을 때, 종속 접속된 임의의 카운터로부터 최종 출력을 선택하는 선택 신호를 생성하는 카운터 값 비교 회로와, 상기 선택 신호를 받아, 대응하는 카운터 값을 출력하는 출력 선택 회로를 포함한다.
이하, 본 발명의 실시의 형태에 대하여 도면에 관련지어 상세하게 설명한다.
도 3 및 도 4는, 본 발명의 실시 형태에 관계되는 구동 회로 일체형 표시 장 치의 구성 예를 나타내는 개략 구성도이며, 도 3은 본 실시 형태에 관계되는 구동 회로 일체형 표시 장치의 배치 구성을 나타내는 도면이며, 도 4는 본 실시 형태에 관계되는 구동 회로 일체형 표시 장치의 회로 기능을 나타내는 시스템 블럭도이다.
여기에서는, 예를 들면, 각 화소의 전기 광학 소자로서 액정 셀을 이용한 액티브 매트릭스형 액정 표시 장치에 적용한 경우를 예로 들어 설명한다.
이 액정 표시 장치(10)는, 도 3에 나타내는 바와 같이, 투명 절연 기판, 예를 들면 유리 기판(11) 상에, 액정 셀을 포함한 복수의 화소가 매트릭스 상에 배치된 유효 표시부(ACDSP)(12), 도 3에 있어서 유효 표시부(12)의 상하에 배치된 한 쌍의 제 1 및 제 2의 수평 구동 회로(H드라이버, HDRV)(13U, 13D), 도 1에 있어서 유효 표시부(2)의 측부에 배치된 수직 구동 회로(V드라이버, VDRV)(14), 데이터 처리 회로(DATAPRC)(15), DC―DC 컨버터에 의해 형성된 전원 회로(DC―DC)(16), 인터페이스 회로(I/F)(17), 타이밍 제너레이터(TG)(18) 및 복수의 구동 기준 전압을 수평 구동 회로(13U, 13D) 등에 공급하는 기준 전압 구동 회로(REFDRV)(19) 등이 집적되어 있다.
또, 유리 기판(11)의 제 2의 수평 구동 회로(13D)의 배치 위치의 근방의 가장자리에는 데이터 등의 입력 패드(20)가 형성되어 있다.
유리 기판(11)은, 능동 소자(예를 들면, 트랜지스터)를 포함한 복수의 화소 회로가 매트릭스 상에 배치 형성되는 제 1의 기판과, 이 제 1의 기판과 소정의 간격으로써 대향하여 배치되는 제 2의 기판에 의해서 구성된다. 그리고, 이들 제 1, 제 2의 기판 간에 액정이 봉입된다.
절연 기판에 형성되는 회로 군은, 저온 폴리 실리콘(TFT) 프로세스에 의해 형성되어 있다. 즉, 이 구동 회로 일체형 표시 장치(10)는, 유효 표시부(12)의 주변부(액자)에 수평 구동계나 수직 구동계가 배치되며, 이들 구동계가 폴리 실리콘(TFT)을 이용하여 화소 에어리어부와 함께 동일 기판상에 일체적으로 형성된다.
본 실시 형태의 구동 회로 일체형 액정 표시 장치(10)는, 2개의 수평 구동 회로(13U, 13D)를 유효 화소부(12)의 양 사이드(도 3에서는 상하)에 배치하고 있지만, 이것은, 데이터 선의 홀수 라인과 짝수 라인으로 나누어 구동하기 때문이다.
2개의 수평 구동 회로(13U, 13D)에 있어서는, 3개의 디지털 데이터를, 샘플링 래치 회로에 각각 격납하고, 일 수평기간(H) 중에 공용의 디지털 아날로그 변환 회로에서 3회 아날로그 데이터로의 변환 처리를 실시하고, 3개의 아날로그 데이터를 수평 기간 내에 시분할적으로 선택하여 데이터 라인(신호선)에 출력함으로써 RGB 실렉터 방식을 채용하고 있다.
본 실시 형태에 있어서는, 3개의 디지털 화상 데이터(R, G, B) 가운데, 디지털 R 데이터를 제 1 디지털 데이터, 디지털 B 데이터를 제 2 디지털 데이터, 디지털 G 데이터를 제 3 디지털 데이터로서 설명한다.
이하, 본 실시 형태의 액정 표시 장치(10)의 각 구성요소의 구성과 기능에 대하여 순서대로 설명한다.
유효 표시부(12)는, 액정 셀을 포함한 복수의 화소가 매트릭스 상에 배열되어 있다.
그리고, 유효 표시부(12)는, 수평 구동 회로(13U, 13D) 및 수직 구동 회 로(14)에 의해 구동되는 데이터 라인 및 수직 주사 라인이 매트릭스 상에 배선되어 있다.
도 5는, 유효 표시부(12)의 구체적인 구성의 일례를 나타내는 도면이다.
여기에서는, 도면의 간략화를 위해서, 3행(n―1행∼n＋1행)4열(m―2열∼m＋1 열)의 화소 배열의 경우를 예를 들어 나타내고 있다.
도 4에 있어서, 표시부(12)에는, 수직 주사 라인(…, 121n―1, 121n, 121n＋1, …)과, 데이터 라인(…, 122m―2, 122m―1, 122m, 122m＋1, …)이 매트릭스 상에 배선되며, 그러한 교점 부분에 단위 화소(123)가 배치되어 있다.
단위 화소(123)는, 화소 트랜지스터인 박막 트랜지스터(TFT), 액정 셀(LC) 및 보관 유지 용량(Cs)을 가지는 구성으로 되어 있다. 여기에서, 액정 셀(LC)은, 박막 트랜지스터(TFT)에서 형성되는 화소 전극(한쪽의 전극)과 이것에 대향하여 형성되는 대향 전극(다른 한쪽의 전극)과의 사이에서 발생하는 용량을 의미한다.
박막 트랜지스터(TFT)는, 게이트 전극이 수직 주사 라인(…, 121n―1, 121n, 121n＋1, …)에 접속되며, 소스 전극이 데이터 라인(…, 122m―2, 122m―1, 122m, 122m＋1, …)에 접속되어 있다.
액정 셀(LC)은, 화소 전극이 박막 트랜지스터(TFT)의 드레인 전극에 접속되며, 대향 전극이 공통 라인(124)에 접속되어 있다. 보관 유지 용량(Cs)은, 박막 트랜지스터(TFT)의 드레인 전극과 공통 라인(124)과의 사이에 접속되어 있다.
공통 라인(124)에는, 유리 기판(11)에 구동 회로 등과 일체적으로 형성되는 VCOM 회로(21)에 의해 소정의 교류 전압이 코먼 전압(Vcom)으로서 주어진다.
수직 주사 라인(…, 121n―1, 121n, 121n＋1, …)의 각 한쪽 끝은, 도 3에 나타내는 수직 구동 회로(14)에 대응하는 행의 각 출력단에 각각 접속된다.
수직 구동 회로(14)는, 예를 들면 시프트 레지스터(shift register)를 포함하여 구성되며, 수직 전송 클록(VCK)(도시하지 않음)에 동기 하여 차례차례 수직 선택 펄스를 발생하여 수직 주사 라인(…, 121n―1, 121n, 121n＋1, …)에 공급함으로써 수직 주사를 실시한다.
또, 표시부 (12)에 있어서, 예를 들면, 데이터 라인(…, 122m―1, 122m＋1, …)의 각 한쪽 끝이 도 3에 나타내는 제 1의 수평 구동 회로(13U)에 대응하는 열의 각 출력단에, 각 다른 쪽 끝이 도 3에 나타내는 제 2의 수평 구동 회로(13D)에 대응하는 열의 각 출력단에 각각 접속된다.
제 1의 수평 구동 회로(13U)는, R데이터, B데이터 및 G데이터의 3개의 디지털 데이터를, 샘플링 래치 회로에 각각 격납하고, 일 수평기간(H) 중에 3회 아날로그 데이터로의 변환 처리를 실시하고, 3개의 데이터를 수평 기간 내에서 시분할적으로 선택하여 대응하는 데이터 라인에 출력한다.
제 1의 수평 구동 회로(13U)는, 이 RGB 실렉터 방식의 채용에 따라, 제 1 및 제 2 샘플링 래치 회로에 래치 된 R데이터와 B데이터를 시분할적으로 제 1 래치 회로, 또 제 2 래치 회로에 전송하고, 이 R데이터와 B데이터의 래치 회로에의 시분할적인 전송 처리 간에 제 3 샘플링 래치 회로에 래치 된 G데이터를 제 3 래치 회로에 전송하고, 제 2 래치 회로 및 제 3 래치 회로에 래치되는 R, B, G 데이터를 1 수평 기간 내에 선택적으로 출력하여 아날로그 데이터로 변환하고, 3개의 아날로그 데이터를 수평 기간 내에 시분할적으로 선택하여 대응하는 데이터 라인에 출력한다.
즉, 본 실시 형태의 수평 구동 회로(13U)에 있어서는, RGB 실렉터 시스템을 실현하기 위해서, 2개의 디지털(R, B)데이터용의 제 1 래치 계열과, 1개의 디지털(G) 데이터 용의 제 2 래치 계열을 병렬적으로 배치하고, 실렉터 이후의 디지털 아날로그 변환 회로(DAC), 아날로그 버퍼, 라인 실렉터를 공유하도록 구성함으로써, 좁은 액자화, 저소비 전력화를 도모하고 있다.
제 2의 수평 구동 회로(13D)는, 기본적으로는 제 1의 수평 구동 회로(13U)와 같은 구성을 가진다.
도 6은, 본 실시 형태의 제 1의 수평 구동 회로(13U)와 제 2의 수평 구동 회로(13D)의 기본적인 구성 예를 나타내는 블럭도이다. 이하에서는 수평 구동 회로(13)로서 설명한다.
또한, 이 수평 구동 회로는, 3개의 디지털 데이터에 대응한 기본적인 구성을 나타내고 있고, 실제로는, 같은 구성이 병렬적으로 복수 배열된다.
수평 구동 회로(13)는, 도 6에 나타내는 바와 같이, 시프트 레지스터(HSR) 군(13HSR), 샘플링 래치 회로군(13SMPL), 래치 출력 선택 스위치(130SEL), 디지털 아날로그 변환 회로(13DAC), 아날로그 버퍼(13ABUF) 및 라인 실렉터(13LSEL)를 가진다.
시프트 레지스터군(13HSR)은, 수평 전송 클록(HCK)(도시하지 않음)에 동기 하여 각 열에 대응하는 각 전송단으로부터 차례차례 시프트 펄스(샘플링 펄스)를 샘플링 래치 회로군(13SMPL)에 출력하는 복수의 시프트 레지스터(HSR)를 가진다.
샘플링 래치 회로군(13SMPL)은, 제 1 디지털 데이터인 R데이터를 차례차례 샘플링하여 래치하는 제 1 샘플링 래치 회로(131)와, 제 2 디지털 데이터인 B데이터를 차례차례 샘플링하여 래치하고, 또, 제 1 샘플링 래치 회로(131)에 래치 된 R데이터를 소정의 타이밍에 래치하는 제 2 샘플링 래치 회로(132)와, 제 3 디지털 데이터인 G데이터를 차례차례 샘플링하여 래치하는 제 3 샘플링 래치 회로(133)와, 제 2 샘플링 래치 회로(132)에 래치 된 디지털 데이터 R 또는 B 데이터를 시리얼에 전송하기 위한 제 1 래치 회로(134)와, 제 1 래치 회로(134)에 래치되며 디지털 R 또는 B데이터를 보다 높은 전압 진폭으로 변환하여 래치하는 레벨 시프트 기능을 가지는 제 2 래치 회로(135)와, 제 3 샘플링 래치 회로(133)에 래치 된 디지털(G) 데이터를 보다 높은 전압 진폭으로 변환하여 래치하는 레벨 시프트 기능을 가지는 제 3 래치 회로(136)를 가진다.
이러한 구성을 가지는 샘플링 래치 회로군(13SMPL)에 있어서, 제 1 샘플링 래치 회로(131), 제 2 샘플링 래치 회로(132), 제 1 래치 회로(134) 및 제 2 래치 회로(135)에 의해 제 1 래치 계열(137)이 형성되며, 제 3 샘플링 래치 회로(133) 및 제 3 래치 회로(136)에 의해 제 2 래치 계열(138)이 형성되어 있다.
본 실시 형태에 있어서는, 데이터 처리 회로(15)로부터 각 수평 구동 회로(13U, 13D)에 입력되는 데이터는 Q―3V(2.9V)계의 레벨로 공급된다.
그리고, 샘플링 래치 회로군(13SMPL)의 출력단인 제 2 및 제 3 래치 회로(135, 136)의 레벨 시프트 기능에 의해, 예를 들면 ―2.3V∼―4.8V계에 레벨 업 된다.
래치 출력 선택 스위치(130SEL)는, 샘플링 래치 회로군(13SMPL)의 출력을 선택적으로 전환하여 디지털 아날로그 회로(13DAC)에 출력한다.
디지털 아날로그 변환 회로(13DAC)는, 일 수평기간 중에 3회 디지털·아날로그 변환을 실시한다. 즉, 디지털 아날로그 변환 회로(13DAC)는, 일 수평기간 중에 3개의 디지털 R, B, G데이터를 아날로그 데이터로 변환한다.
아날로그 버퍼(13ABUF)는, 디지털 아날로그 변환 회로(13DAC)에서 아날로그 신호에 변환된 R, B, G데이터를 버퍼링하여 라인 실렉터(13LSEL)에 출력한다.
라인 실렉터(13LSEL)는, 일 수평기간에 있어서 3개의 아날로그 R, B, G데이터를 선택하고, 대응하는 데이터 라인(DTL―R, DTL―B, DTL―G)에 출력한다.
여기에서, 수평 구동 회로(13)에 있어서의 동작에 대하여 설명한다.
수평 구동 회로(13)에 있어서, 연속하는 화상 데이터를 샘플링할 때, 제 1, 제 2 및 제 3 샘플링 래치 회로(131, 132, 133)에 격납한다.
수평 방향 1 라인 모든 데이터의 제 1, 제 2 및 제 3 샘플링 래치 회로(131∼133)에의 격납이 완료하면, 수평 방향 블랭킹(blanking) 기간에 제 2 샘플링 래치 회로(132) 내의 데이터를 제 1 래치 회로(134)에 전송하고, 바로 제 2 래치 회로(135)에 전송하여 격납한다.
다음으로, 제 1 샘플링 래치 회로(131) 내의 데이터를 제 2 샘플링 래치(132)에 전송하고, 바로 제 1 래치 회로(134)에 전송하여 격납한다. 또 동기 사이에 제 3 샘플링 래치 회로(133) 내의 데이터를 제 3 래치 회로(136)에 전송한 다.
그리고 다음의 수평 방향 1 라인의 데이터를, 제 1, 제 2 및 제 3 샘플링 래치 회로(131, 132, 133)에 격납하여 간다.
다음의 수평 방향 1 라인의 데이터를 격납하고 있는 사이에, 제 2 래치 회로(135) 및 제 3 래치 회로(136)에 격납되어 있는 데이터를, 래치 출력 선택 스위치(130SEL)가 변환됨으로써 디지털 아날로그 변환 회로(13DAC)에 출력한다.
그 후, 제 1 래치 회로(134)에 격납되어 있는 데이터를 제 2 래치 회로(135)에 전송하여 격납한다. 그 데이터를 래치 출력 선택 스위치(130SEL)가 변환됨으로써 디지털 아날로그 변환 회로(13DAC)에 출력한다.
이 샘플링 래치 방식에 의해, 3개의 디지털 데이터를 디지털 아날로그 변환 회로(13DAC)에 출력하기 위해, 고정밀화·좁은 액자화를 실현하는 것이 가능하게 된다.
또, 제 3 디지털 데이터는, 수평 방향 1 라인의 데이터를 격납하고 있는 사이 전송 작업을 수반하지 않는 것, RGB 실렉터 구동의 경우는 B(Blue)→G(Green)→R(Red)의 순서로 쓰는 것이, 액정의 VT특성 등에서 좋기 때문에, 인간의 눈에 가장 영향을 주기 쉬운 색의 데이터, 즉 G데이터로 함으로써, 화질 불균형에 강하게 된다.
데이터 처리 회로(15)는, 외부에서 입력된 패럴렐의 디지털 R, G, B데이터의 레벨을 0―3V(2.9V) 계로부터 6V계에 시프트하는 레벨 시프터(151), 레벨 시프트 된 R, G, B데이터를 위상 조정이나 주파수를 내리기 위해서, 시리얼 데이터로부터 패럴렐 데이터로 변환하는 시리얼·패럴렐 변환 회로(152), 패럴렐 데이터를 6V계로부터 0-3V(2.9V) 계에 다운 시프트하여 홀수 데이터(odd―data)를 수평 구동 회로(13U)에 출력하고, 짝수 데이터(even―data)를 수평 구동 회로(13D)에 출력하는 다운 컨버터(153)를 가진다.
전원 회로(16)는, DC―DC컨버터를 포함하고, 예를 들면 외부로부터 액정 전압(VDD1)(예를 들면 2.9V)이 공급되며, 이 전압을 인터페이스 회로(17)로부터 공급되는 마스터 클록(MCK)이나 수평 동기 신호(Hsync)에 동기 하고, 혹은 내장되어 있는 발진 회로에 의해, 주파수가 낮고(늦고), 발진 주파수에 불균형이 있는 클록을 소정의 보정 시스템으로 보정한 보정 클록 및 수평 동기(Hsysnc)에 의거하여 2배의 6V계의 내부 패널 전압(VDD2)(예를 들면 5.8V)에 승압하고, 패널 내부의 각 회로에 공급한다.
또, 전원 회로(16)는, 내부 패널 전압으로서 음 전압인 VSS2(예를 들면 ―1.9V), VSS3(예를 들면 ―3.8V)를 생성하여 패널 내부의 소정 회로(인터페이스 회로 등)에 공급한다.
여기에서, 본 실시 형태의 특징적인 구성인, 내장되어 있는 발진 회로에 의해, 주파수가 낮고(늦고), 발진 주파수에 불균형이 있는 클록을 소정의 보정 시스템으로 보정한 보정 클록 및 수평 동기(Hsync)에 의거하여 2배의 6V계의 내부 패널 전압(VDD2)(예를 들면 5.8V)에 승압하고, 패널 내부의 각 회로에 공급하는 전원 회로(16)의 구성에 대하여 설명한다.
도 7은, 본 실시 형태에 관계되는 저온 폴리 실리콘(TFT)을 이용한 전원 회 로의 구성을 나타내는 블럭도이다.
이 전원 회로(16)는, 승압용 펄스 생성부(161), 분주 보정 시스템에 의해 형성되는 주파수 불균형 보정부(162) 및 2배 승압 회로(163)에 의해 구성되어 있다.
그리고, 승압용 펄스 생성부(161) 및 주파수 불균형 보정부(162)에 의해 발진 회로가 형성된다.
펄스 생성부(161)는, 승압용 펄스를 생성하는 예를 들면 도 8에 나타내는 바와 같은, 홀수개의 인버터(INV)를 링 상태에 접속하거나 링 오실레이터(발진기)에 의해 형성된다. 저온 폴리 실리콘 프로세스에 의해서 형성되는 트랜지스터로부터 이루어지는 발진기는, 트랜지스터 조건이나 온도, 습도 등의 여러 가지 조건에 따라서 트랜지스터 특성이 불균형이 되고, 결과, 발진 주파수가 크게 불규칙하다.
즉, 펄스 생성부(161)는, 주파수 불균형을 가지는 구형파 신호를 출력하는 발진 회로에 형성되어 있다.
주파수 불균형 보정부(162)는, 예를 들면 수평 동기 신호(Hsync) 혹은 수직 동기 신호(Vsync)에 동기하고, 펄스 생성부(161)의 출력 구형파를 어느 주파수 범위 내에 억제하여, 승압 회로(163)에 출력한다.
본 실시 형태의 주파수 불균형 보정부(162)는, 출력 주파수의 불균형 보정을 실현함에 대하여, 위상 비교를 위한 기준 주파수 입력을 필요로 하지 않는 것을 특징으로 하고 있다.
즉, 주파수 불균형 보정부(162)는, 프로세스 조건에 의해서 발진 회로의 발진 주파수가 큰 폭으로 불규칙하기 때문에, 그것을 억제하기 위한 회로이며, 이하 에 설명하는 구성을 가지고, 발진기 자신의 불균형 폭에 맞추어 분주기의 수를 조정하도록 형성된다.
도 9는, 본 실시 형태에 관계되는 전원 회로에 있어서의 주파수 불균형 보정부의 구성 예를 나타내는 블럭도이다.
도 9의 주파수 불균형 보정부(162)는, 펄스 생성부(161)의 발진 출력 펄스의 입력 펄스 카운터(1621), 카운터 값 비교 로직 회로(또는 주파수 보정 로직 회로)(1622) 및 출력 선택 스위치(1623)에 의해 구성되어 있다.
입력 펄스 카운터(1621)는, 예를 들면 T형 플립 플롭(flip-flop)(TFF)으로부터 이루어지는 n개의 2bit 카운터의 종속 접속으로 구성되며, 비교 입력 기간 내에 입력되는 구형파의 하이(High) 레벨, 로(Low) 레벨 기간의 수를 카운트하는 카운터이다.
입력 펄스 카운터(1621)는, 리셋 해제로 카운트 동작을 개시하고, 다음에 리셋을 가할 때 격차 불균형을 종료한다. 이 기간의 카운트 수(입력 주파수)에 따라서 최적인 분주 회수를 선택하는 것으로, 출력 구형파를 임의의 주파수 범위에 넣을 수 있다. 입력의 분주 출력은 입력 펄스 카운터의 각 출력을 이용한다.
카운터 값 비교 로직 회로(주파수 보정 로직 회로)(1622)는, 입력 펄스 카운터(1621)가 임의의 수를 카운트했을 때에, 종속 접속된 임의의 카운터로부터 최종 출력을 선택하는 신호(SELl∼SELn)를 생성하고, 출력 선택 스위치(1623)에 출력한다. 이 출력 선택 결과(입력 구형파에 대한 주파수 보정 결과)는 로직 리셋이 가해질 때까지 보관 유지된다.
출력 선택 스위치(1623)는, 출력 선택 신호(SELl∼SELn)를 받아, 대응하는 카운터 값을 출력한다. 카운터 값 비교 로직 회로(1622)에 있어서의 로직의 조합에 의해서, 출력 주파수의 최저·최고치의 결정과 그러한 비율 조정을 할 수 있다.
도 10은, 도 9의 주파수 불균형 보정부(162) 보다 구체적인 구성 예를 나타내는 회로도이다.
이 예에서는, 입력 펄스 카운터(1621)는, 종속 접속된 5개의 T형 플립 플롭(TFF)에 의해 형성되어 있다. 종속 접속된 5개의 T형 플립 플롭(TFF1∼TFF5)의 리셋 단자(rst)에 비교 기간 입력 신호로서 수평 동기 신호(Hsync)가 공급된다.
카운터 값 비교 로직 회로(주파수 보정 로직 회로)(1622)는, 3개의 SR형 플립 플롭(SRFF1∼SRFF3), 3개의 NAND 게이트(NA1∼NA3) 및 3개의 NOR 게이트(NR1∼NR3)에 의해 형성되어 있다.
SR형 플립 플롭(SRFF1)의 S단자가 NAND 게이트(NA1)의 출력 단자에 접속되며, 출력 단자(XQ)로부터 출력 선택 신호(SELA)가 출력되며, 또한, 단자(XQ)는 NOR 게이트(NR1)의 한쪽의 입력 단자에 접속되어 있다.
SR형 플립 플롭(SRFF2)의 S단자가 NAND 게이트(NA2)의 출력 단자에 접속되며, 출력 단자(Q)가 NOR 게이트(NR1)의 다른 한쪽의 입력 단자에 접속되며, 출력 단자(XQ)가 NOR 게이트(NR2 및 NR3)의 한쪽의 입력 단자에 접속되어 있다. 그리고, NOR 게이트(NR1)의 출력 단자로부터 출력 선택 신호(SELB)가 출력된다.
SR형 플립 플롭(SRFF3)의 S단자가 NAND 게이트(NA3)의 출력 단자에 접속되며, 출력 단자(Q)가 NOR 게이트(NR2)의 다른 쪽의 입력 단자에 접속되며, 출력 단 자(XQ)가 NOR 게이트(NR3)의 다른 쪽의 입력 단자에 접속되어 있다. 그리고, NOR 게이트(NR2)의 출력 단자로부터 출력 선택 신호(SELC)가 출력되며, NOR 게이트(NR3)의 출력 단자로부터 출력 선택 신호(SELD)가 출력된다.
3개의 SR형 플립 플롭(SRFF1∼SRFF3)의 리셋 단자(rst)는, 수평 동기 신호(Hsync)보다 충분히 긴 리셋 펄스(Rst)의 공급 라인에 접속되어 있다.
NAND 게이트(NA1)의 한쪽의 입력 단자가 T형 플립 플롭(TFF2)의 출력 단자(Q)에 접속되며, 한쪽의 입력 단자가 T형 플립 플롭(TFF3)의 출력 단자(Q)에 접속되어 있다.
NAND 게이트(NA2)의 한쪽의 입력 단자가 T형 플립 플롭(TFF3)의 출력 단자(Q)에 접속되며, 다른 쪽의 입력 단자가 T형 플립 플롭(TFF4)의 출력 단자(Q)에 접속되어 있다.
NAND 게이트(NA3)의 한쪽의 입력 단자가 T형 플립 플롭(TFF4)의 출력 단자(Q)에 접속되며, 한쪽의 입력 단자가 T형 플립 플롭(TFF5)의 출력 단자(Q)에 접속되어 있다.
출력 선택 스위치(1623)는, 4개의 CMOS 스위치(TSW1∼TSW4) 및 인버터(INV1∼INV4)에 의해 형성되어 있다.
입력 펄스 카운터(1621)의 리셋은 수평 동기 신호(Hsync), 카운터 값 비교 로직 회로(주파수 보정 로직 회로)(1622)의 리셋은 수평 동기 신호(Hsync)보다 충분히 긴 펄스(Rst)이다.
또, T형 플립 플롭(TFF1∼TFF5)(각 카운터)의 XQ출력을 CNT_A―E로 한다.
도 11 및 도 12는, 도 10의 주파수 불균형 보정부의 동작을 나타내는 타이밍 차트이고, 도 11은 수평 동기 신호(Hsync)가 하이 레벨, 리셋 신호(Rst)가 하이 레벨의 경우를 나타내고, 도 12는 수평 동기 신호(Hsync)가 하이 레벨로부터 로 레벨로 변환되는 타이밍을 포함하고, 리셋 신호(Rst)가 하이 레벨로부터 로 레벨로 변환되는 타이밍을 포함한 경우를 나타내고 있다.
이하에, 도 11에 관련지어 도 10의 주파수 불균형 보정부의 동작을 설명한다.
여기에서, 도 11의 타이밍＜1＞에서 수평 동기 신호(Hsync)가 하이(High) 레벨이 되어 카운터의 리셋이 해제되었다고 한다. 수평 동기 신호(Hsync)가 다음으로 로(Low) 레벨이 될 때까지의 사이, 카운트수(입력 주파수)에 의해 분주 회수의 선택 동작은 이하와 같은 경우로 나누어진다.
1. 입력 구형파의 하이(High) 기간의 수가 7회 미만일 때 logic_A―C는 모두 로(Low)로 이때 출력 선택 신호(SEL_A)가 하이 레벨로 출력된다. 이것에 의해, 펄스 생성부(161)에 의해 입력된 펄스 신호(161)가 그대로 출력된다(도 11＜1＞-＜2＞).
2. 입력 구형파의 하이(high) 기간의 수가 7회 이상 13회 미만일 때 logic_A 가 하이(high)로 이때 출력 선택 신호(SEL_B)가 하이 레벨로 출력된다. 이것에 의해, 출력으로서 입력의 2분주인 CNT_A 가 선택된다(도 11＜2＞-＜3＞).
3. 입력 구형파의 하이(high) 기간의 수가 13회 이상 25회 미만일 때 logic_B가 하이(high) 로 이때 SEL_C가 하이 레벨에서 출력된다. 이것에 의해, 출력으로서 입력의 4분주인 CNT_B가 선택된다(도 11＜3＞-＜4＞).
4. 입력 구형파의 하이(high) 기간의 수가 25회 이상일 때 logic_C가 하이(high)로 이때 SEL_D가 하이 레벨로 출력된다. 이것에 의해, 출력으로서 입력의 8분주인 CNT_C가 선택된다(도 11＜4＞에서 오른쪽).
다음으로, 수평 동기 신호(high)가 로(Low)가 되었을 때, 각 카운터(TFFl∼TFF5)는 리셋 되지만 분주 선택 신호(SEL_A―D)의 하이(High) 혹은 로(Low)는 SR 형 플립 플롭(SRFFl)에 래치 되어 있으므로 리셋 신호(Rst)가 로(Low)가 될 때까지의 사이, 분주 보정의 결과는 유지된다.
리셋 신호(Rst)가 로(Low)가 되면 선택 신호(SEL_B-D)가 로(Low), 선택 신호(SEL_A)가 하이(High)가 되는 불균형 보정이 실시되지 않고 입력을 그대로 출력한다.
예로서, 입력의 하이(High) 기간이 10회 카운트 된 직후에 수평 동기 신호(high)가 로(Low)가 되었을 때의 계의 동작을 도 12의 타이밍 차트에 나타내고 있다.
여기에서, 수평 동기 신호(Hsync)의 주파수를 20kHz, 로(Low) 기간의 길이를 10μs로 하고, 입력 구형파의 주파수를 변화시켰을 때의 계가 나타내는 주파수 특성을 도 13에 나타낸다.
도 13에서 알 수 있는 바와 같이, 발진 주파수가 100kHz∼1.2MHz(최저치와 최고치는 12배)까지 불균형 발진기를 주파수 보정 시스템에 접속했다고 하면, 출력 주파수는 최저 78.1kHz, 최고 150kHz가 되어, 최저치와 최고치의 차이는 1.92배에 억제된다.
인터페이스 회로(17)는, 외부에서 공급되는 마스터 클록(MCK), 수평 동기 신호(Hsync), 수직 동기 신호(Vsync)의 레벨을 패널 내부 로직 레벨(예를 들면 VDD2 레벨)까지 레벨 시프트 하고, 레벨 시프트 후의 마스터 클록(MCK), 수평 동기 신호(Hsync), 수직 동기 신호(Hsync)를 타이밍 제너레이터(18)에 공급하고, 또, 수평 동기 신호(Hsync)를 전원 회로(16)에 공급한다.
인터페이스 회로(17)는, 전원 회로(16)가 마스터 클록을 이용하지 않고 내장된 발진 회로의 클록을 보정한 보정 클록에 의거하여 승압을 실시하는 구성의 경우에는, 마스터 클록(MCK)의 전원 회로(16)로의 공급은 실시되지 않도록 구성 가능하다. 혹은 인터페이스 회로(17)로부터 전원 회로(16)에 마스터 클록(MCK)의 공급 라인을 그대로, 전원 회로(16) 측에서 마스터 클록(MCK)을 승압하여 사용하지 않도록 구성하는 것도 가능하다.
타이밍 제너레이터(18)는, 인터페이스 회로(17)에 의해 공급된 마스터 ㅋ크클록(MCK), 수평 동기 신호(Hsync), 수직 동기 신호(Vsync)에 동기하고, 수평 구동 회로(13U, 13D)의 클록으로서 이용되는 수평 스타트 펄스(HST), 수평 클록 펄스(HCK)(HCKX), 수직 구동 회로(14)의 클록으로서 이용되는 수직 스타트 펄스(VST), 수직 클록(VCK)(VCKX)을 생성하고, 수평 스타트 펄스(HST), 수평 클록 펄스(HCK)(HCKX)를 수평 구동 회로(13U, 13D)에 공급하고, 수직 스타트 펄스(VST), 수직 클록(VCK)(VCKX)을 수직 구동 회로(14)에 공급한다.
다음으로, 상기 구성에 의한 동작을 설명한다.
외부로부터의 공급 전압(VDDO, VDD1)이 전원 회로(16)에 입력된다.
전원 회로(16)에 있어서는, 전압(VDD1)을 패널 내부 구동 전압(VDD2)까지 승압한 후, 외부 입력 신호를 VDD2까지 레벨 시프트하여 전회로가 구동 가능하게 된다.
전원 회로(16)가 전원 온 하면, 펄스 생성부(161)로부터 주파수 불균형을 가지는 구형파 신호(S161)가 주파수 불균형 보정부(162)에 출력된다.
주파수 불균형 보정부(162)에 있어서는, 예를 들면 수평 동기 신호(Hsync)에 동기 하여, 펄스 생성부(161)의 출력 구형파가 있는 주파수 범위 내에 억제되어 승압 회로(163)에 출력된다. 승압 회로(163)에 있어서는, 예를 들면 액정 전압(VDD1)(예를 들면 2.9V)이, 발진 주파수에 불균형이 있는 클록을 소정의 보정 시스템으로 보정한 보정 클록 및 수평 동기(Hsync)에 의거하여 2배의 6V계의 내부 패널 전압(VDD2)(예를 들면 5.8V)에 승압되어, 패널 내부의 각 회로에 공급된다.
그리고, 외부에서 입력된 패러렐의 디지털 데이터는, 유리 기판(11)상의 데이터 처리 회로(15)에서 위상 조정이나 주파수를 내리기 위한 패러렐 변환이 실시되며, R데이터, B데이터 및 G데이터가 제 1 및 제 2의 수평 구동 회로(13U, 13D)에 출력된다.
제 1 및 제 2의 수평 구동 회로(13U, 13D)에서는, 데이터 처리 회로(15)보다 입력된 디지털 G데이터가 제 3 샘플링 래치 회로(133)로 1H 걸쳐 차례차례 샘플링하여 보관 유지된다. 그 후, 수평의 블랭킹 기간에 제 3 래치 회로(136)에 전송된다.
이것과 병행하여, R데이터와 B데이터가 따로따로 1H 가해 샘플링되여 제 1 및 제 2 샘플링 래치 회로(131, 132)에 보관 유지되며, 다음의 수평 블랭킹 기간에, 각각의 제 1 래치 회로(134)에 전송된다.
수평 방향 1 라인 모든 데이터의 제 1, 제 2 및 제 3 샘플링 래치 회로(131∼133)로의 격납이 완료하면, 수평 방향 블랭킹 기간에 제 2 샘플링 래치 회로(132)내의 데이터가 제 1 래치 회로(134)에 전송되며, 바로 제 2 래치 회로(135)에 전송되어 격납된다.
다음으로, 제 1 샘플링 래치 회로(131) 내의 데이터가 제 2 샘플링 래치(132)에 전송되며, 바로 제 1 래치 회로(134)에 전송되어 격납된다. 또 동기 간에 제 3 샘플링 래치 회로(133) 내의 데이터가 제 3 래치 회로(136)에 전송된다.
그리고 다음의 수평 방향 1 라인의 데이터가, 제 1, 제 2 및 제 3 샘플링 래치 회로(131, 132, 133)에 격납되어 간다.
다음의 수평 방향 1 라인의 데이터를 격납하고 있는 사이에, 제 2 래치 회로(135) 및 제 3 래치 회로(136)에 격납되어 있는 데이터가, 래치 출력 선택 스위치(130SEL)가 변환됨으로써 디지털 아날로그 변환 회로(13DAC)에 출력된다.
그 후, 제 1 래치 회로(134)에 격납되어 있는 데이터가 제 2 래치 회로(135)에 전송되어 격납된다. 그 데이터가 래치 출력 선택 스위치(130SEL)가 변환됨으로써 디지털 아날로그 변환 회로(13DAC)에 출력된다.
다음의 1H기간에 디지털 아날로그 변환 회로(13DAC)에서 아날로그 데이터로 변환된 R, B, G데이터가 아날로그 버퍼(13ABUF)에 보관 유지되며, 1H기간이 3분할 된 형태로 각 아날로그 R, B, G데이터가 대응하는 데이터 라인에 선택적으로 출력된다.
또한, G, R, B의 처리의 차례는 바뀌어도 실현 가능하다.
이상 설명한 바와 같이, 본 실시 형태에 의하면, 주파수 불균형을 가지는 구형파 신호를 출력하는 발진기에 의해 형성된 펄스 생성부(161)와, 펄스 생성부(161)의 출력 구형파를 어느 주파수 범위 내에 억제하고, 승압 회로(163)에 출력하는 주파수 불균형 보정부(162)를 가지기 때문에, 이하의 효과를 얻을 수 있다.
즉, 주파수 불균형을 가지는 발진기에 대해, 출력 주파수의 불균형을 어느 일정 보증 범위 내에 억제하는 것이 가능하게 된다.
또, 인터페이스의 전압 및 주파수에 의존하지 않는 독립한 회로 블록을 구성·제어할 수 있기 때문에, 인터페이스의 저전압·고주파수에 대응한 회로 일체형 액정 표시 장치의 실현이 가능하다.
한층 더 또, 발진기의 발진 주파수의 무 조정화와 부품 점수의 대폭 삭감을 도모할 수 있고, 출력 주파수의 안정화에 수반하는 수율의 향상을 도모할 수 있는 이점이 있다.
또, 본 실시 형태에 의하면, 제 1 디지털 데이터(R) 및 제 2 디지털 데이터(B) 용의 샘플링 래치 회로(131, 132), 제 1 래치 회로(134) 및 제 2 래치 회로(135)를 종속 접속하여 시리얼 전송하는 제 1 래치 계열(137)과, 제 3 디지털 데이터 용의 샘플링 래치 회로(133) 및 제 3 래치 회로(136)를 종속 접속한 제 2 래치 계열(138)을 가지며, 공용의 디지털 아날로그(DA) 변환 회로(13DAC), 아날로그 버퍼 회로(13ABUF), 일 수평기간(H) 중에 3개의 아날로그 데이터(R, B, G)를 선택적으로 대응하는 데이터 라인에 출력하는 라인 실렉터(13LSEL)를 가지기 때문에, 이하의 효과를 얻을 수 있다.
이 구성으로 함으로써, 기존 시스템보다 동 도트 피치(dot pitch)의 폭에서 필요한 DA변환 회로·아날로그 버퍼 회로의 수가 줄어들고, 좁은 액자화를 실현하는 것이 가능하게 된다.
또, 제 1 및 제 2 디지털 데이터용과 제 3 디지털 데이터용의 샘플링 래치 회로에서 데이터 처리 회로를 구성함으로써, 고정밀화를 실현하는 것이 가능하게 된다.
즉, 본 시스템에 의해, 절연 기판상에 고정밀화와 좁은 액자화 된 3라인 실렉터 시스템 및 이것을 이용한 구동 회로 일체형 표시 장치를 실현할 수 있다.
또, 수평 구동 회로의 회로수를 삭감 가능하기 때문에, 저소비 전력인 3라인 실렉터 시스템 및 이것을 이용한 구동 회로 일체형 표시 장치를 실현할 수 있다.
또한, 1 수평 기간 중에 3분할하여 신호선에 출력하기 때문에, 고속 동작이 되지만, 화질 불균형에 강한 3라인 실렉터 시스템 및 이것을 이용한 구동 회로 일체형 표시 장치를 실현할 수 있다.
또한, 상기 실시 형태에서는, 액티브 매트릭스형 액정 표시 장치에 적용한 경우를 예로 들어 설명했지만, 이것으로 한정되는 것이 아니라, 전계 발광(EL) 소자를 각 화소의 전기 광학 소자로서 이용한 EL표시 장치 등의 다른 액티브 매트릭스형 표시 장치에도 마찬가지로 적용 가능하다.
또 게다가, 상기 실시 형태에 관계되는 액티브 매트릭스형 액정 표시 장치에 대표되는 액티브 매트릭스형 표시 장치는, 퍼스널 컴퓨터, 워드 프로세서 등의 OA기기나 텔레비전 수상기 등의 디스플레이로서 이용되는 외, 특히 장치 본체의 소형화, 콤팩트화가 진행되고 있는 휴대 전화기나 PDA 등의 휴대 단말의 표시부로서 이용하여 매우 적합한 것이다.
도 14는, 본 발명이 적용되는 휴대 단말, 예를 들면 휴대 전화기의 구성의 개략을 나타내는 외관도이다.
본 예에 관계되는 휴대 전화기(200)는, 장치 케이스체(210)의 전면 측에, 스피커부(220), 표시부(230), 조작부(240) 및 마이크부(250)가 상부측으로부터 순서대로 배치된 구성으로 되어 있다.
이러한 구성의 휴대 전화기에 있어서, 표시부(230)에는 예를 들면 액정 표시 장치가 이용되며, 이 액정 표시 장치로서, 상술한 실시 형태에 관계되는 액티브 매트릭스형 액정 표시 장치가 이용된다.
이와 같이, 휴대 전화기 등의 휴대 단말에 있어서, 상술한 실시 형태에 관계되는 액티브 매트릭스형 액정 표시 장치를 표시부(230)로서 이용함으로써, 주파수 불균형을 가지는 발진기에 대해, 출력 주파수의 불균형을 어느 일정 보증 범위 내에 억제하는 것이 가능하고, 인터페이스의 전압 및 주파수에 의존하지 않는 독립한 회로 블록을 구성·제어할 수 있다. 이 때문에, 인터페이스의 저전압·고주파수에 대응한 회로 일체형 액정 표시 장치의 실현이 가능하고, 발진기의 발진 주파수의 무 조정화와 부품 점수의 대폭 삭감을 도모할 수 있고, 출력 주파수의 안정화에 수반하는 수율의 향상을 도모할 수 있는 이점이 있다.
또, 좁은 피치화가 가능하여, 좁은 액자화를 실현할 수 있고, 또 표시 장치의 저소비 전력화를 도모할 수 있으며, 따라서 단말 본체의 저소비 전력화가 가능하게 된다.
본 발명의 발진 회로, 전원 회로, 그것을 이용한 표시 장치, 전자기기는, 비용 증가를 초래하지 않고, 표시 패널에 내장할 수 있는 조정 작업을 필요로 하지 않기 때문에, 퍼스널 컴퓨터, 워드 프로세서 등의 OA기기나 텔레비전 수상기 등의 디스플레이로서 이용되는 외, 특히 장치 게이스체의 소형화, 콤팩트화가 진행되어 지고 있는 휴대 전화기나 PDA 등의 휴대 단말의 표시부로서 적용 가능하다.
본 발명에 의하면, 주파수 불균형을 가지는 발진기에 대해, 출력 주파수의 불균형을 어느 일정 보증 범위 내에 억제하는 것이 가능하게 된다.
또, 인터페이스의 전압 및 주파수에 의존하지 않는 독립한 회로 블록을 구성·제어할 수 있기 때문에, 인터페이스의 저전압·고주파수에 대응한 회로 일체형 액정 표시 장치의 실현이 가능하다.
또 한층 더, 발진기의 발진 주파수의 무 조정화와 부품 점수의 대폭 삭감을 도모할 수 있고, 출력 주파수의 안정화에 수반하는 수율의 향상을 도모할 수 있는 이점이 있다.

Claims (16)

  1. 절연 기판상에 형성된 저온 폴리 실리콘 박막 트랜지스터를 포함하는 발진 회로이며,
    주파수 불균형을 가지는 펄스 신호를 생성하는 발진기를 포함하는 펄스 생성부와,
    상기 펄스 생성부의 출력 구형(矩形)파를 소정의 주파수 범위 내에 억제하여 출력하는 주파수 불균형 보정부를 가지며,
    상기 주파수 불균형 보정부는,
    n개의 카운터의 종속 접속되며, 비교 입력 기간 내에 상기 펄스 생성부로부터 입력되는 구형파의 하이 레벨, 로 레벨 기간의 수를 카운트하는 입력 펄스 카운터와,
    상기 입력 펄스 카운터가 임의의 수를 카운트했을 때, 종속 접속된 임의의 카운터로부터 최종 출력을 선택하는 선택 신호를 생성하는 카운터 값 비교 회로와,
    상기 선택 신호를 받아, 대응하는 카운터 값을 출력하는 출력 선택 회로를 포함하는 발진 회로.
  2. 제 1항에 있어서,
    상기 입력 펄스 카운터는, 리셋 해제로 카운트 동작을 개시하고, 다음에 리셋을 가할 때 불균형을 종료하는 발진 회로.
  3. 제 1항에 있어서,
    입력 구형(矩形)파에 대한 주파수 보정 결과는 리셋이 가해질 때까지, 보관 유지되는 발진 회로.
  4. 제 1항에 있어서,
    상기 카운터 값 비교 회로에 있어서의 로직의 조합에 의해서, 출력 주파수의 최저·최고치의 결정과 그러한 비율 조정이 가능한 발진 회로.
  5. 절연 기판상에 형성된 저온 폴리 실리콘 박막 트랜지스터를 포함하는 발진 회로의 출력에 의거하여 소정의 전압을 승압하는 전원 회로이고,
    상기 발진 회로는,
    주파수 불균형을 가지는 펄스 신호를 생성하는 발진기를 포함하는 펄스 생성부와,
    상기 펄스 생성부의 출력 구형파를 소정의 주파수 범위 내에 억제하여 출력하는 주파수 불균형 보정부를 가지고,
    상기 주파수 불균형 보정부는,
    n개의 카운터에 종속 접속되며, 비교 입력 기간 내에 상기 펄스 생성부로부터 입력되는 구형파의 하이 레벨, 로 레벨 기간의 수를 카운트하는 입력 펄스 카운터와,
    상기 입력 펄스 카운터가 임의의 수를 카운트했을 때, 종속 접속된 임의의 카운터로부터 최종 출력을 선택하는 선택 신호를 생성하는 카운터 값 비교 회로와,
    상기 선택 신호를 받아, 대응하는 카운터 값을 출력하는 출력 선택 회로를 포함하는 전원 회로.
  6. 제 5항에 있어서,
    상기 입력 펄스 카운터는, 리셋 해제로 카운트 동작을 개시하고, 다음으로 리셋을 가할 때 불균형 보정을 종료하는 전원 회로.
  7. 제 5항에 있어서,
    입력 구형파에 대한 주파수 보정 결과는 리셋이 가해질 때까지 보관 유지되는 전원 회로.
  8. 제 5항에 있어서,
    상기 카운터 값 비교 회로에 있어서의 로직의 조합에 의해서, 출력 주파수의 최저·최고치의 결정과 그러한 비율 조정이 가능한 전원 회로.
  9. 화소가 매트릭스 상에 배치된 표시부와,
    상기 표시부를 구동하는 구동 회로와,
    절연 기판상에 형성된 저온 폴리 실리콘 박막 트랜지스터를 포함하는 발진 회로의 출력에 의거하여 소정의 전압을 승압하여 기판 내부 구동 전압을 생성하는 전원 회로를 적어도 포함하고,
    상기 발진 회로는,
    주파수 불균형을 가지는 펄스 신호를 생성하는 발진기를 포함하는 펄스 생성부와,
    상기 펄스 생성부의 출력 구형파를 소정의 주파수 범위 내에 억제하여 출력하는 주파수 불균형 보정부를 가지며,
    상기 주파수 불균형 보정부는,
    n개의 카운터가 종속 접속되며, 비교 입력 기간 내에 상기 펄스 생성부로부터 입력되는 구형파의 하이 레벨, 로 레벨 기간의 수를 카운트하는 입력 펄스 카운터와,
    상기 입력 펄스 카운터가 임의의 수를 카운트했을 때, 종속 접속된 임의의 카운터로부터 최종 출력을 선택하는 선택 신호를 생성하는 카운터 값 비교 회로와,
    상기 선택 신호를 받아, 대응하는 카운터 값을 출력하는 출력 선택 회로를 포함하는 표시 장치.
  10. 제 9항에 있어서,
    상기 입력 펄스 카운터는, 리셋 해제로 카운트 동작을 개시하고, 다음에 리셋을 가할 때 불균형 보정을 종료하는 표시 장치.
  11. 제 9항에 있어서,
    입력 구형파에 대한 주파수 보정 결과는 리셋이 가해질 때까지 보관 유지되는 표시 장치.
  12. 제 9항에 있어서,
    상기 카운터 값 비교 회로에 있어서의 로직의 조합에 의해서, 출력 주파수의 최저·최고치의 결정과 그러한 비율 조정이 가능한 표시 장치.
  13. 표시 장치를 갖춘 전자기기에 있어서,
    상기 표시 장치는,
    화소가 매트릭스 상에 배치된 표시부와,
    상기 표시부를 구동하는 구동 회로와,
    절연 기판상에 형성된 저온 폴리 실리콘 박막 트랜지스터를 포함한 발진 회로의 출력에 의거하여 소정의 전압을 승압하여 기판 내부 구동 전압을 생성하는 전원 회로를 적어도 포함하고,
    상기 발진 회로는,
    주파수 불균형을 가지는 펄스 신호를 생성하는 발진기를 포함한 펄스 생성부와,
    상기 펄스 생성부의 출력 구형파를 소정의 주파수 범위 내에 억제하여 출력하는 주파수 불균형 보정부를 가지며,
    상기 주파수 불균형 보정부는,
    n개의 카운터가 종속 접속되며, 비교 입력 기간 내에 상기 펄스 생성부로부터 입력되는 구형파의 하이 레벨, 로 레벨 기간의 수를 카운트하는 입력 펄스 카운터와,
    상기 입력 펄스 카운터가 임의의 수를 카운트했을 때, 종속 접속된 임의의 카운터로부터 최종 출력을 선택하는 선택 신호를 생성하는 카운터 값 비교 회로와,
    상기 선택 신호를 받아, 대응하는 카운터 값을 출력하는 출력 선택 회로를 포함하는 전자기기.
  14. 제 13항에 있어서,
    상기 입력 펄스 카운터는, 리셋 해제로 카운트 동작을 개시하고, 다음에 리셋을 가할 때 불균형 보정을 종료하는 전자기기.
  15. 제 13항에 있어서,
    입력 구형파에 대한 주파수 보정 결과는 리셋이 가해질 때까지, 보관 유지되는 전자기기.
  16. 제 13항에 있어서,
    상기 카운터 값 비교 회로에 있어서의 로직의 조합에 의해서, 출력 주파수의 최저·최고치의 결정과 그러한 비율 조정이 가능한 전자기기.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101375864B1 (ko) * 2006-12-11 2014-03-17 삼성디스플레이 주식회사 전압 승압 장치, 전압 승강압장치 및 액정표시장치
JP5173722B2 (ja) * 2008-10-07 2013-04-03 ルネサスエレクトロニクス株式会社 表示パネル駆動装置およびその駆動方法
CN101894513B (zh) * 2009-05-21 2012-06-06 华映视讯（吴江）有限公司 画面更新频率调整器及其方法
US8222916B2 (en) * 2010-11-17 2012-07-17 Aeroflex Colorado Springs Inc. Single event transient direct measurement methodology and circuit
CN105355169B (zh) * 2015-11-24 2017-11-21 中国电子科技集团公司第五十五研究所 新型硅基oled微显示驱动控制电路及驱动方法
US10484590B2 (en) * 2016-03-04 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device
CN110706642B (zh) * 2019-11-08 2020-10-27 四川遂宁市利普芯微电子有限公司 一种用于led显示屏驱动芯片的振荡电路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4590602A (en) * 1983-08-18 1986-05-20 General Signal Wide range clock recovery circuit
JPH10285019A (ja) * 1997-04-01 1998-10-23 Toshiba Corp ディジタルｐｌｌ回路および液晶表示装置
JP3338776B2 (ja) * 1998-03-12 2002-10-28 日本電気株式会社 半導体装置
CA2289321A1 (en) * 1998-12-22 2000-06-22 Nortel Networks Corporation Apparatus and method for versatile digital communication
JP4062876B2 (ja) 2000-12-06 2008-03-19 ソニー株式会社 アクティブマトリクス型表示装置およびこれを用いた携帯端末
JP2002189438A (ja) * 2000-12-21 2002-07-05 Sharp Corp 表示装置
JP4021710B2 (ja) * 2002-06-11 2007-12-12 沖電気工業株式会社 クロック変調回路
JP2005267712A (ja) * 2004-03-17 2005-09-29 Toshiba Microelectronics Corp 不揮発性半導体記憶装置

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