JP4021710B2 - クロック変調回路 - Google Patents
クロック変調回路 Download PDFInfo
- Publication number
- JP4021710B2 JP4021710B2 JP2002169853A JP2002169853A JP4021710B2 JP 4021710 B2 JP4021710 B2 JP 4021710B2 JP 2002169853 A JP2002169853 A JP 2002169853A JP 2002169853 A JP2002169853 A JP 2002169853A JP 4021710 B2 JP4021710 B2 JP 4021710B2
- Authority
- JP
- Japan
- Prior art keywords
- delay
- clock
- output
- elements
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/06—Clock generators producing several clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/06—Frequency or rate modulation, i.e. PFM or PRM
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B15/00—Suppression or limitation of noise or interference
- H04B15/02—Reducing interference from electric apparatus by means located at or near the interfering apparatus
- H04B15/04—Reducing interference from electric apparatus by means located at or near the interfering apparatus the interference being caused by substantially sinusoidal oscillations, e.g. in a receiver or in a tape-recorder
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B2215/00—Reducing interference at the transmission system level
- H04B2215/064—Reduction of clock or synthesizer reference frequency harmonics
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B2215/00—Reducing interference at the transmission system level
- H04B2215/064—Reduction of clock or synthesizer reference frequency harmonics
- H04B2215/067—Reduction of clock or synthesizer reference frequency harmonics by modulation dispersion
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Nonlinear Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の属する技術分野】
この発明は,マイクロコントローラユニット(以下,「MCU」という)などのクロック入力に用いられ,原振周波数に同期する放射ノイズを低減させるクロック変調回路に関するものである。
【0002】
【従来の技術】
自動車の各種制御にはMCUが広く使われている。近年,MCUの高速化に伴い,MCUから発生する放射ノイズがFM周波数帯に重なり,カーラジオ等へ悪影響を与えるようになっている。この対策の一つとして,原振クロックを変調して,原振周波数に同期して発生する放射ノイズを分散させる手法が用いられている(例えば,特開昭62−63327号公報など)。
【0003】
特開昭62−63327号公報には,次のような方法が開示されている。基本波f0の周波数が一定値に固定されていると特定の高調波がノイズとなるので,基本波f0の周波数をMCUの制御精度に影響しない範囲でランダムに変調させる。そして高周波スペクトラムを分散させ,各波高値を低下させる。こうして,外部に対する高周波ノイズの影響を低減する。基本波f0の周波数変調は,MCUのリード/ライトサイクルにより乱数的に行われる。原振クロックを変調させるための回路は,複数の遅延素子が直列に接続された遅延回路と,いずれかの遅延素子をパルス毎に選択するスイッチとによって構成される。
【0004】
原振クロックのパルスは,スイッチによって複数の遅延素子から選択された遅延素子より供給される。このスイッチは,複数のフリップフロップ回路を用いて構成されるシフトレジスタによって制御され,選択される遅延素子は原振クロックの1パルス毎に変化し,複数のスイッチが順にONになる。そして出力されるパルスの立ち上がりが変調され,高周波スペクトラムが分散される。
【0005】
【発明が解決しようとする課題】
しかしながら従来の方法では,原振クロックのパルスの立ち上がりは変調されるが,パルスの立ち下がりは固定されたままである。このため,クロックの立ち上がりに同期する回路とクロックの立ち下がりに同期する回路とがMCU等に混在した場合には,放射ノイズ低減の効果が低下するという問題があった。立ち下がりに同期する回路では,放射ノイズが分散されないからである。
【0006】
また,従来の方法では,変調クロックの"H"区間と"L"区間との比,即ち,デューティ比が変化する。このため,デューティ比に依存する回路,例えばクロックの"H"区間でマージンがない回路などを含むMCUには適用できないという間題があった。
【0007】
【課題を解決するための手段】
そこで本発明は,MCUなどに,クロックの立ち上がりに同期する回路とクロックの立ち下がりに同期する回路が混在しても,放射ノイズ低減の効果が低下しないクロック変調回路を提供することを第1の目的とする。
【0008】
また,本発明は,デューティ比に依存する回路を含むMCUなどにも適用できるクロック変調回路を提供することを第2の目的とする。
【0009】
【課題を解決するための手段】
上記第1及び第2の目的を達成するための本発明のクロック変調回路は,入力パルスに対して所定の遅延時間遅れて出力する第1から第nまでの遅延素子がn段直列に接続され,第1の遅延素子には原振クロックが入力され,第1から第n−1までの各遅延素子の出力が順次次段の遅延素子に入力され,第1から第nまでのいずれか1つの遅延素子の出力がパルス毎に選択されて出力される,入力された原振クロックを変調して出力するクロック変調回路において,セット若しくはリセット信号の入力から,次のセット若しくはリセット信号の入力までの間,n段の遅延素子は第1から第nまで昇順に選択され,次に,第nから第1まで降順に選択され,再び第1から第nまで昇順に選択されることを順次繰り返すように構成されることを特徴とする。但し,nは,3以上の自然数である。
【0010】
上記構成により,原振クロックのパルスの立ち上がりと立ち下がりの双方が変調して出力され,また,変調して出力されたパルスのデューティ比が一定になる。
【0011】
上記構成において遅延素子の選択には,各々複数のフリップフロップ素子を含んで構成されたアップカウンタと,ダウンカウンタとを用いることができる。または,上記構成において遅延素子の選択には,複数のフリップフロップ素子を含んで構成されたアップカウンタと,EOR論理素子とを用いることができる。
【0012】
また,上記第1の目的を達成するための本発明の他のクロック変調回路は,入力パルスに対して所定の遅延時間遅れて出力する第1から第nまでの遅延素子がn段直列に接続され,第1の遅延素子には原振クロックが入力され,第1から第n−1までの各遅延素子の出力が順次次段の遅延素子に入力され,第1から第nまでのいずれか1つの遅延素子の出力がパルス毎に選択されて出力される,入力された原振クロックを変調して出力するクロック変調回路において,セット若しくはリセット信号の入力から,次のセット若しくはリセット信号の入力までの間,n段の遅延素子は第1から第nまで昇順に選択されることを繰り返すように構成され,遅延素子の選択には,複数のフリップフロップ素子を含んで構成されたアップカウンタが用いられることを特徴とする。但し,nは,3以上の自然数である。
【0013】
上記構成により,原振クロックのパルスの立ち上がりとパルスの立ち下がりの双方が変調して出力される。
【0014】
【発明の実施の形態】
以下に,本発明のいくつかの実施の形態を,図面を用いて説明する。なお,本明細書及び図面において,実質的に同一の機能構成を有する構成要素については,同一の符号を付することにより重複説明を省略する。
【0015】
(第1の実施形態)
図1は,第1の実施形態のクロック変調回路の構成を示す論理回路図である。第1の実施形態では,入力パルスに対して所定の遅延時間遅れて出力する遅延素子が第1から第7まで7段直列に接続される(Delay1〜7)。第1の遅延素子(Delay1)には原振クロックが入力され,それぞれ入力から所定時間遅延して出力されるクロック出力(以下,「Q出力」という)が,順次次段の遅延素子(Delay2〜7)に入力される。
【0016】
遅延素子(Delay1〜7)の出力は,それぞれAND論理素子1〜7に入力される。AND論理素子はすべての入力がONになれば接続された遅延素子のパルスを出力するので,AND論理素子1〜7に接続される他の信号を制御することで,変調クロックへ出力するパルスの遅延素子がパルス毎に選択される。
【0017】
遅延素子(Delay1〜7)の選択には,図1のように接続された3段のフリップフロップ素子(F/F1〜3)で構成されたアップカウンタと,同じく図1のように接続された3段のフリップフロップ素子(F/F5〜7)で構成されたダウンカウンタとが用いられる。
【0018】
図1に示す回路構成により,フリップフロップ素子(F/F1〜3)で構成されたアップカウンタと,フリップフロップ素子(F/F5〜7)で構成されたダウンカウンタは,それぞれ0〜7または7〜0のカウント動作をする。フリップフロップ素子(F/F4)のQ出力は,アップカウンタが7カウントする毎に,"H"レベル出力,"L"レベル出力を繰り返す。このQ出力が,"L"レベル出力のときにはアップカウンタの値が選択される。一方,"H"レベル出力のときには,ダウンカウンタの値が選択される。このカウンタセレクト値は,AND論理素子の番号1〜7に対応している。
【0019】
このように,原振クロックの1クロック毎に,カウンタセレクト値は変化する。カウンタセレクト値が1のとき変調クロックは,原振クロックに対して遅延素子Delay1の出力の波形が選択される。カウンタセレクト値が昇順に7まで行くと,フリップフロップ素子(F/F4)のQ出力は,"L"レベル出力から,"H"レベル出力に変化する。これにより,アップカウンタからダウンカウンタに切り替わり,カウンタセレクト値が7から降順に選択される。
【0020】
このようにして,7段の遅延素子(Delay1〜7)は,セット信号の入力から次のセット信号の入力までの間,遅延素子(Delay1)から遅延素子(Delay7)まで昇順に選択される。次に,遅延素子(Delay7)から遅延素子(Delay1)まで降順に選択され,再び遅延素子(Delay1)から遅延素子(Delay7)まで昇順に選択され,順次これを繰り返す。そして,変調クロックには,遅延素子Delay1〜7,遅延素子Delay7〜1の順に変調されたクロックが出力される。
【0021】
図2は,第1の実施形態のクロック変調回路の,原振クロック10サイクル分のタイムチャート図である。上から,原振クロック,Delay1〜7の出力,SET信号,F/F1のQ出力,F/F2のQ出力,F/F3のQ出力,F/F4のクロック,F/F4のQ出力,F/F5のQ出力,F/F6のQ出力,F/F7のQ出力,カウンタセレクト値,変調クロックである。変調クロックは,原振クロックに対して遅延素子分立ち上がり/立ち下がりで変化しており,クロックの"H"区間は,デューティ比が固定された出力となっている。
【0022】
(第1の実施形態の効果)
以上示した様に,第1の実施形態のクロック変調回路では,クロックの立ち上がり/立ち下がりにて変調をもたせることにより,回路がクロックの立ち上がり/立ち下がりで同期するものが混在した場合にも放射ノイズを低減することができる。また,クロックの"H"区間を固定させることにより,デューティ比に依存のある回路にも適用できる。
【0023】
(第2の実施形態)
図3は,第2の実施形態のクロック変調回路の構成を示す論理回路図である。第2の実施形態では,第1の実施形態と同様に,入力パルスに対して所定の遅延時間遅れて出力する遅延素子が第1から第7まで7段直列に接続される(Delay1〜7)。そして,遅延素子(Delay1)には原振クロックが入力され,それぞれ入力から所定時間遅延して出力されるQ出力が,順次次段の遅延素子(Delay2〜7)に入力される。そして原振クロックが入力される直列の遅延素子(Delay1〜7)の出力をパルス毎に選択することで,原振クロックが変調される。
【0024】
第2の実施形態では,AND論理素子に入力される。遅延素子を選択するための信号は,図3のように接続された3段のフリップフロップ素子(F/F8〜11)と,3つのEOR論理素子(不一致回路素子)(EOR1〜3)とを用いて供給される。F/F11のQ出力と,F/F8,9,10のQ出力とは,それぞれEOR論理素子(EOR1〜3)に入力され,EOR1〜3にてカウンタセレクタ値が設定される。
【0025】
このカウンタセレクト動作を説明すると,F/F8〜11は,アップカウンタの構成になっており,0からカウントアップする。このときカウンタが7カウントするまでF/F11のQ出力は,"L"レベルのままであり,EOR1〜3の出力には,F/F8,9,10のQ出力がそのまま出力される。このため,アップカウントされた値が設定される。カウント値が7〜8になるとF/F11のQ出力は"H"レベルに変化するので,EOR1〜3の出力は,今度はF/F8,9,10のQ出力の反転した値,すなわちダウンカウントされた値が設定される。このようにして,F/F11の出力によってEOR1〜3の値が,順次アップ/ダウンするカウンタの様に動作する。
【0026】
以上のようにして,7段の遅延素子(Delay1〜7)は,リセット信号の入力から次のリセット信号の入力までの間,遅延素子(Delay1)から遅延素子(Delay7)まで昇順に選択される。次に,遅延素子(Delay7)から遅延素子(Delay1)まで降順に選択され,再び遅延素子(Delay1)から遅延素子(Delay7)まで昇順に選択され,順次これを繰り返す。そして,変調クロックには,遅延素子Delay1〜7,遅延素子Delay7〜1の順に変調されたクロックが出力される。
【0027】
図4は,第2の実施形態のクロック変調回路の,原振クロック10サイクル分のタイムチャート図である。上から,原振クロック,Delay1〜7の出力,RESET信号,F/F8のQ出力,F/F9のQ出力,F/F10のQ出力,F/F11のQ出力,EOR1の出力,EOR2の出力,EOR3の出力,カウンタセレクト値,変調クロックである。第1の実施形態と同様に,遅延素子Delay1〜7,遅延素子Delay7〜1の順にパルス出力が選択され,変調クロックが出力される。変調クロックは,原振クロックに対して遅延素子分立ち上がり/立ち下がりで変化しており,クロックの"H"区間は,デューティ比が固定された出力となっている。
【0028】
(第2の実施形態の効果)
以上示した様に,第2の実施形態のクロック変調回路では,アップカウンタとダウンカウンタの替わりに,アップカウンタとEOR論理素子にて原振クロックを変調することにより,第1の実施形態と同様の効果が,第1の実施形態よりも小さい回路規模で得られる。
【0029】
(第3の実施形態)
図5は,第3の実施形態のクロック変調回路の構成を示す論理回路図である。第3の実施形態では,第1の実施形態と同様に,入力パルスに対して所定の遅延時間遅れて出力する遅延素子が第1から第7まで7段直列に接続される(Delay1〜7)。そして,遅延素子(Delay1)には原振クロックが入力され,それぞれ入力から所定時間遅延して出力されるQ出力が,順次次段の遅延素子(Delay2〜7)に入力される。
【0030】
このようにして第3の実施形態では,7段の遅延素子(Delay1〜7)は,リセット信号の入力から次のリセット信号の入力までの間,遅延素子(Delay1)から遅延素子(Delay7)まで昇順に選択され,順次これを繰り返す。そして,変調クロックには,遅延素子Delay1〜7の順に変調されたクロックが出力される。遅延素子の選択には,直列接続された3段のフリップフロップ素子で構成されたアップカウンタが用いられる。
【0031】
遅延素子Delay1〜7を選択するためにこれらに対応するAND論理素子1〜7に入力する信号は,図5のように接続された3段のフリップフロップ素子(F/F12,13,14)を用いて構成されたアップカウンタにて供給され,原振クロックの1クロック毎に,アップカウンタにてカウンタセレクト値が設定される。このカウンタセレクト値により遅延素子値が昇順に選択され,遅延素子Delay1〜7の順に変調されたクロックが出力される。
【0032】
図6は,第3の実施形態のクロック変調回路の,原振クロック10サイクル分のタイムチャート図である。上から,原振クロック,Delay1〜7の出力,RESET信号,F/F12のQ出力,F/F13のQ出力,F/F14のQ出力,カウンタセレクト値,変調クロックである。変調クロックは,原振クロックに対して遅延素子分立ち上がり/立ち下がりで変化している。
【0033】
(第3の実施形態の効果)
第3の実施形態のクロック変調回路では,遅延素子Delay1〜7の昇順にパルス出力が選択され,変調クロックが出力される。第3の実施形態では,アップカウンタの7カウントから1カウントへ切り変わるところでデューティ比が変化するので,動作スピードやデューティ比を意識しなくても良い回路を使用する際には有効な方式である。第1,第2の実施形態の構成と比べると,より小さい回路規模で実現できる。また,第1,第2の実施形態と同様に,クロックの立ち上がり/立ち下がりにて変調をもたせることにより,回路がクロックの立ち上がり/立ち下がりで同期するものが混在した場合にも放射ノイズを低減することができる。
【0034】
第1〜第3の実施形態では,遅延素子は7段(n=7)の構成のものについて説明したが,本発明はこれに限定されない。遅延素子の段数nは3以上で効果があるが,段数nが100を超えると回路構成が複雑になり好ましくない。また,カウンタでは2の階乗数が容易に得られるので,遅延素子の段数nには,例えば,3,7,15,31,63などが採用できる。また,本発明の変調クロック回路は,MCUへの応用に限定されるものではない。
【0035】
以上,添付図面を参照しながら本発明のクロック変調回路の好適な実施形態について説明したが,本発明はこれらの例に限定されない。いわゆる当業者であれば,特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり,それらについても当然に本発明の技術的範囲に属するものと了解される。
【0036】
【発明の効果】
以上説明したように,本発明によれば,MCUなどにおいて,クロックの立ち上がり/立ち下がりで同期する回路が混在しても,放射ノイズ低減の効果が低下しないクロック変調回路が提供できた。
【0037】
また,本発明によれば,デューティ比に依存する回路を含むMCUなどにも適用できるクロック変調回路が提供できた。
【図面の簡単な説明】
【図1】図1は,第1の実施形態のクロック変調回路の構成を示す論理回路図である。
【図2】図2は,第1の実施形態のクロック変調回路のタイムチャート図である。
【図3】図3は,第2の実施形態のクロック変調回路の構成を示す論理回路図である。
【図4】図4は,第2の実施形態のクロック変調回路のタイムチャート図である。
【図5】図5は,第3の実施形態のクロック変調回路の構成を示す論理回路図である。
【図6】図6は,第3の実施形態のクロック変調回路のタイムチャート図である。
【符号の説明】
F/F1〜14 フリップフロップ素子
Delay1〜7 遅延素子
Claims (2)
- 入力パルスに対して所定の遅延時間遅れて出力する第1から第n(nは3以上の自然数である。)までの遅延素子がn段直列に接続され,前記第1の遅延素子には原振クロックが入力され,前記第1から第n−1までの各遅延素子の出力が順次次段の遅延素子に入力され,
繰り返し,前記原振クロックに続いて第1の遅延素子から第nの遅延素子までの出力が昇順に選択されることを特徴とする,クロック変調回路。 - 前記原振クロックまたは遅延素子からの出力の選択には,複数のフリップフロップ素子を含んで構成されたアップカウンタが用いられることを特徴とする,請求項1に記載のクロック変調回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002169853A JP4021710B2 (ja) | 2002-06-11 | 2002-06-11 | クロック変調回路 |
US10/303,838 US6822499B2 (en) | 2002-06-11 | 2002-11-26 | Clock modulating circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002169853A JP4021710B2 (ja) | 2002-06-11 | 2002-06-11 | クロック変調回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004013784A JP2004013784A (ja) | 2004-01-15 |
JP4021710B2 true JP4021710B2 (ja) | 2007-12-12 |
Family
ID=29706846
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002169853A Expired - Fee Related JP4021710B2 (ja) | 2002-06-11 | 2002-06-11 | クロック変調回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6822499B2 (ja) |
JP (1) | JP4021710B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7301375B2 (en) * | 2003-03-07 | 2007-11-27 | Hynix Semiconductor Inc. | Off-chip driver circuit and data output circuit using the same |
US7225349B2 (en) * | 2003-07-25 | 2007-05-29 | Intel Corporation | Power supply voltage droop compensated clock modulation for microprocessors |
KR100500415B1 (ko) * | 2003-08-25 | 2005-07-12 | 주식회사 하이닉스반도체 | 프리 드라이버 회로 및 이를 이용한 출력 회로 |
JP2007195066A (ja) * | 2006-01-20 | 2007-08-02 | Sony Corp | 発振回路、電源回路、表示装置、および携帯端末 |
KR100856123B1 (ko) * | 2006-03-20 | 2008-09-03 | 삼성전자주식회사 | Emi 방출을 감소시킬 수 있는 데이터 처리장치와 그방법 |
US8099619B2 (en) | 2006-09-28 | 2012-01-17 | Intel Corporation | Voltage regulator with drive override |
US20080315927A1 (en) * | 2007-06-11 | 2008-12-25 | Hynix Semiconductor Inc. | Frequency adjusting apparatus and dll circuit including the same |
JP5723325B2 (ja) * | 2012-06-12 | 2015-05-27 | 旭化成エレクトロニクス株式会社 | クロック変調回路 |
JP6315652B2 (ja) * | 2013-11-12 | 2018-04-25 | 株式会社三共 | 遊技機 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6263327A (ja) | 1985-09-13 | 1987-03-20 | Fujitsu Ten Ltd | マイクロコンピユ−タの発振回路 |
US5442664A (en) * | 1993-12-20 | 1995-08-15 | Hewlett-Packard Company | Digitally phase modulated clock inhibiting reduced RF emissions |
JP3304683B2 (ja) * | 1995-05-02 | 2002-07-22 | 富士通株式会社 | 無線装置 |
WO2000045246A1 (en) * | 1999-01-29 | 2000-08-03 | Seiko Epson Corporation | Clock generator circuit and integrated circuit using clock generator |
JP2001331236A (ja) * | 1999-10-29 | 2001-11-30 | Texas Instr Inc <Ti> | ディジタル式プログラム可能拡散スペクトル・クロック発生器 |
JP2001148690A (ja) * | 1999-11-19 | 2001-05-29 | Sony Corp | クロック発生装置 |
JP3895520B2 (ja) * | 2000-05-29 | 2007-03-22 | 富士通株式会社 | クロック変調装置 |
US7050478B1 (en) * | 2000-08-03 | 2006-05-23 | International Business Machines Corporation | Apparatus and method for synchronizing clock modulation with power supply modulation in a spread spectrum clock system |
JP2002073199A (ja) * | 2000-08-31 | 2002-03-12 | Oki Data Corp | クロック発生装置 |
-
2002
- 2002-06-11 JP JP2002169853A patent/JP4021710B2/ja not_active Expired - Fee Related
- 2002-11-26 US US10/303,838 patent/US6822499B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20030227335A1 (en) | 2003-12-11 |
US6822499B2 (en) | 2004-11-23 |
JP2004013784A (ja) | 2004-01-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP1672800B1 (en) | Jitter generation circuit | |
US6150847A (en) | Device and method for generating a variable duty cycle clock | |
EP0660516A1 (en) | Digitally phase modulated clock exhibiting reduced rf emissions | |
US7948274B2 (en) | Frequency generation circuitry and method | |
JP4021710B2 (ja) | クロック変調回路 | |
US6087864A (en) | Digital frequency multiplier circuit including delay circuit | |
US7061293B2 (en) | Spread spectrum clock generating circuit | |
US5963107A (en) | Pulse-width modulation signal generator | |
JP2006527569A (ja) | 高分解能pwm発生器又はディジタル制御発振器 | |
US20030112083A1 (en) | Multiple duty cycle tap points for a precise and programmable duty cycle generator | |
US7327300B1 (en) | System and method for generating a pulse width modulated signal having variable duty cycle resolution | |
JP5723325B2 (ja) | クロック変調回路 | |
JPH05216558A (ja) | タイマ回路 | |
TWI469529B (zh) | 非整數頻率時脈產生電路及其方法 | |
JP2659186B2 (ja) | デイジタル可変分周回路 | |
CN116032260B (zh) | 输出脉宽可调的倍频电路及芯片 | |
JP2006525750A (ja) | 波形グリッチ防止方法 | |
JP4643554B2 (ja) | スペクトラム拡散クロックジェネレータ | |
JP2757090B2 (ja) | 分周逓倍回路 | |
JPH04361418A (ja) | リングオシレータ | |
KR20000040634A (ko) | 주파수 체배기를 이용한 분주회로 | |
JPH0621790A (ja) | パルス幅変調回路 | |
JP2689539B2 (ja) | 分周器 | |
JPH11150479A (ja) | パルス幅信号変換回路 | |
JP2004165757A (ja) | クロック分周回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050419 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070625 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070703 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070831 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070925 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070927 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101005 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101005 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101005 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101005 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111005 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |