JP4643554B2 - スペクトラム拡散クロックジェネレータ - Google Patents

Description

本発明は、入力クロック（被変調クロック）から発生される出力クロック（変調クロック）のデューティ比を制御する機能を備えるスペクトラム拡散クロックジェネレータ（以下、ＳＳＣＧ（Spread Spectrum Clock Generator）とも表現する）に関するものである。

ＳＳＣＧは、入力クロックの周波数を経時的に変動（変化）させて、これを変調クロックとして出力することにより、電子機器内で使用されるクロックをスペクトラム拡散するものである。ＳＳＣＧを使用することによって、電子機器から放出される電磁波のエネルギーを低減し、電磁波がその周囲に与える影響（ＥＭＩ（Electro Magnetic Interference）：電磁妨害）を抑える効果が得られる。

ＳＳＣＧを実現する方式、すなわち、入力クロックの周波数を経時的に変動させる方式として、ＰＬＬ（Phase Locked Loop：位相同期ループ）を用いるアナログ方式と、可変遅延回路（可変ディレイライン）を用いるディジタル方式とが知られている。以下、ディジタル方式のＳＳＣＧについて説明する。ディジタル方式のＳＳＣＧの場合、例えば図７に示すような可変遅延回路が用いられる。

図７に示す可変遅延回路１６は、１６個の単位遅延素子３８ａ〜３８ｐと、出力最終段のＮＡＮＤゲート４０とを直列に接続して構成されている。１６個の単位遅延素子３８ａ〜３８ｐの内の１，２，４，７，１１，１４，１６段目の単位遅延素子３８ａ、３８ｂ、３８ｄ、３８ｇ、３８ｋ、３８ｎ、３８ｐおよび出力最終段のＮＡＮＤゲート４０に、遅延時間を選択するためのＮＡＮＤゲートＮ７〜Ｎ０の出力信号が入力される。

可変遅延回路１６では、下記表１に示すように、ＣＬＫの０サイクル目から、１サイクル毎に、選択信号Ｓ０〜Ｓ７，Ｓ７〜Ｓ０が順次選択され、以後、１６サイクルを単位として同じ動作が繰り返される。

ここで、表１は、左側から順に、サイクル、選択信号Ｓｎ（ｎは０〜７の整数）、変調ＣＬＫのＮＡＮＤゲートＮ０からの相対遅延時間、変調ＣＬＫの周期、変調ＣＬＫのＨ（ハイレベル）幅、変調ＣＬＫのＬ（ローレベル）幅、変調ＣＬＫのデューティ比の崩れを示す。また、表１において、Ｔは入力ＣＬＫの周期、ｄｔは１個の単位遅延素子（直列に接続された２個のＮＡＮＤゲート４２ａ、４２ｂ）による単位遅延時間をそれぞれ表す。

各サイクルにおける変調ＣＬＫのＮＡＮＤゲートＮ０からの相対遅延時間および周期は、表１および図８に示すように、経時的に、かつ、周期的に（この例では、１６サイクル周期で）変化する。

例えば、サイクル０では、選択信号Ｓ０がＨとなり、ＣＬＫの入口としてＮＡＮＤゲートＮ０が選択される。この場合、変調ＣＬＫのＮＡＮＤゲートＮ０からの相対遅延時間は０、変調ＣＬＫの周期は、Ｔ＋ｄｔとなる。続くサイクル１では、入口としてＮＡＮＤゲートＮ１が選択される。この場合、相対遅延時間はｄｔ、変調ＣＬＫの周期は、Ｔ＋２ｄｔとなる。以下、同様である。

上記可変遅延回路１６を用いる従来方式のＳＳＣＧでは、ＣＬＫの立ち上がりエッジと立ち下がりエッジとが、常に同一の入口（ＮＡＮＤゲートＮ０〜Ｎ７のうちの１つ）から可変遅延回路１６に入力される。このため、変調ＣＬＫの周期の変化分は、Ｈ期間の幅（Ｈ幅）は一定で、Ｌ期間の幅（Ｌ幅）だけが変化し、変調ＣＬＫのデューティ比の崩れが大きくなる。この崩れは、周期の変化量が大きい部分（表１では、サイクル３，１１付近）で顕著になる。

また、回路によっては、変調ＣＬＫの立ち上がりエッジを使用する場合だけでなく、変調ＣＬＫの立ち上がりエッジと立ち下がりエッジの両方のエッジを使用して動作するものもある。この場合、変調ＣＬＫのＨ期間とＬ期間とを別々の回路が動作する時間として使用している。従って、Ｈ期間が固定で、Ｌ期間だけが著しく増減することは、回路の正常な動作を妨げる恐れがある。

この問題の解決策の１つとして、例えば、可変遅延回路１６にＣＬＫを入力する際、ＣＬＫの立ち上がりエッジと立ち下がりエッジとを別々の入口から入力することが考えられる。これにより、ＣＬＫのＨ期間（すなわち、ＣＬＫの立ち上がりエッジから次の立ち下がりエッジまでの時間）とＬ期間（すなわち、ＣＬＫの立ち下がりエッジから次の立ち上がりエッジまでの時間）とを別々に変化させることができるため、Ｌ期間の幅だけが著しく増減することを防止できるようになる。

ところが、ＣＬＫの立ち上がりエッジと立ち下がりエッジとを別々の入口から入力することには多くの困難を伴う。

通常、図９に示すように、選択信号Ｓｎ（図９では、Ｓ１，Ｓ２のみを例示している）は、ＣＬＫのＬ期間に変化させるように制御される。これにより、選択信号Ｓｎが変化するタイミングでは、可変遅延回路１６の入口のＮＡＮＤゲートＮ０〜Ｎ７により選択信号Ｓｎの変化が遮断され、可変遅延回路１６、ひいては変調ＣＬＫに伝播することを防止できる。すなわち、選択信号Ｓｎの変化によるノイズが変調ＣＬＫに混じる恐れがない。

ここで、ＣＬＫの立ち上がりと立ち下がりとを別々の入口から入力しようとすれば、図１０に示すように、ＣＬＫのＨ期間とＬ期間の両方で選択信号Ｓｎ（図１０では、Ｓ１Ｒ，Ｓ１ＦおよびＳ２ＲＳ２Ｆのみを例示している。Ｒは立ち上がり、Ｆは立ち下がりに対応する選択信号であることを表す）が変化することが避けられなくなる。すなわち、ＣＬＫのＨ期間に変化する選択信号Ｓｎのタイミング（図１０中の破線楕円を付した部分）によっては、可変遅延回路１６、ひいては変調ＣＬＫにノイズが混じる恐れがある。

なお、ディジタル方式の可変遅延回路を用いるＳＳＣＧとしては、簡単な制御による提案として、例えば特許文献１などが知られている。

同文献には、例えば、クロック信号の伝達経路に直列に間挿され、クロック信号を段階的に遅延せしめる第１から第ｎの遅延回路と、クロック信号自体を第０の遅延回路の出力信号と仮称するとき、第０から第ｎの遅延回路それぞれの内の所定の出力信号を入力し、それら複数の出力信号のいずれかを選択して出力する選択回路と、選択回路における選択動作を制御する制御回路とを備え、制御回路が、選択回路によって選択され出力された信号の内の所定の変化点を契機とし、選択回路によって出力している信号とは異なる信号が選択されるよう制御するクロック制御回路が提案されている。

しかし、同文献では、周期の変化が連続的ではなく、２つの周期のクロックに集約される。このため、ＥＭＩを低減する効果が十分かどうかは疑問である。なお、同文献の段落番号００４６には、さらに周期を変化させる方法が言及されている。

基本的に、単一周期のクロックを複数の周期のクロックに変換することによってＥＭＩを低減することがＳＳＣＧの原理である。従って、表１に示すように、周期が短いところから長いところまで広く分布することは避けられない。

特開２００６−３９８５３号公報

本発明の目的は、前記従来技術に基づく問題点を解消し、可変遅延回路で生じるクロックのデューティ比の崩れを低減することができるスペクトラム拡散クロックジェネレータを提供することにある。

上記目的を達成するために、本発明は、入力クロックの周波数を経時的に変動させて、これを変調クロックとして出力するスペクトラム拡散クロックジェネレータであって、
第１の入力クロックを所定の単位遅延時間だけ遅延させ、第１の制御信号の状態に応じて、前記第１の入力クロックの立ち下がりエッジだけを、前記単位遅延時間を単位として、０〜前記所定の単位遅延時間の範囲で時間的に前にずらした第１の調整クロックを出力する第１のクロック調整回路と、
第２の制御信号の状態に応じて、第２の入力クロックの立ち下がりエッジだけを、前記単位遅延時間を単位として、０〜前記所定の単位遅延時間の範囲で時間的に後ろにずらした第２の調整クロックを出力する第２のクロック調整回路と、
選択信号の状態に応じて、第３の入力クロックを経時的に可変に遅延し、そのハイレベルの幅が固定で、ローレベルの幅だけが経時的に可変に増減する前記変調クロックを出力する可変遅延回路と、
前記第３の入力クロックに同期して動作し、前記第３の入力クロックのサイクルと前記第３の入力クロックの補正値との真理値表に基づいて前記第１および第２の制御信号を生成し、前記第３の入力クロックのサイクルに応じて前記選択信号を生成する制御回路とを備え、
前記第１および第２のクロック調整回路が直列に接続され、前記入力クロックが、前段に接続された前記第１または第２のクロック調整回路に前記第１または第２の入力クロックとして入力され、後段に接続された前記第２または第１のクロック調整回路から出力される前記第２または第１の調整クロックが、前記第３の入力クロックとして前記可変遅延回路および前記制御回路に入力されることを特徴とするスペクトラム拡散クロックジェネレータを提供するものである。

また、本発明は、入力クロックの周波数を経時的に変動させて、これを変調クロックとして出力するスペクトラム拡散クロックジェネレータであって、
第１の入力クロックを所定の単位遅延時間だけ遅延させ、第１の制御信号の状態に応じて、前記第１の入力クロックの立ち上がりエッジだけを、前記単位遅延時間を単位として、０〜前記所定の単位遅延時間の範囲で時間的に前にずらした第１の調整クロックを出力する第１のクロック調整回路と、
第２の制御信号の状態に応じて、第２の入力クロックの立ち上がりエッジだけを、前記単位遅延時間を単位として、０〜前記所定の単位遅延時間の範囲で時間的に後ろにずらした第２の調整クロックを出力する第２のクロック調整回路と、
選択信号の状態に応じて、第３の入力クロックを経時的に可変に遅延し、そのローレベルの幅が固定で、ハイレベルの幅だけが経時的に可変に増減する前記変調クロックを出力する可変遅延回路と、
前記第３の入力クロックに同期して動作し、前記第３の入力クロックのサイクルと前記第３の入力クロックの補正値との真理値表に基づいて前記第１および第２の制御信号を生成し、前記第３の入力クロックのサイクルに応じて前記選択信号を生成する制御回路とを備え、
前記第１および第２のクロック調整回路が直列に接続され、前記入力クロックが、前段に接続された前記第１または第２のクロック調整回路に前記第１または第２の入力クロックとして入力され、後段に接続された前記第２または第１のクロック調整回路から出力される前記第２または第１の調整クロックが、前記第３の入力クロックとして前記可変遅延回路および前記制御回路に入力されることを特徴とするスペクトラム拡散クロックジェネレータを提供する。

ここで、前記制御回路は、所定数のサイクルを単位として、前記第１および第２の制御信号、ならびに、前記選択信号を、同一パターンで繰り返し生成することが好ましい。

本発明のスペクトラム拡散クロックジェネレータにおいて、制御回路は、選択信号を生成するのであるから、可変遅延回路において、入力クロックの遅延時間がどのように変化するかを理解している。言い換えると、制御回路は、入力クロックをどのように補正すれば、可変遅延回路から出力される変調クロックのデューティ比の崩れを最小にできるかを理解している。

このように、制御回路によって、可変遅延回路から出力される変調クロックのデューティ比の崩れを最小にできるように、第１および第２の制御信号を生成し、第１および第２のクロック調整回路により可変遅延回路に入力されるクロックを補正することによって、より簡単な回路で、より正確に変調クロックのデューティ比の崩れを最小限に抑えることができる。

以下に、添付の図面に示す好適実施形態に基づいて、本発明のスペクトラム拡散クロックジェネレータを詳細に説明する。

図１は、本発明のＳＳＣＧの構成を表す一実施形態のブロック図である。同図に示すＳＳＣＧ１０は、第１および第２のクロック調整回路１２ａ、１２ｂと、制御回路１４と、可変遅延回路１６とによって構成されている。

第１のクロック調整回路１２ａは、ＣＬＫを２ｄｔ（ｄｔは単位遅延時間）だけ遅延させ、制御信号Ｓ００，Ｓ０１，Ｓ０２の状態に応じて、ＣＬＫの立ち下がりエッジだけを、ｄｔを単位として、０〜２ｄｔ（ＣＬＫの遅延時間）の範囲で時間的に前にずらす回路である。第１のクロック調整回路１２ａには、ＳＳＣＧ１０の外部からＣＬＫが入力端子ＣＫＩＮに入力され、制御回路１４から制御信号Ｓ００，Ｓ０１，Ｓ０２がそれぞれ入力端子Ｓ００，Ｓ０１，Ｓ０２に入力される。第１のクロック調整回路１２ａからは、第１の調整クロックが出力端子ＣＫＯＵＴから出力される。

第２のクロック調整回路１２ｂは、制御信号Ｓ１０，Ｓ１１，Ｓ１２の状態に応じて、第１の調整クロックの立ち下がりエッジだけを、ｄｔを単位として、０〜２ｄｔ（ＣＬＫの遅延時間）の範囲で時間的に後ろにずらす回路である。第２のクロック調整回路１２ｂには、第１のクロック調整回路１２ａから第１の調整クロックが入力端子ＣＫＩＮに入力され、制御回路１４から制御信号Ｓ１０，Ｓ１１，Ｓ１２がそれぞれ入力端子Ｓ００，Ｓ１１，Ｓ１２に入力される。第２のクロック調整回路１２ｂからは、第２の調整クロックが出力端子ＣＫＯＵＴから出力される。

制御回路１４は、第２の調整クロックに同期して動作し、第２の調整クロックのサイクルと可変遅延回路入力（第２の調整クロック）の補正値とによって決定される真理値表から、第１のクロック調整回路１２ａの動作を制御する制御信号Ｓ００，Ｓ０１，Ｓ０２、および、第２のクロック調整回路１２ｂの動作を制御する制御信号Ｓ１０，Ｓ１１，Ｓ１２を生成し、第２の調整クロックのサイクルに応じて、可変遅延回路１６の動作を制御する選択信号Ｓ０〜Ｓ７を生成する回路である。制御回路１４には、第２のクロック調整回路１２ｂから第２の調整クロックが入力端子ＣＬＫに入力され、制御回路１４からは、選択信号Ｓ０〜Ｓ７が出力端子Ｓ０〜Ｓ７から、制御信号Ｓ００，Ｓ０１，Ｓ０２が出力端子Ｓ００，Ｓ０１，Ｓ０２から、制御信号Ｓ１０，Ｓ１１，Ｓ１２が出力端子Ｓ１０，Ｓ１１，Ｓ１２から、それぞれ出力される。

可変遅延回路１６は、選択信号Ｓ０〜Ｓ７の状態に応じて、第２の調整クロックを経時的（サイクル毎）に可変に遅延し、そのＨ幅が固定で、Ｌ幅だけが経時的に可変に増減する変調ＣＬＫを出力する回路である（連続するサイクルで遅延時間が同じである場合も含む）。可変遅延回路１６には、第２のクロック調整回路１２ｂから第２の調整クロックが入力端子ＣＬＫに入力され、制御回路１４から選択信号Ｓ０〜Ｓ７が入力端子Ｓ０〜Ｓ７に入力される。可変遅延回路１６からは、変調ＣＬＫが出力端子変調ＣＬＫからＳＳＣＧ１０の外部へ出力される。

次に、本実施形態のＳＳＣＧ１０の各構成要素について、一例を挙げて具体的に説明する。

まず、第１のクロック調整回路１２ａについて説明する。

第１のクロック調整回路１２ａは、図２に示すように、ＮＡＮＤゲート１８ａ、１８ｂ、１８ｃ、１８ｄと、ＮＡＮＤゲート２０ａ、２０ｂと、ＮＡＮＤゲート２２ａ、２２ｂと、単位遅延素子２４ａ、２４ｂと、単位遅延素子２６ａ、２６ｂとによって構成されている。ここで、出力最終段のＮＡＮＤゲート２２ａ、２２ｂは、ＡＮＤ論理（ＡＮＤゲート）を構成する。

ＮＡＮＤゲート１８ａ、１８ｂ、１８ｃ、１８ｄの一方の入力端子にはＣＫＩＮが入力される。また、ＮＡＮＤゲート１８ａ、１８ｂ、１８ｃの他方の入力端子には、それぞれ制御信号Ｓ００，Ｓ０１，Ｓ０２が入力され、ＮＡＮＤゲート１８ｄの他方の端子は電源に接続されている。

ＮＡＮＤゲート１８ａの出力信号は、ＮＡＮＤゲート２０ａの一方の入力端子に入力される。続いて、ＮＡＮＤゲート２０ａの出力信号ＡＮＤ＿Ｖは、ＮＡＮＤゲート２２ａの一方の入力端子に入力され、ＮＡＮＤゲート２２ａの出力信号は、ＮＡＮＤゲート２２ｂの一方の入力端子に入力される。ＮＡＮＤゲート２２ｂの他方の入力端子は電源に接続され、ＮＡＮＤゲート２２ｂからはＣＫＯＵＴ（第１の調整クロック）が出力される。

以下順に、ＮＡＮＤゲート１８ｂの出力信号は、単位遅延素子２４ｂの前段のＮＡＮＤゲート３０ａの一方の入力端子に入力される。前段のＮＡＮＤゲート３０ａの出力信号は、その後段のＮＡＮＤゲート３０ｂの一方の入力端子に入力される。後段のＮＡＮＤゲート３０ｂの他方の入力端子は電源に接続され、その出力信号は、ＮＡＮＤゲート２０ａの他方の入力端子に入力される。

ＮＡＮＤゲート１８ｃの出力信号は、単位遅延素子２４ａの前段のＮＡＮＤゲート２８ａの一方の入力端子に入力される。前段のＮＡＮＤゲート２８ａの出力信号は、その後段のＮＡＮＤゲート２８ｂの一方の入力端子に入力される。ＮＡＮＤゲート２８ａ、２８ｂの他方の入力端子は電源に接続されている。後段のＮＡＮＤゲート２８ｂの出力信号は、単位遅延素子２４ｂの前段のＮＡＮＤゲート３０ａの他方の入力端子に入力される。

ＮＡＮＤゲート１８ｄの出力信号は、単位遅延素子２６ａの前段のＮＡＮＤゲート３２ａの一方の入力端子に入力される。前段のＮＡＮＤゲート３２ａの出力信号は、その後段のＮＡＮＤゲート３２ｂの一方の入力端子に入力される。後段のＮＡＮＤゲート３２ｂの出力信号は、単位遅延素子２６ｂの前段のＮＡＮＤゲート３４ａの一方の入力端子に入力される。前段のＮＡＮＤゲート３４ａの出力信号は、その後段のＮＡＮＤゲート３４ｂの一方の入力端子に入力され、後段のＮＡＮＤゲート３４ｂの出力信号は、ＮＡＮＤゲート２０ｂの一方の入力端子に入力される。単位遅延素子２６ａの前段および後段のＮＡＮＤゲート３２ａ、３２ｂの他方の入力端子、単位遅延素子２６ｂの前段および後段のＮＡＮＤゲート３４ａ、３４ｂの他方の入力端子およびＮＡＮＤゲート２０ｂの他方の入力端子は電源に接続されている。ＮＡＮＤゲート２０ｂの出力信号ＡＮＤ＿ＦはＮＡＮＤゲート２２ａの他方の入力端子に入力される。

ここで、単位遅延素子２４ａ、２４ｂ、および、単位遅延素子２６ａ、２６ｂによる単位遅延時間は、いずれもｄｔであるとする。

続いて、図３のタイミングチャートを参照して、第１のクロック調整回路１２ａの動作を説明する。

第１のクロック調整回路１２ａでは、１サイクル毎に、３本の制御信号Ｓ００，Ｓ０１、Ｓ０２のうち、常に１つの制御信号だけがＨ状態とされ、残りの２つの制御信号はＬ状態とされる。

第１のクロック調整回路１２ａにおいて、制御信号Ｓ００がＨ状態の場合（Ｓ００選択時）、ＮＡＮＤゲート１８ａの出力信号はＣＫＩＮの反転信号となり、ＮＡＮＤゲート１８ｂ、１８ｃの出力信号および単位遅延素子２４ａ、２４ｂの出力信号はＨ状態となる。従って、ＮＡＮＤゲート２０ａの出力信号ＡＮＤ＿Ｖは、ＣＫＩＮが、ＮＡＮＤゲート１８ａ、２０ａによる遅延時間だけ遅延された信号となる。

以下順に、制御信号Ｓ０１がＨ状態の場合（Ｓ０１選択時）、ＮＡＮＤゲート１８ｂの出力信号がＣＫＩＮの反転信号となり、ＮＡＮＤゲート１８ａ、１８ｃおよび単位遅延素子２４ａの出力信号はＨ状態となる。従って、ＡＮＤ＿Ｖは、ＣＫＩＮが、単位遅延素子２４ｂによる単位遅延時間ｄｔと、ＮＡＮＤゲート１８ｂ、２０ａによる遅延時間とを加えた時間だけ遅延された信号となる。

制御信号Ｓ０２がＨ状態の場合（Ｓ０２選択時）、ＮＡＮＤゲート１８ｃの出力信号がＣＫＩＮの反転信号となり、ＮＡＮＤゲート１８ａ、１８ｂの出力信号はＨ状態となる。従って、ＡＮＤ＿Ｖは、ＣＫＩＮが、単位遅延素子２４ａ、２４ｂによる遅延時間２ｄｔと、ＮＡＮＤゲート１８ｃ、２０ａによる遅延時間とを加えた時間だけ遅延された信号となる。

ＮＡＮＤゲート１８ｄの出力信号は、制御信号Ｓ００，Ｓ０１，Ｓ０２の状態に関係なく、常にＣＫＩＮの反転信号となり、さらに単位遅延素子２６ａ、２６ｂにより遅延され、ＮＡＮＤゲート２０ｂにより反転される。従って、ＮＡＮＤゲート２０ｂの出力信号ＡＮＤ＿Ｆは、ＣＫＩＮが、単位遅延素子２６ａ、２６ｂによる遅延時間２ｄｔと、ＮＡＮＤゲート１８ｄ、２０ｂによる遅延時間とを加えた時間だけ遅延された信号となる。

その結果、ＣＫＯＵＴの立ち上がりエッジは、ＡＮＤ＿Ｆの立ち上がりエッジから、ＮＡＮＤゲート２２ａ、２２ｂによる遅延時間だけ遅延される。また、ＣＫＯＵＴの立ち下がりエッジは、ＡＮＤ＿Ｖから、ＮＡＮＤゲート２２ａ、２２ｂによる遅延時間だけ遅延される。

すなわち、ＣＫＯＵＴの立ち上がりエッジは、制御信号Ｓ００，Ｓ０１，Ｓ０２の状態に関係なく、ＣＫＩＮの立ち上がりエッジから、単位遅延素子２６ａ、２６ｂによる遅延時間２ｄｔに、ＮＡＮＤゲート１８ｄ、２０ｂ、２２ａ、２２ｂによる遅延時間だけ遅延される。

また、ＣＫＯＵＴの立ち下がりエッジは、制御信号Ｓ００がＨ状態の場合、ＣＫＩＮの立ち下がりエッジから、ＮＡＮＤゲート１８ａ、２０ａ、２２ａ、２２ｂによる遅延時間だけ遅延される。制御信号Ｓ０１がＨ状態の場合、制御信号Ｓ００がＨ状態の場合よりも、さらにｄｔだけ遅延される。制御信号Ｓ０２がＨ状態の場合、制御信号Ｓ００がＨ状態の場合よりも、さらに２ｄｔだけ遅延される。

言い換えると、第１のクロック調整回路１２ａでは、ＣＫＩＮ（その立ち上がりエッジおよび立ち下がりエッジの両方）が、常に、２ｄｔだけ遅延される。そして、２ｄｔだけ遅延されたＣＫＩＮの立ち下がりエッジを基準として、制御信号Ｓ００がＨ状態の場合には、ＣＫＩＮの立ち下がりエッジが２ｄｔだけ前にずらされ、制御信号Ｓ０１がＨ状態の場合には、ＣＫＩＮの立ち下がりエッジが１ｄｔだけ前にずらされる。一方、制御信号Ｓ０２がＨ状態の場合には、ＣＫＩＮの立ち下がりエッジは前にずらされない。

続いて、第２のクロック調整回路１２ｂについて説明する。

第２のクロック調整回路１２ｂは、図４に示すように、ＮＡＮＤゲート１８ａ、１８ｂ、１８ｃ、１８ｄと、ＮＡＮＤゲート２０ａ、２０ｂと、ＮＡＮＤゲート３６ａ、３６ｂ、３６ｃと、単位遅延素子２４ａ、２４ｂとによって構成されている。ここで、出力最終段のＮＡＮＤゲート３６ａ、３６ｂ、３６ｃは、ＯＲ論理（ＯＲゲート）を構成する。

第１および第２のクロック調整回路１２ａ、１２ｂの構成の違いは、ＮＡＮＤゲート２０ａの出力信号がＯＲ＿Ｖである点と、ＮＡＮＤゲート１８ｄの出力信号が、２個の単位遅延素子２６ａ、２６ｂを通過することなくＮＡＮＤゲート２０ｂの一方の入力端子に入力される点と、ＮＡＮＤゲート２０ｂの出力信号がＯＲ＿Ｆである点と、出力最終段の２個のＮＡＮＤゲート２２ａ、２２ｂの代わりに、３個のＮＡＮＤゲート３６ａ、３６ｂ、３６ｃが用いられている点だけである。

以下、両者の同一構成要素に同一符号を付けて、その部分の第２のクロック調整回路１２ｂの説明を省略し、第２のクロック調整回路１２ｂの出力最終段の３個のＮＡＮＤゲートの部分について説明する。

ＮＡＮＤゲート３６ａ、３６ｂの一方の入力端子には、それぞれＮＡＮＤゲート２０ａ、２０ｂの出力信号ＯＲ＿Ｖ，ＯＲ＿Ｆが入力され、その他方の入力端子は電源に接続されている。ＮＡＮＤゲート３６ａ、３６ｂの出力信号は、ＮＡＮＤゲート３６ｃの入力端子に入力され、ＮＡＮＤゲート３６ｃからはＣＫＯＵＴ（第２の調整クロック）が出力される。

同様に、単位遅延素子２４ａ、２４ｂによる遅延時間は、いずれも単位遅延時間ｄｔであるとする。

続いて、図５のタイミングチャートを参照して、第２のクロック調整回路１２ｂの動作を説明する。

第２のクロック調整回路１２ｂにおいても、１サイクル毎に、３本の制御信号Ｓ１０，Ｓ１１、Ｓ１２のうち、常に１つの制御信号だけがＨ状態とされ、残りの２つの制御信号はＬ状態とされる。

第２のクロック調整回路１２ｂにおいて、制御信号Ｓ１０がＨ状態の場合、制御信号Ｓ１１がＨ状態の場合、制御信号Ｓ１２がＨ状態の場合の動作は、ＡＮＤ＿ＶがＯＲ＿Ｖである点を除いて、第１のクロック調整回路１２ａと同様である。

一方、ＮＡＮＤゲート１８ｄの出力信号は、制御信号Ｓ１０，Ｓ１１，Ｓ１２の状態に関係なく、常にＣＫＩＮの反転信号となり、さらにＮＡＮＤゲート２０ｂにより反転される。従って、ＮＡＮＤゲート２０ｂの出力信号ＯＲ＿Ｆは、ＣＫＩＮが、ＮＡＮＤゲート１８ｄ、２０ｂによる遅延時間だけ遅延された信号となる。

その結果、第２のクロック調整回路１２ｂの出力信号ＣＫＯＵＴの立ち上がりエッジは、ＮＡＮＤゲート２０ｂの出力信号ＯＲ＿Ｆの立ち上がりエッジから、ＮＡＮＤゲート３６ｂ、３６ｃによる遅延時間だけ遅延される。また、ＣＫＯＵＴの立ち下がりエッジは、ＮＡＮＤゲート２０ａの出力信号ＯＲ＿Ｖの立ち下がりエッジから、ＮＡＮＤゲート３６ａ、３６ｃによる遅延時間だけ遅延される。

すなわち、ＣＫＯＵＴの立ち上がりエッジは、制御信号Ｓ１０，Ｓ１１，Ｓ１２の状態に関係なく、ＣＫＩＮの立ち上がりエッジから、ＮＡＮＤゲート１８ｄ、２０ｂ、３６ｂ、３６ｃによる遅延時間だけ遅延される。

また、ＣＫＯＵＴの立ち下がりエッジは、制御信号Ｓ１０がＨ状態の場合、ＣＫＩＮの立ち下がりエッジから、ＮＡＮＤゲート１８ａ、２０ａ、３６ａ、３６ｃによる遅延時間だけ遅延される。制御信号Ｓ１１がＨ状態の場合、制御信号Ｓ１０がＨ状態の場合よりも、さらにｄｔだけ遅延される。制御信号Ｓ１２がＨ状態の場合、制御信号Ｓ１０がＨ状態の場合よりも、さらに２ｄｔだけ遅延される。

つまり、第２のクロック調整回路１２ｂでは、第１のクロック調整回路１２ａのようにＣＫＩＮの立ち上がりエッジが２ｄｔだけ遅延されない。そして、制御信号Ｓ１０がＨ状態の場合には、ＣＫＩＮの立ち下がりエッジは後ろにずらされない。一方、制御信号Ｓ１０がＨ状態の場合のＣＫＩＮの立ち下がりエッジを基準として、制御信号Ｓ１１がＨ状態の場合には、ＣＫＩＮの立ち下がりエッジが１ｄｔだけ後ろにずらされ、制御信号Ｓ１２がＨ状態の場合には、ＣＫＩＮの立ち下がりエッジが２ｄｔだけ後ろにずらされる。

続いて、制御回路１４について説明する。

本実施形態において、制御回路１４は、第２の調整クロックに同期して動作し、後述する表２のサイクル０〜１５からなる１６サイクルを単位として、選択信号Ｓ０〜Ｓ７、制御信号Ｓ００，Ｓ０１，Ｓ０２、制御信号Ｓ１０，Ｓ１１，Ｓ１２を、同一パターンで繰り返し生成する回路である。制御回路１４の具体的な回路構成は省略するが、制御回路１４は、表２に示すサイクルと可変遅延回路入力の補正値との真理値表から、例えば論理合成ツール等によって自動生成される。

詳しく説明すると、選択信号Ｓｎ（ｎは０〜７の整数）は、サイクル０〜１５に応じて設定される。すなわち、サイクル０〜７にはＳ０〜Ｓ７、サイクル８〜１５にはＳ７〜Ｓ０がそれぞれ割り当てられる。

また、制御信号Ｓ０ｉ（ｉは０，１，２）は、サイクルと可変遅延回路入力の補正値との真理値表に基づいて設定される。Ｓ００がＨ状態となるのは、可変遅延回路入力の補正値が−２ｄｔとなるサイクル１１、Ｓ０１がＨ状態となるのは、同補正値が−ｄｔとなるサイクル９，１０，１２，１３、Ｓ０２がＨ状態となるのは、同補正値が０となるサイクル０〜８，１４〜１６である。

同様に、制御信号Ｓ１ｊ（ｊは０，１，２）も、サイクルと可変遅延回路入力の補正値との真理値表に基づいて設定される。Ｓ１０がＨ状態となるのは、可変遅延回路入力の補正値が０となるサイクル０，６〜１５、Ｓ１１がＨ状態となるのは、同補正値が＋ｄｔとなるサイクル１，２，４，５、Ｓ１２がＨ状態となるのは、同補正値が＋２ｄｔとなるサイクル３である。

サイクル１６以降の各サイクルも同様にして、１６サイクルを単位として、選択信号Ｓｎ、制御信号Ｓ０ｉ、制御信号Ｓ１ｊの設定が、同一パターンで繰り返し生成される。

最後に、可変遅延回路１６について説明する。

可変遅延回路１６は、図７に示すように、ＣＬＫが入力されてから、変調ＣＬＫが出力されるまでの遅延時間を選択するための８個のＮＡＮＤゲートＮ０〜Ｎ７と、１６個の単位遅延素子３８ａ〜３８ｐと、出力最終段のＮＡＮＤゲート４０とによって構成されている。可変遅延回路１６は、背景技術において説明したように、公知の回路である。以下、詳しく説明する。

１６個の単位遅延素子３８ａ〜３８ｐは、それぞれ前段のＮＡＮＤゲート４２ａと後段のＮＡＮＤゲート４２ｂとによって構成されている。各々の単位遅延素子の単位遅延時間はｄｔであるとする。なお、図７では、図面の煩雑さを防ぐために、１段目の単位遅延素子３８ａの前段および後段のＮＡＮＤゲート４２ａ、４２ｂにのみ符号を付しているが、その他の単位遅延素子３８ｂ〜３８ｐも同様に、前段のＮＡＮＤゲート４２ａと後段のＮＡＮＤゲート４２ｂとによって構成されている。

全ての遅延素子３８ａ〜３８ｐの前段のＮＡＮＤゲート４２ａの出力信号は、それぞれの後段のＮＡＮＤゲート４２ｂの一方の入力端子に入力される。また、１〜１６段目の単位遅延素子３８ａ〜３８ｐの後段のＮＡＮＤゲート４２ｂの出力信号は、それぞれ２〜１６段目の単位遅延素子３８ｂ〜３８ｐの前段のＮＡＮＤゲート４２ａの一方の入力端子および出力最終段のＮＡＮＤゲート４０の一方の入力端子に入力される。

８個のＮＡＮＤゲートＮ０〜Ｎ７の一方の入力端子には、制御回路１４から、それぞれ選択信号Ｓ０〜Ｓ７が入力され、その他方の入力端子には、第２のクロック調整回路１２ｂから、ＣＬＫ（第２の調整クロック）が入力される。ＮＡＮＤゲートＮ７〜Ｎ０の出力信号は、それぞれ１，２，４，７，１１，１４，１６段目の単位遅延素子３８ａ、３８ｂ、３８ｄ、３８ｇ、３８ｋ、３８ｎ、３８ｐの前段のＮＡＮＤゲート４２ａおよび出力最終段のＮＡＮＤゲート４０の他方の入力端子に入力される。

出力最終段のＮＡＮＤゲート４０からは変調ＣＬＫが出力される。

また、１段目の単位遅延素子３８ａの前段のＮＡＮＤゲート４２ａの一方の入力端子、３，５，６，８〜１０，１２，１３，１５段目の単位遅延素子３８ｃ、３８ｅ、３８ｆ、３８ｈ〜３８ｊ、３８ｌ、３８ｍ、３８ｏの前段のＮＡＮＤゲート４２ａの他方の入力端子、全ての単位遅延素子３８ａ〜３８ｐの後段のＮＡＮＤゲート４２ｂの他方の入力端子は電源に接続されている。

続いて、前出の表１を参照して、可変遅延回路１６の動作を説明する。

可変遅延回路１６では、表１に示すように、サイクル０から開始して、１サイクル毎に、選択信号Ｓ０〜Ｓ７のうち、１つの選択信号だけがＨ状態とされ、残りの７つの選択信号はＬ状態とされる。表１では、サイクル０から開始して、１サイクル毎に、選択信号Ｓ０〜Ｓ７、Ｓ７〜Ｓ０の順に順次Ｈ状態とされ、以後、この１６サイクルを単位として、同じ動作が繰り返される。

選択信号Ｓ０がＨ状態の場合、ＮＡＮＤゲートＮ７〜Ｎ１の出力信号はＨ状態であり、全ての単位遅延素子３８ａ〜３８ｐの出力信号もＨ状態である。ＮＡＮＤゲートＮ０の出力信号は、ＣＬＫの反転信号となり、さらに出力最終段のＮＡＮＤゲート４０により反転され、変調ＣＬＫとして出力される。つまり、変調ＣＬＫは、ＣＬＫが、ＮＡＮＤゲートＮ０，４０による遅延時間だけ遅延された信号となる。

続いて、選択信号Ｓ１がＨ状態の場合、ＮＡＮＤゲートＮ０、および、ＮＡＮＤゲートＮ２〜Ｎ７の出力信号はＨ状態であり、単位遅延素子３８ａ〜３８ｏの出力信号はＨ状態となる。ＮＡＮＤゲートＮ１の出力信号は、ＣＬＫの反転信号となり、さらに単位遅延素子３８ｐにより遅延され、ＮＡＮＤゲート４０により反転される。つまり、変調ＣＬＫは、ＣＬＫが、単位遅延素子３８ｐの単位遅延時間ｄｔと、ＮＡＮＤゲートＮ１，４０による遅延時間とを加えた時間だけ遅延された信号となる。

ここで、表１には、選択信号Ｓ０がＨ状態の場合の変調ＣＬＫの遅延時間を基準として、選択信号Ｓ１〜Ｓ７がＨ状態の場合の変調ＣＬＫの遅延時間が相対的に示されている（変調ＣＬＫのＮＡＮＤゲートＮ０からの相対遅延時間）。つまり、選択信号Ｓ１がＨ状態の場合、ＮＡＮＤゲートＮ０からの相対遅延時間は、両者の差分である、単位遅延素子３８ｐによる単位遅延時間ｄｔとなる。

以下順に、ＮＡＮＤゲートＮ０からの相対遅延時間は、選択信号Ｓ２がＨ状態の場合、単位遅延素子３８ｎ〜３８ｐによる遅延時間３ｄｔ、選択信号Ｓ３がＨ状態の場合、単位遅延素子３８ｋ〜３８ｐによる遅延時間６ｄｔ、選択信号Ｓ４がＨ状態の場合、単位遅延素子３８ｇ〜３８ｐによる遅延時間１０ｄｔ、選択信号Ｓ５がＨ状態の場合、単位遅延素子３８ｄ〜３８ｐによる遅延時間１３ｄｔ、選択信号Ｓ６がＨ状態の場合、単位遅延素子３８ｂ〜３８ｐによる遅延時間１５ｄｔ、選択信号Ｓ７がＨ状態の場合、単位遅延素子３８ａ〜３８ｐによる遅延時間１６ｄｔとなる。

図８は、サイクル０〜１６までの期間において、可変遅延回路の動作を表すタイミングチャートである。つまり、図８は、ＳＳＣＧとして可変遅延回路１６を使用する、従来のＳＳＣＧの動作を表す。図中、上から順に、サイクル、ＣＬＫ、変調ＣＬＫのＮＡＮＤゲートＮ０からの相対遅延時間、変調ＣＬＫ、変調ＣＬＫの周期である。既に述べた通り、また、表１にも示す通り、可変遅延回路１６だけでは、変調ＣＬＫのＨ幅は固定で、Ｌ幅だけが崩れることが分かる。

次に、下記表２を参照して、図１に示すＳＳＣＧ１０の動作を説明する。

ここで、表２は、左側から順に、サイクル、選択信号Ｓｎ（ｎは０〜７の整数）、変調ＣＬＫのＮＡＮＤゲートＮ０からの相対遅延時間、ＣＬＫの補正値、制御信号Ｓ０ｉ（ｉは０，１，２）、制御信号Ｓ１ｊ（ｊは０，１，２）、変調ＣＬＫの周期、変調ＣＬＫのＨ幅、変調ＣＬＫのＬ幅、変調ＣＬＫのデューティ比の崩れを示す。表２においても、Ｔは入力ＣＬＫの周期、ｄｔは１個の単位遅延素子（直列に接続された２個のＮＡＮＤゲート４２ａ、４２ｂ）による単位遅延時間をそれぞれ表す。

本実施形態のＳＳＣＧ１０では、図１に示すように、ＣＬＫが第１のクロック調整回路１２ａに入力され、第１のクロック調整回路１２ａからは第１の調整クロックが出力される。第１の調整クロックは第２のクロック調整回路１２ｂに入力され、第２のクロック調整回路１２ｂからは第２の調整クロックが出力される。そして、第２の調整クロックは、制御回路１４および可変遅延回路１６に入力される。

制御回路１４では、第２の調整クロックに同期して、選択信号Ｓ０〜Ｓ７、制御信号Ｓ００，Ｓ０１，Ｓ０２、制御信号Ｓ１０，Ｓ１１，Ｓ１２が生成される。これらの信号がどのようにして生成されるかは既に述べた通りである。

そして、制御信号Ｓ００，Ｓ０１，Ｓ０２によって第１のクロック調整回路１２ａの動作が制御され、制御信号Ｓ１０，Ｓ１１，Ｓ１２によって第２のクロック調整回路１２ｂの動作が制御される。両者の動作も既に述べた通りである。

ここで、制御回路１４は、選択信号Ｓ０〜Ｓ７を生成するのであるから、可変遅延回路１６において、その入力クロック（第２の調整クロック）の遅延時間がどのように変化するかを理解している。言い換えると、制御回路１４は、可変遅延回路１６への入力クロックをどのように補正すれば、可変遅延回路１６から出力される変調ＣＬＫのデューティ比の崩れを最小限に抑えることができるかを理解している（表２のＣＬＫの補正値（可変遅延回路１６への入力クロックの補正値））。

そして、ＣＬＫの補正値は、０〜１５サイクルの１６サイクルからなる単位で同じ値が繰り返される。従って、制御回路１４は、サイクルとＣＬＫの補正値との真理値表に基づいて、可変遅延回路１６から出力される変調ＣＬＫのデューティ比の崩れを最小限に抑えることができるように、制御信号Ｓ００，Ｓ０１，Ｓ０２および制御信号Ｓ１０，Ｓ１１，Ｓ１２を生成する。

前述の第１および第２のクロック調整回路１２ａ、１２ｂは、それぞれ制御信号Ｓ００，０１，０２および制御信号Ｓ１０，Ｓ１１，Ｓ１２によってその動作が制御され、変調ＣＬＫのデューティ比の崩れが最小限に抑えられるように、可変遅延回路１６に入力されるクロック（第２の調整クロック）を補正する。この補正されたクロックが可変遅延回路１６によって経時的に、かつ、周期的に（この例では、１６サイクル周期で）、可変に遅延され、変調ＣＬＫが出力される。

可変遅延回路１６の動作も既に述べた通りである。表１と表２を比べると分かるように、ＳＳＣＧ１０から出力される変調ＣＬＫの周期は、従来のＳＳＣＧすなわち可変遅延回路１６単体から出力される変調ＣＬＫの周期と同じである。一方、ＳＳＣＧ１０では、入力クロックとして、ＣＬＫの補正値のように補正されたクロック（第２の調整クロック）が入力されるため、本実施形態のＳＳＣＧ１０と従来のＳＳＣＧとでは、変調ＣＬＫのＨ幅およびＬ幅が異なっている。

表１と表２を比べると、従来のＳＳＣＧの変調ＣＬＫのＨ幅はＴ／２固定であるが、本実施形態のＳＳＣＧ１０の変調ＣＬＫのＨ幅は、Ｔ／２−２ｄｔ〜Ｔ／２＋２ｄｔの狭い範囲で変化する。また、従来の変調ＣＬＫのＬ幅はＴ／２−４ｄｔ〜Ｔ／２＋４ｄｔの広い範囲で変化するが、本実施形態のＳＳＣＧ１０の変調ＣＬＫのＬ幅は、Ｔ／２−２ｄｔ〜Ｔ／２＋２ｄｔの狭い範囲で変化する。

その結果、変調ＣＬＫのデューティ比の崩れは、図８に示すように、従来のＳＳＣＧが−４ｄｔ〜＋４ｄｔの広い範囲で変化するのに対して、本実施形態のＳＳＣＧ１０では、図６に示すように、−ｄｔ〜＋ｄｔの狭い範囲で変化する。

図６は、図８と同様に、サイクル０〜１６までの期間において、可変遅延回路の動作を表すタイミングチャートである。つまり、図６は、図１に示す本実施形態のＳＳＣＧ１０の動作を表す。図中、上から順に、サイクル、ＣＬＫ、変調ＣＬＫのＮＡＮＤゲートＮ０からの相対遅延時間、変調ＣＬＫ、変調ＣＬＫの周期である。上記の通り、また、表２にも示す通り、ＳＳＣＧ１０では、変調ＣＬＫのＨ幅もＬ幅も崩れるが、その崩れ幅は最小限に抑えられていることが分かる。

なお、図６に実線で示すＣＬＫは、図１の第１のクロック調整回路１２ａに入力されるＣＬＫであり、点線で示す波形は、第２のクロック調整回路１２ｂから出力される第２の調整クロックを表す。また、図６に実線で示す変調ＣＬＫ出力は、図１の可変遅延回路１６から出力される変調ＣＬＫであり、点線で示す波形は、本発明と従来技術との比較を容易にする目的から、図７に示す可変遅延回路１６から出力される変調ＣＬＫを表す。

このように、制御回路１４によって、可変遅延回路１６から出力される変調ＣＬＫのデューティ比の崩れを最小限に抑えることができるように、制御信号Ｓ００，Ｓ０１，Ｓ０２および制御信号Ｓ１０，Ｓ１１，Ｓ１２を生成し、第１および第２のクロック調整回路１２ａ、１２ｂにより可変遅延回路１６に入力されるクロックを補正することによって、より簡単な回路で、より正確に変調ＣＬＫのデューティ比の崩れを最小限に抑えることができる。

なお、第１および第２のクロック調整回路１２ａ、１２ｂ、ならびに、可変遅延回路１６の具体的な回路構成は何ら限定されず、同様の機能を果たすことができる各種構成の回路を使用することができる。また、制御回路１４は、その具体的な回路構成の例示は省略しているが、これも具体的な回路構成は何ら限定されず、同様の機能を果たすことができる各種の回路を使用できる。

一例であるが、第１および第２のクロック調整回路１２ａ、１２ｂ、ならびに、可変遅延回路１６は、ＮＯＲ型のものも使用できる。この場合、具体的な回路の例示は省略するが、ＮＡＮＤゲートをＮＯＲゲートに置き換える、電源をグランドに置き換える、制御信号Ｓ０ｉ、Ｓ１ｊの極性を逆にするなどの変更を行うことによって、容易に実現可能である。

また、上記実施形態において、第１および第２のクロック調整回路１２ａ、１２ｂを直列に接続する順序は入れ替えても同様に機能する。すなわち、ＣＬＫ入力を第２のクロック調整回路１２ｂに入力し、第２のクロック調整回路１２ｂから出力される第２の調整クロックを第１のクロック調整回路１２ａに入力し、第１のクロック調整回路１２ａから出力される第１の調整クロックを制御回路１４および可変遅延回路１６に入力する構成としても良い。

また、第１および第２のクロック調整回路１２ａ、１２ｂは、可変遅延回路１６の後段に配置しても同様に機能する。例えば、可変遅延回路１６の出力信号を第１のクロック調整回路１２ａに入力し、その出力信号を第２のクロック調整回路１２ｂに入力し、第２のクロック調整回路１２ｂの出力信号を変調ＣＬＫとしても良い。この場合も、第１および第２のクロック調整回路１２ａの順序を逆にしても良い。

さらに、第１および第２のクロック調整回路１２ａ、１２ｂを並列に配置し、マルチプレクサ等を用いて、両者の出力信号を選択的に出力しても同様に機能する。この場合、両者の出力信号のタイミングを合わせるために、第２のクロック調整回路１２ｂの出力信号を２ｄｔだけ遅延させる必要がある。また、マルチプレクサ等の切り替えは、サイクルに基づいて行う。この場合も、可変遅延回路１６の後段に配置しても同様に機能する。

第１および第２のクロック調整回路１２ａ、１２ｂを並列に配置すると、上記のように、第２のクロック調整回路１２ｂの出力信号を２ｄｔだけ遅延させる回路やマルチプレクサ等が必要となる。また、第２のクロック調整回路１２ｂを正確に２ｄｔだけ遅延させないと、ノイズが発生する可能性もある。その一方で、両者を並列に配置すると、直列に配置した場合よりも処理時間を多少短縮できるというメリットがある。従って、必要に応じて、直列接続と並列接続とを使い分けることが好ましい。

また、第１および第２のクロック調整回路１２ａ、１２ｂを可変遅延回路１６の後段に配置すると、可変遅延回路１６によって、そのディーティ比が大きく崩れたクロックが、第１および第２のクロック調整回路１２ａ、１２ｂに入力されることになる。従って、第１および第２のクロック調整回路１２ａ、１２ｂは、可変遅延回路１６の後段に配置するよりも、上記実施形態のように、前段に配置する方が好ましい。

さらに、上記実施形態では、第１のクロック調整回路１２ａにおいて、入力クロックを０〜２ｄｔの範囲で単位遅延時間ｄｔを単位として遅延させているが、これも限定されず、０〜１ｄｔの範囲でも良いし、０〜３ｄｔ以上の範囲で遅延させても良い。また、可変遅延回路１６は、１６ｄｔの範囲で遅延時間を可変とするものに限定されず、１６ｄｔ未満でも、１７ｄｔ以上の範囲で遅延時間を可変できるものを使用しても良い。これらの場合、必要に応じて、選択信号や制御信号の本数を適宜増減させる必要がある。

また、上記実施形態では、第１および第２のクロック調整回路１２ａ、１２ｂにおいて、第１および第２の調整クロックの立ち下がりエッジだけを時間的に前後にずらしているが、これも限定されない。すなわち、可変遅延回路１６において、変調ＣＬＫの周期の変化分が、Ｌ幅は一定で、Ｈ幅のみが変化する場合、逆に、第１および第２の調整クロックの立ち上がりエッジだけを時間的に前後にずらす必要がある。

また、制御回路１４が、選択信号Ｓｎ、制御信号Ｓ０ｉ、制御信号Ｓ１ｊを、同一パターンで繰り返し生成することが好ましいが、それは必須ではない。例えば、所定数のサイクルの単位で、それぞれ異なる繰り返しパターンを生成し、その複数の単位を第２の単位として、第２の単位のパターンを繰り返す、ランダムなパターンを生成するなど、適宜変更しても良い。

本発明は、基本的に以上のようなものである。
以上、本発明のスペクトラム拡散クロックジェネレータについて詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

本発明のスペクトラム拡散クロックジェネレータの構成を表す一実施形態のブロック図である。 図１に示す第１のクロック調整回路の構成を表す回路図である。 図２に示す第１のクロック調整回路の動作を表すタイミングチャートである。 図１に示す第２のクロック調整回路の構成を表す回路図である。 図４に示す第２のクロック調整回路の動作を表すタイミングチャートである。 図１に示すスペクトラム拡散クロックジェネレータの動作を表すタイミングチャートである。 可変遅延回路の構成を表す一例の回路図である。 図７に示す可変遅延回路の動作を表すタイミングチャートである。 図７に示す可変遅延回路において、クロック信号ＣＬＫと選択信号Ｓｎとの関係を表す一例のタイミングチャートである。 図７に示す可変遅延回路において、クロック信号ＣＬＫと選択信号Ｓｎとの関係を表す別の例のタイミングチャートである。

符号の説明

１０ スペクトラム拡散クロックジェネレータ（ＳＳＣＧ）
１２ａ、１２ｂ クロック調整回路
１４ 制御回路
１６ 可変遅延回路
１８ａ〜１８ｄ、２０ａ、２０ｂ、２２ａ、２２ｂ、２８ａ、２８ｂ、３０ａ、３０ｂ、３６ａ〜３６ｄ、４２ａ、４２ｂ、Ｎ７〜Ｎ０ ＮＡＮＤゲート
２４ａ、２４ｂ、２６ａ、２６ｂ、３８ａ〜３８ｐ、４０ 単位遅延素子
Ｓ０〜Ｓ７ 選択信号
Ｓ００，Ｓ０１，Ｓ０２，Ｓ１０，Ｓ１１，Ｓ１２ 制御信号

Claims (3)

1. 入力クロックの周波数を経時的に変動させて、これを変調クロックとして出力するスペクトラム拡散クロックジェネレータであって、
   第１の入力クロックを所定の単位遅延時間だけ遅延させ、第１の制御信号の状態に応じて、前記第１の入力クロックの立ち下がりエッジだけを、前記単位遅延時間を単位として、０〜前記所定の単位遅延時間の範囲で時間的に前にずらした第１の調整クロックを出力する第１のクロック調整回路と、
   第２の制御信号の状態に応じて、第２の入力クロックの立ち下がりエッジだけを、前記単位遅延時間を単位として、０〜前記所定の単位遅延時間の範囲で時間的に後ろにずらした第２の調整クロックを出力する第２のクロック調整回路と、
   選択信号の状態に応じて、第３の入力クロックを経時的に可変に遅延し、そのハイレベルの幅が固定で、ローレベルの幅だけが経時的に可変に増減する前記変調クロックを出力する可変遅延回路と、
   前記第３の入力クロックに同期して動作し、前記第３の入力クロックのサイクルと前記第３の入力クロックの補正値との真理値表に基づいて前記第１および第２の制御信号を生成し、前記第３の入力クロックのサイクルに応じて前記選択信号を生成する制御回路とを備え、
   前記第１および第２のクロック調整回路が直列に接続され、前記入力クロックが、前段に接続された前記第１または第２のクロック調整回路に前記第１または第２の入力クロックとして入力され、後段に接続された前記第２または第１のクロック調整回路から出力される前記第２または第１の調整クロックが、前記第３の入力クロックとして前記可変遅延回路および前記制御回路に入力されることを特徴とするスペクトラム拡散クロックジェネレータ。
2. 入力クロックの周波数を経時的に変動させて、これを変調クロックとして出力するスペクトラム拡散クロックジェネレータであって、
   第１の入力クロックを所定の単位遅延時間だけ遅延させ、第１の制御信号の状態に応じて、前記第１の入力クロックの立ち上がりエッジだけを、前記単位遅延時間を単位として、０〜前記所定の単位遅延時間の範囲で時間的に前にずらした第１の調整クロックを出力する第１のクロック調整回路と、
   第２の制御信号の状態に応じて、第２の入力クロックの立ち上がりエッジだけを、前記単位遅延時間を単位として、０〜前記所定の単位遅延時間の範囲で時間的に後ろにずらした第２の調整クロックを出力する第２のクロック調整回路と、
   選択信号の状態に応じて、第３の入力クロックを経時的に可変に遅延し、そのローレベルの幅が固定で、ハイレベルの幅だけが経時的に可変に増減する前記変調クロックを出力する可変遅延回路と、
   前記第３の入力クロックに同期して動作し、前記第３の入力クロックのサイクルと前記第３の入力クロックの補正値との真理値表に基づいて前記第１および第２の制御信号を生成し、前記第３の入力クロックのサイクルに応じて前記選択信号を生成する制御回路とを備え、
   前記第１および第２のクロック調整回路が直列に接続され、前記入力クロックが、前段に接続された前記第１または第２のクロック調整回路に前記第１または第２の入力クロックとして入力され、後段に接続された前記第２または第１のクロック調整回路から出力される前記第２または第１の調整クロックが、前記第３の入力クロックとして前記可変遅延回路および前記制御回路に入力されることを特徴とするスペクトラム拡散クロックジェネレータ。
3. 前記制御回路は、所定数のサイクルを単位として、前記第１および第２の制御信号、ならびに、前記選択信号を、同一パターンで繰り返し生成する請求項１または２に記載のスペクトラム拡散クロックジェネレータ。

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