KR100490655B1 - 듀티 사이클 보정 회로 및 그를 구비한 지연고정루프 - Google Patents

듀티 사이클 보정 회로 및 그를 구비한 지연고정루프 Download PDF

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Abstract

본 발명은 반도체 회로 기술에 관한 것으로, 특히 듀티 사이클 보정 회로(이하, DCC 회로라 함) 및 그를 구비한 지연고정루프(delay locked loop, DLL)에 관한 것이다. 본 발명은 전력 소모를 줄일 수 있는 듀티 사이클 보정 회로를 제공하고, DCC 회로를 DLL에 적용함에 있어서 DCC 회로에 의한 칩 면적 증가를 최소화할 수 있는 지연고정루프를 제공하는데 그 목적이 있다. 본 발명에서는 클럭 분주와 분주된 클럭을 혼합하는 방식의 DCC 회로를 구현하였다. 본 발명은 디지털 회로를 이용하여 DCC 회로를 구현함으로써 기존의 아날로그 DCC 회로에 비해 전력 소모를 줄일 수 있다. 한편, 본 발명에 따라 구현된 DCC 회로는 하나의 DCC 회로만을 DLL에 적용하면서도 종래와 동일한 듀티 사이클 보정 효과를 보장할 수 있다. 따라서, 본 발명은 DCC 회로에 의한 칩 면적 증가를 최소화할 수 있다.

Description

듀티 사이클 보정 회로 및 그를 구비한 지연고정루프{Duty cycle correction circuit and delay locked loop having the same}
본 발명은 반도체 회로 기술에 관한 것으로, 특히 듀티 사이클 보정 회로(이하, DCC 회로라 함) 및 그를 구비한 지연고정루프(delay locked loop, DLL)에 관한 것이다.
통상적으로, 시스템이나 회로에서 클럭은 동작 타이밍을 맞추기 위한 레퍼런스로 사용되고 있으며, 에러(error) 없이 보다 빠른 동작을 보장하기 위해서 사용되기도 한다. 외부로부터 입력되는 클럭이 내부에서 사용될 때 내부 회로에 의한 시간 지연(클럭 스큐(clock skew))이 발생하게 되는데, 이러한 시간 지연을 보상하여 내부 클럭이 외부 클럭과 동일한 위상을 갖도록 하기 위해 DLL이 사용되고 있다.
한편, DLL은 기존에 사용되어 온 위상고정루프(PLL)에 비해 잡음(noise)의 영향을 덜 받는 장점이 있어 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 동기식 반도체 메모리에서 널리 사용되고 있으며, 지연 제어 방식에 따라 아날로그 DLL, 디지털 DLL, 레지스터 제어 DLL(register controlled DLL) 등이 있다.
동기식 반도체 메모리 소자에서 DLL은 기본적으로 외부 클럭을 받아서 실제 클럭 경로 및 데이터 경로의 지연 성분을 보상하여 미리 네거티브 지연을 반영해 줌으로서 데이터의 출력이 외부 클럭과 동기되도록 해주는 기능을 수행한다.
한편, 소자의 동작 속도가 점점 빨라짐에 따라 입력되는 클럭 자체에 왜곡이 발생하여 클럭의 듀티가 어긋나는 현상이 빈번해지고 있다. 이처럼 클럭의 듀티가 어긋난 상태에서 DLL은 오동작을 일으킬 가능성이 높아지며, DLL 클럭 역시 듀티에 문제가 발생하여 소자의 성능 저하를 유발하는 문제점이 있었다. 뿐만 아니라, DLL 회로 자체에서도 클럭의 듀티가 왜곡될 소지가 있어 클럭의 정확한 듀티(50:50) 확보가 중요한 이슈로 대두되었다.
이처럼 원치 않는 클럭의 듀티 변경을 보상하기 위하여 DLL 회로에 듀티 사이클 보정 회로(duty cycle correction circuit)를 적용하고 있다.
도 1은 종래기술에 따른 듀티 사이클 보정 회로를 적용한 아날로그 DLL의 블럭 구성도이다.
도 1을 참조하면, 종래기술에 따른 아날로그 DLL은 외부 클럭(CLK, CLKB)을 버퍼링하여 내부 클럭을 출력하기 위한 클럭 입력 버퍼(10)와, 클럭 입력 버퍼(10)로부터 출력된 내부 클럭의 듀티를 보정하기 위한 제1 DCC 회로(11)와, 외부 클럭 CLK 및 CLKB에 대응하는 내부 클럭을 입력으로 하는 한 제1 및 제2 지연 라인(12, 13)과, 제1 및 제2 지연 라인(12, 13)의 출력을 입력 받아 실제 클럭 경로 및 데이터 경로의 지연 성분을 반영하기 위한 지연 모델(14)과, 지연 모델(14)의 출력과 외부 클럭(CLK, CLKB)의 위상을 비교하기 위한 위상 검출기(15)와, 위상 검출기(15)의 출력에 대응하는 출력 전압을 제1 및 제2 지연 라인(12, 13)에 제공하기 위한 전하 펌프(16)와, 제1 및 제2 지연 라인(12, 13)에서 지연이 조절된 클럭을 구동하여 DLL 클럭(clk_dll)을 출력하기 위한 DLL 드라이버(17)와, DLL 드라이버(17)로부터 출력된 DLL 클럭(clk_dll)의 듀티를 보정하기 위한 제2 DCC 회로(18)를 구비한다. 통상적으로 전하 펌프(16)의 출력은 루프 필터(도시하지 않음)를 통해 필터링되어 제1 및 제2 지연 라인(12, 13)으로 입력된다.
외부 클럭 CLK를 기준으로 설명하면, 아날로그 DLL은 클럭 입력 버퍼(10), 제1 지연 라인(12) 및 지연 모델(14)을 통과한 클럭 신호와 외부 클럭(CLK)의 위상을 위상 검출기(15)에서 비교하여 지연 모델(14)로부터 출력된 클럭 신호가 외부 클럭보다 빠른 위상을 가지는지 느린 위상을 가지는지를 판단하여 그에 대응하는 신호를 출력하고, 전하 펌프(16)는 위상 검출기(15)의 출력에 응답하여 전하 펌핑을 실시함으로써 출력 전압을 조절한다. 그리고, 제1 및 제2 지연 라인(12, 13)의 지연값은 전하 펌프(16)의 출력 전압에 따라 달라진다. 즉, 전하 펌프(16)의 출력 전압이 높아지면 제1 및 제2 지연 라인(12, 13)에 의한 지연 시간은 줄어들고, 전하 펌프(16)의 출력 전압이 낮아지면 제2 지연 라인(12, 13)에 의한 지연 시간은 늘어나게 된다. 한편, 지연 모델(14)의 출력과 외부 클럭(CLK)의 위상이 같아질 때까지 상기와 같은 루프를 반복 수행하며, 두 신호의 위상이 같으면 지연고정이 이루어진 것으로 판단하여 DLL 드라이버(17)를 통해 DLL 클럭(clk_dll)을 출력하게 된다.
도 2는 상기 도 1의 제1 DCC 회로(11)의 회로 구성도이다.
도 2를 참조하면, 바이어스 전압(Vbias)을 게이트 입력으로 하는 바이어스 NMOS 트랜지스터와, 클럭 입력 버퍼(10)의 출력인 clk 및 clk_b를 각각 게이트 입력으로 하는 입력 NMOS 트랜지스터(M2, M3)와, 입력 NMOS 트랜지스터(M3)와 함께 커런트 미러를 구성하는 PMOS 트랜지스터(M4, M5)와, 입력 NMOS 트랜지스터(M2)와 함께 커런트 미러를 구성하는 PMOS 트랜지스터(M6, M7)와, PMOS 트랜지스터(M4) 및 입력 NMOS 트랜지스터(M2)에 연결된 부출력단(dccfb_b)과 접지전원 사이에 접속된 제1 캐패시터(C1)와, PMOS 트랜지스터(M7) 및 입력 NMOS 트랜지스터(M3)에 연결된 정출력단(dccfb)에 접속된 제2 캐패시터(C2)를 구비한다.
상기와 같이 구성된 종래의 DCC 회로는 입력된 클럭 입력 버퍼(10)로부터 출력된 clk 및 clk_b의 듀티가 다를 경우, 두 입력 NMOS 트랜지스터(M2, M3)에 흐르는 전류가 달라지고, 이에 따라 각 커런트 미러의 출력 전류가 달라지기 때문에, 출력단(dccfb_b, dccfb)에 접속된 캐패시터(C1, C2)의 충전량에 차이가 발생하게 된다. 이러한 충전량의 차이는 출력단(dccfb_b, dccfb)의 전위차를 유발하게 된다. 한편, 이처럼 전위차를 가지는 출력 신호는 클럭 입력 버퍼(10)로 피드백되어 clk 및 clk_b의 듀티가 정확하게 50%로 조절되도록 한다. 만일, clk 및 clk_b의 듀티가 정확하게 50%인 경우에는 DCC 회로의 출력단의 전위차가 없어지게 된다.
이러한 DCC 회로의 구성 및 동작은 제2 DCC 회로(18)에도 동일하게 적용되며, 이처럼 종래에는 DLL의 지연라인의 전단 및 후단에 각각 DCC 회로를 배치함으로써 외부 클럭 자체의 왜곡에 의한 듀티 변경과 함께 DLL 회로에서의 듀티 변경을 보정하였다.
그러나, 종래의 DCC 회로는 상기 도 2에 도시된 바와 같이 아날로그 회로로 구현하였기 때문에 적지 않은 전력을 소모하는 문제가 있으며, DLL에 적용하는 상기 도 1에 도시된 바와 같이 지연 라인의 전단 및 후단에 각각 배치해야 했기 때문에 칩 면적 측면에서 불리한 측면이 있었다.
한편, 전술한 문제점은 비단 아날로그 DLL에서만 나타나는 것이 아니라 다른 DLL(예컨대, 디지털 DLL, 레지스터 제어 DLL)이나 기타 동기식 로직에서도 나타날 수 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 전력 소모를 줄일 수 있는 듀티 사이클 보정 회로를 제공하는데 그 목적이 있다.
또한, 본 발명은 DCC 회로를 DLL에 적용함에 있어서 DCC 회로에 의한 칩 면적 증가를 최소화할 수 있는 지연고정루프를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 정입력클럭 및 부입력클럭을 분주하기 위한 제1 및 제2 클럭 분주 수단; 상기 제1 클럭 분주 수단의 정출력클럭과 상기 제2 클럭 분주 수단의 정출력클럭을 혼합하기 위한 제1 클럭 혼합 수단; 상기 제1 클럭 분주 수단의 정출력클럭과 상기 제2 클럭 분주 수단의 부출력클럭을 혼합하기 위한 제2 클럭 혼합 수단; 및 상기 제1 및 제2 클럭 혼합 수단의 출력을 논리 조합하여 상기 정입력클럭 및 상기 부입력클럭과 동일한 주기를 가지는 듀티 사이클 보정 클럭을 생성하기 위한 논리 조합 수단을 구비하는 듀티 사이클 보정 회로가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 정입력클럭 및 부입력클럭을 1/2 분주하기 위한 제1 및 제2 클럭 분주 수단; 상기 정입력클럭 및 상기 부입력클럭의 주파수를 검출하여 그에 대응하는 전압 신호를 생성하기 위한 주파수 검출 수단; 상기 전압 신호에 응답하여 상기 제1 클럭 분주 수단의 정출력클럭을 지연시키기 위한 제1 가변 지연 수단; 상기 전압 신호에 응답하여 상기 제2 클럭 분주 수단의 부출력클럭을 지연시키기 위한 제2 가변 지연 수단; 상기 제1 가변 지연 수단의 출력클럭 및 상기 제2 클럭 분주 수단의 부출력클럭을 혼합하기 위한 제1 클럭 혼합 수단; 상기 제1 클럭 분주 수단의 정출력클럭과 상기 제2 가변 지연 수단의 출력클럭을 혼합하기 위한 제2 클럭 혼합 수단; 및 상기 제1 및 제2 클럭 혼합 수단의 출력을 논리 조합하여 상기 정입력클럭 및 상기 부입력클럭과 동일한 주기를 가지는 듀티 사이클 보정 클럭을 생성하기 위한 논리 조합 수단을 구비하는 듀티 사이클 보정 회로가 제공된다.
또한, 본 발명의 또 다른 측면에 따르면, 정입력클럭 및 부입력클럭을 지연시키기 위한 제1 및 제2 지연라인을 구비하는 지연동기루프에 있어서, 상기 제1 및 제2 지연라인의 전단에 배치되어, 상기 정입력클럭 및 상기 부입력클럭을 1/2 분주하기 위한 제1 및 제2 클럭 분주 수단; 상기 정입력클럭 및 상기 부입력클럭의 주파수를 검출하여 그에 대응하는 전압 신호를 생성하기 위한 주파수 검출 수단; 상기 제1 클럭 분주 수단의 정출력클럭에 대응하는 상기 제1 지연 라인의 출력클럭을 상기 전압 신호에 응답하여 지연시키기 위한 제1 가변 지연 수단; 상기 제2 클럭 분주 수단의 부출력클럭에 대응하는 상기 제2 지연 라인의 출력클럭을 상기 전압 신호에 응답하여 지연시키기 위한 제2 가변 지연 수단; 상기 제2 클럭 분주 수단의 부출력클럭에 대응하는 상기 제2 지연 라인의 출력클럭 및 상기 제1 가변 지연 수단의 출력클럭을 혼합하기 위한 제1 클럭 혼합 수단; 상기 제1 클럭 분주 수단의 정출력클럭에 대응하는 상기 제1 지연 라인의 출력클럭 및 상기 제2 가변 지연 수단의 출력클럭을 혼합하기 위한 제2 클럭 혼합 수단; 및 상기 제1 및 제2 클럭 혼합 수단의 출력을 논리 조합하여 상기 정입력클럭 및 상기 부입력클럭과 동일한 주기를 가지는 듀티 사이클 보정 클럭을 생성하기 위한 논리 조합 수단을 구비하는 지연동기루프가 제공된다.
본 발명에서는 클럭 분주와 분주된 클럭을 혼합하는 방식의 DCC 회로를 구현하였다. 본 발명은 디지털 회로를 이용하여 DCC 회로를 구현함으로써 기존의 아날로그 DCC 회로에 비해 전력 소모를 줄일 수 있다. 한편, 본 발명에 따라 구현된 DCC 회로는 하나의 DCC 회로만을 DLL에 적용하면서도 종래와 동일한 듀티 사이클 보정 효과를 보장할 수 있다. 따라서, 본 발명은 DCC 회로에 의한 칩 면적 증가를 최소화할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 3은 본 발명의 일 실시예에 따른 DCC 회로의 구성도이다.
도 3을 참조하면, 본 실시예에 따른 DCC 회로는 정입력클럭(CLK)을 입력 받아 1/2 분주된 클럭(CLK0, CLK0B)을 생성하기 위한 제1 1/2 클럭 분주기(30)와, 부입력클럭(CLKB)을 입력 받아 1/2 분주된 클럭(CLK1, CLK1B)을 생성하기 위한 제2 1/2 클럭 분주기(31)와, 제1 및 제2 1/2 클럭 분주기(30)로부터 출력된 클럭을 입력으로 하여 듀티가 보정된 클럭(DC_CLK)을 생성하기 위한 DCC 코어(40)를 구비한다.
DCC 코어(40)는 정입력클럭(CLK)의 주파수를 검출하여 그 주파수에 비례하는 전압 신호(Vfreq)를 생성하기 위한 주파수 검출기(34)와, 전압 신호(Vfreq)에 제어 받아 제1 1/2 클럭 분주기(30)로부터 출력된 정분주클럭(CLK0)을 소정 시간만큼 지연시켜 출력하기 위한 제1 가변 지연소자(32)와, 전압 신호(Vfreq)에 제어 받아 제2 1/2 클럭 분주기(30)로부터 출력된 부분주클럭(CLK1B)을 소정 시간만큼 지연시켜 출력하기 위한 제2 가변 지연소자(33)와, 제1 가변 지연소자(32)로부터 출력된 클럭과 제2 1/2 클럭 분주기(31)로부터 출력된 정분주클럭(CLK1)을 혼합하기 위한 제1 혼합기(35)와, 제2 가변 지연소자(33)로부터 출력된 클럭과 제1 1/2 클럭 분주기(30)로부터 출력된 부분주클럭(CLK0B)을 혼합하기 위한 제2 혼합기(36)와, 제1 혼합기(35)의 출력(MIX1) 및 제2 혼합기(36)의 출력(MIX2)을 배타적논리합하기 위한 XOR 게이트(37)를 구비한다.
도 4는 상기 도 3의 DCC 회로의 동작 파형도로서, 이하 이를 참조하여 DCC 회로의 동작을 살펴본다. 이하에서는 정입력클럭(CLK) 및 부입력클럭(CLKB)의 듀티가 왜곡된 상태를 가정한다.
우선, 정입력클럭(CLK)을 입력 받은 제1 1/2 클럭 분주기(30)는 정입력클럭(CLK)을 1/2 분주하여 CLK0(CLK의 라이징 에지로부터 CLK의 2주기에 해당하는 주기를 갖음) 및 CLK0B(CLK0의 반전 신호임)를 생성하고, 부입력클럭(CLKB)을 입력 받은 제2 1/2 클럭 분주기(31)는 부입력클럭(CLKB)을 1/2 분주하여 CLK1(CLKB의 라이징 에지로부터 CLK의 2주기에 해당하는 주기를 갖음) 및 CLK1B(CLK1 반전 신호임)를 생성한다.
다음으로, 제1 1/2 클럭 분주기(30)에서 출력된 CLK0 클럭은 제1 가변 지연소자(32)에서 지연되어 출력되고, 제1 1/2 클럭 분주기(31)에서 출력된 CLK1B 클럭은 제2 가변 지연 소자(33)에서 지연되어 출력된다. 이때, 제1 및 제2 가변 지연소자(32, 33)의 지연량은 주파수 검출기(34)로부터 출력된 전압 신호(Vfreq)에 따라 변화하며, 동일한 지연량을 가진다. 주파수 검출기(34)는 정입력클럭(CLK)의 주파수 변화에 따라 출력 전압을 변화시키는 회로이며, 이를 구현하기 위한 방안은 여러 가지가 있을 수 있으나, 가장 간단한 방안으로 일정한 시간 내에 클럭 천이의 회수를 카운팅하여 이 값을 디지털-아날로그 변환기를 통해 아날로그 값으로 변환하여 내보내는 방안을 생각할 수 있다. 제1 및 제2 가변 지연소자(32, 33)는 후단의 혼합기(35, 36)에서 두 클럭 신호의 혼합이 잘 이루어질 수 있도록 혼합되는 두 클럭 신호가 최대한 비슷한 위상을 갖도록 하는 역할을 수행하며, 그 값은 입력 클럭의 주파수에 의존하기 때문에 주파수 검출기(34)를 이용하는 것이다. 즉, 입력 클럭의 주파수가 높아지면 전압 신호(Vfreq)가 높아져 제1 및 제2 가변 지연소자(32, 33)의 지연량을 줄이고, 반대로 입력 클럭의 주파수가 낮아지면 전압 신호(Vfreq)가 낮아져 제1 및 제2 가변 지연소자(32, 33)의 지연량을 늘리게 된다.
한편, 제1 가변 지연소자(32)에서 지연되어 출력된 CLK0 클럭(도면에서 점선으로 표시됨)은 CLK1 클럭과 제1 혼합기(35)에서 혼합되어 하나의 클럭(MIX0)으로 출력되며, 제2 가변 지연소자(33)에서 지연되어 출력된 CLK1B 클럭(도면에서 점선으로 표시됨)은 CLK0 클럭과 제2 혼합기(36)에서 혼합되어 하나의 클럭(MIX1)으로 출력된다. 이때, 클럭 혼합 방식은 두 클럭의 클럭 에지의 위상의 중간점을 찾는 방식이다.
그리고, 제1 및 제2 혼합기(35, 36)의 출력(MIX0, MIX1)은 XOR 게이트(37)에서 배타적논리합되어 듀티가 정확히 50%로 조절되며, 입력클럭(CLK, CLKB)과 동일한 주기를 가지는 클럭(DC_CLK)을 생성한다.
도 5는 상기 도 3의 DCC 회로를 구비한 아날로그 DLL의 블럭 구성 예시도이다.
도 5를 참조하면, 도시된 DCC 회로를 구비한 아날로그 DLL은 전반적으로 통상의 아날로그 DLL의 구성 및 동작을 따른다. 다만 정입력클럭(CLK)이 통과할 제1 지연 라인(53)의 전단에 제1 1/2 클럭 분주기(51)가 배치되고, 부입력클럭(CLKB)이 통과할 제2 지연 라인(54)의 전단에 제2 1/2 클럭 분주기(52)가 배치되며, 제1 및 제2 지연 라인(53, 54)의 후단에 DCC 코어(55)가 배치된 점이 다르다.
이처럼 제1 및 제2 1/2 클럭 분주기(51, 52)와 DCC 코어(55)를 제1 및 제2 지연 라인(53, 54)을 사이에 두고 배치한 이유는 듀티가 왜곡된 입력클럭(CLK, CLKB)이 제1 및 제2 지연 라인(53, 54)을 통과하면서 더욱 왜곡되는 것을 방지하기 위함이며, 일단 분주된 출력은 듀티가 50%로 정확하기 때문에 DLL 자체의 왜곡에 의한 오동작 가능성을 최소화할 수 있다. 한편, 제1 및 제2 지연 라인(53, 54)의 후단에서 다시 DCC 코어(55)를 거침으로써 DLL이 늘 듀티가 50%로 정확한 DLL 클럭(clk_dll)을 생성할 수 있다. 이러한 DCC 회로의 동작은 노말 DLL 동작 중에 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 주파수 검출기와 제1 및 제2 가변 지연소자를 사용하여 효율적인 클럭의 혼합을 유도하였으나, 동작 원리상 주파수 검출기와 제1 및 제2 가변 지연소자를 사용하지 않더라도 큰 문제는 없다.
또한, 전술한 실시예에서는 1/2 클럭 분주기를 사용하는 경우를 일례로 들어 설명하였으나, 1/4 클럭 분주기, 1/8 클럭 분주기 등 다른 분주율을 가지는 클럭 분주기를 사용하는 경우에도 본 발명은 적용된다.
또한, 전술한 실시예에서는 아날로그 DLL에 DCC 회로를 적용하는 경우를 일례로 들어 설명하였으나, 지연 라인을 가진 다른 종류의 DLL(예컨대, 레지스터 제어 DLL, 디지털 DLL)에 DCC 회로를 적용하는 경우에도 본 발명은 적용된다.
또한, 전술한 실시예에서는 XOR 게이트를 사용하여 듀티가 조절된 클럭을 생성하였으나, 경우에 따라 다른 논리 게이트를 사용할 수도 있다.
전술한 본 발명은 DCC 회로의 전력 소모를 줄이는 효과가 있으며, DCC 회로가 차지하는 면적을 줄임으로써 칩 면적의 축소를 기대할 수 있다.
도 1은 종래기술에 따른 듀티 사이클 보정 회로를 적용한 아날로그 DLL의 블럭 구성도.
도 2는 상기 도 1의 제1 DCC 회로의 회로 구성도.
도 3은 본 발명의 일 실시예에 따른 DCC 회로의 구성도.
도 4는 상기 도 3의 DCC 회로의 동작 파형도.
도 5는 상기 도 3의 DCC 회로를 구비한 아날로그 DLL의 블럭 구성 예시도.
* 도면의 주요 부분에 대한 부호의 설명
30 : 제1 1/2 클럭 분주기
31 : 제2 1/2 클럭 분주기
32 : 제1 가변 지연소자
33 : 제2 가변 지연소자
34 : 주파수 검출기
35 : 제1 혼합기
36 : 제2 혼합기

Claims (6)

  1. 정입력클럭 및 부입력클럭을 분주하기 위한 제1 및 제2 클럭 분주 수단;
    상기 제1 클럭 분주 수단의 정출력클럭과 상기 제2 클럭 분주 수단의 정출력클럭을 혼합하기 위한 제1 클럭 혼합 수단;
    상기 제1 클럭 분주 수단의 정출력클럭과 상기 제2 클럭 분주 수단의 부출력클럭을 혼합하기 위한 제2 클럭 혼합 수단; 및
    상기 제1 및 제2 클럭 혼합 수단의 출력을 논리 조합하여 상기 정입력클럭 및 상기 부입력클럭과 동일한 주기를 가지는 듀티 사이클 보정 클럭을 생성하기 위한 논리 조합 수단
    을 구비하는 듀티 사이클 보정 회로.
  2. 제1항에 있어서,
    상기 제1 및 제2 클럭 분주 수단은 각각 1/2 분주기를 구비하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  3. 정입력클럭 및 부입력클럭을 1/2 분주하기 위한 제1 및 제2 클럭 분주 수단;
    상기 정입력클럭 및 상기 부입력클럭의 주파수를 검출하여 그에 대응하는 전압 신호를 생성하기 위한 주파수 검출 수단;
    상기 전압 신호에 응답하여 상기 제1 클럭 분주 수단의 정출력클럭을 지연시키기 위한 제1 가변 지연 수단;
    상기 전압 신호에 응답하여 상기 제2 클럭 분주 수단의 부출력클럭을 지연시키기 위한 제2 가변 지연 수단;
    상기 제1 가변 지연 수단의 출력클럭 및 상기 제2 클럭 분주 수단의 부출력클럭을 혼합하기 위한 제1 클럭 혼합 수단;
    상기 제1 클럭 분주 수단의 정출력클럭과 상기 제2 가변 지연 수단의 출력클럭을 혼합하기 위한 제2 클럭 혼합 수단; 및
    상기 제1 및 제2 클럭 혼합 수단의 출력을 논리 조합하여 상기 정입력클럭 및 상기 부입력클럭과 동일한 주기를 가지는 듀티 사이클 보정 클럭을 생성하기 위한 논리 조합 수단
    을 구비하는 듀티 사이클 보정 회로.
  4. 제3항에 있어서,
    상기 논리 조합 수단은 상기 제1 및 제2 클럭 혼합 수단의 출력을 입력으로 하는 배타적논리합 게이트를 포함하는 것을 특징으로 하는 듀티 사이클 보정 회로.
  5. 정입력클럭 및 부입력클럭을 지연시키기 위한 제1 및 제2 지연라인을 구비하는 지연동기루프에 있어서,
    상기 제1 및 제2 지연라인의 전단에 배치되어, 상기 정입력클럭 및 상기 부입력클럭을 1/2 분주하기 위한 제1 및 제2 클럭 분주 수단;
    상기 정입력클럭 및 상기 부입력클럭의 주파수를 검출하여 그에 대응하는 전압 신호를 생성하기 위한 주파수 검출 수단;
    상기 제1 클럭 분주 수단의 정출력클럭에 대응하는 상기 제1 지연 라인의 출력클럭을 상기 전압 신호에 응답하여 지연시키기 위한 제1 가변 지연 수단;
    상기 제2 클럭 분주 수단의 부출력클럭에 대응하는 상기 제2 지연 라인의 출력클럭을 상기 전압 신호에 응답하여 지연시키기 위한 제2 가변 지연 수단;
    상기 제2 클럭 분주 수단의 부출력클럭에 대응하는 상기 제2 지연 라인의 출력클럭 및 상기 제1 가변 지연 수단의 출력클럭을 혼합하기 위한 제1 클럭 혼합 수단;
    상기 제1 클럭 분주 수단의 정출력클럭에 대응하는 상기 제1 지연 라인의 출력클럭 및 상기 제2 가변 지연 수단의 출력클럭을 혼합하기 위한 제2 클럭 혼합 수단; 및
    상기 제1 및 제2 클럭 혼합 수단의 출력을 논리 조합하여 상기 정입력클럭 및 상기 부입력클럭과 동일한 주기를 가지는 듀티 사이클 보정 클럭을 생성하기 위한 논리 조합 수단
    을 구비하는 지연동기루프.
  6. 제5항에 있어서,
    상기 논리 조합 수단은 상기 제1 및 제2 클럭 혼합 수단의 출력을 입력으로 하는 배타적논리합 게이트를 포함하는 것을 특징으로 하는 지연동기루프.
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