CN113746475B - 延迟锁相回路装置及其操作方法 - Google Patents

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Abstract

本发明提供一种延迟锁相回路(delay‑locked loop，DLL)装置以及用于DLL装置的操作方法。DLL装置包括延迟线、复本电路、相位检测器以及延迟控制器。延迟线反应于延迟码对输入时钟进行延迟以提供延迟时钟。复本电路依据延迟时钟产生回馈时钟。相位检测器比较输入时钟以及回馈时钟以产生延迟控制信号。延迟控制器基于控制时钟依据延迟控制信号在第一时间点产生延迟码，延迟复本延迟时间长度以在第二时间点将延迟码提供到延迟线。延迟线在第二时间点调整输入时钟。控制时钟的周期被调整为大于复本延迟时间长度。

Description

延迟锁相回路装置及其操作方法
技术领域
本发明涉及一种延迟锁相回路装置以及延迟锁相回路装置的操作方法，尤其涉及一种可适用于任意输入时钟的周期的延迟锁相回路装置以及延迟锁相回路装置的操作方法。
背景技术
一般来说，延迟锁相回路(delay-locked loop，DLL)会被设定在一默认周期内将所接收的输入时钟调整为所期望的延迟时钟。然而，在输入时钟具有较小的周期的情况下，DLL会频繁地发生过度偏移(over shift)，进而使延迟时钟发生延迟不足或延迟过多的情况。在输入时钟具有较大的周期的情况下，DLL可改善过度偏移，但会使DLL无法在默认周期内将所接收的输入时钟调整为所期望的延迟时钟。
因此，设计出适用于任意输入时钟的周期的延迟锁相回路装置是本领域技术人员努力研究的课题之一。
发明内容
本发明提供一种可适用于任意输入时钟的周期的延迟锁相回路装置以及延迟锁相回路装置的操作方法。
本发明的延迟锁相回路装置包括延迟线、复本电路、相位检测器以及延迟控制器。延迟线经配置以接收输入时钟，并反应于多位的延迟码对输入时钟进行延迟，藉以提供延迟时钟。复本电路耦接于延迟线。复本电路经配置以接收延迟时钟，并依据延迟时钟产生回馈时钟。相位检测器耦接于复本电路。相位检测器经配置以接收输入时钟以及回馈时钟，并比较输入时钟以及回馈时钟以产生延迟控制信号。延迟控制器耦接于相位检测器以及延迟线。延迟控制器经配置以基于控制时钟依据延迟控制信号在第一时间点产生延迟码，延迟复本延迟时间长度以在第二时间点将延迟码提供到延迟线，并使延迟线在第二时间点对输入时钟的时序进行调整。控制时钟的周期被调整为大于复本延迟时间长度。
本发明的操作方法适用于延迟锁相回路装置。操作方法包括：接收输入时钟，并反应于多位的延迟码对输入时钟进行延迟，藉以提供延迟时钟；依据延迟时钟产生回馈时钟；比较输入时钟以及回馈时钟以产生延迟控制信号；以及基于控制时钟依据延迟控制信号在第一时间点产生延迟码，延迟复本延迟时间长度以在第二时间点提供延迟码，并在第二时间点对输入时钟的时序进行调整，其中控制时钟的周期被调整为大于复本延迟时间长度。
基于上述，控制时钟的周期被调整为大于复本延迟时间长度，延迟锁相回路装置以及操作方法能够基于控制时钟提供延迟码，使得延迟码在复本延迟时间长度后对输入时钟的相位进行调整。如此一来，本发明的延迟锁相回路装置以及操作方法能够适用于任意输入时钟的周期。
附图说明
包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。
图1是依据本发明第一实施例所示出的延迟锁相回路装置的装置示意图；
图2A是依据本发明一实施例应用于具有最小周期的输入时钟的信号时序图；
图2B是依据本发明一实施例应用于具有最大周期的输入时钟的信号时序图；
图3A是依据本发明一实施例应用于慢偏斜的信号时序图；
图3B是依据本发明一实施例应用于快偏斜的信号时序图；
图4是依据本发明第二实施例所示出的延迟锁相回路装置的装置示意图；
图5是依据本发明第三实施例所示出的延迟锁相回路装置的装置示意图；
图6是依据本发明一实施例所示出的操作方法流程图。
附图标号说明
100、200、300:延迟锁相回路装置；
110:延迟线；
120:复本电路；
130:相位检测器；
140:延迟控制器；
150:振荡器；
160:致能信号产生器；
D_CLK:延迟时钟；
DCD:延迟码；
DCS:延迟控制信号；
DN、UP:延迟指令；
ES:致能信号；
FB_CLK:回馈时钟；
I_CLK:输入时钟；
RDT:复本延迟时间长度；
S110～S140:步骤；
t1:第一时间点；
t2:第二时间点；
t3:第三时间点。
具体实施方式
本发明的部分实施例接下来将会配合附图来详细描述，以下的描述所引用的组件符号，当不同附图出现相同的组件符号将视为相同或相似的组件。这些实施例只是本发明的一部分，并未揭示所有本发明的可实施方式。更确切的说，这些实施例只是本发明的专利申请范围中的装置的范例。
请参考图1，图1是依据本发明第一实施例所示出的延迟锁相回路装置的装置示意图。延迟锁相回路装置100包括延迟线110、复本(replica)电路120、相位检测器130以及延迟控制器140。延迟线110接收输入时钟I_CLK，并反应于多位的延迟码DCD对输入时钟I_CLK进行延迟，藉以提供延迟时钟D_CLK。复本电路120耦接于延迟线110。复本电路120接收来自于延迟线110的延迟时钟D_CLK，并依据延迟时钟D_CLK产生回馈时钟FB_CLK。相位检测器130耦接于复本电路120。相位检测器130接收输入时钟I_CLK以及回馈时钟FB_CLK，并比较输入时钟I_CLK以及回馈时钟FB_CLK以产生延迟控制信号DCS。
延迟控制器140耦接于相位检测器130以及延迟线110。延迟控制器140基于控制时钟CTRL_CLK依据延迟控制信号DCS在第一时间点产生延迟码DCD。在本实施例中，延迟控制信号DCS包括延迟指令UP、DN。延迟控制器140会依据延迟指令UP提高延迟码DCD的数值。延迟线110会依据数值被提高的延迟码DCD增加输入时钟I_CLK的延迟。在另一方面，延迟控制器140会依据延迟指令DN降低延迟码DCD的数值。延迟线110会依据数值被降低的延迟码DCD减少输入时钟I_CLK的延迟。延迟控制器140在第一时间点产生延迟码DCD时，会延迟复本延迟时间长度RDT以在第二时间点将延迟码DCD提供到延迟线110。因此，延迟线110会在第二时间点对输入时钟I_CLK的时序进行调整。在本实施例中，控制时钟CTRL_CLK的周期被调整为大于复本延迟时间长度RDT并小于复本延迟时间长度RDT加总输入时钟I_CLK的周期的时间长度。接下来，在第二时间点之后，延迟控制器140会基于控制时钟CTRL_CLK以提供另一延迟码DCD。
值得一提的是，控制时钟CTRL_CLK的周期被调整为大于复本延迟时间长度RDT。也就是说，延迟锁相回路装置100是追随复本延迟时间长度RDT以调整控制时钟CTRL_CLK的周期，并且控制时钟CTRL_CLK的周期会略大于复本延迟时间长度RDT。延迟控制器140能够在回馈时钟FB_CLK被提供之后随即(即，在至少一个输入时钟I_CLK周期的时间区间内)产生另一延迟码DCD。举例来说，控制时钟CTRL_CLK的周期被调整为大于复本延迟时间长度RDT并小于复本延迟时间长度RDT加总单一个输入时钟I_CLK周期的时间长度。另举例来说，控制时钟CTRL_CLK的周期被调整为大于复本延迟时间长度RDT并小于复本延迟时间长度RDT加总2个输入时钟I_CLK周期的时间长度。因此，延迟控制器140能够在回馈时钟FB_CLK被提供之后(即，在1个或2个输入时钟I_CLK周期的时间区间内)随即产生另一延迟码DCD。因此在输入时钟I_CLK具有较小的周期的情况下，延迟锁相回路装置100并不会有过度偏移(over shift)的状况。此外，在输入时钟I_CLK具有较大的周期的情况下，延迟锁相回路装置100是依据复本延迟时间长度RDT调整控制时钟CTRL_CLK的周期。因此，延迟锁相回路装置100输入时钟I_CLK调整为所期望的延迟时钟D_CLK的时间长度并不会被延长。如此一来，延迟锁相回路装置100能够适用于任意输入时钟I_CLK的周期，并且能够在所规定的默认周期内将所接收的输入时钟I_CLK调整为所期望的延迟时钟D_CLK。
举例来说，请同时参考图1及图2A，图2A是依据本发明一实施例应用于具有最小周期的输入时钟的信号时序图。本实施例的信号时序图适用于延迟锁相回路装置100。延迟控制器140会依据延迟指令UP提高延迟码DCD的数值以增加输入时钟I_CLK的延迟。在另一方面，延迟控制器140会依据延迟指令DN降低延迟码DCD的数值以减少输入时钟I_CLK的延迟。在本实施例中，延迟控制器140基于控制时钟CTRL_CLK依据延迟控制信号DCS在第一时间点t1产生延迟码DCD。在本实施例中，延迟控制器140会基于控制时钟CTRL_CLK的上升缘(rising edge)产生关连于延迟控制信号DCS的延迟码DCD。在一些实施例中，延迟控制器140会基于控制时钟CTRL_CLK的下降缘(falling edge)产生关连于延迟控制信号DCS的延迟码DCD。延迟线110会在第二时间点t2对输入时钟I_CLK的时序进行调整。第二时间点t2相对于第一时间点t1具有复本延迟时间长度RDT的延迟。在本实施例中，控制时钟CTRL_CLK的周期被调整为大于复本延迟时间长度RDT。因此，延迟控制器140会基于控制时钟CTRL_CLK在第二时间点t2以后的第三时间点t3产生另一延迟码DCD。第三时间点t3与第一时间点t1之间的时间长度实质上等于控制时钟CTRL_CLK的周期。
在本实施例中，控制时钟CTRL_CLK的周期是取决于复本延迟时间长度RDT。因此，延迟控制器140能够在回馈时钟FB_CLK被提供之后在单一个输入时钟I_CLK的周期或单一个回馈时钟FB_CLK的周期(输入时钟I_CLK的周期实质上等于回馈时钟FB_CLK的周期)的时间区间内产生另一延迟码DCD。因此，因此在输入时钟I_CLK具有最小的周期的情况下，延迟锁相回路装置100并不会有过度偏移的状况。
举例来说，请同时参考图1、图2A及图2B，图2B是依据本发明一实施例应用于具有最大周期的输入时钟的信号时序图。图2B的信号时序图也适用于延迟锁相回路装置100。在本实施例中，图2A的复本延迟时间长度RDT相同于图2B的复本延迟时间长度RDT。因此在本实施例中，图2B的控制时钟CTRL_CLK的周期可以是等于图2A所示的控制时钟CTRL_CLK的周期。亦即，因此在输入时钟I_CLK具有最大的周期的情况下，延迟锁相回路装置100是依据复本延迟时间长度RDT调整控制时钟CTRL_CLK的周期。因此，延迟锁相回路装置100输入时钟I_CLK调整为所期望的延迟时钟D_CLK的时间长度并不会被延长。
请同时参考图1、图3A以及图3B，图3A是依据本发明一实施例应用于慢偏斜的信号时序图。图3B是依据本发明一实施例应用于快偏斜的信号时序图。图3A的信号时序图以及图3B的信号时序图也适用于延迟锁相回路装置100。在本实施例中，复本延迟时间长度RDT会依据延迟锁相回路装置100的制程所产生的晶体管偏斜(skew)被调整。晶体管偏斜取决于晶体管中的临界电压值。举例来说，基于延迟锁相回路装置100的制程，当延迟锁相回路装置100的晶体管具有较大的临界电压值时，这意谓着延迟锁相回路装置100具有慢偏斜(slow skew)的状况，这会使得延迟锁相回路装置100具有较大的延迟。复本延迟时间长度RDT随慢偏斜被增加，如图3A所示。由于复本延迟时间长度RDT随慢偏斜被增加，控制时钟CTRL_CLK的周期也会被增加。
另举例来说，当延迟锁相回路装置100的晶体管具有较小的临界电压值时，这意谓着延迟锁相回路装置100具有快偏斜(fast skew)的状况，这会使得延迟锁相回路装置100具有较小的延迟。复本延迟时间长度RDT随快偏斜被降低，如图3B所示。由于复本延迟时间长度RDT随快偏斜被降低，控制时钟CTRL_CLK的周期也会被降低。
请参考图4，图4是依据本发明第二实施例所示出的延迟锁相回路装置的装置示意图。与第一实施例不同的是，延迟锁相回路装置200还包括振荡器150。在本实施例中，振荡器150耦接于延迟控制器140。振荡器150提供控制时钟CTRL_CLK。在本实施例中，振荡器150会接收致能信号ES。振荡器150依据致能信号ES而被致能，进而提供控制时钟CTRL_CLK。
请参考图5，图5是依据本发明第三实施例所示出的延迟锁相回路装置的装置示意图。与第二实施例不同的是，延迟锁相回路装置300还包括致能信号产生器160。在本实施例中，致能信号产生器160耦接于振荡器150。致能信号产生器160提供致能信号ES。在本实施例中，致能信号产生器160还会耦接至延迟线110、复本电路120、相位检测器130以及延迟控制器140。致能信号产生器160也会通过致能信号ES来致能延迟线110、复本电路120、相位检测器130以及延迟控制器140。
请同时参考图1以及图6，图6是依据本发明一实施例所示出的操作方法流程图。在步骤S110中，延迟线110会接收输入时钟I_CLK，并反应于多位的延迟码DCD对输入时钟I_CLK进行延迟，藉以提供延迟时钟D_CLK。在步骤S120中，复本电路120会依据延迟时钟D_CLK产生回馈时钟FB_CLK。在步骤S130中，相位检测器130会比较输入时钟I_CLK以及回馈时钟FB_CLK以产生延迟控制信号DCS。在步骤S140中，基于控制时钟，延迟控制器140会依据延迟控制信号DCS在第一时间点产生延迟码DCD，延迟复本延迟时间长度以在第二时间点提供延迟码DCD。并且延迟线110在第二时间点对输入时钟I_CLK的时序进行调整。本实施例的步骤S110～S140的实施细节能够至少在图1至图3B的多个实施例中获致足够的教示，因此恕不在此重述。
综上所述，本发明控制时钟的周期被调整为大于复本延迟时间长度，延迟锁相回路装置以及操作方法能够基于控制时钟提供延迟码，使得延迟码在复本延迟时间长度后对输入时钟的相位进行调整。如此一来，本发明的延迟锁相回路装置以及操作方法能够适用于任意输入时钟的周期，并且能够在所规定的默认周期内将所接收的输入时钟调整为所期望的延迟时钟。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (13)

1.一种延迟锁相回路装置，其特征在于，所述延迟锁相回路装置包括：
延迟线，经配置以接收输入时钟，并反应于多位的延迟码对所述输入时钟进行延迟，藉以提供延迟时钟；
复本电路，耦接于所述延迟线，经配置以接收所述延迟时钟，并依据所述延迟时钟产生回馈时钟；
相位检测器，耦接于所述复本电路，经配置以接收所述输入时钟以及所述回馈时钟，并比较所述输入时钟以及所述回馈时钟以产生延迟控制信号；以及
延迟控制器，耦接于所述相位检测器以及所述延迟线，经配置以基于控制时钟依据所述延迟控制信号在第一时间点产生所述延迟码，延迟复本延迟时间长度以在第二时间点将所述延迟码提供到所述延迟线，并使所述延迟线在所述第二时间点对所述输入时钟的时序进行调整，
其中所述复本延迟时间长度依据所述延迟锁相回路装置的制程所产生的晶体管偏斜被调整，
其中所述晶体管偏斜取决于所述延迟锁相回路装置的晶体管中的临界电压值，
其中所述控制时钟的周期被调整为大于所述复本延迟时间长度。
2.根据权利要求1所述的延迟锁相回路装置，其特征在于，基于所述控制时钟，所述延迟控制器在所述第二时间点之后的第三时间点提供另一延迟码，其中所述第三时间点与所述第一时间点之间的时间长度实质上等于所述控制时钟的周期。
3.根据权利要求1所述的延迟锁相回路装置，其特征在于，所述复本延迟时间长度依据所述延迟锁相回路装置的制程所产生的晶体管偏斜被调整，其中所述晶体管偏斜取决于晶体管中的临界电压值。
4.根据权利要求3所述的延迟锁相回路装置，其特征在于，所述复本延迟时间长度依据所述晶体管偏斜中的慢偏斜被增加，其中所述复本延迟时间长度依据所述晶体管偏斜中的快偏斜被降低。
5.根据权利要求1所述的延迟锁相回路装置，其特征在于，所述延迟锁相回路装置还包括：
振荡器，耦接于所述延迟控制器，经配置以提供所述控制时钟。
6.根据权利要求5所述的延迟锁相回路装置，其特征在于，所述振荡器依据致能信号而被致能，藉以提供所述控制时钟。
7.根据权利要求6所述的延迟锁相回路装置，其特征在于，所述延迟锁相回路装置还包括：
致能信号产生器，耦接于所述振荡器，经配置以提供所述致能信号。
8.根据权利要求7所述的延迟锁相回路装置，其特征在于，所述致能信号产生器还耦接至所述延迟线、所述复本电路、所述相位检测器以及所述延迟控制器，并通过所述致能信号致能所述延迟线、所述复本电路、所述相位检测器以及所述延迟控制器。
9.一种用于延迟锁相回路装置的操作方法，其特征在于，所述操作方法包括：
接收输入时钟，并反应于多位的延迟码对所述输入时钟进行延迟，藉以提供延迟时钟；
依据所述延迟时钟产生回馈时钟；
比较所述输入时钟以及所述回馈时钟以产生延迟控制信号；以及
基于控制时钟依据所述延迟控制信号在第一时间点产生所述延迟码，延迟复本延迟时间长度以在第二时间点提供延迟码，并在所述第二时间点对所述输入时钟的时序进行调整，
其中所述复本延迟时间长度依据所述延迟锁相回路装置的制程所产生的晶体管偏斜被调整，
其中所述晶体管偏斜取决于所述延迟锁相回路装置的晶体管中的临界电压值，
其中所述控制时钟的周期被调整为大于所述复本延迟时间长度。
10.根据权利要求9所述的操作方法，其特征在于，所述操作方法还包括：
在所述第二时间点之后的第三时间点提供另延迟码，
其中所述第三时间点与所述第一时间点之间的时间长度实质上等于所述控制时钟的周期。
11.根据权利要求9所述的操作方法，其特征在于，所述操作方法还包括：
依据所述延迟锁相回路装置的制程所产生的晶体管偏斜调整所述复本延迟时间长度，其中所述晶体管偏斜取决于晶体管中的临界电压值。
12.根据权利要求11所述的操作方法，其特征在于，所述复本延迟时间长度依据所述晶体管偏斜中的慢偏斜被增加，其中所述复本延迟时间长度依据所述晶体管偏斜中的快偏斜被降低。
13.根据权利要求9所述的操作方法，其特征在于，所述操作方法还包括：
依据致能信号提供所述控制时钟。
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10.7 A 185fsrms-integrated-jitter and −245dB FOM PVT-robust ring-VCO-based injection-locked clock multiplier with a continuous frequency-tracking loop using a replica-delay cell and a dual-edge phase detector;Seojin Choi;2016 IEEE International Solid-State Circuits Conference (ISSCC);全文 *
基于改进型延迟线的全数字延迟锁相环;张世琳;邱舒晴;王少昊;;电视技术(第18期);全文 *
延迟锁定环(DLL)及其应用;陆平, 郑增钰, 任俊彦;固体电子学研究与进展(第01期);全文 *

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