KR102240275B1

KR102240275B1 - 지연 고정 루프 및 이를 포함하는 메모리 장치

Info

Publication number: KR102240275B1
Application number: KR1020140169579A
Authority: KR
Inventors: 윤원주; 심용
Original assignee: 삼성전자주식회사
Priority date: 2014-12-01
Filing date: 2014-12-01
Publication date: 2021-04-14
Also published as: US20160156342A1; US9654093B2; KR20160065516A

Abstract

지연 고정 루프는 제1 듀티 사이클 보정 회로, 지연 라인, 제2 듀티 사이클 보정 회로, 및 지연 제어 회로를 포함한다. 제1 듀티 사이클 보정 회로는 클럭 신호에 대해 타임-투-디지털 변환을 수행하여 클럭 신호의 듀티 사이클 에러를 검출하고, 검출된 클럭 신호의 듀티 사이클 에러에 기초하여 클럭 신호의 듀티 사이클을 보정하여 보정 클럭 신호를 생성한다. 지연 라인은 지연 제어 코드에 기초하여 보정 클럭 신호를 지연시켜 지연 보정 클럭 신호를 생성한다. 제2 듀티 사이클 보정 회로는 피드백 루프를 통해 출력 클럭 신호를 수신하고, 출력 클럭 신호에 대해 적분 동작을 수행하여 출력 클럭 신호의 듀티 사이클 에러를 검출하고, 검출된 출력 클럭 신호의 듀티 사이클 에러에 기초하여 지연 보정 클럭 신호의 듀티 사이클을 조절하여 출력 클럭 신호를 생성한다. 지연 제어 회로는 클럭 신호 및 출력 클럭 신호에 기초하여 지연 제어 코드를 생성한다.

Description

지연 고정 루프 및 이를 포함하는 메모리 장치{DELAY LOCKED LOOP AND MEMORY DEVICE HAVING THE SAME}

본 발명은 지연 고정 루프(Delay Locked Loop; DLL)에 관한 것으로, 보다 상세하게는 지연 고정 루프 및 이를 포함하는 메모리 장치에 관한 것이다.

지연 고정 루프(Delay Locked Loop; DLL)는 입력 클럭 신호의 듀티 사이클(duty cycle) 에러를 보정하여 상기 입력 클럭 신호와 동기되는 출력 클럭 신호를 생성한다.

일반적으로 반도체 메모리 장치는 입력 클럭 신호에 동기되어 출력 데이터를 제공하기 위해 지연 고정 루프를 포함한다. 예를 들어, 지연 고정 루프는 입력 클럭 신호에 동기되는 출력 클럭 신호를 생성하고, 반도체 메모리 장치는 상기 출력 클럭 신호에 동기되어 출력 데이터를 제공함으로써, 상기 출력 데이터를 상기 입력 클럭 신호에 동기시킬 수 있다. 따라서 반도체 메모리 장치의 동작 속도가 증가함에 따라, 고속으로 동작하는 지연 고정 루프가 요구된다.

그런데 지연 고정 루프가 디지털 방식으로 입력 클럭 신호의 듀티 사이클 에러를 보정하는 경우 지연 고정 루프의 정확성(accuracy)이 감소하는 문제점이 있고, 지연 고정 루프가 아날로그 방식으로 입력 클럭 신호의 듀티 사이클 에러를 보정하는 경우 지연 고정 루프의 동작 속도가 감소하는 문제점이 있다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 고속으로 동작하면서 높은 해상도(resolution)를 갖는 지연 고정 루프(Delay Locked Loop; DLL)를 제공하는 것이다.

본 발명의 다른 목적은 상기 지연 고정 루프를 포함하는 메모리 장치를 제공하는 것이다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 지연 고정 루프는 제1 듀티 사이클 보정 회로, 지연 라인, 제2 듀티 사이클 보정 회로, 및 지연 제어 회로를 포함한다. 상기 제1 듀티 사이클 보정 회로는 클럭 신호에 대해 타임-투-디지털(time-to-digital) 변환을 수행하여 상기 클럭 신호의 듀티 사이클 에러를 검출하고, 상기 검출된 클럭 신호의 듀티 사이클 에러에 기초하여 상기 클럭 신호의 듀티 사이클을 보정하여 보정 클럭 신호를 생성한다. 상기 지연 라인은 지연 제어 코드에 기초하여 상기 보정 클럭 신호를 지연시켜 지연 보정 클럭 신호를 생성한다. 상기 제2 듀티 사이클 보정 회로는 피드백 루프를 통해 출력 클럭 신호를 수신하고, 상기 출력 클럭 신호에 대해 적분 동작을 수행하여 상기 출력 클럭 신호의 듀티 사이클 에러를 검출하고, 상기 검출된 출력 클럭 신호의 듀티 사이클 에러에 기초하여 상기 지연 보정 클럭 신호의 듀티 사이클을 조절하여 상기 출력 클럭 신호를 생성한다. 상기 지연 제어 회로는 상기 클럭 신호 및 상기 출력 클럭 신호에 기초하여 상기 지연 제어 코드를 생성한다.

일 실시예에 있어서, 상기 제1 듀티 사이클 보정 회로는, 상기 클럭 신호의 하이 레벨 구간 및 로우 레벨 구간 중에서 긴 구간을 나타내는 싸인(sign) 신호 및 상기 하이 레벨 구간의 길이와 상기 로우 레벨 구간의 길이의 차이에 상응하는 듀티 에러 디지털 코드를 생성하는 듀티 사이클 에러 검출 회로, 상기 싸인 신호의 논리 레벨에 기초하여 상기 클럭 신호 및 상기 클럭 신호의 반전 신호에 상응하는 반전 클럭 신호 중의 하나를 제1 내부 클럭 신호로서 출력하고, 상기 클럭 신호 및 상기 반전 클럭 신호 중의 다른 하나를 상기 듀티 에러 디지털 코드의 절반에 상응하는 시간 동안 지연시켜 제2 내부 클럭 신호로서 출력하는 위상 정렬 회로, 및 상기 제1 내부 클럭 신호의 상승 에지 및 상기 제2 내부 클럭 신호의 상승 에지마다 토글링되는 상기 보정 클럭 신호를 생성하는 클럭 합성 회로를 포함할 수 있다.

상기 듀티 사이클 에러 검출 회로는, 상기 클럭 신호의 상기 하이 레벨 구간의 길이 및 상기 로우 레벨 구간의 길이에 각각 상응하는 하이 디지털 코드 및 로우 디지털 코드를 생성하고, 상기 하이 디지털 코드 및 상기 로우 디지털 코드에 기초하여 상기 하이 레벨 구간 및 상기 로우 레벨 구간 중에서 긴 구간 및 짧은 구간을 결정하고, 상기 긴 구간을 나타내는 상기 싸인 신호를 생성하고, 상기 하이 디지털 코드 및 상기 로우 디지털 코드 중에서 상기 짧은 구간의 길이에 상응하는 디지털 코드를 제1 디지털 코드로서 출력하는 제1 디지털 코드 생성기, 상기 클럭 신호를 상기 제1 디지털 코드에 상응하는 시간 동안 지연시켜 지연 클럭 신호를 생성하는 클럭 지연 회로, 및 상기 싸인 신호의 논리 레벨에 기초하여 상기 지연 클럭 신호의 상기 긴 구간의 시작 시점으로부터 상기 클럭 신호의 상기 긴 구간의 종료 시점까지의 길이에 상응하는 상기 듀티 에러 디지털 코드를 생성하는 제2 디지털 코드 생성기를 포함할 수 있다.

상기 제1 디지털 코드 생성기는 제1 유닛 딜레이에 기초하여 상기 클럭 신호의 상기 하이 레벨 구간의 길이 및 상기 로우 레벨 구간의 길이에 대해 각각 타임-투-디지털 변환을 수행하여 상기 하이 디지털 코드 및 상기 로우 디지털 코드를 생성하고, 상기 제2 디지털 코드 생성기는 상기 제1 유닛 딜레이보다 작은 제2 유닛 딜레이에 기초하여 상기 지연 클럭 신호의 상기 긴 구간의 시작 시점으로부터 상기 클럭 신호의 상기 긴 구간의 종료 시점까지의 길이에 대해 타임-투-디지털 변환을 수행하여 상기 듀티 에러 디지털 코드를 생성할 수 있다.

상기 클럭 지연 회로는 상기 제1 유닛 딜레이에 기초하여 상기 제1 디지털 코드에 대해 디지털-투-타임(digital-to-time) 변환을 수행하여 생성되는 제1 지연 시간 동안 상기 클럭 신호를 지연시켜 상기 지연 클럭 신호를 생성하고, 상기 위상 정렬 회로는 상기 제2 유닛 딜레이에 기초하여 상기 듀티 에러 디지털 코드의 절반에 대해 디지털-투-타임 변환을 수행하여 생성되는 제2 지연 시간 동안 상기 클럭 신호 및 상기 반전 클럭 신호 중의 상기 다른 하나를 지연시켜 상기 제2 내부 클럭 신호를 생성할 수 있다.

상기 제1 디지털 코드 생성기는, 상기 클럭 신호의 상기 하이 레벨 구간의 길이에 상응하는 길이를 갖는 제1 펄스 신호를 생성하는 제1 펄스 생성기, 상기 클럭 신호의 상기 로우 레벨 구간의 길이에 상응하는 길이를 갖는 제2 펄스 신호를 생성하는 제2 펄스 생성기, 상기 제1 유닛 딜레이에 기초하여 상기 제1 펄스 신호의 길이에 대해 상기 타임-투-디지털 변환을 수행하여 상기 하이 디지털 코드를 생성하는 제1 코스(coarse) 타임-투-디지털 컨버터, 상기 제1 유닛 딜레이에 기초하여 상기 제2 펄스 신호의 길이에 대해 상기 타임-투-디지털 변환을 수행하여 상기 로우 디지털 코드를 생성하는 제2 코스 타임-투-디지털 컨버터, 및 상기 하이 디지털 코드 및 상기 로우 디지털 코드에 기초하여 상기 하이 레벨 구간 및 상기 로우 레벨 구간 중에서 상기 긴 구간 및 상기 짧은 구간을 결정하고, 상기 긴 구간에 상응하는 논리 레벨을 갖는 상기 싸인 신호를 출력하고, 상기 하이 디지털 코드 및 상기 로우 디지털 코드 중에서 상기 짧은 구간의 길이에 상응하는 디지털 코드를 상기 제1 디지털 코드로서 출력하는 코스 컨트롤러를 포함할 수 있다.

상기 제1 코스 타임-투-디지털 컨버터는, 서로 직렬로 연결되고, 각각이 입력 신호를 상기 제1 유닛 딜레이 동안 지연시켜 출력 신호를 생성하는 제1 내지 제n(n은 2 이상의 정수) 지연 회로들, 및 상기 제1 내지 제n 지연 회로들 각각의 상기 출력 신호의 상승 에지에 동기되어 상기 제1 펄스 신호를 래치하여 각각 제1 내지 제n 비트 신호들로서 출력하는 제1 내지 제n 플립플롭들을 포함하고, 상기 제1 지연 회로의 상기 입력 신호는 상기 제1 펄스 신호이고, 상기 제k(k는 (n-1) 이하의 양의 정수) 지연 회로의 상기 출력 신호는 상기 제(k+1) 지연 회로의 상기 입력 신호로서 제공되고, 상기 하이 디지털 코드는 상기 제1 내지 제n 비트 신호들을 포함할 수 있다.

상기 제2 코스 타임-투-디지털 컨버터는, 서로 직렬로 연결되고, 각각이 입력 신호를 상기 제1 유닛 딜레이 동안 지연시켜 출력 신호를 생성하는 제1 내지 제n(n은 2 이상의 정수) 지연 회로들, 및 상기 제1 내지 제n 지연 회로들 각각의 상기 출력 신호의 상승 에지에 동기되어 상기 제2 펄스 신호를 래치하여 각각 제1 내지 제n 비트 신호들로서 출력하는 제1 내지 제n 플립플롭들을 포함하고, 상기 제1 지연 회로의 상기 입력 신호는 상기 제2 펄스 신호이고, 상기 제k(k는 (n-1) 이하의 양의 정수) 지연 회로의 상기 출력 신호는 상기 제(k+1) 지연 회로의 상기 입력 신호로서 제공되고, 상기 로우 디지털 코드는 상기 제1 내지 제n 비트 신호들을 포함할 수 있다.

상기 클럭 지연 회로는, 서로 직렬로 연결되고, 각각이 입력 신호를 상기 제1 유닛 딜레이 동안 지연시켜 출력 신호를 생성하는 제1 내지 제n(n은 2 이상의 정수) 지연 회로들, 및 상기 제1 디지털 코드에 기초하여 상기 제1 내지 제n 지연 회로들로부터 제공되는 상기 출력 신호들 중의 하나를 상기 지연 클럭 신호로서 출력하는 지연 컨트롤러를 포함하고, 상기 제1 지연 회로의 상기 입력 신호는 상기 클럭 신호이고, 상기 제k(k는 (n-1) 이하의 양의 정수) 지연 회로의 상기 출력 신호는 상기 제(k+1) 지연 회로의 상기 입력 신호로서 제공될 수 있다.

상기 제2 디지털 코드 생성기는, 상기 싸인 신호의 논리 레벨에 기초하여 상기 지연 클럭 신호의 상기 긴 구간의 시작 시점으로부터 상기 클럭 신호의 상기 긴 구간의 종료 시점까지의 길이에 상응하는 길이를 갖는 펄스 신호를 생성하는 펄스 생성기, 서로 직렬로 연결되고, 각각이 입력 신호를 상기 제2 유닛 딜레이 동안 지연시켜 출력 신호를 생성하는 제1 내지 제m(m은 2 이상의 정수) 지연 회로들, 및 상기 제1 내지 제m 지연 회로들 각각의 상기 출력 신호의 상승 에지에 동기되어 상기 펄스 신호를 래치하여 각각 제1 내지 제m 비트 신호들로서 출력하는 제1 내지 제m 플립플롭들을 포함하고, 상기 제1 지연 회로의 상기 입력 신호는 상기 펄스 신호이고, 상기 제s(s는 (m-1) 이하의 양의 정수) 지연 회로의 상기 출력 신호는 상기 제(s+1) 지연 회로의 상기 입력 신호로서 제공되고, 상기 듀티 에러 디지털 코드는 상기 제1 내지 제m 비트 신호들을 포함할 수 있다.

상기 제1 듀티 사이클 보정 회로는, 바이패스 신호에 응답하여 상기 클럭 신호 및 상기 보정 클럭 신호 중의 하나를 출력하는 멀티플렉서를 더 포함하고, 상기 제1 디지털 코드 생성기는 상기 하이 디지털 코드와 상기 로우 디지털 코드가 동일한 경우 상기 바이패스 신호를 활성화시킬 수 있다.

상기 제1 듀티 사이클 보정 회로는, 제1 제어 신호 및 제2 제어 신호에 대해 논리합(OR) 연산을 수행하여 바이패스 신호를 생성하는 논리합 게이트, 및 상기 바이패스 신호에 응답하여 상기 클럭 신호 및 상기 보정 클럭 신호 중의 하나를 출력하는 멀티플렉서를 더 포함하고, 상기 제1 디지털 코드 생성기는 상기 하이 디지털 코드와 상기 로우 디지털 코드가 동일한 경우 상기 제1 제어 신호를 활성화시키고, 상기 제2 디지털 코드 생성기는 상기 듀티 에러 디지털 코드가 문턱 코드 보다 작은 경우 상기 제2 제어 신호를 활성화시킬 수 있다.

상기 위상 정렬 회로는, 상기 클럭 신호를 수신하고, 상기 클럭 신호 및 상기 클럭 신호와 동기되는 상기 반전 클럭 신호를 출력하는 위상 분리기, 상기 싸인 신호의 논리 레벨에 기초하여 상기 클럭 신호 및 상기 반전 클럭 신호 중의 하나를 상기 제1 내부 클럭 신호로서 출력하고, 상기 클럭 신호 및 상기 반전 클럭 신호 중의 다른 하나를 제3 내부 클럭 신호로서 출력하는 제1 경로 선택기, 상기 제3 내부 클럭 신호를 상기 듀티 에러 디지털 코드의 절반에 상응하는 시간 동안 지연시켜 상기 제2 내부 클럭 신호를 생성하는 클럭 지연 회로, 및 상기 싸인 신호의 논리 레벨에 기초하여 상기 제1 내부 클럭 신호 및 상기 제2 내부 클럭 신호 중의 하나를 제1 출력 단자를 통해 출력하고, 상기 제1 내부 클럭 신호 및 상기 제2 내부 클럭 신호 중의 다른 하나를 제2 출력 단자를 통해 출력하는 제2 경로 선택기를 포함할 수 있다.

상기 제1 경로 선택기는, 상기 싸인 신호의 논리 레벨에 기초하여 상기 클럭 신호의 상기 하이 레벨 구간이 상기 클럭 신호의 상기 로우 레벨 구간 보다 긴 것으로 판단되는 경우, 상기 반전 클럭 신호를 상기 제1 내부 클럭 신호로서 출력하고, 상기 클럭 신호를 상기 제3 내부 클럭 신호로서 출력하고, 상기 싸인 신호의 논리 레벨에 기초하여 상기 클럭 신호의 상기 로우 레벨 구간이 상기 클럭 신호의 상기 하이 레벨 구간 보다 긴 것으로 판단되는 경우, 상기 클럭 신호를 상기 제1 내부 클럭 신호로서 출력하고, 상기 반전 클럭 신호를 상기 제3 내부 클럭 신호로서 출력할 수 있다.

상기 클럭 합성 회로는, 클럭 선택 신호에 응답하여 상기 제1 내부 클럭 신호 및 상기 제2 내부 클럭 신호 중의 하나를 제어 클럭 신호로서 출력하는 멀티플렉서, 및 상기 제어 클럭 신호의 상승 에지에 동기되어 상기 클럭 선택 신호를 래치하여 상기 보정 클럭 신호로서 출력하고, 상기 보정 클럭 신호의 반전 신호를 상기 클럭 선택 신호로서 출력하는 플립플롭을 포함할 수 있다.

상기 클럭 합성 회로는, 상기 제1 내부 클럭 신호 및 상기 제2 내부 클럭 신호 중의 하나의 상승 에지에 토글링되는 제1 분주 클럭 신호를 생성하는 제1 주파수 분주기, 상기 제1 내부 클럭 신호 및 상기 제2 내부 클럭 신호 중의 다른 하나의 상승 에지에 토글링되는 제2 분주 클럭 신호를 생성하는 제2 주파수 분주기, 및 상기 제1 분주 클럭 신호 및 상기 제2 분주 클럭 신호에 대해 배타적 논리합(XOR) 연산을 수행하여 상기 보정 클럭 신호를 생성하는 배타적 논리합 게이트를 포함할 수 있다.

일 실시예에 있어서, 상기 제2 듀티 사이클 보정 회로는, 상기 출력 클럭 신호의 하이 레벨 구간 및 로우 레벨 구간 각각에 대해 상기 적분 동작을 수행하여 제1 전압 및 제2 전압을 각각 생성하는 적분기, 상기 제1 전압의 크기 및 상기 제2 전압의 크기를 비교하여 업다운 신호를 생성하는 비교기, 상기 업다운 신호에 기초하여 듀티 제어 코드를 생성하는 카운터, 및 상기 지연 보정 클럭 신호를 반전시켜 상기 듀티 제어 코드에 기초하여 결정되는 기울기(slope)로 천이되는 중간 클럭 신호를 생성하고, 상기 중간 클럭 신호를 반전시켜 상기 출력 클럭 신호를 생성하는 듀티 조절 회로를 포함할 수 있다.

일 실시예에 있어서, 상기 지연 제어 회로는, 상기 출력 클럭 신호를 지연시켜 지연 출력 클럭 신호를 생성하는 복제 지연 회로, 상기 클럭 신호의 위상 및 상기 지연 출력 클럭 신호의 위상을 비교하여 위상 제어 신호를 생성하는 위상 검출기, 및 상기 위상 제어 신호에 기초하여 상기 지연 제어 코드를 생성하는 코드 생성기를 포함할 수 있다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 메모리 장치는 지연 고정 루프, 메모리 셀 어레이, 및 데이터 입출력 버퍼를 포함한다. 상기 지연 고정 루프는 클럭 신호를 수신하고, 상기 클럭 신호의 듀티 사이클 에러를 보정하여 상기 클럭 신호와 동기되는 출력 클럭 신호를 생성한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 데이터 입출력 버퍼는 상기 복수의 메모리 셀들로부터 독출되는 데이터를 저장하고, 상기 출력 클럭 신호에 동기되어 상기 데이터를 출력한다. 상기 지연 고정 루프는, 상기 클럭 신호에 대해 타임-투-디지털(time-to-digital) 변환을 수행하여 상기 클럭 신호의 듀티 사이클 에러를 검출하고, 상기 검출된 클럭 신호의 듀티 사이클 에러에 기초하여 상기 클럭 신호의 듀티 사이클을 보정하여 보정 클럭 신호를 생성하는 제1 듀티 사이클 보정 회로, 지연 제어 코드에 기초하여 상기 보정 클럭 신호를 지연시켜 지연 보정 클럭 신호를 생성하는 지연 라인, 피드백 루프를 통해 상기 출력 클럭 신호를 수신하고, 상기 출력 클럭 신호에 대해 적분 동작을 수행하여 상기 출력 클럭 신호의 듀티 사이클 에러를 검출하고, 상기 검출된 출력 클럭 신호의 듀티 사이클 에러에 기초하여 상기 지연 보정 클럭 신호의 듀티 사이클을 조절하여 상기 출력 클럭 신호를 생성하는 제2 듀티 사이클 보정 회로, 및 상기 클럭 신호 및 상기 출력 클럭 신호에 기초하여 상기 지연 제어 코드를 생성하는 지연 제어 회로를 포함한다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 전자 장치는 어플리케이션 프로세서 및 메모리 장치를 포함한다. 상기 메모리 장치는 상기 어플리케이션 프로세서로부터 제공되는 데이터를 저장하고, 상기 데이터를 상기 프로세서에 제공한다. 상기 메모리 장치는, 클럭 신호에 포함되는 듀티 사이클 에러를 보정하여 상기 클럭 신호와 동기되는 출력 클럭 신호를 생성하는 지연 고정 루프, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 및 상기 복수의 메모리 셀들로부터 독출되는 상기 데이터를 저장하고, 상기 출력 클럭 신호에 동기되어 상기 데이터를 출력하는 데이터 입출력 버퍼를 포함하고, 상기 지연 고정 루프는, 상기 클럭 신호에 대해 타임-투-디지털(time-to-digital) 변환을 수행하여 상기 클럭 신호의 듀티 사이클 에러를 검출하고, 상기 검출된 클럭 신호의 듀티 사이클 에러에 기초하여 상기 클럭 신호의 듀티 사이클을 보정하여 보정 클럭 신호를 생성하는 제1 듀티 사이클 보정 회로, 지연 제어 코드에 기초하여 상기 보정 클럭 신호를 지연시켜 지연 보정 클럭 신호를 생성하는 지연 라인, 피드백 루프를 통해 상기 출력 클럭 신호를 수신하고, 상기 출력 클럭 신호에 대해 적분 동작을 수행하여 상기 출력 클럭 신호의 듀티 사이클 에러를 검출하고, 상기 검출된 출력 클럭 신호의 듀티 사이클 에러에 기초하여 상기 지연 보정 클럭 신호의 듀티 사이클을 조절하여 상기 출력 클럭 신호를 생성하는 제2 듀티 사이클 보정 회로, 및 상기 클럭 신호 및 상기 출력 클럭 신호에 기초하여 상기 지연 제어 코드를 생성하는 지연 제어 회로를 포함한다.

본 발명의 실시예들에 따른 지연 고정 루프(Delay Locked Loop; DLL)는 고속으로 동작하면서도 높은 해상도(resolution)로 듀티 사이클 에러를 보정할 수 있다.

도 1은 본 발명의 일 실시예에 따른 지연 고정 루프(Delay Locked Loop; DLL)를 나타내는 블록도이다.
도 2는 도 1의 지연 고정 루프에 포함되는 제1 듀티 사이클 보정 회로의 일 예를 나타내는 블록도이다.
도 3은 도 2에 도시된 제1 듀티 사이클 보정 회로의 일 예를 나타내는 블록도이다.
도 4는 도 3의 제1 듀티 사이클 보정 회로에 포함되는 제1 디지털 코드 생성기의 일 예를 나타내는 블록도이다.
도 5는 도 4의 제1 디지털 코드 생성기에 포함되는 제1 코스(coarse) 타임-투-디지털 컨버터의 일 예를 나타내는 회로도이다.
도 6은 도 5의 제1 코스 타임-투-디지털 컨버터의 동작을 설명하기 위한 도면이다.
도 7은 도 4의 제1 디지털 코드 생성기에 포함되는 제2 코스 타임-투-디지털 컨버터의 일 예를 나타내는 회로도이다.
도 8은 도 7의 제2 코스 타임-투-디지털 컨버터의 동작을 설명하기 위한 도면이다.
도 9는 도 3의 제1 듀티 사이클 보정 회로에 포함되는 클럭 지연 회로의 일 예를 나타내는 블록도이다.
도 10은 도 9의 클럭 지연 회로의 동작을 설명하기 위한 도면이다.
도 11은 도 3의 제1 듀티 사이클 보정 회로에 포함되는 제2 디지털 코드 생성기의 일 예를 나타내는 블록도이다.
도 12는 도 11의 제2 디지털 코드 생성기에 포함되는 펄스 생성기의 동작을 설명하기 위한 도면이다.
도 13은 도 11의 제2 디지털 코드 생성기에 포함되는 파인(fine) 타임-투-디지털 컨버터의 일 예를 나타내는 회로도이다.
도 14는 도 13의 파인 타임-투-디지털 컨버터의 동작을 설명하기 위한 도면이다.
도 15는 도 2의 제1 듀티 사이클 보정 회로에 포함되는 위상 정렬 회로의 일 예를 나타내는 블록도이다.
도 16은 도 15의 위상 정렬 회로에 포함되는 클럭 지연 회로의 일 예를 나타내는 블록도이다.
도 17은 도 15의 위상 정렬 회로의 동작을 설명하기 위한 도면이다.
도 18은 도 2의 제1 듀티 사이클 보정 회로에 포함되는 클럭 합성 회로의 일 예를 나타내는 블록도이다.
도 19는 도 18의 클럭 합성 회로의 동작을 설명하기 위한 도면이다.
도 20은 도 2의 제1 듀티 사이클 보정 회로에 포함되는 클럭 합성 회로의 다른 예를 나타내는 블록도이다.
도 21은 도 20의 클럭 합성 회로의 동작을 설명하기 위한 도면이다.
도 22는 도 2에 도시된 제1 듀티 사이클 보정 회로의 다른 예를 나타내는 블록도이다.
도 23은 도 2에 도시된 제1 듀티 사이클 보정 회로의 또 다른 예를 나타내는 블록도이다.
도 24는 도 1의 지연 고정 루프에 포함되는 제2 듀티 사이클 보정 회로의 일 예를 나타내는 블록도이다.
도 25는 도 1의 지연 고정 루프에 포함되는 지연 제어 회로의 일 예를 나타내는 블록도이다.
도 26은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 27은 본 발명의 실시예들에 따른 메모리 장치가 전자 장치에 응용된 예를 나타내는 도면이다.
도 28은 본 발명의 실시예들에 따른 메모리 장치가 컴퓨팅 시스템에 응용된 예를 나타내는 도면이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 지연 고정 루프(Delay Locked Loop; DLL)를 나타내는 블록도이다.

도 1을 참조하면, 지연 고정 루프(1000)는 제1 듀티 사이클(duty cycle) 보정 회로(10), 지연 라인(20), 제2 듀티 사이클 보정 회로(30) 및 지연 제어 회로(40)를 포함한다.

제1 듀티 사이클 보정 회로(10)는 클럭 신호(CLK)를 수신한다. 제1 듀티 사이클 보정 회로(10)는 디지털 방식으로 클럭 신호(CLK)에 포함되는 듀티 사이클 에러를 보정하여 보정 클럭 신호(C_CLK)를 생성한다. 예를 들어, 제1 듀티 사이클 보정 회로(10)는 클럭 신호(CLK)에 대해 타임-투-디지털(time-to-digital) 변환을 수행하여 클럭 신호(CLK)의 듀티 사이클 에러를 검출하고, 상기 검출된 클럭 신호(CLK)의 듀티 사이클 에러에 기초하여 클럭 신호(CLK)의 듀티 사이클을 보정하여 보정 클럭 신호(C_CLK)를 생성할 수 있다.

지연 라인(20)은 지연 제어 회로(40)로부터 제공되는 지연 제어 코드(DELAY_CC)에 기초하여 보정 클럭 신호(C_CLK)를 지연시켜 지연 보정 클럭 신호(DC_CLK)를 생성한다.

제2 듀티 사이클 보정 회로(30)는 아날로그 방식으로 지연 보정 클럭 신호(DC_CLK)에 포함되는 듀티 사이클 에러를 보정하여 출력 클럭 신호(O_CLK)를 생성한다. 예를 들어, 제2 듀티 사이클 보정 회로(30)는 피드백 루프를 통해 출력 클럭 신호(O_CLK)를 수신하고, 출력 클럭 신호(O_CLK)에 대해 적분 동작을 수행하여 출력 클럭 신호(O_CLK)의 듀티 사이클 에러를 검출하고, 상기 검출된 출력 클럭 신호(O_CLK)의 듀티 사이클 에러에 기초하여 지연 보정 클럭 신호(DC_CLK)의 듀티 사이클을 조절하여 출력 클럭 신호(O_CLK)를 생성한다.

지연 제어 회로(40)는 클럭 신호(CLK) 및 출력 클럭 신호(O_CLK)를 수신한다. 지연 제어 회로(40)는 클럭 신호(CLK) 및 출력 클럭 신호(O_CLK)에 기초하여 지연 제어 코드(DELAY_CC)를 생성한다.

예를 들어, 지연 제어 회로(40)는 클럭 신호(CLK)의 위상과 출력 클럭 신호(O_CLK)의 위상을 비교하고, 클럭 신호(CLK)의 위상이 출력 클럭 신호(O_CLK)의 위상보다 빠른 경우 지연 제어 코드(DELAY_CC)를 증가시키고, 클럭 신호(CLK)의 위상이 출력 클럭 신호(O_CLK)의 위상보다 느린 경우 지연 제어 코드(DELAY_CC)를 감소시킬 수 있다.

지연 라인(20)은 지연 제어 코드(DELAY_CC)가 증가하는 경우 보정 클럭 신호(C_CLK)의 지연 시간을 증가시켜 지연 보정 클럭 신호(DC_CLK)를 생성하고, 지연 제어 코드(DELAY_CC)가 감소하는 경우 보정 클럭 신호(C_CLK)의 지연 시간을 감소시켜 지연 보정 클럭 신호(DC_CLK)를 생성할 수 있다. 지연 라인(20)은 지연 제어 코드(DELAY_CC)에 상응하는 시간 동안 보정 클럭 신호(C_CLK)를 지연시킬 수 있는 다양한 구조로 구현될 수 있다.

상술한 바와 같이, 제1 듀티 사이클 보정 회로(10)는 피드백 루프를 포함하지 않고 타임-투-디지털 변환에 기초하여 디지털 방식으로 클럭 신호(CLK)의 듀티 사이클을 보정하여 보정 클럭 신호(C_CLK)를 생성한다. 따라서 양자화 오차(quantization error)로 인해 제1 듀티 사이클 보정 회로(10)의 해상도(resolution)는 상대적으로 낮은 반면에, 제1 듀티 사이클 보정 회로(10)는 빠른 속도로 클럭 신호(CLK)의 듀티 사이클 에러를 보정하여 보정 클럭 신호(C_CLK)를 생성할 수 있다.

이에 반해, 제2 듀티 사이클 보정 회로(30)는 피드백 루프를 통해 출력 클럭 신호(O_CLK)를 수신하고, 출력 클럭 신호(O_CLK)에 대해 적분 동작을 수행하여 아날로그 방식으로 지연 보정 클럭 신호(DC_CLK)의 듀티 사이클 에러를 보정하여 출력 클럭 신호(O_CLK)를 생성한다. 따라서 제2 듀티 사이클 보정 회로(30)는 높은 해상도로 정밀하게 지연 보정 클럭 신호(DC_CLK)의 듀티 사이클 에러를 보정하여 출력 클럭 신호(O_CLK)를 생성할 수 있다.

따라서 본 발명의 실시예들에 따른 지연 고정 루프(1000)에서, 제1 듀티 사이클 보정 회로(10)가 빠른 속도로 클럭 신호(CLK)의 듀티 사이클 에러를 1차적으로 보정하여 보정 클럭 신호(C_CLK)를 생성한 이후, 피드백 루프를 통해 지연 라인(20)은 보정 클럭 신호(C_CLK)를 지연 제어 코드(DELAY_CC)에 기초하여 지연시켜 지연 보정 클럭 신호(DC_CLK)를 생성하고 제2 듀티 사이클 보정 회로(30)는 지연 보정 클럭 신호(DC_CLK)의 듀티 사이클 에러를 높은 해상도로 정밀하게 보정하여 출력 클럭 신호(O_CLK)를 생성할 수 있다. 따라서 지연 고정 루프(1000)는 고속으로 동작하면서도 높은 해상도를 가질 수 있다.

도 2는 도 1의 지연 고정 루프(1000)에 포함되는 제1 듀티 사이클 보정 회로(10)의 일 예를 나타내는 블록도이다.

도 2를 참조하면, 제1 듀티 사이클 보정 회로(10)는 듀티 사이클 에러 검출 회로(100), 위상 정렬 회로(200) 및 클럭 합성 회로(300)를 포함할 수 있다.

듀티 사이클 에러 검출 회로(100)는 클럭 신호(CLK)를 수신하고, 클럭 신호(CLK)의 하이 레벨 구간 및 클럭 신호(CLK)의 로우 레벨 구간 중에서 긴 구간을 나타내는 싸인 신호(SS)를 생성할 수 있다. 또한, 듀티 사이클 에러 검출 회로(100)는 상기 하이 레벨 구간의 길이와 상기 로우 레벨 구간의 길이의 차이에 상응하는 듀티 에러 디지털 코드(DEDC)를 생성할 수 있다.

위상 정렬 회로(200)는 듀티 사이클 에러 검출 회로(100)로부터 제공되는 싸인 신호(SS)의 논리 레벨에 기초하여 클럭 신호(CLK) 및 클럭 신호(CLK)의 반전 신호에 상응하는 반전 클럭 신호 중의 하나를 제1 내부 클럭 신호(I_CLK1)로서 출력하고, 클럭 신호(CLK) 및 상기 반전 클럭 신호 중의 다른 하나를 듀티 사이클 에러 검출 회로(100)로부터 제공되는 듀티 에러 디지털 코드(DEDC)의 절반에 상응하는 시간 동안 지연시켜 제2 내부 클럭 신호(I_CLK2)로서 출력할 수 있다.

클럭 합성 회로(300)는 제1 내부 클럭 신호(I_CLK1) 및 제2 내부 클럭 신호(I_CLK2)에 기초하여 제1 내부 클럭 신호(I_CLK1)의 상승 에지 및 제2 내부 클럭 신호(I_CLK2)의 상승 에지마다 토글링되는 보정 클럭 신호(C_CLK)를 생성할 수 있다.

도 2에서, 듀티 사이클 에러 검출 회로(100)는 위상 정렬 회로(200)에 클럭 신호(CLK)의 상기 하이 레벨 구간의 길이와 클럭 신호(CLK)의 상기 로우 레벨 구간의 길이의 차이에 상응하는 듀티 에러 디지털 코드(DEDC)를 제공하고, 위상 정렬 회로(200)는 클럭 신호(CLK) 및 상기 반전 클럭 신호 중의 상기 다른 하나를 듀티 에러 디지털 코드(DEDC)의 절반에 상응하는 시간 동안 지연시켜 제2 내부 클럭 신호(I_CLK2)로서 출력하는 것으로 설명하였으나, 실시예에 따라서, 듀티 사이클 에러 검출 회로(100)는 듀티 에러 디지털 코드(DEDC)의 절반에 상응하는 디지털 코드를 위상 정렬 회로(200)에 제공하고, 위상 정렬 회로(200)는 클럭 신호(CLK) 및 상기 반전 클럭 신호 중의 상기 다른 하나를 듀티 사이클 에러 검출 회로(100)로부터 제공되는 상기 디지털 코드에 상응하는 시간 동안 지연시켜 제2 내부 클럭 신호(I_CLK2)로서 출력할 수도 있다.

도 3은 도 2에 도시된 제1 듀티 사이클 보정 회로(10)의 일 예를 나타내는 블록도이다.

도 3을 참조하면, 제1 듀티 사이클 보정 회로(10a)에 포함되는 듀티 사이클 에러 검출 회로(100)는 제1 디지털 코드 생성기(110), 클럭 지연 회로(120) 및 제2 디지털 코드 생성기(130)를 포함할 수 있다.

제1 디지털 코드 생성기(110)는 클럭 신호(CLK)를 수신하고, 클럭 신호(CLK)의 상기 하이 레벨 구간의 길이 및 상기 로우 레벨 구간의 길이에 각각 상응하는 하이 디지털 코드 및 로우 디지털 코드를 생성할 수 있다.

일 실시예에 있어서, 제1 디지털 코드 생성기(110)는 제1 유닛 딜레이에 기초하여 클럭 신호(CLK)의 상기 하이 레벨 구간의 길이에 대해 타임-투-디지털 변환을 수행하여 상기 하이 디지털 코드를 생성하고, 상기 제1 유닛 딜레이에 기초하여 클럭 신호(CLK)의 상기 로우 레벨 구간의 길이에 대해 상기 타임-투-디지털 변환을 수행하여 상기 로우 디지털 코드를 생성할 수 있다.

제1 디지털 코드 생성기(110)는 상기 하이 디지털 코드 및 상기 로우 디지털 코드에 기초하여 상기 하이 레벨 구간 및 상기 로우 레벨 구간 중에서 긴 구간 및 짧은 구간을 결정하고, 상기 긴 구간을 나타내는 싸인 신호(SS)를 생성할 수 있다. 예를 들어, 제1 디지털 코드 생성기(110)는 상기 하이 레벨 구간이 상기 로우 레벨 구간 보다 긴 경우, 제1 논리 레벨을 갖는 싸인 신호(SS)를 생성하고, 상기 로우 레벨 구간이 상기 하이 레벨 구간 보다 긴 경우, 제2 논리 레벨을 갖는 싸인 신호(SS)를 생성할 수 있다. 일 실시예에 있어서, 상기 제1 논리 레벨은 논리 하이 레벨이고, 상기 제2 논리 레벨은 논리 로우 레벨일 수 있다. 다른 실시예에 있어서, 상기 제1 논리 레벨은 논리 로우 레벨이고, 상기 제2 논리 레벨은 논리 하이 레벨일 수 있다.

또한, 제1 디지털 코드 생성기(110)는 상기 하이 디지털 코드 및 상기 로우 디지털 코드 중에서 상기 짧은 구간의 길이에 상응하는 디지털 코드를 제1 디지털 코드(DC1)로서 출력할 수 있다.

클럭 지연 회로(120)는 클럭 신호(CLK)를 제1 디지털 코드 생성기(110)로부터 제공되는 제1 디지털 코드(DC1)에 상응하는 시간 동안 지연시켜 지연 클럭 신호(D_CLK)를 생성할 수 있다.

일 실시예에 있어서, 클럭 지연 회로(120)는 상기 제1 유닛 딜레이에 기초하여 제1 디지털 코드(DC1)에 대해 디지털-투-타임(digital-to-time) 변환을 수행하여 생성되는 지연 시간 동안 클럭 신호(CLK)를 지연시켜 지연 클럭 신호(D_CLK)를 생성할 수 있다.

제2 디지털 코드 생성기(130)는 제1 디지털 코드 생성기(110)로부터 제공되는 싸인 신호(SS)의 논리 레벨에 기초하여 클럭 신호(CLK) 및 지연 클럭 신호(D_CLK)의 상기 하이 레벨 구간 및 상기 로우 레벨 구간 중에서 어느 구간이 상기 긴 구간에 상응하는지 여부를 판단하고, 지연 클럭 신호(D_CLK)의 상기 긴 구간의 시작 시점으로부터 클럭 신호(CLK)의 상기 긴 구간의 종료 시점까지의 길이에 상응하는 듀티 에러 디지털 코드(DEDC)를 생성할 수 있다.

일 실시예에 있어서, 제2 디지털 코드 생성기(130)는 상기 제1 유닛 딜레이보다 작은 제2 유닛 딜레이에 기초하여 지연 클럭 신호(D_CLK)의 상기 긴 구간의 시작 시점으로부터 클럭 신호(CLK)의 상기 긴 구간의 종료 시점까지의 길이에 대해 타임-투-디지털 변환을 수행하여 듀티 에러 디지털 코드(DEDC)를 생성할 수 있다.

이 경우, 위상 정렬 회로(200)는 상기 제2 유닛 딜레이에 기초하여 듀티 에러 디지털 코드(DEDC)의 절반에 대해 디지털-투-타임 변환을 수행하여 생성되는 지연 시간 동안 클럭 신호(CLK) 및 상기 반전 클럭 신호 중의 상기 다른 하나를 지연시켜 제2 내부 클럭 신호(I_CLK2)를 생성할 수 있다.

도 4는 도 3의 제1 듀티 사이클 보정 회로(10a)에 포함되는 제1 디지털 코드 생성기(110)의 일 예를 나타내는 블록도이다.

도 4를 참조하면, 제1 디지털 코드 생성기(110)는 제1 펄스 생성기(111), 제1 코스(coarse) 타임-투-디지털 컨버터(TDC)(112), 제2 펄스 생성기(113), 제2 코스 타임-투-디지털 컨버터(TDC)(114) 및 코스 컨트롤러(115)를 포함할 수 있다.

제1 펄스 생성기(111)는 클럭 신호(CLK)를 수신하고, 클럭 신호(CLK)의 상기 하이 레벨 구간의 길이에 상응하는 길이를 갖는 제1 펄스 신호(PS1)를 생성할 수 있다.

제1 코스 타임-투-디지털 컨버터(112)는 상기 제1 유닛 딜레이에 기초하여 제1 펄스 신호(PS1)의 길이에 대해 상기 타임-투-디지털 변환을 수행하여 하이 디지털 코드(HDC)를 생성할 수 있다.

도 5는 도 4의 제1 디지털 코드 생성기(110)에 포함되는 제1 코스(coarse) 타임-투-디지털 컨버터(112)의 일 예를 나타내는 회로도이다.

도 5를 참조하면, 제1 코스 타임-투-디지털 컨버터(112)는 제1 내지 제n(n은 2 이상의 정수) 지연 회로들(116-1, 116-2, ..., 116-n) 및 제1 내지 제n 플립플롭들(117-1, 117-2, ..., 117-n)을 포함할 수 있다.

제1 내지 제n 지연 회로들(116-1, 116-2, ..., 116-n)은 서로 직렬로 연결될 수 있다. 즉, 제k(k는 (n-1) 이하의 양의 정수) 지연 회로(116-k)의 출력 신호는 제(k+1) 지연 회로(116-(k+1))의 입력 신호로서 제공될 수 있다. 제1 펄스 생성기(111)로부터 생성되는 제1 펄스 신호(PS1)는 제1 지연 회로(116-1)의 상기 입력 신호로서 제공될 수 있다.

제1 내지 제n 지연 회로들(116-1, 116-2, ..., 116-n) 각각은 상기 입력 신호를 상기 제1 유닛 딜레이 동안 지연시켜 제1 내지 제n 출력 신호들(OS1_1, OS1_2, ..., OS1_n)로서 출력할 수 있다.

일 실시예에 있어서, 도 5에 도시된 바와 같이, 제1 내지 제n 지연 회로들(116-1, 116-2, ..., 116-n) 각각은 짝수개의 인버터들을 포함할 수 있다.

제1 내지 제n 플립플롭들(117-1, 117-2, ..., 117-n)은 제1 내지 제n 지연 회로들(116-1, 116-2, ..., 116-n)로부터 출력되는 제1 내지 제n 출력 신호들(OS1_1, OS1_2, ..., OS1_n)의 상승 에지에 동기되어 제1 펄스 신호(PS1)를 래치하여 각각 제1 내지 제n 비트 신호들(HDC[1], HDC[2], ..., HDC[n])로서 출력할 수 있다.

제1 코스 타임-투-디지털 컨버터(112)로부터 출력되는 하이 디지털 코드(HDC)는 제1 내지 제n 비트 신호들(HDC[1], HDC[2], ..., HDC[n])을 포함할 수 있다. 예를 들어, 제1 플립플롭(117-1)으로부터 출력되는 제1 비트 신호(HDC[1])는 하이 디지털 코드(HDC)의 첫 번째 비트에 상응하고, 제2 플립플롭(117-2)으로부터 출력되는 제2 비트 신호(HDC[2])는 하이 디지털 코드(HDC)의 두 번째 비트에 상응하고, 제n 플립플롭(117-n)으로부터 출력되는 제n 비트 신호(HDC[n])는 하이 디지털 코드(HDC)의 n번째 비트에 상응할 수 있다.

도 6은 도 5의 제1 코스 타임-투-디지털 컨버터(112)의 동작을 설명하기 위한 도면이다.

도 6에는 n이 16인 경우에 제1 코스 타임-투-디지털 컨버터(112)의 동작이 예시적으로 도시된다.

도 6에 도시된 바와 같이, 제1 펄스 생성기(111)로부터 생성되는 클럭 신호(CLK)의 상기 하이 레벨 구간의 길이에 상응하는 길이를 갖는 제1 펄스 신호(PS1)는 제1 지연 회로(116-1)의 상기 입력 신호로서 제공되므로, 제1 내지 제n 지연 회로들(116-1, 116-2, ..., 116-n)은 제1 펄스 신호(PS1)를 제1 유닛 딜레이(UD1) 동안 순차적으로 지연시켜 제1 내지 제n 출력 신호들(OS1_1, OS1_2, ..., OS1_n)을 생성할 수 있다.

상술한 바와 같이, 제1 내지 제n 플립플롭들(117-1, 117-2, ..., 117-n)은 제1 내지 제n 출력 신호들(OS1_1, OS1_2, ..., OS1_n)의 상승 에지에 동기되어 제1 펄스 신호(PS1)를 래치하여 각각 제1 내지 제n 비트 신호들(HDC[1], HDC[2], ..., HDC[n])을 생성할 수 있다.

따라서, 도 6에 도시된 바와 같이, 제1 내지 제10 출력 신호들(OS1_1, OS1_2, ..., OS1_10)의 상승 에지에서 제1 펄스 신호(PS1)는 논리 하이 레벨을 가지므로, 제1 내지 제10 플립플롭들(117-1, 117-2, ..., 117-10)로부터 출력되는 제1 내지 제10 비트 신호들(HDC[1], HDC[2], ..., HDC[10])은 논리 하이 레벨을 가질 수 있다. 반면에, 제11 내지 제16 출력 신호들(OS1_11, OS1_12, ..., OS1_16)의 상승 에지에서 제1 펄스 신호(PS1)는 논리 로우 레벨을 가지므로, 제11 내지 제16 플립플롭들(117-11, 117-12, ..., 117-16)로부터 출력되는 제11 내지 제16 비트 신호들(HDC[11], HDC[12], ..., HDC[16])은 논리 로우 레벨을 가질 수 있다.

따라서 제1 코스 타임-투-디지털 컨버터(112)는 "1111111111000000"를 하이 디지털 코드(HDC)로서 출력할 수 있다. 즉, 제1 코스 타임-투-디지털 컨버터(112)로부터 생성되는 하이 디지털 코드(HDC)에 포함되는 "1"의 개수는 제1 펄스 신호(PS1)의 길이에 비례할 수 있다.

이상, 도 5 및 6을 참조하여 제1 코스 타임-투-디지털 컨버터(112)의 일 예에 대해 설명하였으나, 본 발명은 이에 한정되지 않고, 제1 코스 타임-투-디지털 컨버터(112)는 제1 펄스 신호(PS1)의 길이를 디지털 값으로 변환할 수 있는 임의의 구조로 구현될 수 있다.

다시 도 4를 참조하면, 제2 펄스 생성기(113)는 클럭 신호(CLK)를 수신하고, 클럭 신호(CLK)의 상기 로우 레벨 구간의 길이에 상응하는 길이를 갖는 제2 펄스 신호(PS2)를 생성할 수 있다.

제2 코스 타임-투-디지털 컨버터(114)는 제1 유닛 딜레이(UD1)에 기초하여 제2 펄스 신호(PS2)의 길이에 대해 상기 타임-투-디지털 변환을 수행하여 로우 디지털 코드(LDC)를 생성할 수 있다.

도 7은 도 4의 제1 디지털 코드 생성기(110)에 포함되는 제2 코스 타임-투-디지털 컨버터(114)의 일 예를 나타내는 회로도이다.

도 7을 참조하면, 제2 코스 타임-투-디지털 컨버터(114)는 제1 내지 제n 지연 회로들(118-1, 118-2, ..., 118-n) 및 제1 내지 제n 플립플롭들(119-1, 119-2, ..., 119-n)을 포함할 수 있다.

제1 내지 제n 지연 회로들(118-1, 118-2, ..., 118-n)은 서로 직렬로 연결될 수 있다. 즉, 제k 지연 회로(118-k)의 출력 신호는 제(k+1) 지연 회로(118-(k+1))의 입력 신호로서 제공될 수 있다. 제2 펄스 생성기(113)로부터 생성되는 제2 펄스 신호(PS2)는 제1 지연 회로(118-1)의 상기 입력 신호로서 제공될 수 있다.

제1 내지 제n 지연 회로들(118-1, 118-2, ..., 118-n) 각각은 상기 입력 신호를 제1 유닛 딜레이(UD1) 동안 지연시켜 제1 내지 제n 출력 신호들(OS2_1, OS2_2, ..., OS2_n)로서 출력할 수 있다.

일 실시예에 있어서, 도 7에 도시된 바와 같이, 제1 내지 제n 지연 회로들(118-1, 118-2, ..., 118-n) 각각은 짝수개의 인버터들을 포함할 수 있다.

제1 내지 제n 플립플롭들(119-1, 119-2, ..., 119-n)은 제1 내지 제n 지연 회로들(118-1, 118-2, ..., 118-n)로부터 출력되는 제1 내지 제n 출력 신호들(OS2_1, OS2_2, ..., OS2_n)의 상승 에지에 동기되어 제2 펄스 신호(PS2)를 래치하여 각각 제1 내지 제n 비트 신호들(LDC[1], LDC[2], ..., LDC[n])로서 출력할 수 있다.

제2 코스 타임-투-디지털 컨버터(114)로부터 출력되는 로우 디지털 코드(LDC)는 제1 내지 제n 비트 신호들(LDC[1], LDC[2], ..., LDC[n])을 포함할 수 있다. 예를 들어, 제1 플립플롭(119-1)으로부터 출력되는 제1 비트 신호(LDC[1])는 로우 디지털 코드(LDC)의 첫 번째 비트에 상응하고, 제2 플립플롭(119-2)으로부터 출력되는 제2 비트 신호(LDC[2])는 로우 디지털 코드(LDC)의 두 번째 비트에 상응하고, 제n 플립플롭(119-n)으로부터 출력되는 제n 비트 신호(LDC[n])는 로우 디지털 코드(LDC)의 n번째 비트에 상응할 수 있다.

도 8은 도 7의 제2 코스 타임-투-디지털 컨버터(114)의 동작을 설명하기 위한 도면이다.

도 8에는 n이 16인 경우에 제2 코스 타임-투-디지털 컨버터(114)의 동작이 예시적으로 도시된다.

도 8에 도시된 바와 같이, 제2 펄스 생성기(113)로부터 생성되는 클럭 신호(CLK)의 상기 로우 레벨 구간의 길이에 상응하는 길이를 갖는 제2 펄스 신호(PS2)는 제1 지연 회로(118-1)의 상기 입력 신호로서 제공되므로, 제1 내지 제n 지연 회로들(118-1, 118-2, ..., 118-n)은 제2 펄스 신호(PS2)를 제1 유닛 딜레이(UD1) 동안 순차적으로 지연시켜 제1 내지 제n 출력 신호들(OS2_1, OS2_2, ..., OS2_n)을 생성할 수 있다.

상술한 바와 같이, 제1 내지 제n 플립플롭들(119-1, 119-2, ..., 119-n)은 제1 내지 제n 출력 신호들(OS2_1, OS2_2, ..., OS2_n)의 상승 에지에 동기되어 제2 펄스 신호(PS2)를 래치하여 각각 제1 내지 제n 비트 신호들(LDC[1], LDC[2], ..., LDC[n])을 생성할 수 있다.

따라서, 도 8에 도시된 바와 같이, 제1 내지 제6 출력 신호들(OS2_1, OS2_2, ..., OS2_6)의 상승 에지에서 제2 펄스 신호(PS2)는 논리 하이 레벨을 가지므로, 제1 내지 제6 플립플롭들(119-1, 119-2, ..., 119-6)로부터 출력되는 제1 내지 제6 비트 신호들(LDC[1], LDC[2], ..., LDC[6])은 논리 하이 레벨을 가질 수 있다. 반면에, 제7 내지 제16 출력 신호들(OS2_7, OS2_8, ..., OS2_16)의 상승 에지에서 제2 펄스 신호(PS2)는 논리 로우 레벨을 가지므로, 제7 내지 제16 플립플롭들(119-7, 119-8, ..., 119-16)로부터 출력되는 제7 내지 제16 비트 신호들(LDC[7], LDC[8], ..., LDC[16])은 논리 로우 레벨을 가질 수 있다.

따라서 제2 코스 타임-투-디지털 컨버터(114)는 "1111110000000000"를 로우 디지털 코드(LDC)로서 출력할 수 있다. 즉, 제2 코스 타임-투-디지털 컨버터(114)로부터 생성되는 로우 디지털 코드(LDC)에 포함되는 "1"의 개수는 제2 펄스 신호(PS2)의 길이에 비례할 수 있다.

이상, 도 7 및 8을 참조하여 제2 코스 타임-투-디지털 컨버터(114)의 일 예에 대해 설명하였으나, 본 발명은 이에 한정되지 않고, 제2 코스 타임-투-디지털 컨버터(114)는 제2 펄스 신호(PS2)의 길이를 디지털 값으로 변환할 수 있는 임의의 구조로 구현될 수 있다.

다시 도 4를 참조하면, 코스 컨트롤러(115)는 제1 코스 타임-투-디지털 컨버터(112)로부터 하이 디지털 코드(HDC)를 수신하고, 제2 코스 타임-투-디지털 컨버터(114)로부터 로우 디지털 코드(LDC)를 수신할 수 있다. 코스 컨트롤러(115)는 하이 디지털 코드(HDC) 및 로우 디지털 코드(LDC)에 기초하여 상기 하이 레벨 구간 및 상기 로우 레벨 구간 중에서 상기 긴 구간 및 상기 짧은 구간을 결정할 수 있다. 예를 들어, 코스 컨트롤러(115)는 하이 디지털 코드(HDC)에 포함되는 "1"의 개수가 로우 디지털 코드(LDC)에 포함되는 "1"의 개수보다 많은 경우, 상기 하이 레벨 구간을 상기 긴 구간으로 결정하고 상기 로우 레벨 구간을 상기 짧은 구간으로 결정할 수 있다. 반대로, 코스 컨트롤러(115)는 하이 디지털 코드(HDC)에 포함되는 "1"의 개수가 로우 디지털 코드(LDC)에 포함되는 "1"의 개수보다 작은 경우, 상기 하이 레벨 구간을 상기 짧은 구간으로 결정하고 상기 로우 레벨 구간을 상기 긴 구간으로 결정할 수 있다.

이후, 코스 컨트롤러(115)는 상기 긴 구간에 상응하는 논리 레벨을 갖는 싸인 신호(SS)를 출력하고, 하이 디지털 코드(HDC) 및 로우 디지털 코드(LDC) 중에서 상기 짧은 구간의 길이에 상응하는 디지털 코드를 제1 디지털 코드(DC1)로서 출력할 수 있다.

도 9는 도 3의 제1 듀티 사이클 보정 회로(10a)에 포함되는 클럭 지연 회로(120)의 일 예를 나타내는 블록도이다.

도 9를 참조하면, 클럭 지연 회로(120)는 제1 내지 제n 지연 회로들(121-1, 121-2, ..., 121-n) 및 지연 컨트롤러(122)를 포함할 수 있다.

제1 내지 제n 지연 회로들(121-1, 121-2, ..., 121-n)은 서로 직렬로 연결될 수 있다. 즉, 제k 지연 회로(121-k)의 출력 신호는 제(k+1) 지연 회로(121-(k+1))의 입력 신호로서 제공될 수 있다. 클럭 신호(CLK)는 제1 지연 회로(121-1)의 상기 입력 신호로서 제공될 수 있다.

제1 내지 제n 지연 회로들(121-1, 121-2, ..., 121-n) 각각은 상기 입력 신호를 제1 유닛 딜레이(UD1) 동안 지연시켜 제1 내지 제n 출력 신호들(OC1_1, OC1_2, ..., OC1_n)로서 출력할 수 있다.

일 실시예에 있어서, 도 9에 도시된 바와 같이, 제1 내지 제n 지연 회로들(121-1, 121-2, ..., 121-n) 각각은 짝수개의 인버터들을 포함할 수 있다.

지연 컨트롤러(122)는 제1 디지털 코드 생성기(110)로부터 제공되는 제1 디지털 코드(DC1)에 기초하여 제1 내지 제n 지연 회로들(121-1, 121-2, ..., 121-n)로부터 제공되는 제1 내지 제n 출력 신호들(OC1_1, OC1_2, ..., OC1_n) 중의 하나를 지연 클럭 신호(D_CLK)로서 출력할 수 있다.

예를 들어, 제1 디지털 코드(DC1)에 포함되는 "1"의 개수가 a인 경우, 지연 컨트롤러(122)는 제a 지연 회로(121-a)로부터 제공되는 제a 출력 신호(OC1_a)를 지연 클럭 신호(D_CLK)로서 출력할 수 있다.

도 10은 도 9의 클럭 지연 회로(120)의 동작을 설명하기 위한 도면이다.

도 10에 도시된 클럭 신호(CLK)는 도 6 및 8에 도시된 클럭 신호(CLK)와 동일하다.

이 경우, 클럭 지연 회로(120)가 제1 디지털 코드 생성기(110)로부터 수신하는 제1 디지털 코드(DC1)는 로우 디지털 코드(LDC)에 상응하는 "1111110000000000"일 수 있다.

제1 디지털 코드(DC1)에 포함되는 "1"의 개수는 6이므로, 도 10에 도시된 바와 같이, 클럭 지연 회로(120)로부터 출력되는 지연 클럭 신호(D_CLK)는 클럭 신호(CLK)가 제1 유닛 딜레이(UD1)의 6배 만큼 지연된 신호일 수 있다.

이상, 도 9 및 10을 참조하여 클럭 지연 회로(120)의 일 예에 대해 설명하였으나, 본 발명은 이에 한정되지 않고, 클럭 지연 회로(120)는 클럭 신호(CLK)를 제1 디지털 코드(DC1)에 상응하는 시간 동안 지연시켜 지연 클럭 신호(D_CLK)를 생성할 수 있는 임의의 구조로 구현될 수 있다.

도 11은 도 3의 제1 듀티 사이클 보정 회로(10a)에 포함되는 제2 디지털 코드 생성기(130)의 일 예를 나타내는 블록도이다.

도 11을 참조하면, 제2 디지털 코드 생성기(130)는 펄스 생성기(131) 및 파인(fine) 타임-투-디지털 컨버터(TDC)(132)를 포함할 수 있다.

펄스 생성기(131)는 클럭 신호(CLK), 지연 클럭 신호(D_CLK) 및 싸인 신호(SS)를 수신할 수 있다. 펄스 생성기(131)는 싸인 신호(SS)의 논리 레벨에 기초하여 클럭 신호(CLK) 및 지연 클럭 신호(D_CLK)의 상기 하이 레벨 구간 및 상기 로우 레벨 구간 중에서 어느 구간이 상기 긴 구간에 상응하는지 여부를 판단하고, 지연 클럭 신호(D_CLK)의 상기 긴 구간의 시작 시점으로부터 클럭 신호(CLK)의 상기 긴 구간의 종료 시점까지의 길이에 상응하는 길이를 갖는 제3 펄스 신호(PS3)를 생성할 수 있다.

도 12는 도 11의 제2 디지털 코드 생성기(130)에 포함되는 펄스 생성기(131)의 동작을 설명하기 위한 도면이다.

도 12에 도시된 클럭 신호(CLK) 및 지연 클럭 신호(D_CLK)는 도 10에 도시된 클럭 신호(CLK) 및 지연 클럭 신호(D_CLK)와 동일하다.

이 경우, 클럭 신호(CLK) 및 지연 클럭 신호(D_CLK)의 상기 하이 레벨 구간 및 상기 로우 레벨 구간 중에서 상기 하이 레벨 구간이 상기 긴 구간에 상응하므로, 펄스 생성기(131)는 지연 클럭 신호(D_CLK)의 상기 하이 레벨 구간의 시작 시점으로부터 클럭 신호(CLK)의 상기 하이 레벨 구간의 종료 시점까지의 길이에 상응하는 길이를 갖는 제3 펄스 신호(PS3)를 생성할 수 있다.

다시 도 11을 참조하면, 파인 타임-투-디지털 컨버터(132)는 제1 유닛 딜레이(UD1) 보다 작은 제2 유닛 딜레이(UD2)에 기초하여 제3 펄스 신호(PS3)의 길이에 대해 상기 타임-투-디지털 변환을 수행하여 듀티 에러 디지털 코드(DEDC)를 생성할 수 있다.

도 13은 도 11의 제2 디지털 코드 생성기(130)에 포함되는 파인 타임-투-디지털 컨버터(132)의 일 예를 나타내는 회로도이다.

도 13을 참조하면, 파인 타임-투-디지털 컨버터(132)는 제1 내지 제m(m은 2 이상의 정수) 지연 회로들(133-1, 133-2, ..., 133-m) 및 제1 내지 제m 플립플롭들(134-1, 134-2, ..., 134-m)을 포함할 수 있다.

제1 내지 제m 지연 회로들(133-1, 133-2, ..., 133-m)은 서로 직렬로 연결될 수 있다. 즉, 제s(s는 (m-1) 이하의 양의 정수) 지연 회로(133-s)의 출력 신호는 제(s+1) 지연 회로(133-(s+1))의 입력 신호로서 제공될 수 있다. 펄스 생성기(131)로부터 생성되는 제3 펄스 신호(PS3)는 제1 지연 회로(133-1)의 상기 입력 신호로서 제공될 수 있다.

제1 내지 제m 지연 회로들(133-1, 133-2, ..., 133-m) 각각은 상기 입력 신호를 제2 유닛 딜레이(UD2) 동안 지연시켜 제1 내지 제m 출력 신호들(OS3_1, OS3_2, ..., OS3_m)로서 출력할 수 있다.

일 실시예에 있어서, 도 13에 도시된 바와 같이, 제1 내지 제m 지연 회로들(133-1, 133-2, ..., 133-m) 각각은 짝수개의 인버터들을 포함할 수 있다.

제1 내지 제m 플립플롭들(134-1, 134-2, ..., 134-m)은 제1 내지 제m 지연 회로들(133-1, 133-2, ..., 133-m)로부터 출력되는 제1 내지 제m 출력 신호들(OS3_1, OS3_2, ..., OS3_m)의 상승 에지에 동기되어 제3 펄스 신호(PS3)를 래치하여 각각 제1 내지 제m 비트 신호들(DEDC[1], DEDC[2], ..., DEDC[m])로서 출력할 수 있다.

파인 타임-투-디지털 컨버터(132)로부터 출력되는 듀티 에러 디지털 코드(DEDC)는 제1 내지 제m 비트 신호들(DEDC[1], DEDC[2], ..., DEDC[m])을 포함할 수 있다. 예를 들어, 제1 플립플롭(134-1)으로부터 출력되는 제1 비트 신호(DEDC[1])는 듀티 에러 디지털 코드(DEDC)의 첫 번째 비트에 상응하고, 제2 플립플롭(134-2)으로부터 출력되는 제2 비트 신호(DEDC[2])는 듀티 에러 디지털 코드(DEDC)의 두 번째 비트에 상응하고, 제m 플립플롭(134-m)으로부터 출력되는 제m 비트 신호(DEDC[m])는 듀티 에러 디지털 코드(DEDC)의 m번째 비트에 상응할 수 있다.

도 14는 도 13의 파인 타임-투-디지털 컨버터(132)의 동작을 설명하기 위한 도면이다.

도 14에는 m이 16인 경우에 파인 타임-투-디지털 컨버터(132)의 동작이 예시적으로 도시된다.

도 14에 도시된 바와 같이, 펄스 생성기(131)로부터 생성되는 제3 펄스 신호(PS3)는 제1 지연 회로(133-1)의 상기 입력 신호로서 제공되므로, 제1 내지 제m 지연 회로들(133-1, 133-2, ..., 133-m)은 제3 펄스 신호(PS3)를 제2 유닛 딜레이(UD2) 동안 순차적으로 지연시켜 제1 내지 제m 출력 신호들(OS3_1, OS3_2, ..., OS3_m)을 생성할 수 있다.

상술한 바와 같이, 제1 내지 제m 플립플롭들(134-1, 134-2, ..., 134-m)은 제1 내지 제m 출력 신호들(OS3_1, OS3_2, ..., OS3_m)의 상승 에지에 동기되어 제3 펄스 신호(PS3)를 래치하여 각각 제1 내지 제m 비트 신호들(DEDC[1], DEDC[2], ..., DEDC[m])을 생성할 수 있다.

따라서, 도 14에 도시된 바와 같이, 제1 내지 제8 출력 신호들(OS3_1, OS3_2, ..., OS3_8)의 상승 에지에서 제3 펄스 신호(PS3)는 논리 하이 레벨을 가지므로, 제1 내지 제8 플립플롭들(134-1, 134-2, ..., 134-8)로부터 출력되는 제1 내지 제8 비트 신호들(DEDC[1], DEDC[2], ..., DEDC[8])은 논리 하이 레벨을 가질 수 있다. 반면에, 제9 내지 제16 출력 신호들(OS3_9, OS3_10, ..., OS3_16)의 상승 에지에서 제3 펄스 신호(PS3)는 논리 로우 레벨을 가지므로, 제9 내지 제16 플립플롭들(134-9, 134-10, ..., 134-16)로부터 출력되는 제9 내지 제16 비트 신호들(DEDC[9], DEDC[10], ..., DEDC[16])은 논리 로우 레벨을 가질 수 있다.

따라서 파인 타임-투-디지털 컨버터(132)는 "1111111100000000"를 듀티 에러 디지털 코드(DEDC)로서 출력할 수 있다. 즉, 파인 타임-투-디지털 컨버터(132)로부터 생성되는 듀티 에러 디지털 코드(DEDC)에 포함되는 "1"의 개수는 제3 펄스 신호(PS3)의 길이에 비례할 수 있다.

이상, 도 13 및 14를 참조하여 파인 타임-투-디지털 컨버터(132)의 일 예에 대해 설명하였으나, 본 발명은 이에 한정되지 않고, 파인 타임-투-디지털 컨버터(132)는 제3 펄스 신호(PS3)의 길이를 디지털 값으로 변환할 수 있는 임의의 구조로 구현될 수 있다.

도 3 내지 14를 참조하여 상술한 바와 같이, 제1 디지털 코드 생성기(110)는 제1 유닛 딜레이(UD1)에 기초하여 클럭 신호(CLK)의 상기 하이 레벨 구간의 길이 및 클럭 신호(CLK)의 상기 로우 레벨 구간의 길이에 대해 각각 상기 타임-투-디지털 변환을 수행하여 하이 디지털 코드(HDC) 및 로우 디지털 코드(LDC)를 생성하고, 클럭 지연 회로(120)는 하이 디지털 코드(HDC) 및 로우 디지털 코드(LDC) 중에서 작은 값에 상응하는 제1 디지털 코드(DC1)에 상응하는 시간 동안 클럭 신호(CLK)를 지연시켜 지연 클럭 신호(D_CLK)를 생성할 수 있다. 따라서 지연 클럭 신호(D_CLK)의 상기 긴 구간의 시작 시점으로부터 클럭 신호(CLK)의 상기 긴 구간의 종료 시점까지의 길이는 클럭 신호(CLK)의 듀티 사이클 에러를 나타낼 수 있다. 제2 디지털 코드 생성기(130)는 제1 유닛 딜레이(UD1) 보다 작은 제2 유닛 딜레이(UD2)에 기초하여 지연 클럭 신호(D_CLK)의 상기 긴 구간의 시작 시점으로부터 클럭 신호(CLK)의 상기 긴 구간의 종료 시점까지의 길이에 대해 보다 정밀하게 타임-투-디지털 변환을 수행하여 듀티 에러 디지털 코드(DEDC)를 생성할 수 있다. 따라서 듀티 사이클 에러 검출 회로(100)로부터 생성되는 듀티 에러 디지털 코드(DEDC)는 클럭 신호(CLK)의 듀티 사이클 에러를 효과적으로 나타낼 수 있다.

도 15는 도 2의 제1 듀티 사이클 보정 회로(10)에 포함되는 위상 정렬 회로(200)의 일 예를 나타내는 블록도이다.

도 15를 참조하면, 위상 정렬 회로(200)는 위상 분리기(210), 제1 경로 선택기(220), 클럭 지연 회로(230) 및 제2 경로 선택기(240)를 포함할 수 있다.

위상 분리기(210)는 클럭 신호(CLK)를 수신할 수 있다. 위상 분리기(210)는 클럭 신호(CLK)를 반전시켜 클럭 신호(CLK)의 반전 신호에 상응하는 반전 클럭 신호(CLKB)를 생성하고, 클럭 신호(CLK) 및 반전 클럭 신호(CLKB)를 서로 동기시켜 출력할 수 있다.

제1 경로 선택기(220)는 위상 분리기(210)로부터 클럭 신호(CLK) 및 반전 클럭 신호(CLKB)를 수신할 수 있다. 제1 경로 선택기(220)는 싸인 신호(SS)의 논리 레벨에 기초하여 클럭 신호(CLK) 및 반전 클럭 신호(CLKB) 중의 하나를 제1 출력 단자를 통해 제1 내부 클럭 신호(I_CLK1)로서 출력하고, 클럭 신호(CLK) 및 반전 클럭 신호(CLKB)를 중의 다른 하나를 제2 출력 단자를 통해 제3 내부 클럭 신호(I_CLK3)로서 출력할 수 있다.

상술한 바와 같이, 듀티 사이클 에러 검출 회로(100)는 클럭 신호(CLK)의 상기 하이 레벨 구간이 클럭 신호(CLK)의 상기 로우 레벨 구간 보다 긴 경우, 제1 논리 레벨을 갖는 싸인 신호(SS)를 생성하고, 클럭 신호(CLK)의 상기 로우 레벨 구간이 클럭 신호(CLK)의 상기 하이 레벨 구간 보다 긴 경우, 제2 논리 레벨을 갖는 싸인 신호(SS)를 생성할 수 있다.

따라서 싸인 신호(SS)가 상기 제1 논리 레벨을 갖는 경우 제1 경로 선택기(220)는 클럭 신호(CLK)의 상기 하이 레벨 구간이 클럭 신호(CLK)의 상기 로우 레벨 구간 보다 긴 것으로 판단할 수 있다. 이 경우, 제1 경로 선택기(220)는 반전 클럭 신호(CLKB)를 상기 제1 출력 단자를 통해 제1 내부 클럭 신호(I_CLK1)로서 출력하고, 클럭 신호(CLK)를 상기 제2 출력 단자를 통해 제3 내부 클럭 신호(I_CLK3)로서 출력할 수 있다.

반면에, 싸인 신호(SS)가 상기 제2 논리 레벨을 갖는 경우 제1 경로 선택기(220)는 클럭 신호(CLK)의 상기 로우 레벨 구간이 클럭 신호(CLK)의 상기 하이 레벨 구간 보다 긴 것으로 판단할 수 있다. 이 경우, 제1 경로 선택기(220)는 클럭 신호(CLK)를 상기 제1 출력 단자를 통해 제1 내부 클럭 신호(I_CLK1)로서 출력하고, 반전 클럭 신호(CLKB)를 상기 제2 출력 단자를 통해 제3 내부 클럭 신호(I_CLK3)로서 출력할 수 있다.

클럭 지연 회로(230)는 제3 내부 클럭 신호(I_CLK3)를 듀티 에러 디지털 코드(DEDC)의 절반에 상응하는 시간 동안 지연시켜 제2 내부 클럭 신호(I_CLK2)를 생성할 수 있다.

일 실시예에 있어서, 클럭 지연 회로(230)는 제2 유닛 딜레이(UD2)에 기초하여 듀티 에러 디지털 코드(DEDC)의 절반에 대해 디지털-투-타임 변환을 수행하여 생성되는 지연 시간 동안 제3 내부 클럭 신호(I_CLK3)를 지연시켜 제2 내부 클럭 신호(I_CLK2)를 생성할 수 있다.

도 16은 도 15의 위상 정렬 회로(200)에 포함되는 클럭 지연 회로(230)의 일 예를 나타내는 블록도이다.

도 16을 참조하면, 클럭 지연 회로(230)는 제1 내지 제(m/2) 지연 회로들(231-1, 231-2, ..., 231-(m/2)) 및 지연 컨트롤러(232)를 포함할 수 있다.

클럭 지연 회로(230)는 제3 내부 클럭 신호(I_CLK3)를 듀티 에러 디지털 코드(DEDC)의 절반에 상응하는 시간 동안 지연시켜 제2 내부 클럭 신호(I_CLK2)를 생성하므로, 클럭 지연 회로(230)에 포함되는 제1 내지 제(m/2) 지연 회로들(231-1, 231-2, ..., 231-(m/2))의 개수는 듀티 에러 디지털 코드(DEDC)를 생성하는 제2 디지털 코드 생성기(130)의 파인 타임-투-디지털 컨버터(132)에 포함되는 제1 내지 제m 지연 회로들(133-1, 133-2, ..., 133-m)의 개수의 절반일 수 있다.

제1 내지 제(m/2) 지연 회로들(231-1, 231-2, ..., 231-(m/2))은 서로 직렬로 연결될 수 있다. 즉, 제t(t는 (m/2-1) 이하의 양의 정수) 지연 회로(231-t)의 출력 신호는 제(t+1) 지연 회로(231-(t+1))의 입력 신호로서 제공될 수 있다. 제3 내부 클럭 신호(I_CLK3)는 제1 지연 회로(231-1)의 상기 입력 신호로서 제공될 수 있다.

제1 내지 제(m/2) 지연 회로들(231-1, 231-2, ..., 231-(m/2)) 각각은 상기 입력 신호를 제2 유닛 딜레이(UD2) 동안 지연시켜 제1 내지 제(m/2) 출력 신호들(OC2_1, OC2_2, ..., OC2_(m/2))로서 출력할 수 있다.

일 실시예에 있어서, 도 16에 도시된 바와 같이, 제1 내지 제(m/2) 지연 회로들(231-1, 231-2, ..., 231-(m/2)) 각각은 짝수개의 인버터들을 포함할 수 있다.

지연 컨트롤러(232)는 듀티 에러 디지털 코드(DEDC)의 절반에 기초하여 제1 내지 제(m/2) 지연 회로들(231-1, 231-2, ..., 231-(m/2))로부터 제공되는 제1 내지 제(m/2) 출력 클럭 신호들(OC2_1, OC2_2, ..., OC2_(m/2)) 중의 하나를 제2 내부 클럭 신호(I_CLK2)로서 출력할 수 있다.

예를 들어, 듀티 에러 디지털 코드(DEDC)에 포함되는 "1"의 개수가 b인 경우, 지연 컨트롤러(232)는 제(b/2) 지연 회로(231-(b/2))로부터 제공되는 제(b/2) 출력 클럭 신호(OC2_(b/2))를 제2 내부 클럭 신호(I_CLK2)로서 출력할 수 있다.

다시 도 15를 참조하면, 제2 경로 선택기(240)는 제1 경로 선택기(220)로부터 제1 내부 클럭 신호(I_CLK1)를 수신하고, 클럭 지연 회로(230)로부터 제2 내부 클럭 신호(I_CLK2)를 수신할 수 있다. 제2 경로 선택기(240)는 싸인 신호(SS)의 논리 레벨에 기초하여 제1 내부 클럭 신호(I_CLK1) 및 제2 내부 클럭 신호(I_CLK2) 중의 하나를 제1 출력 단자를 통해 출력하고, 제1 내부 클럭 신호(I_CLK1) 및 제2 내부 클럭 신호(I_CLK2) 중의 다른 하나를 제2 출력 단자를 통해 출력할 수 있다.

따라서 싸인 신호(SS)가 상기 제1 논리 레벨을 갖는 경우 제2 경로 선택기(240)는 클럭 신호(CLK)의 상기 하이 레벨 구간이 클럭 신호(CLK)의 상기 로우 레벨 구간 보다 긴 것으로 판단할 수 있다. 이 경우, 제2 경로 선택기(240)는 제2 내부 클럭 신호(I_CLK2)를 상기 제1 출력 단자를 통해 출력하고, 제1 내부 클럭 신호(I_CLK1)를 상기 제2 출력 단자를 통해 출력할 수 있다.

반면에, 싸인 신호(SS)가 상기 제2 논리 레벨을 갖는 경우 제2 경로 선택기(240)는 클럭 신호(CLK)의 상기 로우 레벨 구간이 클럭 신호(CLK)의 상기 하이 레벨 구간 보다 긴 것으로 판단할 수 있다. 이 경우, 제2 경로 선택기(240)는 제1 내부 클럭 신호(I_CLK1)를 상기 제1 출력 단자를 통해 출력하고, 제2 내부 클럭 신호(I_CLK2)를 상기 제2 출력 단자를 통해 출력할 수 있다.

도 17은 도 15의 위상 정렬 회로(200)의 동작을 설명하기 위한 도면이다.

도 17에 도시된 클럭 신호(CLK)는 도 12에 도시된 클럭 신호(CLK)와 동일하다.

따라서, 도 11 내지 14를 참조하여 상술한 바와 같이, 클럭 지연 회로(230)가 듀티 사이클 에러 검출 회로(100)로부터 수신하는 듀티 에러 디지털 코드(DEDC)는 "1111111100000000"일 수 있다.

제1 경로 선택기(220)는 싸인 신호(SS)의 논리 레벨에 기초하여 클럭 신호(CLK)의 상기 하이 레벨 구간이 클럭 신호(CLK)의 상기 로우 레벨 구간 보다 긴 것으로 판단할 수 있다. 따라서, 도 17에 도시된 바와 같이, 제1 경로 선택기(220)는 반전 클럭 신호(CLKB)를 상기 제1 출력 단자를 통해 제1 내부 클럭 신호(I_CLK1)로서 출력하고, 클럭 신호(CLK)를 상기 제2 출력 단자를 통해 제3 내부 클럭 신호(I_CLK3)로서 출력할 수 있다.

듀티 에러 디지털 코드(DEDC)에 포함되는 "1"의 개수는 8이므로, 듀티 에러 디지털 코드(DEDC)의 절반에 포함되는 "1"의 개수는 4일 수 있다. 따라서, 도 17에 도시된 바와 같이, 클럭 지연 회로(230)로부터 출력되는 제2 내부 클럭 신호(I_CLK2)는 제3 내부 클럭 신호(I_CLK3)가 제2 유닛 딜레이(UD2)의 4배 만큼 지연된 신호일 수 있다.

도 17에 도시된 바와 같이, 제1 내부 클럭 신호(I_CLK1)의 상승 에지와 제2 내부 클럭 신호(I_CLK2)의 상승 에지 사이의 시간 간격은 클럭 신호(CLK)의 주기(T)의 절반에 상응할 수 있다.

도 18은 도 2의 제1 듀티 사이클 보정 회로(10)에 포함되는 클럭 합성 회로(300)의 일 예를 나타내는 블록도이다.

도 18을 참조하면, 클럭 합성 회로(300a)는 멀티플렉서(310) 및 플립플롭(320)을 포함할 수 있다.

멀티플렉서(310)는 제2 경로 선택기(240)의 상기 제1 출력 단자 및 상기 제2 출력 단자로부터 제1 내부 클럭 신호(I_CLK1) 및 제2 내부 클럭 신호(I_CLK2)를 수신할 수 있다.

상술한 바와 같이, 클럭 신호(CLK)의 상기 하이 레벨 구간이 클럭 신호(CLK)의 상기 로우 레벨 구간 보다 긴 경우, 멀티플렉서(310)는 제2 경로 선택기(240)의 상기 제1 출력 단자로부터 제2 내부 클럭 신호(I_CLK2)를 수신하고 제2 경로 선택기(240)의 상기 제2 출력 단자로부터 제1 내부 클럭 신호(I_CLK1)를 수신할 수 있다. 반면에, 클럭 신호(CLK)의 상기 로우 레벨 구간이 클럭 신호(CLK)의 상기 하이 레벨 구간 보다 긴 경우, 멀티플렉서(310)는 제2 경로 선택기(240)의 상기 제1 출력 단자로부터 제1 내부 클럭 신호(I_CLK1)를 수신하고 제2 경로 선택기(240)의 상기 제2 출력 단자로부터 제2 내부 클럭 신호(I_CLK2)를 수신할 수 있다.

멀티플렉서(310)는 플립플롭(320)으로부터 제공되는 클럭 선택 신호(CSS)에 응답하여 제1 내부 클럭 신호(I_CLK1) 및 제2 내부 클럭 신호(I_CLK2) 중의 하나를 제어 클럭 신호(CON_CLK)로서 출력할 수 있다. 예를 들어, 클럭 선택 신호(CSS)가 논리 하이 레벨을 갖는 경우, 멀티플렉서(310)는 제2 경로 선택기(240)의 상기 제1 출력 단자로부터 제공되는 신호를 제어 클럭 신호(CON_CLK)로서 출력하고, 클럭 선택 신호(CSS)가 논리 로우 레벨을 갖는 경우, 멀티플렉서(310)는 제2 경로 선택기(240)의 상기 제2 출력 단자로부터 제공되는 신호를 제어 클럭 신호(CON_CLK)로서 출력할 수 있다.

플립플롭(320)은 제어 클럭 신호(CON_CLK)의 상승 에지에 동기되어 클럭 선택 신호(CSS)를 래치하여 보정 클럭 신호(C_CLK)로서 출력하고, 보정 클럭 신호(C_CLK)의 반전 신호를 클럭 선택 신호(CSS)로서 출력할 수 있다. 즉, 제어 클럭 신호(CON_CLK)의 상승 에지마다 클럭 선택 신호(CSS)가 토글링되므로, 멀티플렉서(310)는 제1 내부 클럭 신호(I_CLK1)의 상승 에지 및 제2 내부 클럭 신호(I_CLK2)의 상승 에지마다 제1 내부 클럭 신호(I_CLK1) 및 제2 내부 클럭 신호(I_CLK2)를 교번하여 제어 클럭 신호(CON_CLK)로서 출력할 수 있다. 따라서 플립플롭(320)으로부터 출력되는 보정 클럭 신호(C_CLK)는 제1 내부 클럭 신호(I_CLK1)의 상승 에지 및 제2 내부 클럭 신호(I_CLK2)의 상승 에지마다 토글링되는 신호일 수 있다.

상술한 바와 같이, 제1 내부 클럭 신호(I_CLK1)의 상승 에지와 제2 내부 클럭 신호(I_CLK2)의 상승 에지 사이의 시간 간격은 클럭 신호(CLK)의 주기(T)의 절반에 상응하므로, 클럭 합성 회로(300a)로부터 출력되는 보정 클럭 신호(C_CLK)는 클럭 신호(CLK)와 동일한 주기를 가지면서 듀티비(duty ratio)가 1:1인 신호일 수 있다.

도 19는 도 18의 클럭 합성 회로(300a)의 동작을 설명하기 위한 도면이다.

도 19에 도시된 클럭 신호(CLK), 반전 클럭 신호(CLKB), 제1 내부 클럭 신호(I_CLK1) 및 제2 내부 클럭 신호(I_CLK2)는 도 17에 도시된 클럭 신호(CLK), 반전 클럭 신호(CLKB), 제1 내부 클럭 신호(I_CLK1) 및 제2 내부 클럭 신호(I_CLK2)와 동일하다.

도 18을 참조하여 상술한 바와 같이, 멀티플렉서(310)는 제1 내부 클럭 신호(I_CLK1)의 상승 에지 및 제2 내부 클럭 신호(I_CLK2)의 상승 에지마다 제1 내부 클럭 신호(I_CLK1) 및 제2 내부 클럭 신호(I_CLK2)를 교번하여 제어 클럭 신호(CON_CLK)로서 출력하고, 플립플롭(320)은 제어 클럭 신호(CON_CLK)의 상승 에지마다 토글링되는 보정 클럭 신호(C_CLK)를 출력할 수 있다.

따라서, 도 19에 도시된 바와 같이, 클럭 합성 회로(300a)는 제1 내부 클럭 신호(I_CLK1)의 상승 에지 및 제2 내부 클럭 신호(I_CLK2)의 상승 에지마다 토글링되는 보정 클럭 신호(C_CLK)를 생성할 수 있다. 즉, 클럭 합성 회로(300a)로부터 출력되는 보정 클럭 신호(C_CLK)는 클럭 신호(CLK)와 동일한 주기를 가지면서 듀티비가 1:1인 신호일 수 있다.

도 20은 도 2의 제1 듀티 사이클 보정 회로(10)에 포함되는 클럭 합성 회로(300)의 다른 예를 나타내는 블록도이다.

도 20을 참조하면, 클럭 합성 회로(300b)는 제1 주파수 분주기(frequency divider)(330), 제2 주파수 분주기(340) 및 배타적 논리합(XOR) 게이트(350)를 포함할 수 있다.

제1 주파수 분주기(330)는 제1 내부 클럭 신호(I_CLK1) 및 제2 내부 클럭 신호(I_CLK2) 중의 하나의 상승 에지에 토글링되는 제1 분주 클럭 신호(DV_CLK1)를 생성할 수 있다. 따라서 제1 분주 클럭 신호(DV_CLK1)의 주기는 클럭 신호(CLK)의 주기(T)의 두 배에 상응할 수 있다.

제2 주파수 분주기(340)는 제1 내부 클럭 신호(I_CLK1) 및 제2 내부 클럭 신호(I_CLK2) 중의 다른 하나의 상승 에지에 토글링되는 제2 분주 클럭 신호(DV_CLK2)를 생성할 수 있다. 따라서 제2 분주 클럭 신호(DV_CLK2)의 주기는 클럭 신호(CLK)의 주기(T)의 두 배에 상응할 수 있다.

따라서 제1 분주 클럭 신호(DV_CLK1) 및 제2 분주 클럭 신호(DV_CLK2)는 서로 90도의 위상차를 가질 수 있다.

배타적 논리합 게이트(350)는 제1 분주 클럭 신호(DV_CLK1) 및 제2 분주 클럭 신호(DV_CLK2)에 대해 배타적 논리합(XOR) 연산을 수행하여 보정 클럭 신호(C_CLK)를 생성할 수 있다.

도 21은 도 20의 클럭 합성 회로(300b)의 동작을 설명하기 위한 도면이다.

도 21에 도시된 클럭 신호(CLK), 반전 클럭 신호(CLKB), 제1 내부 클럭 신호(I_CLK1) 및 제2 내부 클럭 신호(I_CLK2)는 도 17에 도시된 클럭 신호(CLK), 반전 클럭 신호(CLKB), 제1 내부 클럭 신호(I_CLK1) 및 제2 내부 클럭 신호(I_CLK2)와 동일하다.

도 20을 참조하여 상술한 바와 같이, 제1 주파수 분주기(330)는 제1 내부 클럭 신호(I_CLK1)의 상승 에지에 토글링되는 제1 분주 클럭 신호(DV_CLK1)를 생성하고, 제2 주파수 분주기(340)는 제2 내부 클럭 신호(I_CLK2)의 상승 에지에 토글링되는 제2 분주 클럭 신호(DV_CLK2)를 생성할 수 있다. 따라서, 도 21에 도시된 바와 같이, 제1 분주 클럭 신호(DV_CLK1) 및 제2 분주 클럭 신호(DV_CLK2)는 클럭 신호(CLK)의 주기(T)의 두 배에 상응하는 주기를 가지면서 서로 90도의 위상차를 갖는 신호일 수 있다.

배타적 논리합 게이트(350)는 제1 분주 클럭 신호(DV_CLK1) 및 제2 분주 클럭 신호(DV_CLK2)에 대해 배타적 논리합(XOR) 연산을 수행하여 보정 클럭 신호(C_CLK)를 생성하므로, 도 21에 도시된 바와 같이, 배타적 논리합 게이트(350)로부터 출력되는 보정 클럭 신호(C_CLK)는 클럭 신호(CLK)와 동일한 주기를 가지면서 듀티비가 1:1인 신호일 수 있다.

도 2 내지 21을 참조하여 상술한 바와 같이, 듀티 사이클 에러 검출 회로(100)는 클럭 신호(CLK)의 상기 하이 레벨 구간 및 클럭 신호(CLK)의 상기 로우 레벨 구간 중에서 긴 구간을 나타내는 싸인 신호(SS) 및 상기 하이 레벨 구간의 길이와 상기 로우 레벨 구간의 길이의 차이에 상응하는 듀티 에러 디지털 코드(DEDC)를 생성하고, 위상 정렬 회로(200)는 싸인 신호(SS)의 논리 레벨에 기초하여 클럭 신호(CLK) 및 반전 클럭 신호(CLKB) 중의 하나를 제1 내부 클럭 신호(I_CLK1)로서 출력하고, 클럭 신호(CLK) 및 반전 클럭 신호(CLKB) 중의 다른 하나를 듀티 에러 디지털 코드(DEDC)의 절반에 상응하는 시간 동안 지연시켜 제2 내부 클럭 신호(I_CLK2)로서 출력하고, 클럭 합성 회로(300)는 제1 내부 클럭 신호(I_CLK1)의 상승 에지 및 제2 내부 클럭 신호(I_CLK2)의 상승 에지마다 토글링되는 보정 클럭 신호(C_CLK)를 생성한다.

이와 같이, 위상 정렬 회로(200)는 클럭 신호(CLK)를 한 주기 동안 지연시킬 필요 없이 클럭 신호(CLK)의 상기 하이 레벨 구간의 길이와 상기 로우 레벨 구간의 길이의 차이의 절반에 상응하는 시간 동안만 클럭 신호(CLK) 또는 반전 클럭 신호(CLKB)를 지연시킴으로써 제2 내부 클럭 신호(I_CLK2)를 생성하므로, 본 발명에 따른 제1 듀티 사이클 보정 회로(10)는 적은 면적으로 구현가능하면서도 빠른 속도로 클럭 신호(CLK)의 듀티 사이클 에러를 보정하여 보정 클럭 신호(C_CLK)를 생성할 수 있다.

도 22는 도 2에 도시된 제1 듀티 사이클 보정 회로(10)의 다른 예를 나타내는 블록도이다.

도 22를 참조하면, 도 22의 제1 듀티 사이클 보정 회로(10b)는 도 3의 제1 듀티 사이클 보정 회로(10a)에서 멀티플렉서(410)를 더 포함할 수 있다.

이 경우, 듀티 사이클 에러 검출 회로(100)에 포함되는 제1 디지털 코드 생성기(110)는 하이 디지털 코드(HDC)와 로우 디지털 코드(LDC)를 비교하여 바이패스 신호(BP)를 생성할 수 있다.

예를 들어, 하이 디지털 코드(HDC)와 로우 디지털 코드(LDC)가 서로 다른 경우, 제1 디지털 코드 생성기(110)는 클럭 신호(CLK)에 듀티 사이클 에러가 존재하는 것으로 판단하고 바이패스 신호(BP)를 비활성화시킬 수 있다. 반면에, 하이 디지털 코드(HDC)와 로우 디지털 코드(LDC)가 동일한 경우, 제1 디지털 코드 생성기(110)는 클럭 신호(CLK)에 듀티 사이클 에러가 존재하지 않는 것으로 판단하고 바이패스 신호(BP)를 활성화시킬 수 있다.

멀티플렉서(410)는 클럭 신호(CLK) 및 보정 클럭 신호(C_CLK)를 수신할 수 있다. 멀티플렉서(410)는 바이패스 신호(BP)가 비활성화되는 경우 보정 클럭 신호(C_CLK)를 출력하고, 바이패스 신호(BP)가 활성화되는 경우 클럭 신호(CLK)를 출력할 수 있다.

따라서 제1 듀티 사이클 보정 회로(10b)는 클럭 신호(CLK)에 듀티 사이클 에러가 존재하는 것으로 판단되는 경우 상기 듀티 사이클 에러가 보정된 보정 클럭 신호(C_CLK)를 출력하고, 클럭 신호(CLK)에 듀티 사이클 에러가 존재하지 않는 것으로 판단되는 경우 클럭 신호(CLK)를 그대로 출력할 수 있다.

멀티플렉서(410)로부터 출력되는 신호는 지연 라인(20)에 보정 클럭 신호(C_CLK)로서 제공될 수 있다.

따라서 제1 듀티 사이클 보정 회로(10b)가 클럭 신호(CLK)를 수신하는 시점으로부터 보정 클럭 신호(C_CLK)를 지연 라인(20)에 제공하는 데에 소요되는 시간은 더욱 감소할 수 있다.

도 23은 도 2에 도시된 제1 듀티 사이클 보정 회로(10)의 또 다른 예를 나타내는 블록도이다.

도 23을 참조하면, 도 23의 제1 듀티 사이클 보정 회로(10c)는 도 3의 제1 듀티 사이클 보정 회로(10a)에서 멀티플렉서(410) 및 논리합(OR) 게이트(420)를 더 포함할 수 있다.

이 경우, 듀티 사이클 에러 검출 회로(100)에 포함되는 제1 디지털 코드 생성기(110)는 하이 디지털 코드(HDC)와 로우 디지털 코드(LDC)를 비교하여 제1 제어 신호(CON1)를 생성할 수 있다.

예를 들어, 하이 디지털 코드(HDC)와 로우 디지털 코드(LDC)가 서로 다른 경우, 제1 디지털 코드 생성기(110)는 클럭 신호(CLK)에 듀티 사이클 에러가 존재하는 것으로 판단하고 제1 제어 신호(CON1)를 비활성화시킬 수 있다. 반면에, 하이 디지털 코드(HDC)와 로우 디지털 코드(LDC)가 동일한 경우, 제1 디지털 코드 생성기(110)는 클럭 신호(CLK)에 듀티 사이클 에러가 존재하지 않는 것으로 판단하고 제1 제어 신호(CON1)를 활성화시킬 수 있다.

듀티 사이클 에러 검출 회로(100)에 포함되는 제2 디지털 코드 생성기(130)는 듀티 에러 디지털 코드(DEDC)와 문턱 코드를 비교하여 제2 제어 신호(CON2)를 생성할 수 있다. 상기 문턱 코드는 제2 디지털 코드 생성기(130)에 미리 저장될 수 있다.

예를 들어, 듀티 에러 디지털 코드(DEDC)가 상기 문턱 코드 보다 크거나 같은 경우, 제2 디지털 코드 생성기(130)는 클럭 신호(CLK)에 듀티 사이클 에러가 존재하는 것으로 판단하고 제2 제어 신호(CON2)를 비활성화시킬 수 있다. 반면에, 듀티 에러 디지털 코드(DEDC)가 상기 문턱 코드 보다 작은 경우, 제2 디지털 코드 생성기(130)는 클럭 신호(CLK)에 듀티 사이클 에러가 존재하지 않는 것으로 판단하고 제2 제어 신호(CON2)를 활성화시킬 수 있다.

논리합 게이트(420)는 제1 제어 신호(CON1) 및 제2 제어 신호(CON2)에 대해 논리합(OR) 연산을 수행하여 바이패스 신호(BP)를 생성할 수 있다.

따라서 제1 듀티 사이클 보정 회로(10c)는 클럭 신호(CLK)에 듀티 사이클 에러가 존재하는 것으로 판단되는 경우 상기 듀티 사이클 에러가 보정된 보정 클럭 신호(C_CLK)를 출력하고, 클럭 신호(CLK)에 듀티 사이클 에러가 존재하지 않는 것으로 판단되는 경우 클럭 신호(CLK)를 그대로 출력할 수 있다.

따라서 제1 듀티 사이클 보정 회로(10c)가 클럭 신호(CLK)를 수신하는 시점으로부터 보정 클럭 신호(C_CLK)를 지연 라인(20)에 제공하는 데에 소요되는 시간은 더욱 감소할 수 있다.

도 24는 도 1의 지연 고정 루프(1000)에 포함되는 제2 듀티 사이클 보정 회로(30)의 일 예를 나타내는 블록도이다.

도 24를 참조하면, 제2 듀티 사이클 보정 회로(30)는 적분기(31), 비교기(COMP)(33), 카운터(35) 및 듀티 조절 회로(37)를 포함할 수 있다.

적분기(31)는 피드백 루프를 통해 출력 클럭 신호(O_CLK)를 수신할 수 있다. 적분기(31)는 출력 클럭 신호(O_CLK)의 하이 레벨 구간에 대해 적분 동작을 수행하여 제1 전압(V1)을 생성하고, 출력 클럭 신호(O_CLK)의 로우 레벨 구간에 대해 적분 동작을 수행하여 제2 전압(V2)을 생성할 수 있다. 따라서 제1 전압(V1)의 크기는 출력 클럭 신호(O_CLK)의 상기 하이 레벨 구간의 길이에 비례하고, 제2 전압(V2)의 크기는 출력 클럭 신호(O_CLK)의 상기 로우 레벨 구간의 길이에 비례할 수 있다. 일 실시예에 있어서, 적분기(31)는 차지 펌프(charge pump)를 사용하여 상기 적분 동작을 수행할 수 있다.

비교기(33)는 제1 전압(V1)의 크기 및 제2 전압(V2)의 크기를 비교하여 업다운 신호(UD)를 생성할 수 있다. 예를 들어, 비교기(33)는 제1 전압(V1)의 크기가 제2 전압(V2)의 크기보다 큰 경우 제1 논리 레벨을 갖는 업다운 신호(UD)를 생성하고, 제1 전압(V1)의 크기가 제2 전압(V2)의 크기보다 작은 경우 제2 논리 레벨을 갖는 업다운 신호(UD)를 생성할 수 있다.

카운터(35)는 업다운 신호(UD)에 기초하여 듀티 제어 코드(DUTY_CC)를 생성할 수 있다. 예를 들어, 카운터(35)는 비교기(33)로부터 상기 제1 논리 레벨을 갖는 업다운 신호(UD)를 수신하는 경우, 듀티 제어 코드(DUTY_CC)에 대해 업카운트 동작을 수행하여 듀티 제어 코드(DUTY_CC)를 증가시키고, 비교기(33)로부터 상기 제2 논리 레벨을 갖는 업다운 신호(UD)를 수신하는 경우, 듀티 제어 코드(DUTY_CC)에 대해 다운카운트 동작을 수행하여 듀티 제어 코드(DUTY_CC)를 감소시킬 수 있다.

듀티 조절 회로(37)는 듀티 제어 코드(DUTY_CC)에 기초하여 지연 보정 클럭 신호(DC_CLK)의 듀티 사이클을 조절하여 출력 클럭 신호(O_CLK)를 생성할 수 있다.

일 실시예에 있어서, 듀티 조절 회로(37)는 듀티 제어 코드(DUTY_CC)에 기초하여 지연 보정 클럭 신호(DC_CLK)의 슬루 레이트(slew rate)를 조절함으로써 출력 클럭 신호(O_CLK)를 생성할 수 있다.

예를 들어, 듀티 조절 회로(37)는 지연 보정 클럭 신호(DC_CLK)를 반전시켜 듀티 제어 코드(DUTY_CC)에 기초하여 결정되는 기울기(slope)로 천이되는 중간 클럭 신호를 생성하고, 상기 중간 클럭 신호를 다시 반전시켜 출력 클럭 신호(O_CLK)를 생성할 수 있다.

일 실시예에 있어서, 듀티 조절 회로(37)는 제1 인버터 및 제2 인버터를 포함할 수 있다. 상기 제1 인버터는 지연 보정 클럭 신호(DC_CLK)를 반전시켜 상기 중간 클럭 신호를 생성할 수 있다. 이 때, 상기 제1 인버터는 듀티 제어 코드(DUTY_CC)에 기초하여 상기 중간 클럭 신호의 상승 천이의 슬루 레이트 및 하강 천이의 슬루 레이트를 가변할 수 있다. 상기 제2 인버터는 상기 중간 클럭 신호를 반전시켜 출력 클럭 신호(O_CLK)를 생성할 수 있다.

따라서 듀티 조절 회로(37)는 듀티 제어 코드(DUTY_CC)에 기초하여 상기 중간 클럭 신호의 슬루 레이트를 조절함으로써 지연 보정 클럭 신호(DC_CLK)의 듀티 사이클 에러를 조절하여 출력 클럭 신호(O_CLK)를 생성할 수 있다.

도 24에 도시된 바와 같이, 제2 듀티 사이클 보정 회로(30)는 피드백 루프를 통해 도 24를 참조하여 상술한 바와 같은 동작을 반복적으로 수행하므로, 제2 듀티 사이클 보정 회로(30)는 높은 해상도로 정밀하게 지연 보정 클럭 신호(DC_CLK)의 듀티 사이클 에러를 보정하여 출력 클럭 신호(O_CLK)를 생성할 수 있다.

도 25는 도 1의 지연 고정 루프(1000)에 포함되는 지연 제어 회로(40)의 일 예를 나타내는 블록도이다.

도 25를 참조하면, 지연 제어 회로(40)는 복제 지연 회로(41), 위상 검출기(43) 및 코드 생성기(45)를 포함할 수 있다.

복제 지연 회로(41)는 제2 듀티 사이클 보정 회로(30)로부터 출력 클럭 신호(O_CLK)를 수신할 수 있다. 복제 지연 회로(41)는 출력 클럭 신호(O_CLK)를 지연시켜 지연 출력 클럭 신호(DO_CLK)를 생성할 수 있다.

일 실시예에 있어서, 복제 지연 회로(41)는 지연 고정 루프(1000)로부터 출력 클럭 신호(O_CLK)를 사용하여 동작하는 외부의 전자 장치까지의 경로에서의 지연을 모델링하여 구현될 수 있다.

위상 검출기(43)는 클럭 신호(CLK)의 위상과 지연 출력 클럭 신호(DO_CLK)의 위상을 비교하여 위상 제어 신호(PCC)를 생성할 수 있다. 예를 들어, 위상 검출기(43)는 클럭 신호(CLK)의 위상이 지연 출력 클럭 신호(DO_CLK)의 위상보다 빠른 경우 제1 논리 레벨을 갖는 위상 제어 신호(PCC)를 생성하고, 클럭 신호(CLK)의 위상이 지연 출력 클럭 신호(DO_CLK)의 위상보다 느린 경우 제2 논리 레벨을 갖는 위상 제어 신호(PCC)를 생성할 수 있다.

코드 생성기(45)는 위상 제어 신호(PCC)에 기초하여 지연 제어 코드(DELAY_CC)를 생성할 수 있다. 예를 들어, 코드 생성기(45)는 위상 검출기(43)로부터 상기 제1 논리 레벨을 갖는 위상 제어 신호(PCC)를 수신하는 경우, 지연 제어 코드(DELAY_CC)에 대해 업카운트 동작을 수행하여 지연 제어 코드(DELAY_CC)를 증가시키고, 위상 검출기(43)로부터 상기 제2 논리 레벨을 갖는 위상 제어 신호(PCC)를 수신하는 경우, 지연 제어 코드(DELAY_CC)에 대해 다운카운트 동작을 수행하여 지연 제어 코드(DELAY_CC)를 감소시킬 수 있다.

코드 생성기(45)는 지연 제어 코드(DELAY_CC)를 지연 라인(20)에 제공할 수 있다.

지연 라인(20)은 지연 제어 코드(DELAY_CC)에 상응하는 시간 동안 보정 클럭 신호(C_CLK)를 지연시켜 지연 보정 클럭 신호(DC_CLK)를 생성할 수 있다.

도 1 내지 25를 참조하여 상술한 바와 같이, 제1 듀티 사이클 보정 회로(10)는 피드백 루프를 포함하지 않고 타임-투-디지털 변환에 기초하여 디지털 방식으로 클럭 신호(CLK)의 듀티 사이클을 보정하여 보정 클럭 신호(C_CLK)를 생성하므로, 제1 듀티 사이클 보정 회로(10)는 빠른 속도로 클럭 신호(CLK)의 듀티 사이클 에러를 보정하여 보정 클럭 신호(C_CLK)를 생성할 수 있다.

또한, 제2 듀티 사이클 보정 회로(30)는 피드백 루프를 통해 출력 클럭 신호(O_CLK)를 수신하고, 출력 클럭 신호(O_CLK)에 대해 적분 동작을 수행하여 아날로그 방식으로 지연 보정 클럭 신호(DC_CLK)의 듀티 사이클 에러를 보정하여 출력 클럭 신호(O_CLK)를 생성하므로, 제2 듀티 사이클 보정 회로(30)는 높은 해상도로 정밀하게 지연 보정 클럭 신호(DC_CLK)의 듀티 사이클 에러를 보정하여 출력 클럭 신호(O_CLK)를 생성할 수 있다.

도 26은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.

도 26을 참조하면, 메모리 장치(600)는 제어 회로(610), 로우 디코더(620), 컬럼 디코더(630), 메모리 셀 어레이(640), 데이터 입출력 버퍼(650), 및 지연 고정 루프(1000)를 포함할 수 있다.

메모리 셀 어레이(640)는 로우들 및 컬럼들로 배열되는 복수의 메모리 셀들을 포함할 수 있다.

로우 디코더(620)는 메모리 셀 어레이(640)에 포함되는 상기 복수의 메모리 셀들과 복수의 워드 라인들(WL1~WLx)을 통해 연결될 수 있다. 예를 들어, 제1 워드 라인(WL1)은 첫 번째 로우에 배치되는 메모리 셀들과 연결되고, 제x 워드 라인(WLx)은 x-번째 로우에 배치되는 메모리 셀들과 연결될 수 있다. 여기서, x는 양의 정수를 나타낸다.

컬럼 디코더(630)는 메모리 셀 어레이(640)에 포함되는 상기 복수의 메모리 셀들과 복수의 비트 라인들(BL1~BLy)을 통해 연결될 수 있다. 예를 들어, 제1 비트 라인(BL1)은 첫 번째 컬럼에 배치되는 메모리 셀들과 연결되고, 제y 비트 라인(BLy)은 y-번째 컬럼에 배치되는 메모리 셀들과 연결될 수 있다. 여기서, y는 양의 정수를 나타낸다.

지연 고정 루프(1000)는 클럭 신호(CLK)를 수신할 수 있다. 지연 고정 루프(1000)는 클럭 신호(CLK)의 듀티 사이클 에러를 보정하여 클럭 신호(CLK)와 동기되는 출력 클럭 신호(O_CLK)를 생성할 수 있다.

메모리 장치(600)에 포함되는 지연 고정 루프(1000)는 도 1에 도시된 지연 고정 루프(1000)로 구현될 수 있다. 도 1의 지연 고정 루프(1000)의 구성 및 동작에 대해서는 도 1 내지 25를 참조하여 상술하였으므로, 여기서는 메모리 장치(600)에 포함되는 지연 고정 루프(1000)에 대한 상세한 설명은 생략한다.

제어 회로(610)는 메모리 장치(600)의 전반적인 동작을 제어할 수 있다. 예를 들어, 제어 회로(610)는 외부의 메모리 컨트롤러로부터 제공되는 커맨드 신호(CMD)를 디코딩하여 메모리 장치(600)가 기입 동작 또는 독출 동작을 수행하도록 메모리 장치(600)를 제어할 수 있다. 또한, 제어 회로(610)는 상기 외부의 메모리 컨트롤러로부터 제공되는 어드레스 신호(ADDR)를 디코딩하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(610)는 로우 어드레스(R_ADDR)를 로우 디코더(620)에 제공하고 컬럼 어드레스(C_ADDR)를 컬럼 디코더(630)에 제공할 수 있다.

로우 디코더(620)는 복수의 워드 라인들(WL1~WLx) 중에서 로우 어드레스(R_ADDR)에 상응하는 워드 라인을 활성화할 수 있다.

기입 모드에서, 데이터 입출력 버퍼(650)는 상기 외부의 메모리 컨트롤러로부터 제공되는 데이터(DQ)를 저장하고, 데이터(DQ)를 컬럼 디코더(630)에 제공할 수 있다. 컬럼 디코더(630)는 복수의 비트 라인들(BL1~BLy) 중에서 컬럼 어드레스(C_ADDR)에 상응하는 비트 라인에 연결되는 메모리 셀에 데이터 입출력 버퍼(650)로부터 수신되는 데이터(DQ)를 기입할 수 있다.

독출 모드에서, 컬럼 디코더(630)는 복수의 비트 라인들(BL1~BLy) 중에서 컬럼 어드레스(C_ADDR)에 상응하는 비트 라인을 통해 제공되는 데이터(DQ)를 데이터 입출력 버퍼(650)에 제공할 수 있다. 데이터 입출력 버퍼(650)는 컬럼 디코더(630)로부터 제공되는 데이터(DQ)를 저장하고, 지연 고정 루프(1000)로부터 제공되는 출력 클럭 신호(O_CLK)에 동기되어 데이터(DQ)를 상기 외부의 메모리 컨트롤러로 출력할 수 있다.

상술한 바와 같이, 메모리 장치(600)는 도 1에 도시된 지연 고정 루프(1000)를 포함하므로, 클럭 신호(CLK)의 주파수가 상대적으로 높은 경우에도, 상기 독출 모드에서 데이터(DQ)를 효과적으로 클럭 신호(CLK)에 동기시켜 출력할 수 있다.

도 27은 본 발명의 실시예들에 따른 메모리 장치가 전자 장치에 응용된 예를 나타내는 도면이다.

도 27을 참조하면, 전자 장치(800)는 어플리케이션 프로세서(810), 통신 회로(Connectivity)(820), 사용자 인터페이스(830), 비휘발성 메모리 장치(NVM)(840), 휘발성 메모리 장치(VM)(850) 및 파워 서플라이(860)를 포함할 수 있다. 실시예에 따라, 전자 장치(800)는 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 전자 장치일 수 있다.

어플리케이션 프로세서(810)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(810)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(810)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(810)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

통신 회로(820)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신 회로(820)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신 회로(820)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.

휘발성 메모리 장치(850)는 어플리케이션 프로세서(810)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 휘발성 메모리 장치(850)는 도 1에 도시된 지연 고정 루프(1000)를 포함하여 구성될 수 있다. 예를 들어, 휘발성 메모리 장치(850)는 도 26에 도시된 메모리 장치(600)로 구현될 수 있다. 도 26에 도시된 메모리 장치(600)의 구성 및 동작에 대해서는 도 1 내지 26을 참조하여 상술하였으므로, 여기서는 휘발성 메모리 장치(850)에 대한 상세한 설명은 생략한다.

비휘발성 메모리 장치(840)는 전자 장치(800)를 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(840)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.

사용자 인터페이스(830)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(860)는 전자 장치(800)의 동작 전압을 공급할 수 있다.

또한, 실시예에 따라, 전자 장치(800)는 이미지 프로세서를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.

전자 장치(800) 또는 전자 장치(800)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.

도 28은 본 발명의 실시예들에 따른 메모리 장치가 컴퓨팅 시스템에 응용된 예를 나타내는 도면이다.

도 28을 참조하면, 컴퓨팅 시스템(900)은 프로세서(910), 입출력 허브(IOH)(920), 입출력 컨트롤러 허브(ICH)(930), 적어도 하나의 메모리 모듈(940) 및 그래픽 카드(950)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(900)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.

프로세서(910)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(910)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(910)는 하나의 프로세서 코어를 포함하거나, 복수의 프로세서 코어들을 포함할 수 있다. 예를 들어, 프로세서(910)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 15에는 하나의 프로세서(910)를 포함하는 컴퓨팅 시스템(900)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(900)은 복수의 프로세서들을 포함할 수 있다.

프로세서(910)는 메모리 모듈(940)의 동작을 제어하는 메모리 컨트롤러(911)를 포함할 수 있다. 프로세서(910)에 포함된 메모리 컨트롤러(911)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(911)와 메모리 모듈(940) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(940)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(911)는 입출력 허브(920) 내에 위치할 수 있다. 메모리 컨트롤러(911)를 포함하는 입출력 허브(920)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.

메모리 모듈(940)은 메모리 컨트롤러(911)로부터 제공된 데이터를 저장하는 복수의 메모리 장치들(MEM)(941)을 포함할 수 있다. 메모리 장치(941)는 도 1에 도시된 지연 고정 루프(1000)를 포함하여 구성될 수 있다. 예를 들어, 메모리 장치(941)는 도 26에 도시된 메모리 장치(600)로 구현될 수 있다. 도 26에 도시된 메모리 장치(600)의 구성 및 동작에 대해서는 도 1 내지 26을 참조하여 상술하였으므로, 여기서는 메모리 장치(941)에 대한 상세한 설명은 생략한다.

입출력 허브(920)는 그래픽 카드(950)와 같은 장치들과 프로세서(910) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(920)는 다양한 방식의 인터페이스를 통하여 프로세서(910)에 연결될 수 있다. 예를 들어, 입출력 허브(920)와 프로세서(910)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 입출력 허브(920)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(920)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다. 도 28에는 하나의 입출력 허브(920)를 포함하는 컴퓨팅 시스템(900)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(900)은 복수의 입출력 허브들을 포함할 수 있다.

그래픽 카드(950)는 AGP 또는 PCIe를 통하여 입출력 허브(920)와 연결될 수 있다. 그래픽 카드(950)는 영상을 표시하기 위한 디스플레이 장치를 제어할 수 있다. 그래픽 카드(950)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 메모리 장치를 포함할 수 있다. 실시예에 따라, 그래픽 카드(950)는 입출력 허브(920) 외부에 위치할 수도 있고 입출력 허브(920)의 내부에 위치할 수도 있다. 입출력 허브(920)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(920)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.

입출력 컨트롤러 허브(930)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(930)는 내부 버스를 통하여 입출력 허브(920)와 연결될 수 있다. 예를 들어, 입출력 허브(920)와 입출력 컨트롤러 허브(930)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.

입출력 컨트롤러 허브(930)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(930)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.

실시예에 따라, 프로세서(910), 입출력 허브(920) 및 입출력 컨트롤러 허브(930)는 각각 분리된 칩셋들 또는 집적 회로들로 구현될 수도 있고, 프로세서(910), 입출력 허브(920) 및 입출력 컨트롤러 허브(930) 중에서 둘 이상의 구성요소들이 하나의 칩셋으로 구현될 수도 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

1000: 지연 고정 루프 10: 제1 듀티 사이클 보정 회로
20: 지연 라인 30: 제2 듀티 사이클 보정 회로
40: 지연 제어 회로 100: 듀티 사이클 에러 검출 회로
110: 제1 디지털 코드 생성기 120: 클럭 지연 회로
130: 제2 디지털 코드 생성기 200: 위상 정렬 회로
210: 위상 분리기 220: 제1 경로 선택기
230: 클럭 지연 회로 240: 제2 경로 선택기
300: 클럭 합성 회로 31: 적분기
33: 비교기 35: 카운터
37: 듀티 조절 회로 41: 복제 지연 회로
43: 위상 검출기 45: 코드 생성기
600: 메모리 장치 800: 전자 장치
900: 컴퓨팅 시스템

Claims

클럭 신호에 대해 타임-투-디지털(time-to-digital) 변환을 수행하여 상기 클럭 신호의 듀티 사이클 에러를 검출하고, 상기 검출된 클럭 신호의 듀티 사이클 에러에 기초하여 상기 클럭 신호의 듀티 사이클을 보정하여 보정 클럭 신호를 생성하는 제1 듀티 사이클 보정 회로;
지연 제어 코드에 기초하여 상기 보정 클럭 신호를 지연시켜 지연 보정 클럭 신호를 생성하는 지연 라인;
피드백 루프를 통해 출력 클럭 신호를 수신하고, 상기 출력 클럭 신호에 대해 적분 동작을 수행하여 상기 출력 클럭 신호의 듀티 사이클 에러를 검출하고, 상기 검출된 출력 클럭 신호의 듀티 사이클 에러에 기초하여 상기 지연 보정 클럭 신호의 듀티 사이클을 조절하여 상기 출력 클럭 신호를 생성하는 제2 듀티 사이클 보정 회로; 및
상기 클럭 신호 및 상기 출력 클럭 신호에 기초하여 상기 지연 제어 코드를 생성하는 지연 제어 회로를 포함하고,
상기 제1 듀티 사이클 보정 회로는,
상기 클럭 신호의 하이 레벨 구간 및 로우 레벨 구간 중에서 긴 구간을 나타내는 싸인(sign) 신호 및 상기 하이 레벨 구간의 길이와 상기 로우 레벨 구간의 길이의 차이에 상응하는 듀티 에러 디지털 코드를 생성하는 듀티 사이클 에러 검출 회로;
상기 싸인 신호의 논리 레벨에 기초하여 상기 클럭 신호 및 상기 클럭 신호의 반전 신호에 상응하는 반전 클럭 신호 중의 하나를 제1 내부 클럭 신호로서 출력하고, 상기 클럭 신호 및 상기 반전 클럭 신호 중의 다른 하나를 상기 듀티 에러 디지털 코드의 절반에 상응하는 시간 동안 지연시켜 제2 내부 클럭 신호로서 출력하는 위상 정렬 회로; 및
상기 제1 내부 클럭 신호의 상승 에지 및 상기 제2 내부 클럭 신호의 상승 에지마다 토글링되는 상기 보정 클럭 신호를 생성하는 클럭 합성 회로를 포함하는 지연 고정 루프.
삭제
제1 항에 있어서, 상기 듀티 사이클 에러 검출 회로는,
상기 클럭 신호의 상기 하이 레벨 구간의 길이 및 상기 로우 레벨 구간의 길이에 각각 상응하는 하이 디지털 코드 및 로우 디지털 코드를 생성하고, 상기 하이 디지털 코드 및 상기 로우 디지털 코드에 기초하여 상기 하이 레벨 구간 및 상기 로우 레벨 구간 중에서 긴 구간 및 짧은 구간을 결정하고, 상기 긴 구간을 나타내는 상기 싸인 신호를 생성하고, 상기 하이 디지털 코드 및 상기 로우 디지털 코드 중에서 상기 짧은 구간의 길이에 상응하는 디지털 코드를 제1 디지털 코드로서 출력하는 제1 디지털 코드 생성기;
상기 클럭 신호를 상기 제1 디지털 코드에 상응하는 시간 동안 지연시켜 지연 클럭 신호를 생성하는 클럭 지연 회로; 및
상기 싸인 신호의 논리 레벨에 기초하여 상기 지연 클럭 신호의 상기 긴 구간의 시작 시점으로부터 상기 클럭 신호의 상기 긴 구간의 종료 시점까지의 길이에 상응하는 상기 듀티 에러 디지털 코드를 생성하는 제2 디지털 코드 생성기를 포함하는 지연 고정 루프.
제3 항에 있어서, 상기 제1 디지털 코드 생성기는 제1 유닛 딜레이에 기초하여 상기 클럭 신호의 상기 하이 레벨 구간의 길이 및 상기 로우 레벨 구간의 길이에 대해 각각 타임-투-디지털 변환을 수행하여 상기 하이 디지털 코드 및 상기 로우 디지털 코드를 생성하고,
상기 제2 디지털 코드 생성기는 상기 제1 유닛 딜레이보다 작은 제2 유닛 딜레이에 기초하여 상기 지연 클럭 신호의 상기 긴 구간의 시작 시점으로부터 상기 클럭 신호의 상기 긴 구간의 종료 시점까지의 길이에 대해 타임-투-디지털 변환을 수행하여 상기 듀티 에러 디지털 코드를 생성하는 지연 고정 루프.
제4 항에 있어서, 상기 클럭 지연 회로는 상기 제1 유닛 딜레이에 기초하여 상기 제1 디지털 코드에 대해 디지털-투-타임(digital-to-time) 변환을 수행하여 생성되는 제1 지연 시간 동안 상기 클럭 신호를 지연시켜 상기 지연 클럭 신호를 생성하고,
상기 위상 정렬 회로는 상기 제2 유닛 딜레이에 기초하여 상기 듀티 에러 디지털 코드의 절반에 대해 디지털-투-타임 변환을 수행하여 생성되는 제2 지연 시간 동안 상기 클럭 신호 및 상기 반전 클럭 신호 중의 상기 다른 하나를 지연시켜 상기 제2 내부 클럭 신호를 생성하는 지연 고정 루프.
제3 항에 있어서, 상기 제1 듀티 사이클 보정 회로는,
제1 제어 신호 및 제2 제어 신호에 대해 논리합(OR) 연산을 수행하여 바이패스 신호를 생성하는 논리합 게이트; 및
상기 바이패스 신호에 응답하여 상기 클럭 신호 및 상기 보정 클럭 신호 중의 하나를 출력하는 멀티플렉서를 더 포함하고,
상기 제1 디지털 코드 생성기는 상기 하이 디지털 코드와 상기 로우 디지털 코드가 동일한 경우 상기 제1 제어 신호를 활성화시키고,
상기 제2 디지털 코드 생성기는 상기 듀티 에러 디지털 코드가 문턱 코드 보다 작은 경우 상기 제2 제어 신호를 활성화시키는 지연 고정 루프.
제1 항에 있어서, 상기 위상 정렬 회로는,
상기 클럭 신호를 수신하고, 상기 클럭 신호 및 상기 클럭 신호와 동기되는 상기 반전 클럭 신호를 출력하는 위상 분리기;
상기 싸인 신호의 논리 레벨에 기초하여 상기 클럭 신호 및 상기 반전 클럭 신호 중의 하나를 상기 제1 내부 클럭 신호로서 출력하고, 상기 클럭 신호 및 상기 반전 클럭 신호 중의 다른 하나를 제3 내부 클럭 신호로서 출력하는 제1 경로 선택기;
상기 제3 내부 클럭 신호를 상기 듀티 에러 디지털 코드의 절반에 상응하는 시간 동안 지연시켜 상기 제2 내부 클럭 신호를 생성하는 클럭 지연 회로; 및
상기 싸인 신호의 논리 레벨에 기초하여 상기 제1 내부 클럭 신호 및 상기 제2 내부 클럭 신호 중의 하나를 제1 출력 단자를 통해 출력하고, 상기 제1 내부 클럭 신호 및 상기 제2 내부 클럭 신호 중의 다른 하나를 제2 출력 단자를 통해 출력하는 제2 경로 선택기를 포함하는 지연 고정 루프.
제1 항에 있어서, 상기 클럭 합성 회로는,
클럭 선택 신호에 응답하여 상기 제1 내부 클럭 신호 및 상기 제2 내부 클럭 신호 중의 하나를 제어 클럭 신호로서 출력하는 멀티플렉서; 및
상기 제어 클럭 신호의 상승 에지에 동기되어 상기 클럭 선택 신호를 래치하여 상기 보정 클럭 신호로서 출력하고, 상기 보정 클럭 신호의 반전 신호를 상기 클럭 선택 신호로서 출력하는 플립플롭을 포함하는 지연 고정 루프.
제1 항에 있어서, 상기 클럭 합성 회로는,
상기 제1 내부 클럭 신호 및 상기 제2 내부 클럭 신호 중의 하나의 상승 에지에 토글링되는 제1 분주 클럭 신호를 생성하는 제1 주파수 분주기;
상기 제1 내부 클럭 신호 및 상기 제2 내부 클럭 신호 중의 다른 하나의 상승 에지에 토글링되는 제2 분주 클럭 신호를 생성하는 제2 주파수 분주기; 및
상기 제1 분주 클럭 신호 및 상기 제2 분주 클럭 신호에 대해 배타적 논리합(XOR) 연산을 수행하여 상기 보정 클럭 신호를 생성하는 배타적 논리합 게이트를 포함하는 지연 고정 루프.
클럭 신호를 수신하고, 상기 클럭 신호의 듀티 사이클 에러를 보정하여 상기 클럭 신호와 동기되는 출력 클럭 신호를 생성하는 지연 고정 루프;
복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
상기 복수의 메모리 셀들로부터 독출되는 데이터를 저장하고, 상기 출력 클럭 신호에 동기되어 상기 데이터를 출력하는 데이터 입출력 버퍼를 포함하고,
상기 지연 고정 루프는,
상기 클럭 신호에 대해 타임-투-디지털(time-to-digital) 변환을 수행하여 상기 클럭 신호의 듀티 사이클 에러를 검출하고, 상기 검출된 클럭 신호의 듀티 사이클 에러에 기초하여 상기 클럭 신호의 듀티 사이클을 보정하여 보정 클럭 신호를 생성하는 제1 듀티 사이클 보정 회로;
지연 제어 코드에 기초하여 상기 보정 클럭 신호를 지연시켜 지연 보정 클럭 신호를 생성하는 지연 라인;
피드백 루프를 통해 상기 출력 클럭 신호를 수신하고, 상기 출력 클럭 신호에 대해 적분 동작을 수행하여 상기 출력 클럭 신호의 듀티 사이클 에러를 검출하고, 상기 검출된 출력 클럭 신호의 듀티 사이클 에러에 기초하여 상기 지연 보정 클럭 신호의 듀티 사이클을 조절하여 상기 출력 클럭 신호를 생성하는 제2 듀티 사이클 보정 회로; 및
상기 클럭 신호 및 상기 출력 클럭 신호에 기초하여 상기 지연 제어 코드를 생성하는 지연 제어 회로를 포함하고,
상기 제1 듀티 사이클 보정 회로는,
상기 클럭 신호의 하이 레벨 구간 및 로우 레벨 구간 중에서 긴 구간을 나타내는 싸인(sign) 신호 및 상기 하이 레벨 구간의 길이와 상기 로우 레벨 구간의 길이의 차이에 상응하는 듀티 에러 디지털 코드를 생성하는 듀티 사이클 에러 검출 회로;
상기 싸인 신호의 논리 레벨에 기초하여 상기 클럭 신호 및 상기 클럭 신호의 반전 신호에 상응하는 반전 클럭 신호 중의 하나를 제1 내부 클럭 신호로서 출력하고, 상기 클럭 신호 및 상기 반전 클럭 신호 중의 다른 하나를 상기 듀티 에러 디지털 코드의 절반에 상응하는 시간 동안 지연시켜 제2 내부 클럭 신호로서 출력하는 위상 정렬 회로; 및
상기 제1 내부 클럭 신호의 상승 에지 및 상기 제2 내부 클럭 신호의 상승 에지마다 토글링되는 상기 보정 클럭 신호를 생성하는 클럭 합성 회로를 포함하는 메모리 장치.