CN109687847B

CN109687847B - 一种时钟占空比校准电路

Info

Publication number: CN109687847B
Application number: CN201811562038.2A
Authority: CN
Inventors: 王颀; 何杰; 李子夫; 霍宗亮; 叶甜春
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2018-12-20
Filing date: 2018-12-20
Publication date: 2023-07-25
Anticipated expiration: 2038-12-20
Also published as: CN109687847A

Abstract

本申请提供的一种时钟占空比校准电路，包括：延时线电路、下降沿检测电路、下降沿调制控制电路、下降沿调制电路和插值器电路；通过采用可调的延时单元，在不同工作模式频率下使用对应大小的延时单元，在相同校准精度的前提下，由于延时单元以及对应的下降沿检测逻辑部分的级数固定，则本申请延时线电路和下降沿检测电路的面积和功耗会显著减少；另外，采用固定级数的可调的延时单元，直接将与占空比相关的采样输出信号进行处理后分别输出到下降沿调制电路判断移动方向即可完成下降沿移动，简化了电路的逻辑判断，电路面积和功耗减少的同时也减少了电路完成下降沿移动所需要的时间。

Description

一种时钟占空比校准电路

技术领域

本申请涉及集成电路制造领域，尤其涉及一种时钟占空比校准电路。

背景技术

随着集成电路工艺的不断发展，芯片的工作速度持续提高，工作速度的提高意味着更苛刻的时序精度，因此，对系统时钟性能的要求也在不断地提高，时钟的占空比是时钟性能中一个比较重要的性能指标。在高速数字系统中，高速时钟信号的占空比抖动会导致系统工作不稳定，需要加入时钟占空比校准电路(duty cycle correction，DCC)来解决高速时钟占空比抖动的问题，将输入时钟的占空比纠正到50％，从而保证系统的正常工作。

目前，传统的时钟占空比校准电路为数字开环结构，如图1所示，包括：延时线电路11、下降沿检测电路12、下降沿调制控制电路13、下降沿调制电路14以及插值器电路15，其中，延时线电路11由多个大小固定的延时单元串联组成，用于将待校准信号CLK_IN的相位延时单位时间，得到延时线电路11延时后的延时信号；下降沿检测电路12利用待校准信号和经延时线电路11延时后的延时信号，确定待校准信号CLK_IN的下降沿，得到下降沿状态检测信号；再由下降沿调制控制电路13控制下降沿调制电路14按照控制逻辑移动其下降沿到靠近50％的占空比的位置，确保插值器电路15的两个输入端信号的占空比差异在一个△延时单元内；最后插值器电路15将靠近下降沿调制后接近50％的时钟信号进行插值得到更接近50％的范围，完成DCC_OUT信号的输出。

为了满足不同频率的待校准信号下降沿状态检测的需求，一般需要将延时线电路的总延时时间设置为大于待校准信号正半周期的最大时长。由于占空比校准的精度与下降沿状态检测的精度相关，即与延时线电路上延时单元延迟的单位时间△相关。若将单位时间△设置的较小以保证高频信号的校准精度，则为了满足频率较低的信号下降沿状态检测需求，则需设置数量较多的延时单元和对应的下降沿检测电路，导致占空比校准电路的面积和功耗大。

发明内容

本申请提供了一种时钟占空比校准电路，目的在于解决传统的时钟占空比校准电路的功耗高和占用面积大的问题。

为了实现上述目的，本申请提供了以下技术方案：

一种占空比校准电路，包括：

延时线电路，所述延时线电路包括至少一个可调的延时单元；

所述至少一个可调的延时单元串联；

所述可调的延时单元的延迟时间根据待校准信号的工作频率确定：待校准信号的工作频率越大，所述延迟时间越短；所述待校准信号的工作频率越小，所述延迟时间越长。

进一步的，每个所述延时单元的延迟时间均相同；

所述延时线电路的总延时长度大于所述待校准信号的最大正半周期。

进一步的，该占空比校准电路还包括：

与所述延时线电路连接的下降沿检测电路；

所述下降沿检测电路包括：逻辑处理子模块，所述逻辑处理子模块的数量与所述延时单元的数量相同，且所述逻辑处理子模块与所述延时单元一一对应；

逻辑处理子模块i用于接收所述待校准信号和延时单元i输出的延时信号，并依据所述待校准信号和所述延时信号输出信号，其中，所述逻辑处理子模块i为任意一个所述逻辑处理子模块，所述延时单元i为所述逻辑处理子模块i对应的所述延时单元，全部所述逻辑处理子模块输出的信号构成时钟信号。

其中，所述逻辑处理子模块i包括：

D触发器、控制开关和逻辑门电路；

所述D触发器与所述延时单元i相连，用于接收所述待校准信号和所述延时单元i输出的延时信号，并在所述待校准信号为高电平时，对所述延时信号采样，得到第一使能信号i；

所述控制开关的第一输入端与所述D触发器的输出端相连，用于接收所述第一使能信号i；所述控制开关的第二输入端与逻辑处理子模块i-1中的D触发器的输出端相连，用于接收第一使能信号i-1；所述控制开关的第三输入端与所述逻辑处理子模块i-1中的控制开关的第二输出端相连，用于接收所述逻辑处理子模块i-1中的控制开关输出的占用信号i-1；

所述控制开关的第一输出端在所述第一使能信号i-1为高电平、所述第一使能信号i为低电平、且所述占用信号i-1为高电平的情况下，输出第二使能信号i为高电平；

所述逻辑门电路的第一输入端与所述控制开关的所述第一输出端连接，用于接收所述第二使能信号i；所述逻辑门电路的第二输入端与所述延时单元i连接，用于接收所述延时单元i输出的延时信号；

所述逻辑门电路的输出端在所述第二使能信号i为高电平的情况下，输出所述延时单元i输出的延时信号。

其中，所述控制开关的第二输出端与逻辑处理子模块i+1中的控制开关的第三输入端相连，用于在所述第二使能信号i为高电平的情况下，输出低电平。

进一步的，该占空比校准电路还包括：

与所述下降沿检测电路相连的下降沿调制控制电路；

所述下降沿调制控制电路用于依据所述下降沿检测电路输出的采样信号，输出控制逻辑信号，所述采样信号由所述下降沿检测电路中的全部D触发器输出的第一使能信号构成。

进一步的，该占空比校准电路还包括：

与所述下降沿调制控制电路和所述延时线电路相连的下降沿调制电路；

所述下降沿调制电路用于按照所述下降沿调制控制电路输出的所述控制逻辑信号，对所述延时线电路输出的延时信号进行调制，得到第一时钟信号和第二时钟信号，所述第一时钟信号和所述第二时钟信号的占空比差异在一个单位延时内，所述单位延时为根据所述待校准信号的工作频率确定的所述延时单元的延时时间。

进一步的，该占空比校准电路还包括：

与所述下降沿调制电路相连的插值器电路；

所述插值器电路用于，将所述第一时钟信号和所述第二时钟信号进行插值处理，输出占空比校准后的信号。

其中，所述延时线电路与寄存器相连，通过所述寄存器的信号，调整所述延时单元的延时时间。

本申请所述的时钟占空比校准电路，包括：延时线电路、下降沿检测电路、下降沿调制控制电路、下降沿调制电路和插值器电路；通过采用可调的延时单元，在不同工作模式频率下使用对应大小的延时单元，在相同校准精度的前提下，由于延时单元以及对应的下降沿检测逻辑部分的级数固定，则本申请延时线电路和下降沿检测电路的面积和功耗会显著减少；另外，采用固定级数的可调的延时单元，直接将与占空比相关的采样输出信号进行处理后分别输出到下降沿调制电路判断移动方向即可完成下降沿移动，简化了电路的逻辑判断，电路面积和功耗减少的同时也减少了电路完成下降沿移动所需要的时间。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为传统的数字开环结构的占空比校准电路拓扑图；

图2为本申请实施例公开的一种占空比校准电路示意图；

图3为本申请实施例公开的可调延时线电路示意图；

图4为本申请实施例公开的下降沿检测电路示意图；

图5为本申请实施例公开的占空比校准电路具体工作时序图；

图6为本申请实施例公开的另一种占空比校准电路的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

为了解决现有技术中的问题，在不牺牲占空比校准精度的前提下，减小电路的功耗和面积，本申请实施例提供了一种占空比校准电路，通过对延时线电路中的延时单元进行延时大小和下降沿检测电路的配置，用可调的延时单元代替固定大小的延时单元，在不同频率模式下，由于延时线电路中延时单元的级数固定，则对应的逻辑控制部分会减少，从而可以显著减小电路功耗和面积。

需要说明的是，本申请实施例提供的占空比校准电路，不仅可以应用于时钟信号占空比的校准，还可以适用于对其他信号的占空比校准，本申请实施例不进行限定。本申请实施例提供的占空比校准电路适用于NAND闪存系统，外部系统会NAND闪存内部系统发送工作模式相关的指令，通过指令让内部逻辑控制NAND控制系统进入某个时钟频率的工作模式下RE差分信号的校准。在数据读出时，RE差分信号相当于差分时钟信号，外部输入的RE信号由于NAND闪存内部的影响占空比会发生抖动，会影响数据读出的有效窗口时间，随着工作频率的增加，影响会越来越严重，需要时钟占空比校准电路来校准RE信号。

基于上述思想，为使本申请实现上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。

如图2所示，本申请实施例提供了一种占空比校准电路，该占空比校准电路，包括：延时线电路21、下降沿检测电路22、下降沿调制控制电路23、下降沿调制电路24和插值器电路25；

延时线电路21，用于根据模式选择信号对待校准信号CLK_IN进行延时，其中，串联有多个可调的延时单元DE，且延时单元DE的级数固定，每个延时单元DE的延迟时间均相同，每个延时单元DE的延迟时间根据待校准信号CLK_IN的工作频率确定，即：待校准信号CLK_IN的工作频率越大，则对应的延迟时间越短；待校准信号CLK_IN的工作频率越小，则对应的延迟时间越长，以NAND闪存系统为例，需要时钟占空比校准的频率模式按照从高到低有三种：MAX、MID、MIN，则对应的延时单元的延迟时间按照从小到大为Δ1、Δ2、Δ3，其中，延时线的长度需要大于待校准信号的最大正半周期。

需要说明的是，每个延时单元DE的延迟时间均相同，例如，每个延时单元DE的延迟时间为Δ，则多经过一个延时单元DE，其输入信号就多延时一个延迟时间Δ，即：经过第一延时单元后的输入信号的延时时间为Δ，经过第二延时单元后的输入信号的延时时间为2Δ，经过第三延时单元后的输入信号的延时时间为3Δ，依次类推。

如图3所示，延时线电路21包括逐一串联的三个可调的延时单元DE，按照从左到右的顺序，延时单元分别为第一延时单元DE1，第二延时单元DE2和第三延时单元DE3。

在本申请实施例中，将待校准信号CLK_IN通过延时线电路21的输入端输入可调延时电路21后，由于随着延时线电路21的延伸，延时线电路21上经过延时单元DE越多，则延迟时间越长，且每个延时单元DE的延迟时间与待校准信号CLK_IN的频率相关。在对高频信号的占空比校准时，延时单元DE的单位延时较小，可以保证高频信号占空比校准的精度；而在对低频信号的占空比校准时，延时单元DE的单位延时较大，通过采用可调延时单元，由于在不同频率模式下延时线电路中延时单元的级数固定，则对应的逻辑控制部分会减少，从而可以减小电路功耗和面积。

参见图3所示，以高频信号的工作频率对应的延迟时间Δ为例：第一延时单元DE1、第二延时单元DE2和第三延时单元DE3的延时时间均为△，由于在高频信号下降沿检测时，为保证检测的精度，所需延迟信号的单位延时短，则延时线电路21调整延迟时间，即可以满足高频信号下降沿状态检测的需求；而在对低频信号下降沿检测时，为保证检测的精度，所需延迟信号的单位延时较长，则延时线电路21调整延迟时间，即可以满足低频信号下降沿状态检测的需求，即：增大了与待校准信号CLK_IN之间的延迟时间，该延迟时间超出高频信号正半周期的最大时长的每个延迟单元的延迟时间，通过采用可调的延时单元DE，在不同频率模式下延时线电路21中延时单元的级数固定，则对应的逻辑控制部分会减少，从而可以减小电路功耗和面积。

实际应用中，延时线电路21包括的延时单元DE的数量是固定的，每个延时单元DE的延迟时间可以根据实际需要校准信号的频率进行具体的设定，本申请实施例不进行限定，这里也不再一一列举。

与延时线电路连接的下降沿检测电路22，用于从延时线电路21上获得待校准信号CLK_IN的延时信号CLK[M]得到采样输出信号Q[N:1]；还用于对待校准信号CLK_IN作同等逻辑控制时间延时匹配并取反，得到时钟信号CLK_N。

具体的，如图4所示，下降沿检测电路22包括多个逻辑处理子模块，逻辑处理子模块的数量与延时单元的数量相同，且逻辑处理子模块与延时单元一一对应；逻辑处理子模块i用于接收待校准信号和延时单元i输出的延时信号，并依据待校准信号和延时信号输出信号，其中，逻辑处理子模块i为任意一个逻辑处理子模块，延时单元i为逻辑处理子模块i对应的延时单元，全部逻辑处理子模块输出的信号构成时钟信号。

逻辑处理子模块i包括：D触发器、控制开关和逻辑门电路；D触发器与延时单元i相连，用于接收待校准信号和延时单元i输出的延时信号，并在待校准信号为高电平时，对延时信号采样，得到第一使能信号i；控制开关的第一输入端与D触发器的输出端相连，用于接收第一使能信号i；控制开关的第二输入端与逻辑处理子模块i-1中的D触发器的输出端相连，用于接收第一使能信号i-1；控制开关的第三输入端与逻辑处理子模块i-1中的控制开关的第二输出端相连，用于接收逻辑处理子模块i-1中的控制开关输出的占用信号i-1；控制开关的第一输出端在第一使能信号i-1为高电平、第一使能信号i为低电平、且占用信号i-1为高电平的情况下，输出第二使能信号i为高电平；逻辑门电路的第一输入端与控制开关的第一输出端连接，用于接收第二使能信号i；逻辑门电路的第二输入端与延时单元i连接，用于接收延时单元i输出的延时信号；逻辑门电路的输出端在第二使能信号i为高电平的情况下，输出延时单元i输出的延时信号。

控制开关的第二输出端与逻辑处理子模块i+1中的控制开关的第三输入端相连，用于在第二使能信号i为高电平的情况下，输出低电平。

以第二个逻辑处理子模块为例进行具体说明，第二个逻辑处理子模块可以包括：D触发器D2、控制开关K2和逻辑门电路M2，其中：

D触发器D2的D端连接对应延时单元DE输出的延时信号CLK[2]，D触发器D2的时钟输入端连接待校准信号CLK_IN，D触发器D2的R端连接复位信号R_st。

D触发器D2用于在时钟输入端为高电平时，采集延时单元DE2输出的延时信号CLK[2]，并输出第一使能信号Q[2]，该第一使能信号Q[2]即为采样输出信号。

控制开关K2的第一输入端IN1与D触发器D2的Q端相连，接收D触发器D2输出的第一使能信号Q[2]，控制开关K的第二输入端IN2连接第一个逻辑处理子模块中的控制开关K1的第一输入端IN1，同时，与第一个逻辑处理子模块中的D触发器D1的Q端相连，控制开关K2的第三输入端IN3连接第一个逻辑处理子模块中的控制开关K1的第二输出端OUT2，控制开关K2的第二输出端OUT2连接第三个逻辑处理子模块中的控制开关K3的第三输入端IN3，

控制开关K，用于当第一个逻辑处理子模块中的D触发器D1的Q端输出的第一使能信号Q[1]为高电平、第一个逻辑处理子模块中控制开关K1的第二输出端OUT2输出的占用信号C[1]为高电平、第二个逻辑处理子模块中的D触发器D2的Q端输出的第一使能信号Q[2]为低电平时，则输出第二使能信号S[2]为高电平，则控制第一个逻辑处理子模块中控制开关K1的第二输出端OUT2输出的占用信号C[1]为低电平。

可以理解的是，对第一个逻辑处理子模块而言，其控制开关K1的第二输入端IN2输入的第一使能信号Q[0]和第三输入端IN3输入的占用信号C[0]可以由系统直接给出，默认将第一使能信号Q[0]设置为高电平和占用信号C[0]设置为低电平。

逻辑门电路M2的第一输入端与控制开关K2的第一输出端OUT1连接，逻辑门电路M的第二输入端连接对应延时单元DE2输出的延时信号CLK[2]。

逻辑门电路M，用于当接收到第二使能信号S[2]为高电平时，将对应延时单元DE2输出的延时信号CLK[2]输出。

需要说明的是，逻辑门电路M具体还可以是与非门、与门或传输门等逻辑门电路。

结合一个具体的例子详细说明逻辑处理子模块的具体工作原理：

假设第一个逻辑处理子模块未检出下降沿状态，第二个逻辑处理子模块检出下降沿状态，则第一个逻辑处理子模块和第二个逻辑处理子模块的工作状态如下：

第一个逻辑处理子模块：根据D触发器的工作原理，D触发器D1的Q端输出的第一使能信号Q[1]为高电平，则控制开关K1的第一输入端IN1输入为高电平；第二输入端IN2的第一使能信号为系统给出的第一使能初始信号Q[0]也为高电平，控制开关K1的第三输入端IN3输入也为系统给出的初始占用信号C[0]为高电平，则控制开关K1的第一输出端OUT1的输出为低电平，则逻辑门电路M1不导通，则控制第一个逻辑处理子模块中的控制开关K1的第二输出端OUT2的输出为高电平。

然后，第二个逻辑处理子模块：D触发器D2的Q端输出低电平，则控制开关K2的第一输入端IN1输入为低电平；第一个逻辑处理子模块未检出下降沿状态，则第二个逻辑处理子模块中的控制开关K2的第二输入端IN2的输入为第一使能信号Q[1]，第一使能信号Q[1]为高电平；第一个逻辑处理子模块未检出下降沿状态，则控制开关K1的第二输出端OUT2输出的占用信号C[1]为高电平，即控制开关K2的第三输入端IN3的输入为高电平。控制开关K2的第一输出端OUT1的输出高电平，则逻辑门电路M2导通，将延时单元DE2输出的延时信号CLK[2]输出，则控制第二个逻辑处理子模块中的控制开关K2的第二输出端OUT2的输出为低电平。

之后，无论第三个逻辑处理子模块检出或未检出下降沿状态，由于第二个逻辑处理子模块中的的控制开关K2已经检出下降沿状态，则第三个逻辑处理子模块中的控制开关K3的第三输入端IN3的输入为低电平。控制开关K3的第二输出端OUT2输出为低电平，则逻辑门电路M3不导通，控制开关K2的第一输出端OUT1的输出继续为低电平。

实际应用中，每个逻辑处理子模块中控制电路的控制逻辑可以根据控制信号具体控制逻辑利用一个或多个或非门实现，这里不再赘述。

与下降沿检测电路相连的下降沿调制控制电路23，用于依据所述下降沿检测电路输出的采样信号，输出控制逻辑信号，所述采样信号由所述下降沿检测电路中的全部D触发器输出的第一使能信号构成。具体的，可以根据上述采样信号Q[N:1]确定控制逻辑，输出控制逻辑信号SEL[N/2:1]。具体的，确定控制逻辑并输出控制逻辑信号的实现方式，可以参见现有技术，这里不再赘述。

与下降沿调制控制电路和延时线电路相连的下降沿调制电路24，用于按照所述下降沿调制控制电路输出的所述控制逻辑信号，对所述延时线电路输出的延时信号进行调制，得到第一时钟信号和第二时钟信号，所述第一时钟信号和所述第二时钟信号的占空比差异在一个单位延时内，所述单位延时为根据所述待校准信号的工作频率确定的所述延时单元的延时时间。具体的，对延时信号CLK[M]和时钟信号CLK_N按照上述控制逻辑信号SEL[N/2:1]进行逻辑控制，对应得到第一时钟信号CLK_FEM和第二时钟信号CLK_N_FEM，确保第一时钟信号CLK_FEM和第二时钟信号CLK_N_FEM的占空比差异在一个单位延时内。

本申请实施例的占空比校准电路具体工作时序的举例如图5所示，采样输出信号Q[N:1]为Q[20:5]，其表示该采样输出信号的有效级为5～20，50％占空比在延时单元12级到13级中间，下降沿调制控制电路23对上述采样输出信号Q[20:5]进行异或逻辑，从而得到控制逻辑信号SEL[N/2:1]，该控制逻辑信号SEL[N/2:1]可以包括：INC[7:1]、TYP和DEC[7:1]，其中，INC[7:1]为右移控制逻辑信号，DEC[7:1]为左移控制逻辑信号、TYP为不移动控制逻辑信号。

具体做法，是通过判断下降沿M的位置，来确定控制逻辑信号。具体的，以20级为例，如果N>12，且Q[12]＝1，Q[13]＝1，则控制逻辑信号包括右移控制逻辑信号和左移控制逻辑信号，其中，右移逻辑控制信号用于指示延时信号CLK[M]右移N-12个Δ延时，左移控制逻辑信号用于指示时钟信号CLK_N左移N-12个Δ延时，延时后得到第一时钟信号CLK_FEM和第二时钟信号CLK_N_FEM；如果N<12，且Q[12]＝0，则控制逻辑信号包括右移控制逻辑信号和左移控制逻辑信号，其中，右移控制逻辑信号用于指示时钟信号CLK_N右移12-N个Δ延时，左移控制逻辑信号用于指示延时信号CLK[M]左移12-N个Δ延时，延时后得到第一时钟信号CLK_FEM和第二时钟信号CLK_N_FEM；如果N＝12，且Q[12]＝1，Q[13]＝0，则控制逻辑信号为不移动控制逻辑信号，其中，时钟信号CLK_N和延时信号CLK[M]不进行移动。

与下降沿调制电路相连的插值器电路25，用于将所述第一时钟信号和所述第二时钟信号进行插值处理，输出占空比校准后的信号，具体的，插值器电路25对上述第一时钟信号CLK_FEM和上述第二时钟信号CLK_N_FEM进行插值处理，将接近下降沿调制后接近50％的时钟信号进行插值得到更接近50％的DCC_OUT信号，完成DCC_OUT信号的输出。

插值器电路25的差值范围可以由系统逻辑信号控制按照单位延时进行调整，将靠近下降沿调制后接近50％的时钟信号进行插值得到更接近50％的DCC_OUT信号。具体的，插值器电路25可以包括：反相器和相位插值器PI，实际应用中，可以利用任意一种相位插值器PI得到校准后的DCC_OUT信号，本申请实施例不进行限定。

在一个实施例中，相位插值器PI根据第一时钟信号CLK_FEM和第二时钟信号CLK_N_FEM得到插值信号Spi，再将插值信号Spi上升沿中点作为校准后的信号DCC_OUT下降沿的起点，实现对待校准信号CLK_IN占空比的校准，得到占空比为50％的校准后的信号DCC_OUT。实际应用中，相位插值器PI可以利用反相器上下两个开关管驱动能力的不同得到插值信号Spi。

在上述基础上，延时线电路与寄存器相连，通过寄存器的信号，调制延时单元的延时时间。如图6所示，以NAND闪存系统为例，外部系统会给NAND闪存内部系统发送工作模式相关的指令，通过指令让内部的逻辑控制NAND Interface控制系统进入某个时钟频率的工作模式，本实施例将模式相关的reg<2:0>存在寄存器组中，根据模式选择reg<2:0>的值，即reg<2:0>用于配置可调延时单元和插值器电路的工作模式，reg<2:0>所对应的工作模式：000,100,010,001对应时钟占空比校准不开启，400MHz(MIN)，500MHz(MAX)，600MHz(MAX)四种模式，通过选择不同的reg<2:0>就可以让时钟占空比校准电路工作在对应的频率下。同样的，在类似的一些有固定工作频率的高速数字系统中，也可以使用本申请实施例提出的时钟占空比校准电路。

本申请实施例提出的工作模式可配置的时钟占空比校准电路适用于多种固定频率工作模式的高速电路系统中，延时线电路的覆盖范围针对各频率模式下的时钟信号。相比传统的DCC，为了满足频率较低的信号下降沿状态检测需求，级数随着最低工作频率减小而增多，则需设置数量较多的延时单元和对应的下降沿检测电路，导致占空比校准电路的功耗高和占用面积大，而本申请实施例采用可调的延时单元，不同工作模式频率下使用对应大小的延时单元，延时单元以及对应的下降沿检测逻辑部分的级数固定，在相同校准精度的前提下，本申请实施例中延时线电路和下降沿检测电路的面积和功耗会显著减少。同时，相比传统的DCC电路中下降沿调制电路因为不同频率所用的延时单元的级数不同，调制电路的逻辑判断复杂，需要判断调制的方向和移动的个数，而本申请实施例采用固定级数的可调的延时单元，直接将与占空比相关的采样输出信号进行处理后分别输出到下降沿调制电路判断移动方向即可完成下降沿移动，简化了电路的逻辑判断，电路面积和功耗减少的同时也减少了电路完成下降沿移动所需要的时间。

还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims

1.一种占空比校准电路，其特征在于，包括：

所述至少一个可调的延时单元串联；

所述可调的延时单元的延迟时间根据待校准信号的工作频率确定：待校准信号的工作频率越大，所述延迟时间越短；所述待校准信号的工作频率越小，所述延迟时间越长；

与所述延时线电路连接的下降沿检测电路；

逻辑处理子模块i用于接收所述待校准信号和延时单元i输出的延时信号，并依据所述待校准信号和所述延时信号输出信号，其中，所述逻辑处理子模块i为任意一个所述逻辑处理子模块，所述延时单元i为所述逻辑处理子模块i对应的所述延时单元，全部所述逻辑处理子模块输出的信号构成时钟信号；

所述逻辑处理子模块i包括：

D触发器、控制开关和逻辑门电路；

2.根据权利要求1所述的占空比校准电路，其特征在于，

每个所述延时单元的延迟时间均相同；

3.根据权利要求1所述的占空比校准电路，其特征在于，所述控制开关的第二输出端与逻辑处理子模块i+1中的控制开关的第三输入端相连，用于在所述第二使能信号i为高电平的情况下，输出低电平。

4.根据权利要求1所述的占空比校准电路，其特征在于，还包括：

与所述下降沿检测电路相连的下降沿调制控制电路；

5.根据权利要求4所述的占空比校准电路，其特征在于，还包括：

6.根据权利要求5所述的占空比校准电路，其特征在于，还包括：

与所述下降沿调制电路相连的插值器电路；

7.根据权利要求1-6任一项所述的占空比校准电路，其特征在于，所述延时线电路与寄存器相连，通过所述寄存器的信号，调整所述延时单元的延时时间。