CN113014233B - 时钟占空比校准电路 - Google Patents

Abstract

本申请涉及一种时钟占空比校准电路，其中，该时钟占空比校准电路包括：占空比调整电路，用于基于数字控制逻辑电路确定的控制字调整输入时钟信号的占空比；占空比检测电路，与所述占空比调整电路的输出端相连接，用于检测调整完的时钟占空比的大小；所述数字控制逻辑电路，分别与所述占空比检测电路以及所述占空比调整电路相连接，用于根据所述调整完的时钟占空比的大小确定控制字，其中，所述控制字用于指示所述占空比调整电路调整所述输入时钟信号的占空比。通过本申请，解决了有关技术中时钟占空比校准电路的精度较低，校准范围较窄的问题，实现了提高时钟占空比校准电路的精度，加大时钟占空比校准电路的校准范围的效果。

Description

时钟占空比校准电路

技术领域

本申请涉及信号处理技术领域，特别是涉及时钟占空比校准电路。

背景技术

在双倍数据率同步动态随机存取存储器(DDR SDRAM)、流水线型模数转换器(Pipelined ADC)和锁相环(PLL)等电路中，50％的时钟占空比的时钟能够最大限度地提高时钟电平的利用效率，从而保障系统的正常运作和效能的最佳发挥。然而随着这些系统中时钟频率的提高，时钟信号在传播过程中越来越容易受到工艺温度电压的波动和噪声的影响而产生占空比失调，使输入时钟信号偏离理想50％占空比，时钟占空比校准电路就是为解决这一问题而设计的一类电路。

对于流水线ADC，为了提高其转换速率，通常使用两相非交叠时钟来控制其转换过程，在这种时钟下，相邻级在同一时刻将处于采样和保持两种不同的状态，为了使各级(尤其前两级)均有相近的建立时间来保证足够的转换精度，要求两相非交叠时钟的有效电平持续时间相近，这就要求输入时钟的占空比约为50％。除了高速高精度ADC中的应用外，在VLSI高速度、低电压的趋势下，系统对时钟信号的要求越来越高，许多高速系统中为了获取更大吞吐量，常常采用诸如双数据率(Double Data Rate)、双采样(Double Sampling)、流水线等技术。在这些系统中，50％的时钟占空比往往是系统可靠运作的基本保障，使系统获得最佳效能。对于PLL，为了提高速度同时降低噪声，其VCO往往采用差分形式，在双端转差分时由于不同类型晶体管性能差异、工艺、电压、温度(PVT)偏差等容易造成占空比失调，而倘若直接用单端整形则由于VCO输出信号本身上升、下降时间所占比例增加，加上VCO输出共模电压和整形电路阈值电压的失配，可能造成更大的失调。

因此，一个优质的50％占空比时钟信号是十分重要的。而相关技术中的时钟占空比校准电路的精度较低，校准范围也较窄。

目前针对相关技术中时钟占空比校准电路的精度较低，校准范围较窄的问题，尚未提出有效的解决方案。

发明内容

本申请实施例提供了一种时钟占空比校准电路，以至少解决相关技术中时钟占空比校准电路的精度较低，校准范围较窄的问题。

第一方面，本申请实施例提供了一种时钟占空比校准电路，包括：

占空比调整电路，用于基于数字控制逻辑电路确定的控制字调整输入时钟信号的占空比；

占空比检测电路，与所述占空比调整电路的输出端相连接，用于检测调整完的时钟占空比的大小；

所述数字控制逻辑电路，分别与所述占空比检测电路以及所述占空比调整电路相连接，用于根据所述调整完的时钟占空比的大小确定控制字，其中，所述控制字用于指示所述占空比调整电路调整所述输入时钟信号的占空比。

在其中一些实施例中，所述占空比调整电路包括：

粗调电路和精调电路，其中，所述精调电路的输入端与所述粗调电路的输出端相连接。

在其中一些实施例中，所述粗调电路包括：

上升沿检测器、下降沿检测器、数字延迟控制线以及复位电路；

其中，复位时，所述粗调电路的输出端由复位信号控制NMOS管连接到地，输出低电平，经所述数字延迟控制线传输，低电平关断所述下降沿检测器中下拉的第二个NMOS管，同时复位信号通过选择器将VDD置于所述上升沿检测器中上拉的第一个PMOS管栅极，关断上拉通路；

开始工作时，在输入时钟信号的上升沿到来后，经过不同的反相器延时，所述上升沿检测器中上拉的两个PMOS管会出现短暂的同时开启，所述输出端被充电到VDD；所述输出端的高电平通过所述数字延迟控制线和反相器，传输到所述下降沿检测器中下拉的两个NMOS管，所述下拉的两个NMOS管会出现短暂的同时开启，所述输出端被放电到GND。

在其中一些实施例中，所述精调电路包括：

连续两级的上拉下拉强度调整级和时钟输出缓冲器；

其中，通过控制上拉PMOS和下拉NMOS管的栅极电压，改变MOS管的上下拉能力，增加或减少边沿的上升和下降速度，以调整所述输入时钟信号的占空比。

在其中一些实施例中，所述占空比检测电路包括：

转换电路，低通滤波器以及比较器；

其中，第一次比较，所述输入时钟信号的正端作为所述转换电路的正端输出，所述输入时钟信号的负端作为所述转换电路的负端输出，通过所述低通滤波器，分别得到差分时钟的共模电平，再分别作为所述比较器的正负两端的输入，根据所述比较器正端的输出判断所述输入时钟信号的占空比的大小；

第二次比较，所述输入时钟信号的正端作为所述转换电路的负端输出，所述输入时钟信号的负端作为所述转换电路的正端输出，通过所述低通滤波器，分别得到差分时钟的共模电平，再分别作为所述比较器的正负两端的输入，根据所述比较器负端的输出判断所述输入时钟信号的占空比的大小。

在其中一些实施例中，所述数字控制逻辑电路用于：

根据所述占空比检测电路第一次比较得到的结果，确定第一份控制字；根据所述占空比检测电路第二次比较得到的结果，确定第二份控制字；将所述第一份控制字与所述第二份控制字进行求均值，并将所述均值作为所述数字控制逻辑电路确定的控制字。

在其中一些实施例中，所述数字控制逻辑电路确定的控制字包括：所述粗调电路中的数字延迟控制线的控制字和所述精调电路中的上下拉电平的控制字。

在其中一些实施例中，所述时钟占空比校准电路还包括：

数模转换器，分别与所述数字控制逻辑电路以及所述占空比调整电路相连接，用于将所述精调电路中的上下拉电平的控制字转变成所述精调电路中的上下拉MOS管栅极控制电压。

相比于相关技术，本申请实施例提供的时钟占空比校准电路，通过占空比调整电路基于数字控制逻辑电路确定的控制字调整输入时钟信号的占空比；占空比检测电路检测调整完的时钟信号的占空比的大小；数字控制逻辑电路根据所述调整完的时钟占空比的大小确定控制字，其中，所述控制字用于指示所述占空比调整电路调整所述输入时钟信号的占空比，解决了有关技术中时钟占空比校准电路的精度较低，校准范围较窄的问题，实现了提高时钟占空比校准电路的精度，加大时钟占空比校准电路的校准范围的效果。

本申请的一个或多个实施例的细节在以下附图和描述中提出，以使本申请的其他特征、目的和优点更加简明易懂。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1是根据本申请实施例的时钟占空比校准电路的示意图；

图2a是根据本申请实施例的粗调电路的示意图；

图2b是根据本申请实施例的粗调电路的数字延迟控制线原理框图；

图3a是根据本申请实施例的精调电路的示意图；

图3b是根据本申请实施例的精调电路的原理框图；

图4是根据本申请实施例的占空比检测电路的示意图；

图5是根据本申请实施例的数字控制逻辑电路的控制过程的示意图。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行描述和说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。基于本申请提供的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。

显而易见地，下面描述中的附图仅仅是本申请的一些示例或实施例，对于本领域的普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图将本申请应用于其他类似情景。此外，还可以理解的是，虽然这种开发过程中所作出的努力可能是复杂并且冗长的，然而对于与本申请公开的内容相关的本领域的普通技术人员而言，在本申请揭露的技术内容的基础上进行的一些设计，制造或者生产等变更只是常规的技术手段，不应当理解为本申请公开的内容不充分。

在本申请中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域普通技术人员显式地和隐式地理解的是，本申请所描述的实施例在不冲突的情况下，可以与其它实施例相结合。

除非另作定义，本申请所涉及的技术术语或者科学术语应当为本申请所属技术领域内具有一般技能的人士所理解的通常意义。本申请所涉及的“一”、“一个”、“一种”、“该”等类似词语并不表示数量限制，可表示单数或复数。本申请所涉及的术语“包括”、“包含”、“具有”以及它们任何变形，意图在于覆盖不排他的包含；例如包含了一系列步骤或模块(单元)的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可以还包括没有列出的步骤或单元，或可以还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。本申请所涉及的“连接”、“相连”、“耦接”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电气的连接，不管是直接的还是间接的。本申请所涉及的“多个”是指两个或两个以上。“和/或”描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。本申请所涉及的术语“第一”、“第二”、“第三”等仅仅是区别类似的对象，不代表针对对象的特定排序。

在对本申请实施例进行详细说明之前，对本申请实施例中的技术术语及简称说明如下：

DCC：duty cycle corrector，占空比校准。

DCA：duty cycle adjuster，占空比调整。

DCD：duty cycle detector，占空比检测。

DCDL：digitally controlled delay line，数字延迟控制线。

本申请实施例提供了一种时钟占空比校准电路。

图1是根据本申请实施例的时钟占空比校准电路的示意图，如图1所示，该时钟占空比校准电路包括：

占空比调整电路，用于基于数字控制逻辑电路确定的控制字调整输入时钟信号的占空比；

占空比检测电路，与所述占空比调整电路的输出端相连接，用于检测调整完的时钟占空比的大小；

所述数字控制逻辑电路，分别与所述占空比检测电路以及所述占空比调整电路相连接，用于根据所述调整完的时钟占空比的大小确定控制字，其中，所述控制字用于指示所述占空比调整电路调整所述输入时钟信号的占空比。

在其中一些实施例中，所述占空比调整电路包括：

粗调电路和精调电路，其中，所述精调电路的输入端与所述粗调电路的输出端相连接。

在其中一些实施例中，所述粗调电路包括：

上升沿检测器、下降沿检测器、数字延迟控制线以及复位电路；

其中，复位时，所述粗调电路的输出端由复位信号控制NMOS管连接到地，输出低电平，经所述数字延迟控制线传输，低电平关断所述下降沿检测器中下拉的第二个NMOS管，同时复位信号通过选择器将VDD置于所述上升沿检测器中上拉的第一个PMOS管栅极，关断上拉通路；

开始工作时，在输入时钟信号的上升沿到来后，经过不同的反相器延时，所述上升沿检测器中上拉的两个PMOS管会出现短暂的同时开启，所述输出端被充电到VDD；所述输出端的高电平通过所述数字延迟控制线和反相器，传输到所述下降沿检测器中下拉的两个NMOS管，所述下拉的两个NMOS管会出现短暂的同时开启，所述输出端被放电到GND。

在其中一些实施例中，所述精调电路包括：

连续两级的上拉下拉强度调整级和时钟输出缓冲器；

其中，通过控制上拉PMOS和下拉NMOS管的栅极电压，改变MOS管的上下拉能力，增加或减少边沿的上升和下降速度，以调整所述输入时钟信号的占空比。

所述占空比调整电路，如图2a、图2b和图3a、图3b所示，包括粗调和精调两部分电路，粗调电路的输出连接精调电路的输入。DCA输入两路差分时钟，图示均以单路调节电路为例进行说明。如图2a、图2b所示，粗调电路包括上升沿检测器、下降沿检测器、数字延迟控制线(digitally controlled delay line，DCDL)以及复位电路。复位时，粗调输出端由复位信号控制NMOS管连接到地，输出低电平，经数字延迟控制线传输，低电平关断下拉的第二个NMOS管。同时，复位信号通过选择器将VDD置于上拉的第一个PMOS管栅极，关断上拉通路。开始工作时，在输入时钟信号的上升沿到来后，经过不同的反相器延时，上拉的两个PMOS管会出现短暂的同时开启，输出节点被充电到VDD，开启时间由反相器延迟决定。输出节点的高电平，通过DCDL和反相器，传输到下拉的两个NMOS管，下拉的两个NMOS管会出现短暂的同时开启，输出节点被放电到GND。至此，输出节点完成一次电平翻转，占空比由DCDL和边沿检测器的延迟决定。如图3a和图3b所示，所述占空比精调电路的输入与占空比粗调电路的输出相连，包括连续两级的上拉下拉强度调整级和时钟输出缓冲器。通过控制上拉PMOS和下拉NMOS管的栅极电压，改变MOS管的上下拉能力，增加或减少边沿的上升和下降速度，由此达到调整占空比的目标。

在其中一些实施例中，所述占空比检测电路包括：

转换电路，低通滤波器以及比较器；

其中，第一次比较，所述输入时钟信号的正端作为所述转换电路的正端输出，所述输入时钟信号的负端作为所述转换电路的负端输出，通过所述低通滤波器，分别得到差分时钟的共模电平，再分别作为所述比较器的正负两端的输入，根据所述比较器正端的输出判断所述输入时钟信号的占空比的大小；

第二次比较，所述输入时钟信号的正端作为所述转换电路的负端输出，所述输入时钟信号的负端作为所述转换电路的正端输出，通过所述低通滤波器，分别得到差分时钟的共模电平，再分别作为所述比较器的正负两端的输入，根据所述比较器负端的输出判断所述输入时钟信号的占空比的大小。

所述占空比检测电路，如图4所示，包括转换电路，低通滤波器(low pass filter，LPF)，比较器。DCD和DCA输出相连，第一次比较，输入时钟的正端作为转换电路的正端输出，负端作为转换电路的负端输出，通过低通滤波器，分别得到差分时钟的共模电平，再分别作为比较器的正负两端的输入，以比较器正端的输出作为判断占空比大小的依据，若正端大于负端，则占空比较大；正端小于负端，则占空比较小。第二次比较，输入时钟的正端作为转换电路的负端输出，负端作为转换电路的正端输出，通过低通滤波器，分别得到差分时钟的共模电平，再分别作为比较器的正负两端的输入，以比较器负端的输出作为判断占空比大小。转换电路的作用在于改变检测电路的正负路径，以此消除占空比检测路径的失调。

在其中一些实施例中，所述数字控制逻辑电路用于：

根据所述占空比检测电路第一次比较得到的结果，确定第一份控制字；根据所述占空比检测电路第二次比较得到的结果，确定第二份控制字；将所述第一份控制字与所述第二份控制字进行求均值，并将所述均值作为所述数字控制逻辑电路确定的控制字。

在其中一些实施例中，所述数字控制逻辑电路确定的控制字包括：所述粗调电路中的数字延迟控制线的控制字和所述精调电路中的上下拉电平的控制字。

所述数字控制逻辑电路，与占空比检测电路相连。如图5所示，所述数字控制逻辑电路的控制过程包括：第一次比较，根据占空比检测的结果，调整粗调电路中的DCDL控制字和精调电路中的上下拉电平的控制字，并将结果保存下来，转换路径后，第二次比较，得到第二份控制字，与第一份控制字进行求均值，作为最终的控制字。

在其中一些实施例中，所述时钟占空比校准电路还包括：

数模转换器，分别与所述数字控制逻辑电路以及所述占空比调整电路相连接，用于将所述精调电路中的上下拉电平的控制字转变成所述精调电路中的上下拉MOS管栅极控制电压。

所述数模转换器，与数字控制逻辑电路相连，实现精调code向上下拉MOS管栅极控制电压的转变。

DCA输入数字控制逻辑的粗调控制字和精调电路的栅极控制电压，完成校准。

本申请实施例提出一种宽校准范围和高精度的时钟占空比校准电路。在控制逻辑中，通过算法实现对于校准通路中失调(如比较器的offset)的消除。5GHz输入时钟占空比从15％到85％均可成功校准，精度在1ps以内。

本申请实施例保护以下关键技术：

(1)消除失调的控制逻辑算法，通过转换电路控制两次校准时的检测路径不一样，消除检测路径带来的失调影响。

(2)精调电路的具体实现细节，通过输入电平和控制电压的串联，可以控制二者对于输出节点的充放电速度的控制比例大小。

(3)粗调电路的具体实现细节，保证上升沿和下降沿具有对称结构，复位采用选择器控制上拉PMOS和下拉NMOS的栅极电压实现断开。

本申请实施例中的粗调电路结构对称，只需要待校准时钟本身即可完成校准，不需要外部参考源。精调电路采用控制边沿上升下降时间的方式，精度较高。在控制逻辑中，通过转换比较端口，消除检测路径带来的失调，进一步提高了校准精度。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (6)

1.一种时钟占空比校准电路，其特征在于，包括：

占空比调整电路，用于基于数字控制逻辑电路确定的控制字调整输入时钟信号的占空比；

占空比检测电路，与所述占空比调整电路的输出端相连接，用于检测调整完的时钟占空比的大小；

所述数字控制逻辑电路，分别与所述占空比检测电路以及所述占空比调整电路相连接，用于根据所述调整完的时钟占空比的大小确定控制字，其中，所述控制字用于指示所述占空比调整电路调整所述输入时钟信号的占空比；

其中，所述占空比调整电路包括：

粗调电路和精调电路，其中，所述精调电路的输入端与所述粗调电路的输出端相连接；

其中，所述粗调电路包括：

上升沿检测器、下降沿检测器、数字延迟控制线以及复位电路；所述上升沿检测器包括两个PMOS管，所述下降沿检测器包括两个NMOS管，所述上升沿检测器中的第一个PMOS管与电源VDD连接、第二个PMOS管与所述下降沿检测器中的第一个NMOS管连接，所述所述上升沿检测器中的第二个NMOS管连接地GND；所述复位电路与所述粗调电路的输出端以及所述数字延迟控制线连接，所述数字延迟控制线与所述下降沿检测器连接；

其中，复位时，所述粗调电路的输出端由复位信号控制所述复位电路中的NMOS管连接到地，输出低电平，经所述数字延迟控制线传输，低电平关断所述下降沿检测器中下拉的第二个NMOS管，同时复位信号通过选择器将电源VDD置于所述上升沿检测器中上拉的第一个PMOS管栅极，关断上拉通路；

开始工作时，在输入时钟信号的上升沿到来后，经过不同的反相器延时，所述上升沿检测器中上拉的两个PMOS管会出现短暂的同时开启，所述输出端被充电到电源VDD；所述输出端的高电平通过所述数字延迟控制线和反相器，传输到所述下降沿检测器中下拉的两个NMOS管，所述下拉的两个NMOS管会出现短暂的同时开启，所述输出端被放电到地GND。

2.根据权利要求1所述的时钟占空比校准电路，其特征在于，所述精调电路包括：

连续两级的上拉下拉强度调整级和时钟输出缓冲器；第一级上拉下拉强度调整级的输入端与所述粗调电路的输出端连接、输出端与第二级上拉下拉强度调整级的输入端连接；所述第二级上拉下拉强度调整级的输出端与所述时钟输出缓冲器的输入端连接；

所述第一级上拉下拉强度调整级包括一个PMOS管P1和一个NMOS管N1，且P1的栅极和N1的栅极连接所述粗调电路的输出端，P1的源极连接电源VDD， P1的漏极连接N1的源极，N1的漏极连接地GND；

所述第二级包括两个PMOS管P2、P3以及两个NMOS管N2、N3，且P2的源极连接电源VDD、栅极连接所述控制字、漏极连接P3的源极，P3的栅极连接所述粗调电路的输出端、漏极连接N2的源极，N2的栅极连接所述粗调电路的输出端、漏极连接N3的源极，N的栅极连接所述控制字、漏极连接地GND；

P1与N1之间的第一连接点与P3与N2的第二连接点相连接；

其中，通过控制上拉PMOS和下拉NMOS管的栅极电压，改变MOS管的上下拉能力，增加或减少边沿的上升和下降速度，以调整所述输入时钟信号的占空比。

3.根据权利要求1所述的时钟占空比校准电路，其特征在于，所述占空比检测电路包括：

转换电路，低通滤波器以及比较器；

其中，第一次比较，调整完的时钟信号的正端作为所述转换电路的正端输出，调整完的时钟信号的负端作为所述转换电路的负端输出，通过所述低通滤波器，分别得到差分时钟的共模电平，再分别作为所述比较器的正负两端的输入，根据所述比较器正端的输出判断调整完的时钟信号的占空比的大小；

第二次比较，调整完的时钟信号的正端作为所述转换电路的负端输出，调整完的时钟信号的负端作为所述转换电路的正端输出，通过所述低通滤波器，分别得到差分时钟的共模电平，再分别作为所述比较器的正负两端的输入，根据所述比较器负端的输出判断调整完的时钟信号的占空比的大小。

4.根据权利要求3所述的时钟占空比校准电路，其特征在于，所述数字控制逻辑电路用于：

根据所述占空比检测电路第一次比较得到的结果，确定第一份控制字；根据所述占空比检测电路第二次比较得到的结果，确定第二份控制字；将所述第一份控制字与所述第二份控制字进行求均值，并将所述均值作为所述数字控制逻辑电路确定的控制字。

5.根据权利要求4所述的时钟占空比校准电路，其特征在于，所述数字控制逻辑电路确定的控制字包括：所述粗调电路中的数字延迟控制线的控制字和所述精调电路中的上下拉电平的控制字。

6.根据权利要求5所述的时钟占空比校准电路，其特征在于，所述时钟占空比校准电路还包括：

数模转换器，分别与所述数字控制逻辑电路以及所述占空比调整电路相连接，用于将所述精调电路中的上下拉电平的控制字转变成所述精调电路中的上下拉MOS管栅极控制电压。