KR20180024784A - 듀티 사이클 교정 회로 - Google Patents

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KR20180024784A
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Abstract

듀티 사이클 교정 회로를 공개한다. 본 발명은 입력 클럭 신호를 생성하는 클럭 신호 생성부, 입력 클럭 신호를 인가받고, 입력 클럭 신호에 대응하는 선 교정 클럭 신호를 생성하며, 교정 클럭 신호의 듀티에 대응하여 인가되는 복수개의 상승 에지 제어 신호 및 복수개의 하강 에지 제어 신호에 응답하여 선 교정 클럭 신호의 상승 에지 기울기 및 하강 에지 기울기를 가변하는 듀티 사이클 교정부 및 선 교정 클럭 신호를 인가받아 버퍼링하여, 선 교정 클럭 신호의 상승 에지 기울기 및 하강 에지 기울기의 절대값이 기기정된 기울기값이 되도록 교정하여 교정 클럭 신호를 출력하는 전역 클럭 드라이버를 포함한다.

Description

듀티 사이클 교정 회로{DUTY-CYCLE CORRECTOR}
본 발명은 듀티 사이클 교정 회로에 관한 것으로, 특히 넓은 주파수 범위에서 듀티 사이클 교정이 가능한 듀티 사이클 교정 회로에 관한 것이다.
도1 은 종래의 클럭 신호를 생성하여 출력하는 클럭 발생부의 구성 및 조건에 따른 클럭 신호의 듀티 변화를 나타낸다.
도1 에서 (a)는 기존의 클럭 발생부의 구성과 출력되는 클럭 신호의 파형을 나타내며, (b)는 공정(Process), 공급 전압(Supply Voltage) 및 온도(Temperature)(이하 PVT) 조건과 부하 커패시턴스(LC) 변동에 따른 듀티 변화를 나타낸다.
도1 의 (a)에 도시된 바와 같이, 기존의 클럭 발생부는 인가된 기설정된 주기와 듀티를 갖는 클럭 신호를 생성하는 클럭 생성기(CG) 및 클럭 생성기(CG)기에서 생성된 클럭 신호를 버퍼링하여 칩 내부의 다른 회로로 전송하는 전역 클럭 드라이버(GCD)를 구비한다.
클럭 생성기(CG)는 전압 제어 발진기(이하 VCO : voltage controlled oscillator) 또는 위상 고정 루프(이하 PLL : phase locked loop)를 이용하여 클럭 신호를 생성할 수 있으며, VCO 및 PLL을 함께 사용할 수도 있다.
그러나 클럭 생성기(CG)에서 생성된 클럭 신호는 듀티 오차를 포함할 수 있다. 일반적으로 클럭 생성기(CG)는 지정된 주파수에서 50%의 듀티를 갖는 클럭 신호를 생성하도록 설계되지만, 실제로는 클럭 생성기(CG)의 PVT 변화에 따라 주파수와 듀티에 오차가 발생되는 경우가 많다.
한편 집적회로 칩 내부의 클럭 발생기(CG)에서 생성된 클럭 신호를 칩 내부의 다른 회로에서 이용하는 경우, 클럭 신호가 전송되는 동안 발생될 수 있는 왜곡을 보상하기 위해 전역 클럭 드라이버(GCD)를 구비한다. 전역 클럭 드라이버(GCD)는 도1 에 도시된 바와 같이, 인버터 체인으로 구성된 일종의 버퍼(buffer)로 구현되어, 클럭 신호를 0버퍼링하여 전송한다. 그러나 전역 클럭 드라이버(GCD)를 구성하는 버퍼의 복수개의 NMOS 트랜지스터 및 PMOS 트랜지스터 또한 클럭 발생기(CG)와 마찬가지로 PVT 변화에 따라 풀업(pull-up) 및 풀다운(pull-down) 능력에 차이가 발생할 수 있다. 그리고 풀업(pull-up) 및 풀다운(pull-down) 능력에 차이는 버퍼에서 출력되는 클럭 신호의 듀티(duty)에 오차가 발생되는 결과를 초래한다. 즉 다른 회로로 전송되는 클럭 신호의 왜곡을 보상하기 위해 구비되는 전력 클럭 드라이버(GCD)가 오히려 클럭 신호의 듀티를 왜곡하는 문제가 발생할 수 있다. 또한 클럭 신호의 듀티는 (b)에 도시된 바와 같이 부하 커패시턴스(LC)에 의해서도 듀티가 왜곡될 수 있다.
클럭 신호는 각종 회로의 동작 타이밍을 결정하는 기준으로 이용되므로, 클럭 신호를 인가받는 회로들 또한 50% 듀티를 갖는 클럭 신호를 기반으로 동작이 설계되므로, 듀티의 오차는 회로의 오동작을 야기할 수 있다는 문제가 있다. 특히 수 GHz 클럭 소스로부터 상승 에지 및 하강 에지를 모두 이용하여 2배(double) 또는 4배(quadruple) 데이터 속도를 구현하는 다중 데이터율(Multi Data Rate : MDR) 구조의 디지털 회로의 경우, 클럭 신호의 상승 에지(rising edge) 및 하강 에지(falling edge)를 모두 사용하기 때문에, 듀티의 오차는 회로 동작에서 심각한 오류를 초래할 수 있어 반드시 교정되어야 한다.
또한 듀티의 왜곡이 직접적인 오류를 야기하지 않더라도, 현재 디지털 회로에서 많이 적용되고 있는 파이프라인 구조(pipelined architecture)에서 트리거(trigger)의 불균형을 야기하고 타이밍 마진(timing margin)을 제한하므로 교정되어야 한다.
한국 공개 특허 제10-2003-0003361호(2003.01.10 공개)
본 발명의 목적은 고주파수의 클럭 신호에 대해 넓은 범위의 듀티 오차를 빠르게 교정할 수 있는 듀티 사이클 교정 회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 예에 따른 듀티 사이클 교정 회로는 입력 클럭 신호를 생성하는 클럭 신호 생성부; 상기 입력 클럭 신호를 인가받고, 상기 입력 클럭 신호에 대응하는 선 교정 클럭 신호를 생성하며, 교정 클럭 신호의 듀티에 대응하여 인가되는 복수개의 상승 에지 제어 신호 및 복수개의 하강 에지 제어 신호에 응답하여 상기 선 교정 클럭 신호의 상승 에지 기울기 및 하강 에지 기울기를 가변하는 듀티 사이클 교정부; 및 상기 선 교정 클럭 신호를 인가받아 버퍼링하여, 상기 선 교정 클럭 신호의 상승 에지 기울기 및 하강 에지 기울기의 절대값이 기기정된 기울기값이 되도록 교정하여 교정 클럭 신호를 출력하는 전역 클럭 드라이버; 를 포함한다.
상기 듀티 사이클 교정부는 전원 전압과 상기 선 교정 클럭 신호가 출력되는 선 교정 노드 사이에 연결되고, 상기 복수개의 상승 에지 제어 신호에 응답하여 상기 선 교정 클럭 신호의 상승 에지 기울기를 가변하며, 상기 입력 클럭 신호의 전압 레벨이 기설정된 제1 기준 레벨 이하이면, 상기 선 교정 클럭 신호를 가변된 상기 상승 에지 기울기에 따라 풀업하는 상승 에지 조절부; 및 상기 선 교정 노드와 접지 전원 사이에 연결되고, 상기 복수개의 하강 에지 제어 신호에 응답하여 상기 선 교정 클럭 신호의 하강 에지 기울기를 가변하며, 상기 입력 클럭 신호의 전압 레벨이 기설정된 제2 기준 레벨 이상이면, 상기 선 교정 클럭 신호를 가변된 상기 하강 에지 기울기에 따라 풀다운하는 상승 에지 조절부; 를 포함하는 것을 특징으로 한다.
상기 상승 에지 조절부는 상기 전원 전압과 상기 선 교정 노드 사이에 서로 병렬로 연결되고, 각각 상기 복수개의 상승 에지 제어 신호 중 대응하는 상승 에지 제어 신호에 응답하여 활성화되고, 상기 입력 클럭 신호의 전압 레벨이 상기 제1 기준 레벨 이하이면, 상기 선 교정 클럭 신호를 풀업하는 복수개의 풀업 구동부; 를 포함하는 것을 특징으로 한다.
상기 복수개의 풀업 구동부 각각은 상기 전원 전압과 상기 선 교정 노드 사이에 직렬로 연결되는 PMOS 트랜지스터와 풀업 활성화 스위치 및 풀업 저항을 구비하고, 상기 PMOS 트랜지스터는 게이트로 상기 입력 클럭 신호를 인가받으며, 상기 풀업 활성화 스위치는 상기 복수개의 상승 에지 제어 신호 중 대응하는 상승 에지 제어 신호에 응답하여 턴온되는 것을 특징으로 한다.
상기 하강 에지 조절부는 상기 선 교정 노드와 상기 접지 전원 사이에 서로 병렬로 연결되고, 각각 상기 복수개의 하강 에지 제어 신호 중 대응하는 하강 에지 제어 신호에 응답하여 활성화되고, 상기 입력 클럭 신호의 전압 레벨이 상기 제2 기준 레벨 이상이면, 상기 선 교정 클럭 신호를 풀다운하는 복수개의 풀다운 구동부; 를 포함하는 것을 특징으로 한다.
상기 복수개의 풀다운 구동부 각각은 상기 선 교정 노드와 상기 접지 전원 사이에 직렬로 연결되는 풀다운 저항과 풀다운 활성화 스위치 및 NMOS 트랜지스터를 구비하고, 상기 NMOS 트랜지스터는 게이트로 상기 입력 클럭 신호를 인가받으며, 상기 풀다운 활성화 스위치는 상기 복수개의 하강 에지 제어 신호 중 대응하는 하강 에지 제어 신호에 응답하여 턴온되는 것을 특징으로 한다.
상기 듀티 사이클 교정 회로는 상기 교정 클럭 신호를 인가받아, 상기 교정 클럭 신호의 상승 에지와 하강 에지 사이의 타이밍 비를 측정하고, 측정된 타이밍 비에 대응하는 상기 복수개의 상승 에지 제어 신호 및 상기 복수개의 하강 에지 제어 신호를 출력하는 에지 제어 루프 회로부; 를 더 포함하는 것을 특징으로 한다.
상기 에지 제어 루프 회로부는 상기 교정 클럭 신호의 듀티가 50% 미만인 것으로 판별되면, 상기 복수개의 상승 에지 신호 중 상기 풀업 활성화 스위치를 턴온시키는 신호 레벨을 갖는 상승 에지 신호의 개수를 증가하고, 상기 복수개의 하강 에지 신호 중 상기 풀다운 활성화 스위치를 턴온시키는 신호 레벨을 갖는 하강 에지 신호의 개수를 감소하여 출력하고, 상기 교정 클럭 신호의 듀티가 50%를 초과하는 것으로 판별되면, 상기 복수개의 상승 에지 신호 중 상기 풀업 활성화 스위치를 턴온시키는 신호 레벨을 갖는 상승 에지 신호의 개수를 감소하고, 상기 복수개의 하강 에지 신호 중 상기 풀다운 활성화 스위치를 턴온시키는 신호 레벨을 갖는 하강 에지 신호의 개수를 증가하여 출력하는 것을 특징으로 한다.
상기 전역 클럭 드라이버는 상기 선 교정 클럭 신호를 버퍼링하는 인버터 체인으로 구현되는 것을 특징으로 한다.
따라서, 본 발명의 듀티 사이클 교정 회로는 복수개의 PMOS 트랜지스터와 NMOS 트랜지스터를 이용하여 듀티를 교정함으로써, 고주파수의 클럭 신호의 넓은 듀티 오차 범위에 대해 듀티를 교정할 수 있으며, 공정, 전압 및 온도에 의한 듀티 오차를 적응적으로 교정할 수 있다. 매우 작은 면적을 차지하면서도 안정적인 듀티의 클럭 신호를 칩 내의 각 회로로 공급할 수 있다.
도1 은 종래의 클럭 신호를 생성하여 출력하는 클럭 발생부의 구성 및 조건에 따른 클럭 신호의 듀티 변화를 나타낸다.
도2 는 본 발명의 듀티 사이클 교정 회로의 구성을 나타낸다.
도3 은 입력 클럭 신호 대비 선 교정 클럭 신호 및 교정 클럭 신호의 파형 변화를 나타낸다.
도4 는 상승 에지 신호와 하강 에지 신호에 따른 선 교정 클럭 신호의 기울기 변화를 나타낸다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로서, 본 발명을 상세히 설명한다. 그러나, 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 설명하는 실시예에 한정되는 것이 아니다. 그리고, 본 발명을 명확하게 설명하기 위하여 설명과 관계없는 부분은 생략되며, 도면의 동일한 참조부호는 동일한 부재임을 나타낸다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "...부", "...기", "모듈", "블록" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
도2 는 본 발명의 듀티 사이클 교정 회로의 구성을 나타내고, 도3 은 입력 클럭 신호 대비 선 교정 클럭 신호 및 교정 클럭 신호의 파형 변화를 나타낸다.
도2 를 참조하면, 본 발명의 듀티 사이클 교정 회로는 듀티 사이클 교정부(DCC), 전역 클럭 드라이버(GCD) 및 에지 제어 루프 회로부(ECL)를 구비한다.
듀티 사이클 교정부(DCC)는 전원 전압(VDD)과 접지 전원(VSS) 사이에 직렬로 연결되는 상승 에지 조절부(PEC) 및 하강 에지 조절부(NEC)를 구비한다. 상승 에지 조절부(PEC)와 하강 에지 조절부(NEC)는 각각 에지 제어 루프 회로부(ECL)로부터 인가되는 복수개의 상승 에지 제어 신호(UCS1 ~ UCSn) 및 복수개의 하강 에지 제어 신호(DCS1 ~ DCSn)에 응답하여, 입력 클럭 신호(ICS)의 듀티에 따른 상승 에지의 기울기 및 하강 에지의 기울기를 조절하여, 상승 에지 조절부(PEC)와 하강 에지 조절부(NEC) 사이의 선 교정 노드(NPC)로 에지 기울기가 교정된 선 교정 클럭 신호(PCC)를 출력한다.
상승 에지 조절부(PEC)는 전원 전압(VDD)와 선 교정 노드(NPC) 사이에 병렬로 연결되는 복수개의 풀업 구동부(FUD1 ~ FUDn)를 구비하고, 하강 에지 조절부(NEC)는 선 교정 노드(NPC)와 접지 전원(VSS) 사이에 병렬로 연결되는 복수개의 풀다운 구동부(FDD1 ~ FDDn)를 구비한다. 복수개의 풀업 구동부(FUD1 ~ FUDn) 각각은 전원 전압(VDD)와 선 교정 노드(NPC) 사이에 직렬로 연결되는 PMOS 트랜지스터(Tp)와 풀업 활성화 스위치(SWp) 및 풀업 저항(Rp)을 구비하고, 복수개의 풀다운 구동부(FDD1 ~ FDDn) 각각은 선 교정 노드(NPC)와 접지 전원(VSS) 사이에 직렬로 연결되는 NMOS 트랜지스터(Tn)와 풀다운 활성화 스위치(SWn) 및 풀다운 저항(Rn)을 구비한다.
그리고 복수개의 풀업 구동부(FUD1 ~ FUDn) 각각의 PMOS 트랜지스터(Tp)와 복수개의 풀다운 구동부(FDD1 ~ FDDn) 각각의 NMOS 트랜지스터(Tn)의 게이트로는 입력 클럭 신호(ICS)가 인가된다. 따라서 복수개의 PMOS 트랜지스터(Tp)와 복수개의 NMOS 트랜지스터(Tn)는 게이트로 인가되는 입력 클럭 신호(ICS)의 전압 레벨에 따라 턴온 또는 턴오프 된다.
여기서 입력 클럭 신호(ICS)는 도1 에 도시된 클럭 생성기(CG)에서 생성된 신호일 수 있다. 입력 클럭 신호(ICS)의 듀티는 50%인 것이 바람직하지만, 도3 의 (a) 및 (b)에 도시된 바와 같이, 실제로는 PVT에 의해 듀티가 50% 미만이거나 50%를 초과할 수 있다.
한편 복수개의 풀업 활성화 스위치(SWp)는 복수개의 상승 에지 제어 신호(UCS1 ~ UCSn) 중 대응하는 상승 에지 제어 신호에 응답하여 턴온 또는 턴오프 되며, 복수개의 풀다운 활성화 스위치(SWn)는 복수개의 하강 에지 제어 신호(DCS1 ~ DCSn) 중 대응하는 하강 에지 제어 신호에 응답하여 턴온 또는 턴오프된다. 여기서 복수개의 상승 에지 제어 신호(UCS1 ~ UCSn) 및 복수개의 하강 에지 제어 신호(DCS1 ~ DCSn)는 상기한 바와 같이, 에지 제어 루프 회로부(ECL)에서 인가된다.
따라서 복수개의 풀업 구동부(FUD1 ~ FUDn) 각각은 대응하는 풀업 활성화 스위치(SWp)가 상승 에지 제어 신호에 응답하여 턴온되면 활성화되고, 활성화된 풀업 구동부(FUD1 ~ FUDn)의 PMOS 트랜지스터(Tp)는 입력 클럭 신호(ICS)의 전압 레벨이 기설정된 제1 기준 레벨 이하이면 턴온되어, 선 교정 노드(NPC)로 출력되는 선 교정 클럭 신호(PCC)의 전압 레벨을 풀업 한다. 상승 에지 조절부(PEC)가 복수개의 풀업 구동부(FUD1 ~ FUDn)를 구비하고, 복수개의 풀업 구동부(FUD1 ~ FUDn)의 각각의 PMOS 트랜지스터(Tp)가 공통으로 입력 클럭 신호(ICS)를 게이트로 인가받으므로, 상승 에지 조절부(PEC)가 선 교정 클럭 신호(PCC)를 풀업하는 성능은 복수개의 상승 에지 제어 신호(UCS1 ~ UCSn)에 응답하여 활성화된 풀업 구동부(FUD1 ~ FUDn)의 개수에 비례한다. 이때 복수개의 풀업 구동부(FUD1 ~ FUDn) 각각의 풀업 성능은 동일한 것으로 가정한다.
또한 복수개의 풀다운 구동부(FDD1 ~ FDDn) 각각은 대응하는 풀다운 활성화 스위치(SWn)가 하강 에지 제어 신호에 응답하여 턴온되면 활성화되고, 활성화된 풀다운 구동부(FDD1 ~ FDDn)의 NMOS 트랜지스터(Tn)는 입력 클럭 신호(ICS)의 전압 레벨이 기설정된 제2 기준 레벨 이상이면 턴온되어, 선 교정 노드(NPC)로 출력되는 선 교정 클럭 신호(PCC)의 전압 레벨을 풀다운 한다. 하강 에지 조절부(NEC)가 복수개의 풀다운 구동부(FDD1 ~ FDDn)를 구비하고, 복수개의 풀다운 구동부(FDD1 ~ FDDn)의 각각의 NMOS 트랜지스터(Tn)가 공통으로 입력 클럭 신호(ICS)를 게이트로 인가받으므로, 하강 에지 조절부(NEC)가 선 교정 클럭 신호(PCC)를 풀다운하는 성능은 복수개의 하강 에지 제어 신호(DCS1 ~ DCSn)에 응답하여 활성화된 풀다운 구동부(FDD1 ~ FDDn)의 개수에 비례한다. 이때 복수개의 풀다운 구동부(FDD1 ~ FDDn) 각각의 풀다운 성능 또한 서로 동일한 것으로 가정한다. 그리고 상기한 제1 기준 레벨 및 제2 기준 레벨은 서로 상이하게 설정될 수 있으나, 동일한 하나의 기준 레벨로 설정되는 것이 바람직하며, 이때 설정되는 기준 레벨은 VDD/2 로 설정되는 것이 바람직하다.
결과적으로, 듀티 사이클 교정부(DCC)는 에지 제어 루프 회로부(ECL)에서 인가되는 복수개의 상승 에지 제어 신호(UCS1 ~ UCSn) 및 복수개의 하강 에지 제어 신호(DCS1 ~ DCSn)에 따라 풀업 및 풀다운 성능이 가변되고, 도3 의 (b)에 도시된 바와 같이, 입력 클럭 신호(ICS)의 전압 레벨에 응답하여 가변된 풀업 및 풀다운 성능으로 입력 클럭 신호(ICS)의 상승 에지 및 하강 에지의 기울기를 조절하여 선 교정 노드(NPC)로 선 교정 클럭 신호(PCC)를 출력한다.
도3 의 (a) 및 (b)에 도시된 바와 같이, 듀티 사이클 교정부(DCC)는 입력 클럭 신호(ISC)의 듀티가 50% 미만이거나, 입력 클럭 신호(ISC)의 듀티가 50%를 초과하는 경우, 상승 및 하강 에지의 기울기를 조절하여, 선 교정 클럭 신호(PCC)를 출력한다. 다만 선 교정 클럭 신호(PCC)는 도3 의 (c) 및 (d)에 도시된 바와 같이, 상승 에지 및 하강 에지의 기울기가 서로 상이한 형태로 출력될 수 있다. 뿐만 아니라, 후술하는 에지 제어 루프 회로부(ECL)는 단순히 입력 클럭 신호(ICS)의 듀티 에러만을 고려하는 것이 아니라, 전역 클럭 드라이버(GCD)의 PVT 변화에 의한 듀티 왜곡 또한 함께 반영하여 복수개의 상승 에지 제어 신호(UCS1 ~ UCSn) 및 복수개의 하강 에지 제어 신호(DCS1 ~ DCSn)를 듀티 사이클 교정부(DCC)로 인가하기 때문에, 선 교정 클럭 신호(PCC)의 듀티는 50%가 아닐 수 있다.
한편, 전역 클럭 드라이버(GCD)는 선 교정 노드(NPC)와 교정 출력 노드(NDO) 사이에 연결되어, 선 교정 노드(NPC)로부터 선 교정 클럭 신호(PCC)를 인가받아 버퍼링하여 교정 클럭 신호(CC)를 교정 출력 노드(NDO)로 출력한다. 전역 클럭 드라이버(GCD)는 도1 에 도시된 기존의 전역 클럭 드라이버(GCD)와 동일하게 인버터 체인으로 구성된 일종의 버퍼로 구현되어, 도3 의 (e) 내지 (h)에 도시된 바와 같이, 선 교정 클럭 신호(PCC)를 버퍼링하여 교정 클럭 신호(CC)의 상승 에지 및 하강 에지의 기울기의 절대값이 동일하도록 조절하여, 교정 출력 노드(NDO)로 출력한다. 그리고 교정 출력 노드(NDO)로 출력되는 교정 클럭 신호(CC)는 집적 회로 내의 다른 회로로 공급된다. 즉 교정 클럭 신호(CC)는 입력 클럭 신호(ICS)의 듀티 사이클을 교정하여 출력되는 듀티 사이클 교정 회로의 출력 신호이다.
도3 에서 (a)와 (b)는 각각 입력 클럭 신호(ICS)에서 듀티가 50% 인 경우와 50%를 초과하는 경우의 파형을 나타내고, (d)와 (d)는 각각 입력 클럭 신호(ICS)가 인가된 듀티 사이클 교정부(DCC)에서 상승 에지의 기울기 및 하강 에지의 기울기가 조절되어 출력되는 선 교정 클럭 신호(PCC)의 파형을 나타내며, (e) 내지 (h)는 선 교정 클럭 신호(PCC)를 인가받은 전역 클럭 드라이버(GCD)에서 출력되는 교정 클럭 신호(CC)의 파형을 나타낸다.
도3 의 (a)에 도시된 바와 같이, 입력 클럭 신호(ICS)의 듀티가 50% 미만인 경우, (c)에 도시된 바와 같이, 듀티 사이클 교정부(DCC)의 상승 에지 조절부(PEC)는 복수개의 상승 에지 제어 신호(UCS1 ~ UCSn)에 응답하여, 선 교정 클럭 신호(PCC)의 상승 에지 기울기의 절대값을 그대로 유지하거나 조금 줄이는 반면, 하강 에지 조절부(NEC)는 하강 에지 기울기의 절대값을 상대적으로 많이 줄여, 상승 에지의 기울기보다 하강 에지의 기울기가 크게 완만한 경사를 갖도록 한다. 이에 (e)에 도시된 바와 같이, 전역 클럭 드라이버(GCD)는 변경된 선 교정 클럭 신호(PCC)의 상승 에지 기울기가 전역 클럭 드라이버(GCD)의 풀업 성능에 대응하는 기지정된 기울기를 갖도록 조정하고, 변경된 선 교정 클럭 신호(PCC)의 하강 에지 기울기가 전역 클럭 드라이버(GCD)의 풀다운 성능에 대응하는 기지정된 기울기를 갖도록 조정하여, 교정 클럭 신호(CC)를 출력한다.
또한 도3 의 (b)에 도시된 바와 같이, 입력 클럭 신호(ICS)의 듀티가 50%를 초과하는 경우, (d)에 도시된 바와 같이, 듀티 사이클 교정부(DCC)의 상승 에지 조절부(PEC)는 복수개의 상승 에지 제어 신호(UCS1 ~ UCSn)에 응답하여, 선 교정 클럭 신호(PCC)의 상승 에지 기울기의 절대값을 크게 줄이는 반면, 하강 에지 조절부(NEC)는 하강 에지 기울기의 절대값을 상대적으로 적게 줄여, 상승 에지의 기울기가 하강 에지의 기울기보다 완만한 경사를 갖도록 한다. 이에 (g) 및 (h) 에 도시된 바와 같이, 전역 클럭 드라이버(GCD)는 변경된 선 교정 클럭 신호(PCC)의 상승 에지 기울기와 하강 에지 기울기가 전역 클럭 드라이버(GCD)의 풀업 및 풀다운 성능에 대응하는 기지정된 기울기를 갖도록 조정하여, 교정 클럭 신호(CC)를 출력한다.
도3 에서 (e) 내지 (h)는 전역 클럭 드라이버(GCD)의 동작에 대한 이해의 편의를 위해 상승 에지 및 하강 에지의 기울기를 조정하는 과정을 분리하여 도시하였으나, 전역 클럭 드라이버(GCD)는 상승 에지와 하강 에지의 기울기를 모두 조절하므로, 실제로는 (e) 및 (g)에 도시된 상승 에지와 (f) 및 (h)에 도시된 하강 에지가 결합된 형태로 교정 클럭 신호(CC)가 출력되므로, 교정 클럭 신호(CC)는 듀티의 왜곡이 교정되어 출력된다.
다시 도2 를 참조하면, 에지 제어 루프 회로부(ECL)는 교정 출력 노드(NDO)에서 출력되는 교정 클럭 신호(CC)를 인가받고, 교정 클럭 신호(CC)의 듀티를 분석하여, 듀티 사이클 교정부(DCC)의 상승 에지 조절부(PEC) 및 하강 에지 조절부(NEC)의 풀업 및 풀다운 성능을 조절하기 위한 복수개의 상승 에지 제어 신호(UCS1 ~ UCSn) 및 복수개의 하강 에지 제어 신호(DCS1 ~ DCSn) 를 생성한다.
에지 제어 루프 회로부(ECL)는 분석된 교정 클럭 신호(CC)의 듀티에 따라 복수개의 상승 에지 제어 신호(UCS1 ~ UCSn) 중 활성화 레벨을 갖는 상승 에지 신호의 개수와 복수개의 하강 에지 제어 신호(DCS1 ~ DCSn) 중 활성화 레벨을 갖는 하강 에지 신호의 개수를 결정한다. 즉 에지 제어 루프 회로부(ECL)는 상승 에지 조절부(PEC)의 복수개의 풀업 구동부(FUD1 ~ FUDn) 중 활성화할 풀업 구동부의 개수를 결정하고, 하강 에지 조절부(NEC)의 복수개의 풀다운 구동부(FDD1 ~ FDDn) 중 활성화할 풀다운 구동부의 개수를 결정하여, 상승 에지 조절부(PEC)의 풀업 성능과 하강 에지 조절부(NEC)의 풀다운 성능을 조절한다.
교정 출력 노드(NDO)에서 출력되는 교정 클럭 신호(CC)는 듀티 사이클 교정 회로의 구동 초기에는 50% 듀티가 아닐 수 있다. 이는 에지 제어 루프 회로부(ECL)가 전역 클럭 드라이버(GCD)의 출력인 교정 클럭 신호(CC)의 듀티를 감지하고, 감지된 교정 클럭 신호(CC)의 듀티에 따라 복수개의 상승 에지 제어 신호(UCS1 ~ UCSn) 및 복수개의 하강 에지 제어 신호(DCS1 ~ DCSn)를 생성 듀티 사이클 교정부(DCC)로 피드백하여 제공하기 때문이다. 그러나 교정 클럭 신호(CC)는 에지 제어 루프 회로부(ECL)에서 복수개의 상승 에지 제어 신호(UCS1 ~ UCSn) 및 복수개의 하강 에지 제어 신호(DCS1 ~ DCSn)가 가변되면서 피드백 됨에 따라 매우 빠른 속도로 교정 클럭 신호(CC)가 50% 듀티를 갖도록 조절되어 출력될 수 있다.
에지 제어 루프 회로부(ECL)는 듀티가 50% 미만인 것으로 판별되면, 활성화 레벨을 갖는 상승 에지 신호의 개수를 증가시키는 반면, 활성화 레벨을 갖는 하강 에지 신호의 개수를 줄여, 선 교정 클럭 신호(PCC)의 상승 에지에서의 기울기의 절대값이 커지도록 하는 반면, 하항 에지에서의 기울기 절대값이 줄어들도록 하여, 교정 클럭 신호(CC)의 상승 에지와 하강 에지가 VDD/2 레벨을 지나는 타이밍이 균등해 지도록 조절한다.
반면, 에지 제어 루프 회로부(ECL)는 듀티가 50% 를 초과하는 것으로 판별되면, 활성화 레벨을 갖는 상승 에지 신호의 개수를 감소시키는 반면, 활성화 레벨을 갖는 하강 에지 신호의 개수를 늘여, 선 교정 클럭 신호(PCC)의 상승 에지에서의 기울기의 절대값이 작아지도록 하는 반면, 하강 에지에서의 기울기 절대값이 증가하도록 하여, 교정 클럭 신호(CC)의 상승 에지와 하강 에지가 VDD/2 레벨을 지나는 타이밍이 균등해 지도록 조절한다.
에지 제어 루프 회로(ECL)는 교정 클럭 신호(CC)를 인가받아 상승 에지와 하강 에지가 VDD/2의 레벨을 지나는 타이밍의 비를 측정하여 복수개의 풀업 구동부(FUD1 ~ FUDn)의 개수에 대응하는 n(여기서 n은 자연수)비트의 상승 에지 제어 신호(UCS1 ~ UCSn)와 복수개의 풀다운 구동부(FDD1 ~ FDDn)의 개수에 대응하는 n비트의 하강 에지 제어 신호(DCS1 ~ DCSn)를 생성하는 회로로 구현될 수 있다.
상기에서는 에지 제어 루프 회로(ECL)가 복수개의 상승 에지 제어 신호(UCS1 ~ UCSn) 및 복수개의 하강 에지 제어 신호(DCS1 ~ DCSn)를 각각 개별적으로 생성하는 것으로 설명하였으나, 에지 제어 루프 회로(ECL)는 공통 에지 제어 신호를 생성하여, 상승 에지 조절부(PEC) 및 하강 에지 조절부(NEC)로 공통으로 인가하도록 구성될 수도 있다.
도4 는 상승 에지 신호와 하강 에지 신호에 따른 선 교정 클럭 신호의 기울기 변화를 나타낸다.
도4 에서 (a)는 복수개의 하강 에지 신호(DCS1 ~ DCSn)는 모두 활성화 레벨을 갖도록 고정되고, 복수개의 상승 에지 제어 신호(UCS1 ~ UCSn) 중 활성화 레벨을 갖는 상승 에지 제어 신호의 개수가 1개에서 n개로 증가된 경우에 선 교정 클럭 신호(PCC)의 기울기 변화를 나타낸다. (a)에서 복수개의 하강 에지 신호(DCS1 ~ DCSn)가 모두 활성화 레벨을 갖도록 고정되었으므로, 선 교정 클럭 신호(PCC)의 하강 에지의 기울기는 최대 기울기로 고정된 반면, 활성화 레벨을 갖는 상승 에지 제어 신호의 개수가 1개이면, 상승 에지의 기울기는 매우 완만하게 형성된다. 그러나 활성화 레벨을 갖는 상승 에지 제어 신호의 개수가 n개로 증가되면, 상승 에지의 기울기는 최대 기울기가 되어 매우 급격한 상승 에지를 갖게 된다.
여기서 활성화 레벨은 풀업 활성화 스위치(SWp)와 풀다운 활성화 스위치(SWn)를 턴온하는 레벨로서, 일예로 VDD 레벨로 설정될 수 있다.
그리고 (b)는 복수개의 상승 에지 제어 신호(UCS1 ~ UCSn)가 모두 활성화 레벨을 갖도록 고정되는 반면, 복수개의 하강 에지 제어 신호(DCS1 ~ DCSn) 중 활성화 레벨을 갖는 하강 에지 제어 신호의 개수가 n개에서 1개로 감소되는 경우의 선 교정 클럭 신호(PCC)의 기울기 변화를 나타낸다.
(b)에서는 복수개의 상승 에지 제어 신호(UCS1 ~ UCSn)가 모두 활성화 레벨을 갖도록 고정되었으므로, 선 교정 클럭 신호(PCC)의 하강 에지의 기울기는 최대 기울기로 고정되었다. 반면, 활성화 레벨을 갖는 하강 에지 제어 신호의 개수가 n개에서 1개로 감소됨에 따라 최대 기울기를 가진 선 교정 클럭 신호(PCC)의 하강 에지의 기울기가 완만해짐을 알 수 있다.
(c)는 복수개의 상승 에지 제어 신호(UCS1 ~ UCSn) 중 하나의 상승 에지 제어 신호(예를 들면, UCS1)만이 활성화 레벨을 갖고, 복수개의 하강 에지 제어 신호(DCS1 ~ DCSn) 중 활성화 레벨을 갖는 하강 에지 제어 신호의 개수가 n개에서 1개로 감소되는 경우의 선 교정 클럭 신호(PCC)의 기울기 변화를 나타낸다.
하나의 상승 에지 제어 신호(UCS1)만이 활성화 레벨을 갖고 있으므로, 선 교정 클럭 신호(PCC)의 상승 에지의 기울기는 매우 완만하게 형성되는 반면, 활성화 레벨을 갖는 하강 에지 제어 신호의 개수가 n개에서 1개로 감소됨에 따라 최대 기울기를 가진 선 교정 클럭 신호(PCC)의 하강 에지의 기울기가 완만해진다.
마지막으로 (d)는 복수개의 하강 에지 신호(DCS1 ~ DCSn) 중 하나의 상승 에지 제어 신호(예를 들면, DCS1)만이 활성화 레벨을 갖고, 복수개의 상승 에지 제어 신호(UCS1 ~ UCSn) 중 활성화 레벨을 갖는 상승 에지 제어 신호의 개수가 1개에서 n개로 증가된 경우를 나타낸다. 복수개의 하강 에지 신호(DCS1 ~ DCSn) 중 하나의 상승 에지 제어 신호(DCS1)만이 활성화 레벨을 가지므로 (d)에 도시된 바와 같이, 선 교정 클럭 신호(PCC)의 하강 에지 기울기는 완만한 경사를 갖도록 고정되는 반면, 상승 에지 기울기는 활성화 레벨을 갖는 상승 에지 제어 신호의 개수가 증가됨에 따라 급격한 경사를 갖는 형태로 변형된다.
결과적으로 도4 (a) 내지 (d)에 도시된 바와 같이, 에지 제어 루프 회로부(ECL)는 듀티 사이클 교정부(DCC)로 인가되는 복수개의 상승 에지 제어 신호(UCS1 ~ UCSn) 및 복수개의 하강 에지 제어 신호(DCS1 ~ DCSn)를 조절하여, 듀티 사이클 교정부(DCC)에서 출력되는 선 교정 클럭 신호(PCC)의 상승 에지 및 하강 에지 기울기를 용이하게 조절할 수 있다.
한편 도3 에서는 설명의 편의를 위하여, 듀티 사이클 교정부(DCC)가 선 교정 클럭 신호(PCC)의 상승 및 하강 에지에서 VDD/2 레벨을 지나는 주기가 서로 동일해지도록 조절하는 것으로 도시하였다.
그러나 상기한 바와 같이, 인버터 체인으로 구현되는 전역 클럭 드라이버(GCD)의 복수개의 NMOS 트랜지스터 및 PMOS 트랜지스터 또한 PVT 변화에 따라 풀업 및 풀다운 성능에 차이가 발생할 수 있다. 즉 선 교정 클럭 신호(PCC)의 상승 에지 및 하강 에지의 기울기를 조절하는 과정에서 또다시 듀티의 왜곡이 발생할 수 있다.
하지만 본 발명의 듀티 사이클 교정 회로에서 에지 제어 루프 회로부(ECL)는 전역 클럭 드라이버(GCD)에서 출력되는 교정 클럭 신호(CC)에 응답하여, 복수개의 상승 에지 제어 신호(UCS1 ~ UCSn) 및 복수개의 하강 에지 제어 신호(DCS1 ~ DCSn)를 생성한다. 그리고 듀티 사이클 교정부(DCC)는 에지 제어 루프 회로부(ECL)에서 인가되는 복수개의 상승 에지 제어 신호(UCS1 ~ UCSn) 및 복수개의 하강 에지 제어 신호(DCS1 ~ DCSn)에 따라 풀업 및 풀다운 성능이 가변된다. 따라서 듀티 사이클 교정부(DCC)는 단순히 선 교정 클럭 신호(PCC)의 상승 및 하강 에지에서 VDD/2 레벨을 지나는 주기가 서로 동일해지도록 조절하는 것이 아니라, 선 교정 클럭 신호(PCC)를 버퍼링하는 전역 클럭 드라이버(GCD)의 PVT 변화까지 함께 반영하여, 최종적으로 교정 클럭 신호(CC)의 듀티가 50%가 되도록 선 교정 클럭 신호(PCC)의 상승 에지 및 하강 에지의 기울기를 조절하여 출력한다.
에지 제어 루프 회로부(ECL)의 상세 회로 구성은 다양한 형태로 설계될 수 있으므로, 본 발명에서는 상세 회로를 도시하지 않았다.
본 발명의 듀티 사이클 교정 회로는 8.1GHz의 입력 클럭 신호(ICS)에 대해 172ns 의 수렴 시간 내에 17% ~ 80%의 넓은 범위의 듀티 오차를 5.9ps 까지 교정할 수 있음이 시뮬레이션을 통해 확인되었으며, 저전력을 소모하며, 다양한 PVT 변화에도 적응적으로 듀티 오차를 교정할 수 있다. 또한 45nm CMOS 공정에서 듀티 교정 회로부(DCC)가 차지하는 면적은 0.032mm2 수준으로 매우 작은 면적을 차지하면서도 안정적인 듀티의 클럭 신호를 칩 내의 각 회로로 공급할 수 있도록 구성될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (9)

  1. 입력 클럭 신호를 생성하는 클럭 신호 생성부;
    상기 입력 클럭 신호를 인가받고, 상기 입력 클럭 신호에 대응하는 선 교정 클럭 신호를 생성하며, 교정 클럭 신호의 듀티에 대응하여 인가되는 복수개의 상승 에지 제어 신호 및 복수개의 하강 에지 제어 신호에 응답하여 상기 선 교정 클럭 신호의 상승 에지 기울기 및 하강 에지 기울기를 가변하는 듀티 사이클 교정부; 및
    상기 선 교정 클럭 신호를 인가받아 버퍼링하여, 상기 선 교정 클럭 신호의 상승 에지 기울기 및 하강 에지 기울기의 절대값이 기기정된 기울기값이 되도록 교정하여 교정 클럭 신호를 출력하는 전역 클럭 드라이버; 를 포함하는 듀티 사이클 교정 회로.
  2. 제1 항에 있어서, 상기 듀티 사이클 교정부는
    전원 전압과 상기 선 교정 클럭 신호가 출력되는 선 교정 노드 사이에 연결되고, 상기 복수개의 상승 에지 제어 신호에 응답하여 상기 선 교정 클럭 신호의 상승 에지 기울기를 가변하며, 상기 입력 클럭 신호의 전압 레벨이 기설정된 제1 기준 레벨 이하이면, 상기 선 교정 클럭 신호를 가변된 상기 상승 에지 기울기에 따라 풀업하는 상승 에지 조절부; 및
    상기 선 교정 노드와 접지 전원 사이에 연결되고, 상기 복수개의 하강 에지 제어 신호에 응답하여 상기 선 교정 클럭 신호의 하강 에지 기울기를 가변하며, 상기 입력 클럭 신호의 전압 레벨이 기설정된 제2 기준 레벨 이상이면, 상기 선 교정 클럭 신호를 가변된 상기 하강 에지 기울기에 따라 풀다운하는 상승 에지 조절부; 를 포함하는 것을 특징으로 하는 듀티 사이클 교정 회로.
  3. 제2 항에 있어서, 상기 상승 에지 조절부는
    상기 전원 전압과 상기 선 교정 노드 사이에 서로 병렬로 연결되고, 각각 상기 복수개의 상승 에지 제어 신호 중 대응하는 상승 에지 제어 신호에 응답하여 활성화되고, 상기 입력 클럭 신호의 전압 레벨이 상기 제1 기준 레벨 이하이면, 상기 선 교정 클럭 신호를 풀업하는 복수개의 풀업 구동부; 를 포함하는 것을 특징으로 하는 듀티 사이클 교정 회로.
  4. 제3 항에 있어서, 상기 복수개의 풀업 구동부 각각은
    상기 전원 전압과 상기 선 교정 노드 사이에 직렬로 연결되는 PMOS 트랜지스터와 풀업 활성화 스위치 및 풀업 저항을 구비하고, 상기 PMOS 트랜지스터는 게이트로 상기 입력 클럭 신호를 인가받으며, 상기 풀업 활성화 스위치는 상기 복수개의 상승 에지 제어 신호 중 대응하는 상승 에지 제어 신호에 응답하여 턴온되는 것을 특징으로 하는 듀티 사이클 교정 회로.
  5. 제4 항에 있어서, 상기 하강 에지 조절부는
    상기 선 교정 노드와 상기 접지 전원 사이에 서로 병렬로 연결되고, 각각 상기 복수개의 하강 에지 제어 신호 중 대응하는 하강 에지 제어 신호에 응답하여 활성화되고, 상기 입력 클럭 신호의 전압 레벨이 상기 제2 기준 레벨 이상이면, 상기 선 교정 클럭 신호를 풀다운하는 복수개의 풀다운 구동부; 를 포함하는 것을 특징으로 하는 듀티 사이클 교정 회로.
  6. 제5 항에 있어서, 상기 복수개의 풀다운 구동부 각각은
    상기 선 교정 노드와 상기 접지 전원 사이에 직렬로 연결되는 풀다운 저항과 풀다운 활성화 스위치 및 NMOS 트랜지스터를 구비하고, 상기 NMOS 트랜지스터는 게이트로 상기 입력 클럭 신호를 인가받으며, 상기 풀다운 활성화 스위치는 상기 복수개의 하강 에지 제어 신호 중 대응하는 하강 에지 제어 신호에 응답하여 턴온되는 것을 특징으로 하는 듀티 사이클 교정 회로.
  7. 제6 항에 있어서, 상기 듀티 사이클 교정 회로는
    상기 교정 클럭 신호를 인가받아, 상기 교정 클럭 신호의 상승 에지와 하강 에지 사이의 타이밍 비를 측정하고, 측정된 타이밍 비에 대응하는 상기 복수개의 상승 에지 제어 신호 및 상기 복수개의 하강 에지 제어 신호를 출력하는 에지 제어 루프 회로부; 를 더 포함하는 것을 특징으로 하는 듀티 사이클 교정 회로.
  8. 제7 항에 있어서, 상기 에지 제어 루프 회로부는
    상기 교정 클럭 신호의 듀티가 50% 미만인 것으로 판별되면, 상기 복수개의 상승 에지 신호 중 상기 풀업 활성화 스위치를 턴온시키는 신호 레벨을 갖는 상승 에지 신호의 개수를 증가하고, 상기 복수개의 하강 에지 신호 중 상기 풀다운 활성화 스위치를 턴온시키는 신호 레벨을 갖는 하강 에지 신호의 개수를 감소하여 출력하고,
    상기 교정 클럭 신호의 듀티가 50%를 초과하는 것으로 판별되면, 상기 복수개의 상승 에지 신호 중 상기 풀업 활성화 스위치를 턴온시키는 신호 레벨을 갖는 상승 에지 신호의 개수를 감소하고, 상기 복수개의 하강 에지 신호 중 상기 풀다운 활성화 스위치를 턴온시키는 신호 레벨을 갖는 하강 에지 신호의 개수를 증가하여 출력하는 것을 특징으로 하는 듀티 사이클 교정 회로.
  9. 제1 항에 있어서, 상기 전역 클럭 드라이버는
    상기 선 교정 클럭 신호를 버퍼링하는 인버터 체인으로 구현되는 것을 특징으로 하는 듀티 사이클 교정 회로.
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