JP2013012917A - クロック生成回路、クロック生成方法および半導体集積回路 - Google Patents
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Abstract
【解決手段】基準信号CK1を受け取って、立ち上がりエッジの傾き、または、立ち下がりエッジの傾き、または、立ち上がりエッジおよび立ち下がりエッジの傾きを、周期的に変化させた第1信号CK2を生成する第1回路4と、前記第1信号を受け取って、周期的に周波数が変化するクロックを生成する第2回路5と、を有する。
【選択図】図3
Description
具体的に、図19に示されるように、例えば、COUNT[10:0]が{00000000000}〜{00000001001}のとき、SEL[6:0]は{0000000}となり、COUNT[10:0]が{00000001010}〜{00000010011}のとき、SEL[6:0]は{0000001}となる。エンコーダ3の出力(制御コードSEL[6:0])のビット数は、アップまたはダウンモードにおけるカウント数×フェーズエラーゲインで決まる。
(II)SSC周波数(変調周波数)は50.00E+03Hz(50KHz)で、周期は20.00E-06sec(20μsec)。
(IV-1)カウンタビット幅(Counter Bit Width:CBW)は11ビット[10:0]=211。なお、最上位ビット[10]は、アップ/ダウンの符号を示し、ビット[9:0]は、カウント値を示す。
(V)SSC分解能は、1ステップがPE/CBE/2*PEGで、1ステップの位相ずれは、976.562500000E-15sec(0.9765625psec)。
BLOCK−A:Fca=100MHz
BLOCK−B:Fcb=133MHz
BLOCK−C:Fcc=400MHz
BLOCK−D:Fcd=533MHz
BLOCK−A:Fca=100MHz,Fs=50KHz,3%
BLOCK−B:Fcb=133MHz
BLOCK−C:Fcc=400MHz,Fs=50KHz,3%
BLOCK−D:Fcd=533MHz
BLOCK−A:Fca=100MHz
BLOCK−B:Fcb=133MHz,Fs=50KHz,3%
BLOCK−C:Fcc=400MHz
BLOCK−D:Fcd=533MHz,Fs=50KHz,3%
BLOCK−A:Fca=100MHz,Fs=50KHz,3%
BLOCK−B:Fcb=133MHz
BLOCK−C:Fcc=400MHz
BLOCK−D:Fcd=533MHz
BLOCK−A:Fca=100MHz,Fs=50KHz,3%
BLOCK−B:Fcb=133MHz,Fs=50KHz,3%
BLOCK−C:Fcc=400MHz,Fs=50KHz,3%
BLOCK−D:Fcd=533MHz,Fs=50KHz,3%
BLOCK−A:Fca=100MHz,Fs=20KHz,5%
BLOCK−B:Fcb=133MHz,Fs=30KHz,4%
BLOCK−C:Fcc=400MHz,Fs=40KHz,3%
BLOCK−D:Fcd=533MHz,Fs=50KHz,2%
(付記1)
基準信号を受け取って、立ち上がりエッジの傾き、または、立ち下がりエッジの傾き、または、立ち上がりエッジおよび立ち下がりエッジの傾きを、周期的に変化させた第1信号を生成する第1回路と、
前記第1信号を受け取って、周期的に周波数が変化するクロックを生成する第2回路と、
を有することを特徴とするクロック生成回路。
前記基準信号を生成するPLL回路を有する、
ことを特徴とする付記1に記載のクロック生成回路。
前記第1回路は、
低レベルから高レベルへ変化する立ち上がりエッジの駆動電流を周期的に変化させて前記第1信号を生成する、
ことを特徴とする付記1または付記2に記載のクロック生成回路。
前記第1回路は、
第1pチャネル型MOSトランジスタおよび第1nチャネル型MOSトランジスタを有するインバータと、
前記第1pチャネル型MOSトランジスタと並列に設けられ、スイッチで接続が制御される少なくとも1つの第2pチャネル型MOSトランジスタと、を有し、
少なくとも1つの前記第2pチャネル型MOSトランジスタのスイッチを周期的に制御する、
ことを特徴とする付記3に記載のクロック生成回路。
少なくとも1つの前記第2pチャネル型MOSトランジスタのスイッチを、
偶数または奇数の一方の周期において、第1のスイッチング状態となるように制御し、
偶数または奇数の他方の周期において、前記第1のスイッチング状態とは異なる第2のスイッチング状態となるように制御する、
ことを特徴とする付記4に記載のクロック生成回路。
前記第1回路は、前記第2pチャネル型MOSトランジスタを、少なくとも2つ有し、
前記第2のスイッチング状態を、前記偶数または奇数の他方の周期において、周期的に変化させる、
ことを特徴とする付記5に記載のクロック生成回路。
前記第1回路は、
高レベルから低レベルへ変化する立ち下がりエッジの駆動電流を周期的に変化させて前記第1信号を生成する、
ことを特徴とする付記1または付記2に記載のクロック生成回路。
前記第1回路は、
第1pチャネル型MOSトランジスタおよび第1nチャネル型MOSトランジスタを有するインバータと、
前記第1nチャネル型MOSトランジスタと並列に設けられ、スイッチで接続が制御される少なくとも1つの第2nチャネル型MOSトランジスタと、を有し、
少なくとも1つの前記第2nチャネル型MOSトランジスタのスイッチを周期的に制御する、
ことを特徴とする付記7に記載のクロック生成回路。
少なくとも1つの前記第2nチャネル型MOSトランジスタのスイッチを、
偶数または奇数の一方の周期において、第3のスイッチング状態となるように制御し、
偶数または奇数の他方の周期において、前記第3のスイッチング状態とは異なる第4のスイッチング状態となるように制御する、
ことを特徴とする付記8に記載のクロック生成回路。
前記第1回路は、前記第2nチャネル型MOSトランジスタを、少なくとも2つ有し、
前記第4のスイッチング状態を、前記偶数または奇数の他方の周期において、周期的に変化させる、
ことを特徴とする付記9に記載のクロック生成回路。
前記第1回路は、
低レベルから高レベルへ変化する立ち上がりエッジの駆動電流、および、高レベルから低レベルへ変化する立ち下がりエッジの駆動電流を周期的に変化させて前記第1信号を生成する、
ことを特徴とする付記1または付記2に記載のクロック生成回路。
前記第1回路は、
pチャネル型MOSトランジスタおよびnチャネル型MOSトランジスタを有する第1インバータと、
前記第1インバータと並列に設けられ、スイッチで接続が制御される少なくとも1つの第2インバータと、を有し、
少なくとも1つの前記第2インバータのスイッチを周期的に制御する、
ことを特徴とする付記11に記載のクロック生成回路。
少なくとも1つの前記第2インバータのスイッチを、
偶数または奇数の一方の周期において、第5のスイッチング状態となるように制御し、
偶数または奇数の他方の周期において、前記第5のスイッチング状態とは異なる第6のスイッチング状態となるように制御する、
ことを特徴とする付記12に記載のクロック生成回路。
前記第1回路は、前記第2インバータを少なくとも2つ有し、
前記第4のスイッチング状態を、前記偶数または奇数の他方の周期において、周期的に変化させる、
ことを特徴とする付記13に記載のクロック生成回路。
前記基準信号をカウントするカウンタと、
前記カウンタの出力に従って、前記第1信号の立ち上がりエッジまたは立ち下がりエッジの傾きを制御する制御コードを生成する制御コード生成回路と、
を有することを特徴とする付記1〜付記14のいずれか1項に記載のクロック生成回路。
前記制御コードは、
付記4〜6のいずれか1項に記載の少なくとも1つの前記第2pチャネル型MOSトランジスタのスイッチを制御するか、
付記8〜10のいずれか1項に記載の少なくとも1つの前記第2nチャネル型MOSトランジスタのスイッチを制御するか、或いは、
付記12に〜14のいずれか1項に記載の少なくとも1つの前記第2インバータのスイッチを制御する、
ことを特徴とするクロック生成回路。
付記1〜付記16のいずれか1項に記載のクロック生成回路を有するスペクトラム拡散クロック・ジェネレータと、
前記スペクトラム拡散クロック・ジェネレータにより生成されたクロックが入力される内部回路と、
を有することを特徴とする半導体集積回路。
前記スペクトラム拡散クロック・ジェネレータは、複数設けられ、
それぞれの前記スペクトラム拡散クロック・ジェネレータは、個別に制御される、
ことを特徴とする付記17に記載の半導体集積回路。
基準信号を受け取って、立ち上がりエッジの傾き、または、立ち下がりエッジの傾き、または、立ち上がりエッジおよび立ち下がりエッジの傾きを、周期的に変化させた第1信号を生成し、
前記第1信号を受け取って、周期的に周波数が変化するクロックを生成する、
ことを特徴とするクロック生成方法。
前記第1信号を、
低レベルから高レベルへ変化する立ち上がりエッジの駆動電流を周期的に変化させ、または、
高レベルから低レベルへ変化する立ち下がりエッジの駆動電流を周期的に変化させ、または、
低レベルから高レベルへ変化する立ち上がりエッジの駆動電流、および、高レベルから低レベルへ変化する立ち下がりエッジの駆動電流を周期的に変化させて生成する、
ことを特徴とする付記19に記載のクロック生成方法。
2 カウンタ
3 エンコーダ(制御コード生成回路)
4 Tr/Tf調整バッファ
5 遅延時間調整バッファ
61〜64 フリップフロップ(内部回路)
101 スペクトラム拡散クロック・ジェネレータ(SSCG:クロック生成回路)
102 PLL回路
111 位相比較器(PFD)
112 チャージポンプ(CP)
113 ローパスフィルタ(LPF)
114 電圧制御発振器(VCO)
115 位相制御回路
116 分周器
500 半導体集積回路(チップ)
Claims (5)
- 基準信号を受け取って、立ち上がりエッジの傾き、または、立ち下がりエッジの傾き、または、立ち上がりエッジおよび立ち下がりエッジの傾きを、周期的に変化させた第1信号を生成する第1回路と、
前記第1信号を受け取って、周期的に周波数が変化するクロックを生成する第2回路と、
を有することを特徴とするクロック生成回路。 - 前記第1回路は、
低レベルから高レベルへ変化する立ち上がりエッジの駆動電流を周期的に変化させて前記第1信号を生成する、
ことを特徴とする請求項1に記載のクロック生成回路。 - 請求項1または2に記載のクロック生成回路を有するスペクトラム拡散クロック・ジェネレータと、
前記スペクトラム拡散クロック・ジェネレータにより生成されたクロックが入力される内部回路と、
を有することを特徴とする半導体集積回路。 - 基準信号を受け取って、立ち上がりエッジの傾き、または、立ち下がりエッジの傾き、または、立ち上がりエッジおよび立ち下がりエッジの傾きを、周期的に変化させた第1信号を生成し、
前記第1信号を受け取って、周期的に周波数が変化するクロックを生成する、
ことを特徴とするクロック生成方法。 - 前記第1信号を、
低レベルから高レベルへ変化する立ち上がりエッジの駆動電流を周期的に変化させ、または、
高レベルから低レベルへ変化する立ち下がりエッジの駆動電流を周期的に変化させ、または、
低レベルから高レベルへ変化する立ち上がりエッジの駆動電流、および、高レベルから低レベルへ変化する立ち下がりエッジの駆動電流を周期的に変化させて生成する、
ことを特徴とする請求項4に記載のクロック生成方法。
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