JPH07202652A - 位相変調クロックパルス発生器 - Google Patents
位相変調クロックパルス発生器Info
- Publication number
- JPH07202652A JPH07202652A JP6334976A JP33497694A JPH07202652A JP H07202652 A JPH07202652 A JP H07202652A JP 6334976 A JP6334976 A JP 6334976A JP 33497694 A JP33497694 A JP 33497694A JP H07202652 A JPH07202652 A JP H07202652A
- Authority
- JP
- Japan
- Prior art keywords
- clock pulse
- phase
- output
- clock
- pulse generator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/06—Frequency or rate modulation, i.e. PFM or PRM
Landscapes
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】位相変調によりクロックパルスによるＲＦ放射
を低減する。 【構成】クロックパルスをタップつき遅延回路に入力
し、該タップのひとつを定遅延のマルチプレクサで選択
することにより位相変調されたクロックパルスを売る。
周波数拡散効果によりＲＦ放射レベルが低下する。
を低減する。 【構成】クロックパルスをタップつき遅延回路に入力
し、該タップのひとつを定遅延のマルチプレクサで選択
することにより位相変調されたクロックパルスを売る。
周波数拡散効果によりＲＦ放射レベルが低下する。
Description
【０００１】
【産業上の利用分野】本発明は、デジタルクロック周波
数発生回路に関し、より詳細には、無線周波干渉を低減
した位相変調クロックパルス発生器に関する。
数発生回路に関し、より詳細には、無線周波干渉を低減
した位相変調クロックパルス発生器に関する。
【０００２】
【従来の技術】無線周波干渉（ＲＦＩ）は、デジタル回
路において知られている問題であり、その低減への努力
が絶えずなされている。ＲＦＩは、基本クロック周波数
の高調波によって発生することが知られている。このよ
うな場合、クロック周波数のエネルギーはそれぞれの調
波の周りの特定の狭周波数帯に分配され分離される。Ｒ
ＦＩはクロック周波数の調波におけるエネルギーを調波
に隣接する側波帯周辺により均等に分配することによっ
て低減できることが知られている。このような分配は、
引き続くクロックパルスの位相を変化させて、クロック
パルスを連続して変調し、結果として調波のエネルギー
を隣接する側波帯に確実に分配することによって達成す
ることができる。
路において知られている問題であり、その低減への努力
が絶えずなされている。ＲＦＩは、基本クロック周波数
の高調波によって発生することが知られている。このよ
うな場合、クロック周波数のエネルギーはそれぞれの調
波の周りの特定の狭周波数帯に分配され分離される。Ｒ
ＦＩはクロック周波数の調波におけるエネルギーを調波
に隣接する側波帯周辺により均等に分配することによっ
て低減できることが知られている。このような分配は、
引き続くクロックパルスの位相を変化させて、クロック
パルスを連続して変調し、結果として調波のエネルギー
を隣接する側波帯に確実に分配することによって達成す
ることができる。
【０００３】主クロック信号を発生するために、電圧制
御発振器が利用されてきた。先行技術においては、電圧
制御発振器を変調してシステムクロック周波数を変化さ
せ、それによってクロック信号のＲＦＩを低減しようと
した。この変調を行うと、クロック信号のエネルギーが
変調周波数で決まる側波帯を有するスペクトルへ拡散さ
れる。しかし、電圧制御発振器は特定の基準にロックさ
れていないので、その出力中心周波数は、温度その他の
環境の影響を受ける結果として、漂動する傾向がある。
このような周波数の変動を防ぐために、電圧制御発振器
は水晶制御周波数源にロックされるようになっている。
しかし、このことによって、ＲＦＩ低減技術を用いるこ
とができなくなっている。
御発振器が利用されてきた。先行技術においては、電圧
制御発振器を変調してシステムクロック周波数を変化さ
せ、それによってクロック信号のＲＦＩを低減しようと
した。この変調を行うと、クロック信号のエネルギーが
変調周波数で決まる側波帯を有するスペクトルへ拡散さ
れる。しかし、電圧制御発振器は特定の基準にロックさ
れていないので、その出力中心周波数は、温度その他の
環境の影響を受ける結果として、漂動する傾向がある。
このような周波数の変動を防ぐために、電圧制御発振器
は水晶制御周波数源にロックされるようになっている。
しかし、このことによって、ＲＦＩ低減技術を用いるこ
とができなくなっている。
【０００４】電圧制御発振器の出力の位相の変調を行う
ために、位相ロックループが用いられてきた。このよう
な位相ロックループは、一般的に、半導体チップに集積
されていない回路要素との接続を行うため該チップ上に
外部ピンを必要とする。デジタル論理のタイプによって
は、位相ロックループ回路を用いることができないこと
もある（たとえば、ゲートアレイにおいて構成された回
路）。さらに、このような回路構成においては、余分な
ピンを用いることができないことが多い。
ために、位相ロックループが用いられてきた。このよう
な位相ロックループは、一般的に、半導体チップに集積
されていない回路要素との接続を行うため該チップ上に
外部ピンを必要とする。デジタル論理のタイプによって
は、位相ロックループ回路を用いることができないこと
もある（たとえば、ゲートアレイにおいて構成された回
路）。さらに、このような回路構成においては、余分な
ピンを用いることができないことが多い。
【０００５】
【発明が解決しようとする課題】したがって、本発明の
目的は、クロック周波数の位相を変化させることのでき
る改良したデジタル論理変調器を提供することである。
目的は、クロック周波数の位相を変化させることのでき
る改良したデジタル論理変調器を提供することである。
【０００６】本発明の他の目的は、完全にデジタル論理
で実施した、クロック周波数源に対する変調器を提供す
ることである。
で実施した、クロック周波数源に対する変調器を提供す
ることである。
【０００７】
【課題を解決するための手段】位相変調クロックパルス
発生器の変調器は、クロックパルス源から基準位相を示
すクロックパルスを受信する。クロックパルス源には遅
延回路が接続されていて、この遅延回路はｎ個のタップ
接続を含む。それぞれのタップ接続は、基準位相からそ
れぞれ異なる位相遅延だけ遅延したクロックパルスを供
給する。ｎ個のタップ接続のそれぞれにはマルチプレク
サが接続されていて、このマルチプレクサが、クロック
パルスを示す出力を発生する。選択器回路がマルチプレ
クサを制御してｎ個のタップ接続の相異なる接続の系列
を順次マルチプレクサの出力に接続し、それによってそ
の出力が基準位相からそれぞれ異なる位相ずれを有する
一連のクロックパルスを示す。
発生器の変調器は、クロックパルス源から基準位相を示
すクロックパルスを受信する。クロックパルス源には遅
延回路が接続されていて、この遅延回路はｎ個のタップ
接続を含む。それぞれのタップ接続は、基準位相からそ
れぞれ異なる位相遅延だけ遅延したクロックパルスを供
給する。ｎ個のタップ接続のそれぞれにはマルチプレク
サが接続されていて、このマルチプレクサが、クロック
パルスを示す出力を発生する。選択器回路がマルチプレ
クサを制御してｎ個のタップ接続の相異なる接続の系列
を順次マルチプレクサの出力に接続し、それによってそ
の出力が基準位相からそれぞれ異なる位相ずれを有する
一連のクロックパルスを示す。
【０００８】
【発明の実施例】図１にクロック周波数変調器の回路図
を示す。クロック周波数変調器の回路は３つの主要な構
成要素を含む。第１の構成要素は、論理ゲート１２、１
４、１６等の遅延回路１０である。遅延回路１０は、Ａ
ＮＤゲート等の適当なデジタル論理回路によって実施さ
れ、該ゲートは縦続接続されて遅延回路１０に加算遅延
を生ぜしめる。引き続くゲート（たとえば１２と１４）
間の接続は、それぞれ遅延回路１０の「タップ」であ
る。
を示す。クロック周波数変調器の回路は３つの主要な構
成要素を含む。第１の構成要素は、論理ゲート１２、１
４、１６等の遅延回路１０である。遅延回路１０は、Ａ
ＮＤゲート等の適当なデジタル論理回路によって実施さ
れ、該ゲートは縦続接続されて遅延回路１０に加算遅延
を生ぜしめる。引き続くゲート（たとえば１２と１４）
間の接続は、それぞれ遅延回路１０の「タップ」であ
る。
【０００９】知られているように、それぞれのゲート回
路１２、１４、等はそれ自身遅延を有していて、入力１
８に与えられたクロックパルスはライン２０を通って遅
延なしに伝わり、ライン２２を通して１ゲート遅延して
伝わり、ライン２４を通して２ゲート遅延して伝わ
り、．．．というふうになる。ＡＮＤゲートを遅延要素
として用いるために、それぞれのＡＮＤゲートへの複数
の入力を結び合わされてＡＮＤゲートへの単一の入力と
し動作させる。
路１２、１４、等はそれ自身遅延を有していて、入力１
８に与えられたクロックパルスはライン２０を通って遅
延なしに伝わり、ライン２２を通して１ゲート遅延して
伝わり、ライン２４を通して２ゲート遅延して伝わ
り、．．．というふうになる。ＡＮＤゲートを遅延要素
として用いるために、それぞれのＡＮＤゲートへの複数
の入力を結び合わされてＡＮＤゲートへの単一の入力と
し動作させる。
【００１０】回路の第２の構成要素は、遅延回路１０に
おけるタップの１つを選択して変調器の出力２８に接続
する機能を果たす選択器モジュール２６である。選択器
モジュール２６は、所定のまたは無作為のどちらかのパ
ターンにしたがってその出力３０の１つを選択的に付勢
する。（入力ライン３２経由で与えられる）クロック入
力が生起するたびに、選択器モジュール２６によって出
力ライン３０の１つがアクチブなる。選択器モジュール
２６は、たとえば、アップ・ダウン・カウンタとして構
成されていても、制御プロセッサ（図示せず）からの３
つの入力２進数値をライン３０上の８つの出力のうちの
１つに変換する論理ツリーとして構成されていても、乱
数計算にしたがってライン３０の８つの出力のうちの１
つを発生する乱数発生器を含む回路として構成されてい
てもよい。選択器モジュール２６がアップ・ダウン・カ
ウンタであるとすると、ライン３０上の出力のパターン
は図２に示すようになる。ライン３０のそれぞれの１ラ
インは、連続して、最初は第１の方向に、次に第２の、
反対の方向に、アクチブになる。
おけるタップの１つを選択して変調器の出力２８に接続
する機能を果たす選択器モジュール２６である。選択器
モジュール２６は、所定のまたは無作為のどちらかのパ
ターンにしたがってその出力３０の１つを選択的に付勢
する。（入力ライン３２経由で与えられる）クロック入
力が生起するたびに、選択器モジュール２６によって出
力ライン３０の１つがアクチブなる。選択器モジュール
２６は、たとえば、アップ・ダウン・カウンタとして構
成されていても、制御プロセッサ（図示せず）からの３
つの入力２進数値をライン３０上の８つの出力のうちの
１つに変換する論理ツリーとして構成されていても、乱
数計算にしたがってライン３０の８つの出力のうちの１
つを発生する乱数発生器を含む回路として構成されてい
てもよい。選択器モジュール２６がアップ・ダウン・カ
ウンタであるとすると、ライン３０上の出力のパターン
は図２に示すようになる。ライン３０のそれぞれの１ラ
インは、連続して、最初は第１の方向に、次に第２の、
反対の方向に、アクチブになる。
【００１１】本発明の第３の構成要素は、複数のＡＮＤ
ゲート３６と、それらに接続されたＯＲゲート３８とを
含むマルチプレクサ回路３４である。マルチプレクサ回
路３４は、選択器モジュール２６から（ライン３０経由
で）入力を受け取り、それにしたがって遅延回路１０に
おける特定のタップを出力ライン２８に接続する。マル
チプレクサ回路３４は、平衡マルチプレクサとして構成
されており、遅延回路１０のタップからクロック信号出
力２８への遅延経路はすべて同等になる。このことによ
って、出力ライン２８上の引き続くクロックパルス間の
位相における唯一の相違は特に選択されたタップまでの
遅延によって決定するということが確実になる。
ゲート３６と、それらに接続されたＯＲゲート３８とを
含むマルチプレクサ回路３４である。マルチプレクサ回
路３４は、選択器モジュール２６から（ライン３０経由
で）入力を受け取り、それにしたがって遅延回路１０に
おける特定のタップを出力ライン２８に接続する。マル
チプレクサ回路３４は、平衡マルチプレクサとして構成
されており、遅延回路１０のタップからクロック信号出
力２８への遅延経路はすべて同等になる。このことによ
って、出力ライン２８上の引き続くクロックパルス間の
位相における唯一の相違は特に選択されたタップまでの
遅延によって決定するということが確実になる。
【００１２】動作中に、それぞれのクロック入力がライ
ン３２から与えられると、選択器モジュール２６はその
出力ライン３０のうちの１つをアクチブにする。どの出
力ライン３０がアクチブにされるかによって、ＡＮＤゲ
ート３６の１つがの部分的に選択される。この部分的に
選択されたＡＮＤゲート３６のひとつは、入力端子１８
に与えられた同じクロックパルスがＡＮＤゲートに接続
されたタップに到達すると完全に選択される。この時点
で、クロックパルスはｎ個のＡＮＤゲート分だけ遅延し
ており、完全に選択されたＡＮＤゲート３６が、ＯＲ回
路３８を通して出力ライン２８に伝わるパルス出力を発
生する。このクロックパルスの持続期間に、他のＡＮＤ
ゲートで完全に選択されるものはない。次のクロックパ
ルスが発生すると、選択器モジュール２６はライン３０
のうちの別の１つをアクチブにし、同じ過程が繰り返さ
れる。
ン３２から与えられると、選択器モジュール２６はその
出力ライン３０のうちの１つをアクチブにする。どの出
力ライン３０がアクチブにされるかによって、ＡＮＤゲ
ート３６の１つがの部分的に選択される。この部分的に
選択されたＡＮＤゲート３６のひとつは、入力端子１８
に与えられた同じクロックパルスがＡＮＤゲートに接続
されたタップに到達すると完全に選択される。この時点
で、クロックパルスはｎ個のＡＮＤゲート分だけ遅延し
ており、完全に選択されたＡＮＤゲート３６が、ＯＲ回
路３８を通して出力ライン２８に伝わるパルス出力を発
生する。このクロックパルスの持続期間に、他のＡＮＤ
ゲートで完全に選択されるものはない。次のクロックパ
ルスが発生すると、選択器モジュール２６はライン３０
のうちの別の１つをアクチブにし、同じ過程が繰り返さ
れる。
【００１３】選択器モジュール２６がそれぞれのクロッ
クサイクルにおいて確実に異なる出力ライン３０をアク
チブにすることによって、出力ライン２８において現れ
るクロックパルスが元々与えられたクロック信号の基準
位相に関してそれぞれ異なる位相関係を有することが確
実になる。このような位相変化によって、結果としてク
ロック周波数の高調波におけるエネルギーが広がること
になる。
クサイクルにおいて確実に異なる出力ライン３０をアク
チブにすることによって、出力ライン２８において現れ
るクロックパルスが元々与えられたクロック信号の基準
位相に関してそれぞれ異なる位相関係を有することが確
実になる。このような位相変化によって、結果としてク
ロック周波数の高調波におけるエネルギーが広がること
になる。
【００１４】例として、遅延回路１０におけるそれぞれ
のＡＮＤゲートが３００ピコ秒の遅延を示すとする。遅
延回路１０が７個のＡＮＤゲートを有しているため、入
力ライン２０から出力タップ４０までを通る遅延の合計
は２．１ナノ秒である。５０ＭＨｚの信号は２０ナノ秒
の信号周期を有しているので、２．１ナノ秒は信号周期
の約１０パーセントであり、したがって、遅延回路１０
は（基本周波数において）約３６度の合計位相遅延を示
すことになる。５０ＭＨｚにおいては、これは正負１８
度の位相変化に一致する。これと対照に、１０番目の調
波（５００ＭＨｚ）においては、位相変化は１０×１８
度つまり１８０度となる。このことによって、図１の回
路で、ＲＦＩにおいて最もきいてくる高調波において、
本質的なエネルギーの広がりが達成されることが立証さ
れる。
のＡＮＤゲートが３００ピコ秒の遅延を示すとする。遅
延回路１０が７個のＡＮＤゲートを有しているため、入
力ライン２０から出力タップ４０までを通る遅延の合計
は２．１ナノ秒である。５０ＭＨｚの信号は２０ナノ秒
の信号周期を有しているので、２．１ナノ秒は信号周期
の約１０パーセントであり、したがって、遅延回路１０
は（基本周波数において）約３６度の合計位相遅延を示
すことになる。５０ＭＨｚにおいては、これは正負１８
度の位相変化に一致する。これと対照に、１０番目の調
波（５００ＭＨｚ）においては、位相変化は１０×１８
度つまり１８０度となる。このことによって、図１の回
路で、ＲＦＩにおいて最もきいてくる高調波において、
本質的なエネルギーの広がりが達成されることが立証さ
れる。
【００１５】なお、前述の説明は本発明を例示したもの
に過ぎない。当業者であれば、本発明から逸脱すること
なしに、種々の変更を工夫することができる。下記に本
発明の実施例の幾つかを列挙して参考に資す。
に過ぎない。当業者であれば、本発明から逸脱すること
なしに、種々の変更を工夫することができる。下記に本
発明の実施例の幾つかを列挙して参考に資す。
【００１６】（実施態様１）基準位相を示すクロックパ
ルスを発生するクロックパルス源（１８）と、前記クロ
ックパルス源（１８）に接続され、それぞれが前記基準
位相から互いに異なる位相遅延だけ遅延したクロックパ
ルスを発生するｎ個のタップ（２０、２２、２４、４
０）を含む遅延手段（１０）と、前記ｎ個のタップ（２
０、２２、２４、４０）のそれぞれに接続され、クロッ
クパルスを示す出力（２８）を発生するマルチプレクサ
手段（３４）と、前記マルチプレクサ手段（３４）を制
御して前記ｎ個のタップ（２０、２２、２４、４０）の
相異なるひとつを連続して前記出力（２８）に接続し、
それによって前記出力（２８）が前記基準位相からそれ
ぞれ異なる位相ずれを有する一連のクロックパルスを示
すようにする選択器手段（２６）とを含む位相変調クロ
ックパルス発生器。
ルスを発生するクロックパルス源（１８）と、前記クロ
ックパルス源（１８）に接続され、それぞれが前記基準
位相から互いに異なる位相遅延だけ遅延したクロックパ
ルスを発生するｎ個のタップ（２０、２２、２４、４
０）を含む遅延手段（１０）と、前記ｎ個のタップ（２
０、２２、２４、４０）のそれぞれに接続され、クロッ
クパルスを示す出力（２８）を発生するマルチプレクサ
手段（３４）と、前記マルチプレクサ手段（３４）を制
御して前記ｎ個のタップ（２０、２２、２４、４０）の
相異なるひとつを連続して前記出力（２８）に接続し、
それによって前記出力（２８）が前記基準位相からそれ
ぞれ異なる位相ずれを有する一連のクロックパルスを示
すようにする選択器手段（２６）とを含む位相変調クロ
ックパルス発生器。
【００１７】（実施態様２）前記選択器手段（２６）が
前記マルチプレクサ手段（３４）を制御して、前記各ク
ロックパルス毎に、異なるタップを前記出力（２８）に
接続することを特徴とする実施態様１に記載の位相変調
クロックパルス発生器。 （実施態様３）前記選択器手段（２６）が前記マルチプ
レクサ手段（３４）に接続された複数の出力（３０）を
有し、前記クロックパルス源（３２）と結合し、各前記
クロックパルスの発生毎に前記マルチプレクサ手段（３
４）が前記ｎ個のタップ（２０、２２、２４、４０）の
異なるひとつと前記出力（２８）を相互に接続するため
前記出力（３０）上に異なる制御出力状態を与える回路
手段を含む実施態様１に記載の位相変調クロックパルス
発生器。
前記マルチプレクサ手段（３４）を制御して、前記各ク
ロックパルス毎に、異なるタップを前記出力（２８）に
接続することを特徴とする実施態様１に記載の位相変調
クロックパルス発生器。 （実施態様３）前記選択器手段（２６）が前記マルチプ
レクサ手段（３４）に接続された複数の出力（３０）を
有し、前記クロックパルス源（３２）と結合し、各前記
クロックパルスの発生毎に前記マルチプレクサ手段（３
４）が前記ｎ個のタップ（２０、２２、２４、４０）の
異なるひとつと前記出力（２８）を相互に接続するため
前記出力（３０）上に異なる制御出力状態を与える回路
手段を含む実施態様１に記載の位相変調クロックパルス
発生器。
【００１８】（実施態様４）前記制御出力状態が前記回
路手段の前記複数の出力（３０）を規則的かつ順次に変
化することを特徴とする、実施態様３に記載の位相変調
クロックパルス発生器。 （実施態様５）前記制御出力状態が前記回路手段の前記
複数の出力（３０）を無作為な順序で変化することを特
徴とする、実施態様３に記載の位相変調クロックパルス
発生器。
路手段の前記複数の出力（３０）を規則的かつ順次に変
化することを特徴とする、実施態様３に記載の位相変調
クロックパルス発生器。 （実施態様５）前記制御出力状態が前記回路手段の前記
複数の出力（３０）を無作為な順序で変化することを特
徴とする、実施態様３に記載の位相変調クロックパルス
発生器。
【００１９】（実施態様６）前記遅延手段（１０）が一
連の接続された論理ゲート（１２、１４、１６）を含
み、前記ｎ個のタップ（２０、２２、２４、４０）が前
記論理ゲート（１２、１４、１６）間の結合点にあるこ
とを特徴とする実施態様１に記載の位相変調クロックパ
ルス発生器。 （実施態様７）前記論理ゲート（１２、１４、１６）が
複数の直列接続のＡＮＤゲートを含む実施態様６に記載
の位相変調クロックパルス発生器。
連の接続された論理ゲート（１２、１４、１６）を含
み、前記ｎ個のタップ（２０、２２、２４、４０）が前
記論理ゲート（１２、１４、１６）間の結合点にあるこ
とを特徴とする実施態様１に記載の位相変調クロックパ
ルス発生器。 （実施態様７）前記論理ゲート（１２、１４、１６）が
複数の直列接続のＡＮＤゲートを含む実施態様６に記載
の位相変調クロックパルス発生器。
【００２０】（実施態様８）前記マルチプレクサ手段
（３４）が、それぞれが、前記遅延手段（１０）におけ
る前記ｎ個のタップ（２０、２２、２４、４０）のひと
つに接続された一方の入力と、前記選択器手段（３４）
からの前記出力（３０）のひとつに接続された他方の入
力とを有する、複数のＡＮＤゲート（３６）と、前記Ａ
ＮＤゲート（３６）のすべての出力を前記出力（２８）
に接続する論理手段（３８）とを含む実施態様３に記載
の位相変調クロックパルス発生器。
（３４）が、それぞれが、前記遅延手段（１０）におけ
る前記ｎ個のタップ（２０、２２、２４、４０）のひと
つに接続された一方の入力と、前記選択器手段（３４）
からの前記出力（３０）のひとつに接続された他方の入
力とを有する、複数のＡＮＤゲート（３６）と、前記Ａ
ＮＤゲート（３６）のすべての出力を前記出力（２８）
に接続する論理手段（３８）とを含む実施態様３に記載
の位相変調クロックパルス発生器。
【００２１】
【発明の効果】以上詳述したように本発明の実施によ
り、正確なクロックを正確に遅延して位相変調するの
で、クロックパルスの漂動のないエネルギーの周波数拡
散が可能となり、効果的に ＲＦＩを低減できる。
り、正確なクロックを正確に遅延して位相変調するの
で、クロックパルスの漂動のないエネルギーの周波数拡
散が可能となり、効果的に ＲＦＩを低減できる。
【図１】本発明にしたがって構成されたクロック位相変
調器の図である。
調器の図である。
【図２】回路の位相出力を制御する、図１の回路におけ
る選択器への論理出力を示す図である。
る選択器への論理出力を示す図である。
１０ ・・・ 遅延回路 １２ ・・・ ＡＮＤゲート １４ ・・・ ＡＮＤゲート １６ ・・・ ＡＮＤゲート ２０ ・・・ ライン ２２ ・・・ ライン ２４ ・・・ ライン ２６ ・・・ 選択器モジュール ２８ ・・・ ライン ３０ ・・・ ライン ３２ ・・・ ライン ３４ ・・・ マルチプレクサ ３６ ・・・ ＡＮＤゲート ３８ ・・・ ＯＲゲート ４０ ・・・ 出力タップ _
Claims (8)
- 【請求項１】基準位相を示すクロックパルスを発生する
クロックパルス源（１８）と、 前記クロックパルス源（１８）に接続され、それぞれが
前記基準位相から互いに異なる位相遅延だけ遅延したク
ロックパルスを発生するｎ個のタップ（２０、２２、２
４、４０）を含む遅延手段（１０）と、 前記ｎ個のタップ（２０、２２、２４、４０）のそれぞ
れに接続され、クロックパルスを示す出力（２８）を発
生するマルチプレクサ手段（３４）と、 前記マルチプレクサ手段（３４）を制御して前記ｎ個の
タップ（２０、２２、２４、４０）の相異なるひとつを
連続して前記出力（２８）に接続し、それによって前記
出力（２８）が前記基準位相からそれぞれ異なる位相ず
れを有する一連のクロックパルスを示すようにする選択
器手段（２６）とを含む位相変調クロックパルス発生
器。 - 【請求項２】前記選択器手段（２６）が前記マルチプレ
クサ手段（３４）を制御して、前記各クロックパルス毎
に、異なるタップを前記出力（２８）に接続することを
特徴とする請求項１に記載の位相変調クロックパルス発
生器。 - 【請求項３】前記選択器手段（２６）が前記マルチプレ
クサ手段（３４）に接続された複数の出力（３０）を有
し、前記クロックパルス源（３２）と結合し、各前記ク
ロックパルスの発生毎に前記マルチプレクサ手段（３
４）が前記ｎ個のタップ（２０、２２、２４、４０）の
異なるひとつと前記出力（２８）を相互に接続するため
前記出力（３０）上に異なる制御出力状態を与える回路
手段を含む請求項１に記載の位相変調クロックパルス発
生器。 - 【請求項４】前記制御出力状態が前記回路手段の前記複
数の出力（３０）を規則的かつ順次に変化することを特
徴とする、請求項３に記載の位相変調クロックパルス発
生器。 - 【請求項５】前記制御出力状態が前記回路手段の前記複
数の出力（３０）を無作為な順序で変化することを特徴
とする、請求項３に記載の位相変調クロックパルス発生
器。 - 【請求項６】前記遅延手段（１０）が一連の接続された
論理ゲート（１２、１４、１６）を含み、前記ｎ個のタ
ップ（２０、２２、２４、４０）が前記論理ゲート（１
２、１４、１６）間の結合点にあることを特徴とする請
求項１に記載の位相変調クロックパルス発生器。 - 【請求項７】前記論理ゲート（１２、１４、１６）が複
数の直列接続のＡＮＤゲートを含む請求項６に記載の位
相変調クロックパルス発生器。 - 【請求項８】前記マルチプレクサ手段（３４）が、 それぞれが、前記遅延手段（１０）における前記ｎ個の
タップ（２０、２２、２４、４０）のひとつに接続され
た一方の入力と、前記選択器手段（３４）からの前記出
力（３０）のひとつに接続された他方の入力とを有す
る、複数のＡＮＤゲート（３６）と、 前記ＡＮＤゲート（３６）のすべての出力を前記出力
（２８）に接続する論理手段（３８）とを含む請求項３
に記載の位相変調クロックパルス発生器。
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