JP2011139365A - パルスエッジ選択回路と、それを使ったパルス生成回路、サンプルホールド回路及び固体撮像装置 - Google Patents

Abstract

【課題】 駆動中の論理ゲートを減らして消費電力を少なくし、クロックが通る論理ゲート数を減らしてクロック遅延を短くしたパルスエッジ選択回路と、それを使ったパルス生成回路、サンプルホールド回路及び固体撮像装置を提供する。
【解決手段】 パルスエッジ選択回路が、複数のクロックから１つのクロックを選択して通過させる入力段と、前記１つのクロックをエッジ検出回路に出力する出力段とを有し、クロックの立ち下がりエッジを検出して、第１のクロックの立ち下がりエッジで立ち上がり、第２のクロックの立ち下がりエッジで立ち下がるパルスを生成するエッジ検出回路の場合に、前記出力段は、複数の入力端を有する複数のＮＯＲゲート及び複数の入力端を有する複数のＮＡＮＤゲートを交互に組み合わせて接続されており、前記第１及び第２のクロックを出力する出力ゲートにはＮＯＲゲートが使用される。立ち上がりエッジでパルスを生成する場合、出力ゲートにはＮＡＮＤゲートが使用される。
【選択図】 図２

Description

本発明は、多相クロックから所望のパルスタイミングとパルス幅のパルスを生成するパルスエッジ選択回路、特に遅延同期ループ回路使うパルスエッジ選択回路と、それを使ったパルス生成回路、サンプルホールド回路及び固体撮像装置に関する。

固体撮像装置をはじめ半導体装置は、高速化の一途を辿っており、その駆動パルスの位相関係の微妙な調整が必要になってきている。特許文献１は、レジスタ設定により、パルスのエッジタイミングを調整するパルスエッジ選択回路を開示している。この特許文献１では、多相クロックからトランスファゲートを使って、トーナメント方式にセレクタでクロックを選択する。

特開２００９−０４４５７９号公報

しかしながら、特許文献１のようなトーナメント方式のセレクタによるクロックの選択方式は、選択していないバッファなどの論理ゲートにまでクロックを入力して駆動するので、消費電力が大きくなる。例えば、Ｎ個のクロックから１個のクロックを選ぶとき、１段目の論理ゲートでＮ／２個のクロックを選択する。つぎに、２段目の論理ゲートでＮ／４個のクロックを選択し、出力段の論理ゲートで１個のクロックに絞るという動作をする。このため、少なくともＮ−１（＝Ｎ／２＋Ｎ／４＋...＋１）個の論理ゲートがクロックによって動くことになる。論理ゲートにクロックを入力すると、その分、貫通電流などによって消費電力が増えるので、トーナメント方式のクロック選択回路は消費電力が大きい。なお、ここでいう論理ゲートとは、ＮＡＮＤゲート、ＮＯＲゲート、インバータ、バッファ、トライステートインバータ、トライステートバッファ、トランスファゲートなどのことである。

本発明は、駆動中の論理ゲートを減らして消費電力を少なくし、クロックが通る論理ゲート数を減らしてクロック遅延を短くしたパルスエッジ選択回路と、それを使ったパルス生成回路、サンプルホールド回路及び固体撮像装置を提供する。

前記課題を解決するために、本発明のパルスエッジ選択回路は、位相をシフトさせた複数のクロックの中からパルスの立ち上がりエッジの位置を決める第１のクロックを選択して出力する第１のクロック選択回路と、前記複数のクロックの中から前記パルスの立ち下がりエッジの位置を決める第２のクロックを選択して出力する第２のクロック選択回路と、前記第１のクロック選択回路からの前記第１のクロックを入力する第１の入力端と、前記第２のクロック選択回路からの前記第２のクロックを入力する第２の入力端と、前記パルスを出力する出力端とを備え、前記第１のクロック及び前記第２のクロックを使って前記パルスを生成するエッジ検出回路とを有するパルスエッジ選択回路において、前記第１及び第２のクロック選択回路は、前記複数のクロックが入力されて前記複数のクロックから１つのクロックを選択して通過させる入力段と、前記選択して通過させた１つのクロックを前記エッジ検出回路に出力する出力段とを有し、前記エッジ検出回路は、前記第１の入力端または前記第２の入力端に入力される前記第１及び第２のクロック選択回路からの前記第１及び第２のクロックの立ち下がりエッジを検出して、前記第１のクロックの立ち下がりエッジで立ち上がり、前記第２のクロックの立ち下がりエッジで立ち下がる前記パルスを生成する回路であり、前記第１及び第２のクロック選択回路の前記出力段は、複数の入力端を有する複数のＮＯＲゲート及び複数の入力端を有する複数のＮＡＮＤゲートの組み合わせであって、前記複数のＮＯＲゲートと複数のＮＡＮＤゲートとが、ＮＯＲゲートの入力がＮＡＮＤゲートの出力に接続され且つ前記ＮＡＮＤゲート又は他のＮＡＮＤゲートの入力が他のＮＯＲゲートの出力に接続されるように、交互に接続されており、前記第１及び第２のクロックを出力する出力ゲートにはＮＯＲゲートが使用されていることを特徴とする。

本発明のパルスエッジ選択回路によれば、クロック選択回路の初段で、入力したクロックの数の半分未満にクロックを絞ることになるため、消費電力の少ないパルスエッジ選択回路が実現できる。また、選択したクロックに着目すると、そのクロックが通る論理ゲート数も少ないため、クロックの遅延も短い。また、本パルスエッジ選択回路を適用したパルス生成回路を有するサンプルホールド回路は、高精度、低消費電力で動作する。更に、本パルスエッジ回路を適用したパルス生成回路を有する固体撮像装置は、高速、低消費電力で撮像することができる。

本実施例のパルス生成回路の構成例を示すブロック図である。 （ａ）は実施例１のパルスエッジ選択回路の構成例を示す回路図、（ｂ）は立ち下がりエッジ検出型フリップフロップの回路図である。 （ａ）は図１のＤＬＬにおけるマスタークロックと多相クロックの駆動例を示すタイミングチャート、（ｂ）は図２（ａ）のパルスエッジ選択回路における駆動例を示すタイミングチャートである。 実施例２のパルスエッジ選択回路の構成例を示す回路図である。 実施例２のパルスエッジ選択回路における駆動例を示すタイミングチャートである。 実施例３のパルスエッジ選択回路の構成例を示す回路図である。 （ａ）は本実施例のパルス生成回路を適用したサンプルホールド回路の回路図、（ｂ）はその駆動例を示すタイミングチャートである。 本実施例のパルス生成回路を適用した固体撮像装置の構成例を示すブロック図である。

＜本実施例のパルス生成回路の構成例＞ 図１は、多相クロックを生成する遅延同期ループ回路（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ；以下、ＤＬＬと略す）１１と、本実施例のパルスエッジ選択回路を複数含むパルス生成回路１０のブロック図である。図中、パルス生成回路１０は、クロック生成回路であるＤＬＬ１１と４つのパルスエッジ選択回路１００，２００，３００，４００を有している。

ＤＬＬ１１は、複数の電圧制御遅延素子２０からなる電圧制御遅延線（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｄｅｌａｙ Ｌｉｎｅ；以下ＶＣＤＬと略す）１２と、位相比較回路１３と、チャージポンプ１４とを有する。また、１５はマスタークロック線、１６は上昇信号線、１７は下降信号線、１８は制御電圧線、１９は帰還クロック線を表す。本実施例では、マスタークロック線１５は、１００ＭＨｚのクロックが入ることを想定している。ＤＬＬ１１は、４つのパルスエッジ選択回路１００，２００，３００，４００に、位相が等間隔にずれた多相クロックをクロック線（Ｐ０，Ｐ１，Ｐ２，...，Ｐ６３）に供給する。本実施例では、多相クロックの入るクロック線がＰ０からＰ６３の６４個としているが、本発明はこの数に限らない。マスタークロック線１５を通じたマスタークロックは、位相比較器１３とＶＣＤＬ１２に供給される。ＶＣＤＬ１２は、制御電圧線１８に応じてクロックの遅延量を変えることのできる電圧制御遅延素子２０を６４個含む。それぞれの電圧制御遅延素子２０にはクロック線（Ｐ０，Ｐ１，Ｐ２，...，Ｐ６３）が出力端子として接続されている。

ＶＣＤＬ１２の最後の電圧制御遅延素子２０の出力クロックは、帰還クロック線１９を通じて位相比較器１３に供給される。位相比較器１３は、入力端子としてマスタークロック線１５と帰還クロック線１９が接続されている。位相比較器１３は、マスタークロック線１５の１周期遅れたマスタークロックと帰還クロック線１９の帰還クロックの位相がちょうど同じになるパルスを上昇信号線１６と下降信号線１７に出力する。例えば、マスタークロック線１５の１周期遅れたクロック立ち上がりに対して、帰還クロック線１９のクロック立ち上がりが早ければ、下降信号パルスを下降信号線１７に出力する。また、１周期遅れたマスタークロックのパルス立ち上がりに対して、帰還クロックのパルス立ち上がりが遅ければ、上昇信号線１６に上昇信号パルスをチャージポンプ１４に出力する。そして、１周期遅れたマスタークロックのクロック立ち上がり時間と、帰還クロック線１９のクロック立ち上がりが同時になれば、同期状態になる。このとき、上昇信号線１６と下降信号線１７にパルスが出力されないか、上昇信号パルスと下降信号パルスが同じパルスとなる。チャージポンプ１４は、上昇信号線１６に上昇信号パルスが入れば、制御電圧線１８の電圧値を上昇させ、下降信号線１７に下降信号パルスが入れば、制御電圧線１８の電圧値を下降させる。

４つのパルスエッジ選択回路１００，２００，３００，４００は、同じ回路であり、それぞれ、入力端子としてクロック線（Ｐ０，Ｐ１，Ｐ２，...，Ｐ６３）が接続されている。また、それぞれのパルスエッジ選択回路には、立ち上がり位置決定回路の位置を特定する立ち上がり位置データ及び立ち下がり位置決定回路の位置を特定する立ち下がり位置データが入力されている。各パルスエッジ選択回路は、それぞれ立ち上がり位置決定回路１０１，２０１，３０１，４０１と、立ち下がり位置決定回路１０２，２０２，３０２，４０２と、立ち下がりエッジ検出型フリップフロップ１０４，２０４，３０４，４０４を有する。立ち上がり位置決定回路１０１，２０１，３０１，４０１には、立ち上がり位置データを保持するレジスタＰＵ１［５：０］〜ＰＵ４［５：０］（１０１ａ，２０１ａ，３０１ａ，４０１ａ）がある。一方、立ち下がり位置決定回路１０２，２０２，３０２，４０２には、立ち下がり位置データを保持するレジスタＰＤ１［５：０］〜ＰＤ４［５：０］（１０２ａ，２０２ａ，３０２ａ，４０２ａ）がある。なお、立ち上がり位置決定回路を第１のクロック選択回路、その出力を第１のクロックとする。また、立ち下がり位置決定回路を第２のクロック選択回路、その出力を第２のクロックとする。パルスエッジ選択回路に関する複数の実施例の詳細は、以下に示す。

［実施例１］
＜実施例１のパルスエッジ選択回路の構成例＞ 図２の（ａ）は、図１のパルスエッジ選択回路１００に適用される実施例１の回路図を表す。図中、１０１は立ち上がり位置決定回路、１０２は立ち下がり位置決定回路、１０３，１０９はＮＯＲゲート・デコーダ群、１０４は立ち下がりエッジ検出型フリップフロップ、１０５は多相クロック線群である。また、１０６は立ち上がり位置決定回路１０１の出力段のＮＯＲゲート、１０７は立ち下がり位置決定回路１０２の出力段のＮＯＲゲートである。また、１０８と１０９は選択したＮＯＲゲート・デコーダ、１１０，１２０は第１段のＮＡＮＤスイッチ群、１１１，１２１は第２段のＮＡＮＤゲート群である。なお、本実施例１は他のパルスエッジ選択回路２００，３００，４００にも適用される。

本実施例１のパルスエッジ選択回路では、第１段のＮＡＮＤスイッチ群１１０，１２０で立ち上がり／立ち下がり用のそれぞれ１つのクロックのみが選択される。そのクロックが、第２段のＮＡＮＤゲート群１１１，１２１、出力ゲートであるＮＯＲゲート１０６，１０７を介して立ち下がりエッジ検出型フリップフロップ１０４をセット／リセットして、所望のパルスを生成する。従って、駆動中の論理ゲートは、両位置決定回路の８個の論理ゲートと立ち下がりエッジ検出型フリップフロップとなり、駆動中の論理ゲートを減らして消費電力を少なくしている。また、クロックが通る論理ゲート数は、位置決定回路で３段、立ち下がりエッジ検出型フリップフロップは入力端子の立ち下がりで禁止状態無しで出力Ｑを変化させるので、クロックが通る論理ゲート数を減らしてクロック遅延を短くしている。なお、第１段のＮＡＮＤスイッチ群１１０，１２０を選択されたクロックを通過させる入力段、それ以降の立ち下がりエッジ検出型フリップフロップへの出力までを出力段とする。

（立ち下がりエッジ検出型フリップフロップの回路例） 図２の（ｂ）は、図１の（ａ）に示す立ち下がりエッジ検出型フリップフロップ１０４の回路図である。図のように、立ち下がりエッジ検出型フリップフロップ１０４は、複数のインバータ・ゲート１４１とＮＡＮＤゲート１４２からなる。立ち下がりエッジ検出型フリップフロップ１０４は、その入力端子ＳＢの電圧が立ち下がれば出力Ｑの電圧が立ち上がり、その入力端子ＲＢの電圧が立ち下がれば出力Ｑの電圧が立ち下がる動作を、禁止状態無しで（無条件で）実現する回路である。図２の（ａ）で示したように、この立ち下がりエッジ検出型フリップフロップ１０４の入力端子ＳＢに、立ち上がり位置決定回路１０１の出力配線ＵＮを接続し、入力端子ＲＢに立ち下がり位置決定回路１０２の出力配線ＤＮを接続する。また、立ち下がりエッジ検出型フリップフロップ１０４の出力端子Ｑには、パルスエッジ選択回路１００の出力配線ＯＵＴが接続される。なお、立ち下がりエッジ検出型フリップフロップをエッジ検出回路、その入力端子ＳＢを第１の入力端、入力端子ＲＢを第２の入力端とする。

＜ＤＬＬ１１の駆動タイミングチャート＞ 図３の（ａ）は、図１のＤＬＬ１１におけるマスタークロック線１５とクロック線（Ｐ０，Ｐ１，Ｐ２，...，Ｐ６３）上のクロックの駆動タイミングチャートであり、ＤＬＬ１１の同期状態での駆動タイミングを表す。図３の（ａ）において、横軸は時刻を表し、縦軸はマスタークロック線１５とクロック線（Ｐ０，Ｐ１，Ｐ２，...，Ｐ６３）の電圧値を表す。本実施例では、マスタークロックの周波数を１００ＭＨｚとしているので、ひとつの電圧立ち上がり時刻ｔ0から次の電圧立ち上がり時刻ｔ６４までの時間差は１０nsである。図３の（ａ）の駆動タイミングチャートは同期状態を表しているため、マスタークロックの電圧立ち上がり時刻ｔ0と、電圧制御遅延素子２０を介したクロック線Ｐ０の電圧立ち上がり時刻ｔ1の差は、０．１５６（＝１０／６４）nsである。この時間差は電圧制御遅延素子２０の遅延時間に相当する。同様に、クロック線Ｐ０の電圧立ち上がり時刻ｔ1とクロック線Ｐ１の電圧立ち上がり時刻ｔ2の差も、０．１５６ｎｓである。このように、隣り合うクロック線の電圧立ち上がり時間の時間差は０．１５６nsである。つまり、隣り合うクロック線の位相のずれは１／６４周期となる。同期状態では、マスタークロックの電圧立ち上がり時刻ｔ0と、クロック線Ｐ６３の電圧立ち上がり時刻ｔ64の電圧立ち上がり時刻の時間差は１０nsとなる。また、時刻ｔ64は、マスタークロック線１５の電圧立ち上がり時刻ｔ0のつぎの電圧立ち上がり時刻にもなっている。以上のようにして形成された等間隔の遅延時間を持った多相クロックが、図１のＤＬＬ１１からクロック線（Ｐ０，Ｐ１，Ｐ２，...，Ｐ６３）を介して図２の（ａ）のパルスエッジ選択回路１００，２００，３００，４００に出力される。

＜パルスエッジ選択回路１００の駆動タイミングチャート＞ 本実施例１の図２の（ａ）の例では、クロック線Ｐ０に入ったクロックを立ち上がり位置決定に使い、クロック線Ｐ３２に入ったクロックを立ち下がり位置決定に使う。このため、ＮＯＲゲート・デコーダ群１０３のうち、ＮＯＲゲート・デコーダ１０８が立ち上がり位置決定のために選択される。同様に、ＮＯＲゲート・デコーダ群１１３のうち、ＮＯＲゲート・デコーダ１０９が立ち下がり位置決定のために選択される。図３の（ｂ）は、図２の（ａ）のパルスエッジ選択回路１００内の各ノードの駆動タイミングチャートを表す。図中、横軸は時刻（秒）であり、縦軸は各配線の電圧値を表す。

（立ち上がり位置決定） まず、立ち上がり位置決定回路１０１では、６４本の多相クロック線（Ｐ０，Ｐ１，Ｐ２，...，Ｐ６３）からクロック線Ｐ０を選ぶ。そのために、入力された立ち上がり位置データによりパルスエッジ選択回路１００内のレジスタ値ＰＵ［５：０］１０１ａを２進で"００００００"（＝１０進数表示で０）に設定する。すると、ＮＯＲゲート・デコーダ群１０３からＮＯＲゲート・デコーダ１０８が選択される。つまり、ＮＯＲデコーダ群１０３の６４本の出力配線ＮＵ０，ＮＵ１，ＮＵ２，...，ＮＵ６３のうち配線ＮＵ０のみが常にハイとなる。また、図３の（ｂ）のタイミングチャートでは配線ＮＵ７のみしか示していないが、配線ＮＵ０以外の６３本の配線ＮＵ１，ＮＵ２，...，ＮＵ６３は、常にローとなる。その結果、第１段のＮＡＮＤゲート群１１０の６４本の出力配線ＳＵ０，ＳＵ１，ＳＵ２，...，ＳＵ６３うち、配線ＳＵ０のみにクロックが出力され、他の６３本の配線ＳＵ１，ＳＵ２，...，ＳＵ６３は、常にハイとなる。つまり、多相クロック線（Ｐ０，Ｐ１，Ｐ２，...，Ｐ６３）から入った６４種のクロックは、立ち上がり位置決定回路１０１の第１段のＮＡＮＤゲート群１１０で１種に選択される。つぎに、第２段のＮＡＮＤゲート群１１１の８本の出力配線ＴＵ０，ＴＵ１，ＴＵ２，...，ＴＵ７のうち、配線ＴＵ０のみにクロックが出力され、他の７本の配線ＴＵ１，ＴＵ２，...，ＴＵ７は、常にローとなる。これは、第２段のＮＡＮＤゲート群のうち、ＮＡＮＤ１１３ゲート以外は、入力が常にハイであるためである。立ち上がり位置決定回路１０１の出力段のＮＯＲゲート１０６の入力端子には、８本の配線ＴＵ０，ＴＵ１，ＴＵ２，...，ＴＵ７が接続されている。この結果、図３の（ｂ）に示すように、ＮＯＲゲート１０６の出力配線ＵＮには、配線ＴＵ０のクロックが反転した信号が出力される。つまり、立ち上がり位置決定回路１０１の出力配線ＵＮに、クロック線Ｐ０の立ち上がり時間（図３（ｂ）の時刻ｔ0やｔ4）と同時に立ち下がるクロックが出力される。

（立ち下がり位置決定） 立ち下がり位置決定回路１０２においては、多相クロック線（Ｐ０，Ｐ１，Ｐ２，...，Ｐ６３）からクロック線Ｐ３２を選ぶ。そのために、入力された立ち下がり位置データによりパルスエッジ選択回路１００内のレジスタ値ＰＤ［５：０］１０２ａを２進で"１０００００"（＝１０進数表示で３２）に設定する。すると、ＮＯＲゲート・デコーダ群１１３からＮＯＲゲート・デコーダ１０９が選択される。結果、立ち上がり位置決定回路１０１と同様の動きにより、同じ段数及び同じ論理ゲート駆動数で、立ち下がり位置決定回路１０２の出力配線ＤＮに、クロック線Ｐ３２の立ち上がり時間（図３（ｂ）の時刻ｔ1やｔ5）と同時に立ち下がるクロックが出力される。

一般に、ＮＡＮＤゲートの出力クロックは電圧立ち下がりが鈍って遅れ、ＮＯＲゲートの出力クロックの電圧立ち上がりは鈍って遅れる。このため、本実施例１では、第２段のＮＡＮＤゲート群１１１，１２１の出力クロックの鈍った立ち下がり側（図４の時刻ｔ2など）を使わない。また、出力段のＮＯＲゲート１０６，１０７の出力クロックの鈍った立ち上がり側を使わない。また、ＮＡＮＤゲートの立ち下がりの鈍りとＮＯＲゲートの立ち上がりの鈍りとは、入力端子数が増えるに応じて悪化する。このため、一般にクロックを扱うＮＡＮＤゲートやＮＯＲゲートは３入力以内のものを使用する。しかし、本実施例１では、図５のように、ＮＡＮＤゲートの立ち下がりとＮＯＲゲートの立ち上がりとを使わないため、４入力以上のＮＡＮＤゲートやＮＯＲゲートでクロックを使用することができる。実際、本実施例１では、８入力のＮＡＮＤゲート１１２と８入力のＮＯＲゲート１０６，１０７とをクロックに使用している。そして、ＮＡＮＤゲートとＮＯＲゲートは交互に接続される。なお、８入力以上の場合も可能である。

図３の（ｂ）の駆動タイミングチャートを時系列に従って説明する。ＮＵ０がハイで、時刻ｔ0に、多相クロックＰ０がローからハイに立ち上がり、配線ＳＵ０の電圧がハイからローとなる。ＮＡＮＤゲート１１２へのＳＵ０のロー入力により、配線ＴＵ０の電位がローからハイになる。ＮＯＲゲート１０６へのＴＵ０のハイ入力により、、配線ＵＮの電位がハイからローに立ち下がる。すると、立ち下がりエッジ検出型フリップフロップ１０４の動作により、出力ＯＵＴ（Ｑ）がローからハイになる。時刻ｔ1では、ＮＵ０がハイで、多相クロックＰ３２がローからハイに立ち上がり、配線ＳＤ３２の電圧がハイからローとなる。ＮＡＮＤゲート１２２へのＳＤ３２のロー入力により、、配線ＴＤ４の電位がローからハイになる。ＮＯＲゲート１０７へのＴＤ４のハイ入力により、配線ＤＮの電位がハイからローに立ち下がる。すると、立ち下がりエッジ検出型フリップフロップ１０４の動作により、出力ＯＵＴ（Ｑ）がハイからローになる。時刻ｔ2では、多相クロックＰ０がハイからローに立ち下がり、配線ＳＵ０の電圧がローからハイとなる。このとき、配線ＴＵ０がハイからローになるが、配線ＴＵ０は８入力のＮＡＮＤゲート１１２の出力であるため、図示したように電圧が鈍りながらにローになる。このため、時刻ｔ2から遅れた時刻ｔ3において、配線ＵＮの電圧が鈍りながらハイになる。これは、配線ＵＮが８入力のＮＯＲゲート１０６の出力だからである。これら時刻ｔ2、ｔ3のように、電圧の遷移が鈍る時間があるが、図３の（ｂ）に図示しているように、出力ＯＵＴにはこの鈍り現われない。また、時刻ｔ4は時刻ｔ0と同じ動作をし、時刻ｔ5は時刻ｔ1と同じ動作をする。

図３の（ｂ）のタイミングチャートで示すように、配線ＯＵＴには、配線ＵＮの立ち下がりの時刻（ｔ0やｔ4）で立ち上がり、配線ＤＮの立ち下がり時刻（ｔ1やｔ5）で立ち下がるパルスが出力される。本実施例１では、立ち下がりエッジ検出型フリップフロップ１０４を使っているため、配線ＵＮやＤＮの鈍った電圧の立ち上がりを使わない。このため、クロックの出力段にＮＯＲゲート１０６，１０７を用いても、立ち上がりの鈍りは問題にならない。また、必要に応じてＮＯＲゲート１０６，１０７の出力にクロックバッファを接続しても良い。ただし、このクロックバッファは、位相を反転させてはならない。本実施例１では、１００ＭＨｚで６４種の位相の違うクロックを使うことを想定しているので、０．１５６（＝１０／６４）nsの時間分解能を持つパルスを自由に生成することができる。そして、それは、温度、プロセス、電源電圧変動でばらつかず、消費電力も少ないものになる。実際、電源電圧１．８Ｖ、駆動周波数１００ＭＨｚ、常温の条件で、本実施例１のパルスエッジ選択回路は、従来に比べて１／１０以下の消費電力になった。また、本実施例１のパルスエッジ選択回路は、クロック入力から出力までに通るゲート数が少なくなり、クロック遅延も短くできる。

［実施例２］
＜実施例２のパルスエッジ選択回路の構成例＞ 図４は、パルスエッジ選択回路の実施例２の回路図を表す。図中、５００はパルスエッジ選択回路、５０１は立ち上がり位置決定回路、５０２は立ち下がり位置決定回路、５０４は立ち下がりエッジ検出型フリップフロップ、５０５は多相クロック線群を表す。また、５１０，５２０は第１段のＮＡＮＤゲート群、５１５，５２５は第２段のインバータ群、５１６，５２６は第３段のＮＯＲゲート群、５１７，５２７は第４段のＮＡＮＤゲート群、５０６，５０７は出力段のＮＯＲゲートを表す。立ち下がりエッジ検出型フリップフロップ５０４は、実施例１の図２の（ｂ）で説明した回路と同じものが適用できる。本実施例２では、パルスエッジ選択回路５００の出力ＯＵＴのパルスを作るために、多相クロック線群５０５から、立ち上がり時間を決めるクロックとしてＰ６、立ち下がり時間を決めるクロックとしてＰ２５を利用する。

本実施例２のパルスエッジ選択回路では、第１段のＮＡＮＤスイッチ群５１０，５２０で立ち上がり／立ち下がり用のそれぞれ１つのクロックのみが選択される。そのクロックが、第２段のインバータ群５１５，５２５、第３段のＮＯＲゲート群５１６，５２６、第４段のＮＡＮＤゲート群５１７，５２７、出力段のＮＯＲゲート５０６，５０７を通る。そして、立ち下がりエッジ検出型フリップフロップ１０４をセット／リセットして、所望のパルスを生成する。従って、駆動中の論理ゲートは、両位置決定回路の１０個の論理ゲート（インバータを含む）と立ち下がりエッジ検出型フリップフロップとなり、駆動中の論理ゲートを減らして消費電力を少なくしている。また、クロックが通る論理ゲート数は、位置決定回路で５段（インバータを含む）、立ち下がりエッジ検出型フリップフロップは入力端子の立ち下がりで禁止状態無しで出力Ｑを変化させるので、クロックが通る論理ゲート数を減らしてクロック遅延を短くしている。

なお、ＤＬＬ１１については、実施例１と同様であるので、説明は省略する。本実施例２のパルスエッジ選択回路５００は、図１のパルスエッジ選択回路１００，２００，３００，４００で使用可能である。

＜パルスエッジ選択回路５００の駆動タイミングチャート＞ 図５は、実施例２のパルスエッジ選択回路内のタイミングチャートである。図中、横軸は、時刻（秒）であり、縦軸は各配線の電圧値を表す。

（立ち上がり位置決定） まず、立ち下がり位置決定回路１０１では、６４本の多相クロック線（Ｐ０，Ｐ１，Ｐ２，...，Ｐ６３）からクロック線Ｐ６を選ぶ。そのために、入力された立ち上がり位置データによりパルスエッジ選択回路５００内のレジスタ値ＰＵ［５：０］（不図示）を２進で"０００１１０"（＝１０進数表示で６）に設定する。すると、第１段のＮＡＮＤゲート群５１０のうち、選択されたＮＡＮＤゲート５１２のみクロックを通す。残りのＮＡＮＤゲートは、常にハイの信号を出力する。つまり、多相クロック線（Ｐ０，Ｐ１，Ｐ２，...，Ｐ６３）から入った６４種のクロックは、立ち上がり位置決定回路５０１の第１段で１種に選択される。つぎに、第２段のインバータ群５１５の６４本の出力配線ＳＵ１，ＳＵ２，...，ＳＵ６３の中で、配線ＳＵ６のみにクロックが出力され、残りの配線には常にロー信号が出力される。この結果、第３段のＮＯＲゲート群５１６の１６本の出力配線ＴＵ０，ＴＵ１，...，ＴＵ１５のうち、配線ＴＵ１のみにクロックが出力され、残りの配線には常にハイ信号が出力される。つぎに、第４段のＮＡＮＤゲート群５１７の４本の出力配線ＧＵ０，ＧＵ１，...，ＧＵ３のうち、配線ＧＵ０のみにクロックが出力され、残り３本の配線には常にロー信号が出力される。立ち上がり位置決定回路５０１の出力段のＮＯＲゲート５０６の入力端子には、４本の配線ＧＵ０，ＧＵ１，ＧＵ２，ＧＵ３が接続されている。この結果、図５に示すように、ＮＯＲゲート５０６の出力配線ＵＮには、配線ＧＵ０のクロックの反転した信号が出力される。つまり、立ち上がり位置決定回路５０１の出力配線ＵＮに、クロック線Ｐ０の立ち上がり時刻（図５の時刻ｔ0,ｔ3）と同時に立ち下がるクロックが出力される。

（立ち下がり位置決定） 立ち下がり位置決定回路５０２においては、６４本の多相クロック線（Ｐ０，Ｐ１，Ｐ２，...，Ｐ６３）からクロック線Ｐ２４を選ぶ。そのために、入力された立ち下がり位置データによりパルスエッジ選択回路５００内のレジスタ値ＰＤ［５：０］（不図示）が２進で"０１１００１"（＝１０進数表示で２４）に設定する。すると、第１段のＮＡＮＤゲート群５２０からＮＡＮＤゲート５２２が選択される。結果、立ち上がり位置決定回路５０１と同様の動きによって、立ち下がり位置決定回路５０２の出力配線ＤＮに、クロック線Ｐ２４の立ち上がり時間（図５の時刻ｔ1、ｔ4）と同時に立ち下がるクロックが出力される。

図４で示したように、この立ち下がりエッジ検出型フリップフロップ５０４の入力ＳＢに、立ち上がり位置決定回路５０１の出力配線ＵＮを接続し、入力ＲＢに立ち下がり位置決定回路５０２の出力配線ＤＮを接続する。また、立ち下がりエッジ検出型フリップフロップ５０４の出力Ｑには、パルスエッジ選択回路５００の出力配線ＯＵＴが接続される。このため、図５の駆動タイミングチャートで示すように、配線ＵＮの電圧立ち下がりの時刻（ｔ0、ｔ3）で立ち上がり、配線ＤＮの電圧立ち下がり時刻（ｔ1、ｔ4）で立ち下がるパルスが配線ＯＵＴに出力される。実施例２でも、立ち下がりエッジ検出型フリップフロップ５０４を使っているため、配線ＵＮやＤＮの鈍った電圧立ち上がりを使わない。このため、クロック出力の出力段にＮＯＲゲート５０６、５０７を用いても、立ち上がりの鈍りは問題にならない。また、必要に応じて出力段のＮＯＲゲート５０６、５０７の出力にクロックバッファを接続しても良い。ただし、このクロックバッファは、位相を反転させてはならない。

図５の駆動タイミングチャートを時系列に従って説明する。時刻ｔ0に、多相クロックＰ６がローからハイに立ち上がり、選択されているＮＡＮＤ５１２の出力がハイからローに、インバータにより配線ＳＵ６の電圧がローからハイとなる。配線ＳＵ６がローからハイとなると、配線ＴＵ１の電位がハイからローになる。配線ＴＵ１がハイからローになる、配線ＧＵ０の電位がローからハイになり、配線ＵＮの電位がハイからローに立ち下がる。すると、立ち下がりエッジ検出型フリップフロップ５０４の動作により、出力ＯＵＴ（Ｑ）がローからハイになる。時刻ｔ1では、多相クロックＰ２５がローからハイに立ち上がり、配線ＳＤ２５の電圧がローからハイとなり、配線ＴＤ６の電位がハイからローになり、配線ＧＤ１の電位がローからハイになり、配線ＤＮの電位がハイからローに立ち下がる。すると、立ち下がりエッジ検出型フリップフロップ５０４の動作により、出力ＯＵＴ（Ｑ）がハイからローになる。時刻ｔ2では、多相クロックＰ６がハイからローに立ち下がり、配線ＳＵ６の電圧がハイからローとなる。このとき、配線ＴＵ１がローからハイになるが、配線ＴＵ１は４入力のＮＯＲゲートの出力であるため、図示したように電圧が鈍りながらにハイになる。また、配線ＧＵ０がハイからローになるが、４入力のＮＡＮＤゲートの出力のため、電圧が鈍りながらローになる。また、配線ＵＮが４入力のＮＯＲゲート５０６の出力のため、電位が鈍りながらローからハイになる。この時刻ｔ2のように、電圧の遷移が鈍る時間があるが、図５に図示しているように、出力ＯＵＴには鈍りは現われない。また、時刻t3は時刻ｔ0と同じ動作をし、時刻ｔ4は時刻ｔ1と同じ動作をする。本実施例２では、パルスエッジ選択回路５００のクロック入力から出力までに通るゲート数が少なくなりクロック遅延を短くできる上、駆動する論理ゲートの数を少なくしたので消費電力も少ない。

［実施例３］
＜実施例３のパルスエッジ選択回路の構成例＞ 図６は、パルスエッジ選択回路６００の実施例３の回路図を表す。図中、６０１は立ち上がり位置決定回路、６０２は立ち下がり位置決定回路、６０４は立ち上がりエッジ検出型フリップフロップ、６０６，６０７は出力段のＮＡＮＤゲートを表す。立ち上がりエッジ検出型フリップフロップ６０４のＳ入力端子には、ＮＡＮＤゲート５０６の出力配線ＵＮが接続され、Ｒ入力端子には、ＮＡＮＤゲート５０７の出力配線ＤＮが接続される。また、Ｑ出力端子には、パルスエッジ選択回路６００のＯＵＴ出力配線が接続される。本実施例３では、立ち上がり位置決定回路６０１と立ち下がり位置決定回路６０２の出力段出力にＮＡＮＤゲート５０６，５０７を用い出力配線ＵＮとＤＮにクロックを出力している。図示をしていないが、このクロックの位相は、実施例１、実施例２と同様の方法で決定される。配線ＵＮとＤＮのクロックは、ＮＡＮＤゲート５０６，５０７が出力するため、電圧の立ち下がりが鈍る。このため、立ち上がりエッジ検出型フリップフロップ６０４を使い立ち下がるエッジは使わない。なお、立ち上がりエッジ検出型フリップフロップ６０４の回路構成は、図２の（ｂ）に示した立ち下がりエッジ検出型フリップフロップ１０４の構成から想到可能である。

＜本実施例のパルスエッジ選択回路を適用したパルス生成回路を使用するサンプルホールド回路の例＞ 図７は本実施例のパルスエッジ選択回路を適用したパルス生成回路を、パルス発生回路としてサンプルホールド回路に適用したものである。図７は、（ａ）にアナログ／デジタル変換回路で使われるサンプルホールド回路の回路図、（ｂ）に駆動タイミングチャートを表す。図７の（ａ）の回路図において、７０１はオペアンプ、Ｖinはアナログ入力電圧、Ｖoutはオペアンプ出力電圧、Ｃsはサンプリング容量、Ｓ１，Ｓ２，Ｓ３はスイッチを表す。また、ＡはスイッチＳ１，Ｓ２と容量Ｃsを接続する配線、Ｂは容量Ｃsとオペアンプ７０１の反転入力端子（−端子）とスイッチＳ１を接続する配線を表す。この回路は、サンプルホールドとコンパレータが一体になったものである。この回路のスイッチＳ１，Ｓ２，Ｓ３のオン／オフを、本実施例のパルスエッジ選択回路を適用したパルス生成回路１０により生成した立ち上がり／立ち下がりが正確なパルスで制御する。

図７の（ｂ）の駆動タイミングチャートを使って、図７の（ａ）の回路図の動作を説明する。まず、時刻ｔ0で、スイッチＳ１とＳ２がオンしている。このとき、スイッチＳ１がオンしているため、オペアンプ７０１はバーチャルショート状態のため、オペアンプ７０１の非反転入力端子（＋端子）と反転入力端子（−端子＝配線Ｂ）は同じ電位になる。一方、Ｓ２のオンのため配線Ａの電圧はアナログ入力電圧Ｖｉｎとなっている。つぎに、時刻ｔ1でスイッチＳ１がオフとなり、オペアンプ７０１の出力端子と反転入力端子（−端子＝配線Ｂ）の接続が切断される。時刻ｔ2では、スイッチＳ２がオフとなり、スイッチＳ３がオンとなる。すると、容量Ｃsにかかっていた入力電圧が保持されるため、オペアンプ７０１の−端子と＋端子の間に−Ｖinの電位差が生じる。そして、このときオペアンプ７０１はコンパレータとして作用し、Ｖinの正負に応じてハイかローの論理値を出力する。図７の（ｂ）のタイミングチャートにおいて、時刻ｔ0からｔ2をサンプル時間、時刻ｔ2以降をホールド時間という。このサンプル時間において、スイッチＳ１のオフをスイッチＳ２のオフよりわずかに早く行う。これは、スイッチＳ１を早くオフすることによって、スイッチＳ２のオフ時の配線Ｂのインピーダンスを大きくするためである。この結果、スイッチＳ２のゲート下の電荷が容量Ｃsに流れ出さず、オフセットの小さいサンプルホールド回路を形成できる。時術のように、このスイッチＳ１，Ｓ２，Ｓ３のタイミング形成に本実施例のパルスエッジ選択回路を提供したパルス生成回路１０を使う。とくに、スイッチＳ１をスイッチＳ２よりわずかに早くオフすることに有効であり、このサンプルホールド回路は、温度、プロセス、電源電圧変動によるのばらつきがない上、消費電力も少ない。

＜本実施例のパルスエッジ選択回路を適用したパルス生成回路を使用する固体撮像装置の例＞ 本実施例のパルスエッジ選択回路は、固体撮像装置に適用することもできる。図８は、本実施例のパルスエッジ選択回路を適用したパルス生成回路を固体撮像装置に利用した場合のブロック図である。図中、８００は、画像を撮像して画素データを生成する固体撮像装置である。８５０は、画素データを画素単位で記憶する画素部である。８５１は、画素部８５０から並列に画素データを読み出す読出回路である。８５２は、読出回路８５１によって読み出した並列の画素データを、走査することでパラレル／シリアル変換して直列に出力する水平シフトレジスタである。８５３は読出し信号、８５４，８５５はパルスエッジ選択回路の出力するノンオーバラップパルスを表す。以前に説明した符号と同じ符号は、以前と同じものを表す。固体撮像装置８００では、画素部８５０に多くの画素が２次元状に含まれている。例えば、画素部８５０は、画素が列方向に５０００列、行方向に３０００行あり、計１５００万画素が含まれている。この画素部８５０で光電変換された信号が読出回路８５１で読み出される。そして、水平シフトレジスタ８５２によって、右から順に読出信号８５３として固体撮像装置８００の外部に読み出される。この読出信号８５３は、アナログ信号、デジタル信号のいずれでも良い。この水平シフトレジスタ８５２は、近年の画素数の増加によって、大きい周波数での駆動が要求されている。水平シフトレジスタ８５２には、５０００列のシフトパルスを発生させるためには、互いに位相の反転したノンオーバラップパルスを２つ入力する。このノンオーバラップパルスの生成に本実施例のパルスエッジ選択回路を適用したパルス生成回路１０を使う。すると、ノンオーバラップパルスは、温度、プロセス、電源電圧変動によるばらつきがない上、固体撮像装置８００自体の消費電力も少ない。ひいては、信頼性の高い個体撮像装置を提供できる。

なお、本実施例１乃至３のパルスエッジ選択回路では、出力段に８入力端子を有するゲート素子や４入力端子を有するゲート素子を使用した例を示した。しかし、本実施例１乃至３の例は一例であって、入力端子数によらず複数の入力端子を有するＮＡＮＤゲートと複数の入力端子を有するＮＯＲゲートとを適切に組合せることで、本発明のように立ち上がりエッジと立ち下がりエッジを自由に選択することができる。つまり、デュティ比２０％などのパルスも容易に作ることができるようになる。また、駆動中にクロックで動いてしまう論理ゲートの数を少なくできるので、消費電力を小さくできることになる。

Claims (7)

1. 位相をシフトさせた複数のクロックの中からパルスの立ち上がりエッジの位置を決める第１のクロックを選択して出力する第１のクロック選択回路と、
   前記複数のクロックの中から前記パルスの立ち下がりエッジの位置を決める第２のクロックを選択して出力する第２のクロック選択回路と、
   前記第１のクロック選択回路からの前記第１のクロックを入力する第１の入力端と、前記第２のクロック選択回路からの前記第２のクロックを入力する第２の入力端と、前記パルスを出力する出力端とを備え、前記第１のクロック及び前記第２のクロックを使って前記パルスを生成するエッジ検出回路とを有するパルスエッジ選択回路において、
   前記第１及び第２のクロック選択回路は、前記複数のクロックが入力されて前記複数のクロックから１つのクロックを選択して通過させる入力段と、前記選択して通過させた１つのクロックを前記エッジ検出回路に出力する出力段とを有し、
   前記エッジ検出回路は、前記第１の入力端または前記第２の入力端に入力される前記第１及び第２のクロック選択回路からの前記第１及び第２のクロックの立ち下がりエッジを検出して、前記第１のクロックの立ち下がりエッジで立ち上がり、前記第２のクロックの立ち下がりエッジで立ち下がる前記パルスを生成する回路であり、
   前記第１及び第２のクロック選択回路の前記出力段は、複数の入力端を有する複数のＮＯＲゲート及び複数の入力端を有する複数のＮＡＮＤゲートの組み合わせであって、前記複数のＮＯＲゲートと複数のＮＡＮＤゲートとが、ＮＯＲゲートの入力がＮＡＮＤゲートの出力に接続され且つ前記ＮＡＮＤゲート又は他のＮＡＮＤゲートの入力が他のＮＯＲゲートの出力に接続されるように、交互に接続されており、前記第１及び第２のクロックを出力する出力ゲートにはＮＯＲゲートが使用されていることを特徴とするパルスエッジ選択回路。
2. 位相をシフトさせた複数のクロックの中からパルスの立ち上がりエッジの位置を決める第１のクロックを選択して出力する第１のクロック選択回路と、
   前記複数のクロックの中から前記パルスの立ち下がりエッジの位置を決める第２のクロックを選択して出力する第２のクロック選択回路と、
   前記第１のクロック選択回路からの前記第１のクロックを入力する第１の入力端と、前記第２のクロック選択回路からの前記第２のクロックを入力する第２の入力端と、前記パルスを出力する出力端とを備え、前記第１のクロック及び前記第２のクロックを使って前記パルスを生成するエッジ検出回路とを有するパルスエッジ選択回路において、
   前記第１及び第２のクロック選択回路は、前記複数のクロックが入力されて前記複数のクロックから１つのクロックを選択して通過させる入力段と、前記選択して通過させた１つのクロックを前記エッジ検出回路に出力する出力段とを有し、
   前記エッジ検出回路は、前記第１の入力端または前記第２の入力端に入力される前記第１及び第２のクロック選択回路からの前記第１及び第２のクロックの立ち上がりエッジを検出して、前記第１のクロックの立ち上がりエッジで立ち上がり、前記第２のクロックの立ち上がりエッジで立ち下がる前記パルスを生成する回路であり、
   前記第１及び第２のクロック選択回路の出力段は、複数の入力端を有する複数のＮＯＲゲート及び複数の入力端を有する複数のＮＡＮＤゲートの組み合わせであって、前記複数のＮＯＲゲートと複数のＮＡＮＤゲートが、ＮＡＮＤゲートの入力がＮＯＲゲートの出力に接続され且つ前記ＮＯＲゲート又は他のＮＯＲゲートの入力が他のＮＡＮＤゲートの出力に接続されるように、交互に接続されており、前記第１及び第２のクロックを出力する出力ゲートにはＮＡＮＤゲートが使用されていることを特徴とするパルスエッジ選択回路。
3. 前記第１及び第２のクロック選択回路の出力段が、４入力以上の入力端を有するＮＯＲゲート及び４入力以上の入力端を有するＮＡＮＤゲートの組み合わせを含むことを特徴とする請求項１または２に記載のパルスエッジ選択回路。
4. 前記第１及び第２のクロック選択回路の出力段が、８入力以上の入力端を有するＮＯＲゲート及び８入力以上の入力端を有するＮＡＮＤゲートの組み合わせを含むことを特徴とする請求項１または２に記載のパルスエッジ選択回路。
5. 請求項１乃至４のいずれか１項に記載の少なくとも１つのパルスエッジ選択回路と、
   マスタークロックに基づいて前記位相をシフトさせた複数のクロックを生成して、前記パルスエッジ選択回路に提供するクロック生成回路とを有することを特徴とするパルス生成回路。
6. 複数のスイッチを切り替えるための複数のパルスを発生するパルス発生手段として、請求項５に記載のパルス生成回路が使用されていることを特徴とするサンプルホールド回路。
7. 撮像した画像の画素データを記憶する画素部と、
   前記画素部から画素データを並列に読み出す読出回路と、
   前記読出回路に並列に読み出された画素データをパラレル／シリアル変換して直列に出力するためのシフトレジスタとを有する固体撮像装置であって、
   前記シフトレジスタを駆動するためのパルスを提供するパルス発生手段として、請求項５に記載のパルス生成回路が使用されていることを特徴とする固体撮像装置。

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