JP4853445B2 - Ａ／ｄ変換回路、固体撮像素子、およびカメラシステム - Google Patents

Description

本発明は、列並列出力型ＣＭＯＳイメージセンサ等に適用可能なＡ／Ｄ変換回路、それを用いた固体撮像素子、およびカメラシステムに関するものである。

近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳイメージセンサが注目を集めている。
これは、ＣＣＤ画素の製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要があるため、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。

ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができるため、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。

ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。

この列並列出力型ＣＭＯＳイメージセンサの信号出力回路については実に様々なものが提案されている。

ＣＭＯＳイメージセンサの画素信号読み出しで用いられる手法としてフォトダイオードなどの光電変換素子で生成した光信号となる信号電荷をその近傍に配置したＭＯＳスイッチを介し、その先の容量に一時的にサンプリングしそれを読み出す方法がある。
サンプリング回路においては、通常サンプリング容量値に逆相関を持つノイズがのる。画素においては、信号電荷をサンプリング容量に転送する際はポテンシャル勾配を利用し、信号電荷を完全転送するため、このサンプリング過程においてノイズは発生しないが、その前の容量の電圧レベルをある基準値にリセットするときにノイズがのる。

これを除去する一般的な手法として、相関２重サンプリング（ＣＤＳ）がある。これは一度信号電荷をサンプリングする直前の状態（リセットレベル）を読み出して記憶しておき、ついで、サンプリング後の信号レベルを読み出し、それを差し引きすることでノイズを除去する手法である。
ＣＤＳの具体的な手法にはさまざまな方法があるが、列並列出力型ＣＭＯＳイメージセンサの信号出力回路について最も進んだ形態のひとつが列毎にアナログ−デジタル（Ａ／Ｄ）変換回路（ＡＤＣ（Analog digital converter)）を備え、デジタル信号として画素信号を取り出すタイプである。

このような列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１や特許文献１，２に開示されている。

たとえば特許文献１に開示された固体撮像素子では、カウンタと比較器（コンパレータ）および、参照電圧発生器で構成したＡ／Ｄ変換を用い、リセットレベルをダウンカウントでＡ／Ｄ変換し、その値を保持したまま、つづいて信号レベルをアップカウントでＡ／Ｄ変換することで、デジタルデータの差分演算によるＣＤＳを行う。

これは２次元状に配列した画素において、その出力信号線を縦方向に共有し、それを受けるＡ／Ｄ変換を含めた信号処理回路を、その信号線ごとに設けることで、１行分の画素信号を同時に読み出す大規模並列処理を行い、高速撮像を実現している。
W. Yang等 (W. Yang et. Al., "An Integrated 800x600 CMOS Image System," ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999) 特開２００５−３０３６４８号公報 特開２００５−３２３３３１号公報

ところが、上述した方式においては、各列にカウンタ回路が存在し、Ａ／Ｄ変換時に多数のカウンタがカウント動作を行うため、その動作電流が大きくなるという問題がある。またあわせて、Ａ／Ｄ変換時間を短縮するためや、ある時間内により多階調のＡ／Ｄ変換を行うには、カウント周波数を上げる必要があり、これもまた動作電流が大きくなることになる。

本発明は、カウンタをクロックの両エッジでカウント可能とし、かつアップ・ダウンカウント値を保持したまま切り替えることを可能とし、両エッジカウントでもカウント動作のデューティ（Duty）が崩れにくいＡ／Ｄ変換回路、固体撮像素子、およびカメラシステムを提供することにある。

本発明の第１の観点のＡ／Ｄ変換回路は、信号電位と参照電圧とを比較判定し、その判定信号を出力するコンパレータと、上記コンパレータの出力により動作が制御される非同期カウンタと、を含み、上記カウンタは、値を保持したままアップカウントからダウンカウントへ、また、ダウンカウントからアップカウントへ、カウントモードを切り替えられる機能と、入力クロックの立ち上がり、立ち下りの両エッジでカウントする、入力クロックの倍の周波数でカウントする機能と、上記コンパレータの出力の非同期信号により、入力クロックを非同期でラッチし、そのラッチデータの正転、または反転データをＬＳＢのデータとする機能と、を有する。

好適には、上記カウンタは、上記入力クロックと同周波数で動作し、その出力をカウンタのＬＳＢデータとするＬＳＢ回路と、上記ＬＳＢ回路の次の段以降の、入力信号を分周するビット回路がカスケード接続されたリップルカウンタと、を含む。

好適には、上記カウンタは、アップ・ダウンをカウント保持したまま切り替える機能を実現するための出力論理切り替え機能部を有する。

好適には、上記カウンタの上記ＬＳＢ回路は、入力クロックをラッチするラッチ回路と、上記ラッチ回路の出力を別途記憶保持する保持部と、を含み上記保持部の保持データに応じて、次のビットの入力クロックの正・反転を切り替える機能を有する。

好適には、上記リップルカウンタは、前段によるデータがクロック端子に供給されるフリップフロップと、上記フリップフロップのデータ出力側に接続された第１のセレクタと、入力が上記フリップフロップのデータ出力端に接続され、出力が当該フリップフロップのデータ入力端に接続された第２のセレクタと、を含む。

好適には、上記リップルカウンタは、上記第１のセレクタはアップ・ダウンの制御信号により切り替え制御され、上記第２のセレクタはホールド信号により切り替え制御される。

好適には、上記リップルカウンタにおいては、上記制御信号により、各ビットの出力論理を反転させ、先にアップカウントしたデータを反転させて補数データに変換することで、ダウンカウントした結果に切り替え、当該切り替えの際におこるデータ反転が次のビットのデータを変えてしまうことを防ぐために、上記制御信号の切り替え期間は、上記ホールド信号によって、各ビットの入出力を負帰還から正帰還に一時的に変え、上記フリップフロップのデータを固定させておく。

好適には、上記リップルカウンタにおいては、上記フリップフロップのデータを固定させた状態で上記制御信号のレベルを切り替え、出力論理を反転させ、次いでホールド信号を元に戻し、元のカウント状態に戻す。

好適には、上記リップルカウンタは、前段によるデータがクロック端子に供給されるフリップフロップと、上記フリップフロップのクロック端子の入力段に配置され、外部信号によりカウント動作に必要な立ち上がり、立ち下りの両エッジを付加可能な回路と、を含む。

好適には、上記ＬＳＢ回路の上記保持部は、上記入力クロックの入力部および上記ラッチ回路より物理的にコンパレータ側に配置されている。

好適には、上記カウンタにおいて、前のＡ／Ｄ変換の結果のＬＳＢのデータによって状態が切り替わる回路が、入力クロックをラッチするラッチ回路以降にある。

本発明の第２の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力するコンパレータと、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントするカウンタと、を含む複数のＡ／Ｄ変換回路を有し、上記カウンタは、値を保持したままアップカウントからダウンカウントへ、また、ダウンカウントからアップカウントへ、カウントモードを切り替えられる機能と、入力クロックの立ち上がり、立ち下りの両エッジでカウントする、入力クロックの倍の周波数でカウントする機能と、上記コンパレータの出力の非同期信号により、入力クロックを非同期でラッチし、そのラッチデータの正転、または反転データをＬＳＢのデータとする機能と、を有する。

本発明の第３の観点のカメラシステムは、固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力するコンパレータと、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントするカウンタと、を含む複数のＡ／Ｄ変換回路を有し、上記カウンタは、値を保持したままアップカウントからダウンカウントへ、また、ダウンカウントからアップカウントへ、カウントモードを切り替えられる機能と、入力クロックの立ち上がり、立ち下りの両エッジでカウントする、入力クロックの倍の周波数でカウントする機能と、上記コンパレータの出力の非同期信号により、入力クロックを非同期でラッチし、そのラッチデータの正転、または反転データをＬＳＢのデータとする機能と、を有する。

本発明によれば、入力クロックの周波数でカウントするカウンタより、入力クロックの立ち上がり、立ち下りの両エッジでカウント動作するカウンタを用いる。そして、本発明では、これを実現するクロックの両エッジカウントのカウンタで、かつアップ・ダウンカウント値を保持したまま切り替える。

本発明によれば、カウンタをクロックの両エッジでカウント可能とし、かつアップ・ダウンカウント値を保持したまま切り替えることを可能とし、両エッジカウントでもカウント動作のデューティ（Duty）が崩れにくいという利点がある。

以下、本発明の実施の形態を図面に関連付けて説明する。

図１は、本発明の一実施形態に係るデータ転送回路を含む列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
また、図２は、図１の固体撮像素子の動作波形を示す図である。

この固体撮像素子１０は、撮像部としての画素アレイ部１１、行走査回路１２、列走査回路１３、タイミング制御回路１４、ＡＤＣ群１５、参照電圧発生回路としてのデジタル−アナログ変換回路（以下、DAC (Digital - Analog converter)と略す）１６、およびセンスアンプ回路（Ｓ／Ａ）等を含むデータ出力回路１７を有する。

画素アレイ部１１は、フォトダイオードと画素内アンプとを含む単位画素１１１がマトリクス状（行列状）に配置されて構成される。
また、固体撮像素子１０においては、画素アレイ部１１の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路１４、行アドレスや行走査を制御する行走査回路１２、そして列アドレスや列走査を制御する列走査回路１３が配置される。

ＡＤＣ群１５は、ＤＡＣ１６により生成される参照電圧を階段状に変化させたランプ波形ＲＡＭＰと、行線H0、H1…毎に単位画素１１１から列線V0、V1…を経由し得られるアナログ信号とを比較する画素配列の各列に対応して設けられた（ｎ＋１）個のコンパレータ（ＣＭＰ）１５１と、コンパレータ１５１の出力およびクロックＣＫを受けてアップダウンカウント（またはダウンカウント）を行いカウント値を保持する機能を有する非同期アップ／ダウンカウンタ（以下、カウンタという、ＣＮＴ）１５２とからなるＡＤＣ（Ａ／Ｄ変換回路）１５Ａが画素配列の各列に対応して各列線V0、V1…毎に配置され、列並列ＡＤＣブロック１５３が構成される。
ＡＤＣ１５Ａのカウンタ１５２の構成および機能については後で詳述する。
各カウンタ１５２の出力は、スイッチ１５４を介してデータ転送線１８に接続されている。
データ転送線１８には、データ転送線１８に対応したセンス回路、減算回路を含むデータ出力回路１７が配置される。

保持回路としての機能を有するカウンタ１５２は、初期時にはたとえばアップカウント（またはダウンカウント）状態に有り、リセットカウントを行い、対応するコンパレータ１５１の出力ＣＯＭＰＯＵＴｉが反転すると、アップカウント動作を停止し、カウント値が保持される。
このとき、カウンタ１５２の初期値は、ＡＤ変換の階調の任意の値、たとえば、０とする。このリセットカウント期間は、単位画素１１１のリセット成分ΔVを読み出している。
カウンタ１５２は、その後、ダウンカウント（またはアップカウント）状態となり、入射光量に対応したデータカウントを行い、対応するコンパレータ１５１の出力ＣＯＭＰＯＵＴｉが反転すると、比較期間に応じたカウント値が保持される。
保持されたカウンタ値は、列走査回路１３により走査され、デジタル信号として、データ転送線１８を経て出力回路１７に入力される。

列走査回路１３は、たとえばスタートパルスＳＴＲおよびマスタクロックＭＣＫが供給されることで活性化され、マスタクロックＭＣＫに応じた（ＭＣＫを基準とする）駆動クロックＣＬＫに同期して対応する選択線ＳＥＬを駆動して、カウンタ１５２のラッチデータをデータ転送線１８に読み出させる。

このような構成を有する固体撮像素子１０においては、１水平単位期間（１Ｈ）内で以下の処理が行われる。
すなわち、１Ｈ内において、任意の行Hxの単位画素１１１から列線V0、V1…への１回目の読み出しをＰ相読み出しＰＲ、比較器１５１における１回目の比較をＰ相比較ＰＣ、２回目の読み出しをＤ相読み出しＤＲ、比較器１５１における比較をＤ相比較ＤＣ、Ｄ相の処理後の後処理をＤ相後処理ＤＡＰとして、各動作が連続的に行われる。

これらのＰ相読み出しＰＲ、Ｐ相比較ＰＣ、Ｄ相読み出しＤＲ、Ｄ相比較ＤＣ、およびＤ相後処理ＤＡＰのタイミング制御はタイミング制御回路１４において行われる。

次に、ＡＤＣ（Ａ／Ｄ変換回路）１５Ａにおけるカウンタ１５２の具体的な構成および機能について説明する。

本実施形態に係るＡＤＣ１５Ａは、コンパレータ１５１および非同期カウンタ１５２を用いた積分型Ａ／Ｄ変換回路として構成されている。
カウンタ１５２は、値を保持したままアップカウントからダウンカウントへ、また、ダウンカウントからアップカウントへ、カウントモードを切り替えられる機能を有する。
さらに、カウンタ１５２は、入力クロックＣＫの立ち上がり、立ち下りの両エッジでカウントする、入力クロックの倍の周波数でカウントする機能を有する。
そして、カウンタ１５２は、コンパレータ１５１の出力の非同期信号により、入力クロックＣＫを非同期でラッチし、そのラッチデータの正転、または反転データをＬＳＢのデータとする機能を有している。

カウンタ１５２は、ＬＳＢ ビット回路を含み、入力クロックＣＫをラッチするラッチ回路と、その出力を別途記憶するメモリと、そのメモリデータに応じて、次のビットの入力クロックの正・反転を切り替える機能を有する。
また、メモリは、入力クロックの入力部およびラッチ回路より物理的に手前（コンパレータ側）に配置される。
また、カウンタ１５２において、前のＡ／Ｄ結果のＬＳＢのデータによって状態が切り替わる回路が、入力クロックをラッチするラッチ回路以降にある。

このような特徴を有するカウンタ１５２についてさらに具体的に説明する。

図３は、本実施形態に係るアップ・ダウン非同期カウンタの具体的な構成例を示す回路図である。
また、図４は、図３のカウンタの動作のタイミングチャートである。

カウンタ１５２は、図３に示すように、入力クロックＣＫと同周波数で動作し、その出力をカウンタ１５２のＬＳＢデータとするＬＳＢ回路２１０と、ＬＳＢ回路２１０の次の段以降の、入力信号を２分周する回路をカスケード接続して構成される、いわゆるリップルカウンタ２２０により構成される。
また、カウンタ１５２は、ＬＳＢ回路２１０およびリップルカウンタ２２０に加え、アップ・ダウンをカウント保持したまま切り替える機能を実現するための、出力論理切り替えスイッチ等の論理ゲート部２３０を付加した形で構成されている。

まず、ＬＳＢ回路以外のリップルカウンタ２２０の構成および動作について説明する。
リップルカウンタ２２０は、Ｄ型ＦＦ２２１〜２２３、およびセレクタ２２４〜２２９を有している。

リップルカウンタ２２０において、ＦＦ２２１の負入力のクロック端子がＬＳＢ回路２１０のセレクタ２１２の出力Ｄ［０］の供給ラインに接続され、Ｑ出力がセレクタ２２４，２２５の正負の両入力に接続されている。セレクタ２２４の出力がＦＦ２２１のＤ入力に接続され、セレクタ２２５の出力Ｄ［１］が次段のＦＦ２２２の負入力クロック端子に供給される。
ＦＦ２２２のＱ出力がセレクタ２２６，２２７の正負の両入力に接続されている。セレクタ２２６の出力がＦＦ２２２のＤ入力に接続され、セレクタ２２７の出力Ｄ［２］が次段のＦＦ２２３の負入力クロック端子に供給される。
ＦＦ２２３のＱ出力がセレクタ２２８，２２９の正負の両入力に接続されている。セレクタ２２８の出力がＦＦ２２３のＤ入力に接続されている。
セレクタ２２４〜２２６は、ホールド信号ＨＬＤにより出力切り替えが選択的に制御され、セレクタ２２７〜２２９は、制御信号ＵＤにより出力切り替えが選択的に制御される。

制御信号ＵＤは、各ビットの出力論理を反転させるものであり、これにより先にアップカウントしたデータを反転させて補数データに変換することで、ダウンカウントした結果に変えるものである。
その切り替えの際におこるデータ反転が次のビットのデータを変えてしまうことを防ぐために、その制御信号ＵＤの切り替え期間は、ホールド信号ＨＬＤによって、各ビットの入出力を負帰還から正帰還に一時的に変え、ＦＦ２２１〜２２３のデータを固定させておく。
その状態で制御信号ＵＤのレベルを切り替え、出力論理を反転させ、次いでホールド信号ＨＬＤを元に戻し、元のカウント状態に戻す。この一連の動作で、アップ・ダウンカウントモードをデータ保持したまま切り替えることが実現される。

本例では、カウンタ１５２の基本部として、ＦＦは入力クロックのネガティブエッジでデータ反転するアップカウンタで構成したもので説明しているが、ダウンカウンタでも同様の手法で、アップ・ダウンを切り替えるカウンタを形成できる。

つぎに本実施形態の特徴であるＬＳＢ回路２１０の構成およびに動作について説明する。

ＬＳＢ回路２１０は、ラッチ回路２１１、セレクタ２１２、および保持部(メモリ)としてのＤ型フリップフロップ（ＦＦ）２１３を有している。
リップルカウンタ２２０は、Ｄ型ＦＦ２２１〜２２３、およびセレクタ２２４〜２２９を有している。
また、論理ゲート部２３０は、２入力ＮＡＮＤゲート２３１，２３２を有している。

ラッチ回路２１１は、Ｄ入力がクロックＣＫの供給ラインに接続され、Ｇ入力が論理ゲート部２３０の出力に接続され、Ｑ出力がセレクタ２１２の正負の両入力に接続されている。ラッチ回路２１１は、Ｇ入力が論理０(ローレベル)の場合はデータ保持、論理１(ハイレベル)の場合は入力データを出力する。
セレクタ２１２の出力はＦＦ２１３のＤ入力およびデータビットＤ［０］としてリップルカウンタ２２０のＦＦ２２１の負のクロック入力端子に接続されている。
ＦＦ２１３の負のクロック入力端子は信号ＬＬの入力ラインに接続され、Ｑ出力がセレクタ２１２の切替制御端子に接続されている。
すなわち、セレクタ２１２はＦＦ２１３の出力に応じて出力切り替えが選択的に制御される。

論理ゲート部２３０は、ＮＡＮＤゲート２３１の一方の入力端子が前段のコンパレータ１５１の出力信号CompOutの供給ラインに接続され、他方の入力端子が信号ＥＮの供給ラインに接続され、出力がＮＡＮＤゲート２３２の一方の入力端子に接続されている。
ＮＡＮＤゲート２３２の他方の入力端子が信号ＸＬＢＤの供給ラインに接続され、出力がＬＳＢ回路２１０のラッチ回路２１１のＧ入力に接続されている。

ＬＳＢ回路２１０において、ラッチ回路２１１はカウンタ１５２の前段のコンパレータ１５１の出力CompOut信号を受け、入力クロックＣＫをそのままラッチする。
その際、ラッチ回路２１１を強制的にスルー状態にする機能を信号ＸＬＢＤで可能とする。信号ＥＮは、カウント動作時以外の状態において、コンパレータ１５１の出力が不安定な状態になることがある場合に、コンパレータ出力CompOutを無視してラッチ回路２１１をラッチ状態にする制御信号である。

またラッチ回路２１１の後段に出力論理を切り替えるセレクタ２１２、およびセレクタ２１２の出力信号を記憶するＦＦ２１３が配置されている。
コンパレータ出力CompOutが反転した瞬間にラッチ回路２１１は入力クロックＣＫのスルー状態から、データ保持状態になる。よってそれまでの入力クロックＣＫをカウンタ１５２がカウントすることになる。

続いて、ＬＳＢ回路以外の回路と同様にデータ反転動作を行うことになるが、これは、信号ＬＬと信号ＸＬＢＤで実現する。
まず、信号ＬＬにて、セレクタ２１２の出力データ(D[0])をＦＦ２１３に記憶する。その値がカウント開始初期状態と逆の論理値の場合（D[0]=Low）は、セレクタの状態は維持される。
次いで、信号ＸＬＢＤで一時的にラッチをスルー状態にすることで、クロック初期状態をロードする。これにより、データが反転する。
また、信号ＬＬにてセレクタ２１２の出力データを記憶する際、今度は、それがカウント開始初期状態と同じ論理だった場合(D[0]=High)は、ＦＦ２１３にデータを記憶すると同時にセレクタ２１２の状態が切り替わり、出力データが反転する。
次いで、信号ＸＬＢＤでラッチをスルー状態した際は、ラッチデータ自体は、カウント開始初期状態と同じデータになっているため、データの変動はない。
以上の制御によって、コンパレータ出力CompOutによってラッチされたデータに応じて、出力論理を切り替えるＬＳＢ回路２１０の動作が実現される。
ＬＳＢ回路２１０の動作とそれ以外のビットを処理するリップルカウンタ２２０の動作を別々に説明したが、これらをあわせて行った場合の動作例が図４に示されている。

ＬＳＢ回路２１０のデータ反転動作期間に、それ以外のビットの回路であるリップルカウンタ２２０はホールド信号ＨＬＤによってＦＦ２２１〜２２３のデータを保持状態にする。これにより、ＬＳＢを含めたカウンタ全体のデータ反転動作が、データを破壊することなく行われることとなる。

ここでＬＳＢ回路２１０の論理切り替えセレクタ２１２はラッチ回路２１１の手前に置く構成も考えられるが、このカウンタ１５２は、Ａ／Ｄ変換回路１５Ａの一部であり、ラッチ回路２１１まではＡ／Ｄ変換の特性（具体的にはＬＳＢデータの微分直線性）に影響するため、それまでの状態変化は、Ａ／Ｄ変換特性が変化することになり望ましくない。
よって本方式のように、ラッチ回路までは常に同じ状態で動作する回路構成は、特性維持を容易にするメリットがある。

図５は、本実施形態に係るＬＳＢ回路のより具体的な構成例を示す回路図である。

図５において、ラッチ回路２１１は、クロックドインバータＣＩＮＶ１，ＣＩＮＶ２、およびインバータＩＮＶ１，ＩＮＶ２により構成されている。

ラッチ回路２１１において、クロックドインバータＣＩＮＶ１の入力端子がクロックＣＫの供給ラインに接続され、出力がインバータＩＮＶ２の入力端子に接続されている。
インバータＩＮＶ１の入力Ｔ端子、クロックドインバータＣＩＮＶ１の負側制御端子、およびクロックドインバータＣＩＮＶ２の正側制御端子が、論理ゲート部２３０ＮＡＮＤゲート２３２の出力端子に接続されている。
インバータＩＮＶ１の出力端子がクロックドインバータＣＩＮＶ１の正側制御端子、およびクロックドインバータＣＩＮＶ２の負側制御端子に接続されている。
インバータＩＮＶ２の出力端子がクロックドインバータＣＩＮＶ２の入力端子およびセレクタ２１２の入力端子が接続されている。
そして、クロックドインバータＣＩＮＶ２の出力がインバータＩＮＤ２の入力端子側に接続されている。

セレクタ２１２は、クロックドインバータＣＩＮＶ３，ＣＩＮＶ４，ＣＩＮＶ５、およびインバータＩＮＶ３により構成されている。

セレクタ２１２において、クロックドインバータＣＩＮＶ３、ＣＩＮＶ４の入力端子がラッチ回路２１１のインバータＩＮＶ２の出力端子に接続されている。
インバータＩＮＶ３の入力端子、クロックドインバータＣＩＮＶ３の負側制御端子、およびクロックドインバータＣＩＮＶ４，ＣＩＮＶ５の正側制御端子が、ＦＦ２１３の出力端子に接続されている。
インバータＩＮＶ３の出力端子がクロックドインバータＣＩＮＶ３の正側制御端子、およびクロックドインバータＣＩＮＶ４，ＣＩＮＶ５の負側制御端子に接続されている。
そして、クロックドインバータＣＩＮＶ４の出力端子がクロックドインバータＣＩＮＶ５の入力端子に接続され、クロックドインバータＣＩＮＶ３とＣＩＮＶ５の出力端子同士が接続されている。

ＦＦ２１３は、クロックドインバータＣＩＮＶ６，ＣＩＮＶ７、インバータＩＮＶ４〜ＩＮＶ６、ＮＡＮＤゲートＮＡ１，ＮＡ２、およびｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタおよびｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタのソース、ドレイン同士を接続した転送ゲートＴＭＧ１，ＴＭＧ２により構成されている。

ＦＦ２１３において、インバータＩＮＶ４の入力端子が信号ＬＬの供給ラインに接続され、ＮＡＮＤゲートＮＡ１，ＮＡ２の一方の入力端子がリセット信号ＲＳＴの供給ラインに接続されている。
インバータＩＮＶ４の出力端子がインバータＩＮＶ５の入力端子、クロックドインバータＣＩＮＶ６の正側制御端子、およびクロックドインバータＣＩＮＶ７の負側制御端子、並びに、転送ゲートＴＭＧ１のＮＭＯＳトランジスタのゲートに接続されている。
インバータＩＮＶ５の出力端子がインバータＩＮＶ６の入力端子、クロックドインバータＣＩＮＶ６の負側制御端子、およびクロックドインバータＣＩＮＶ７の正側制御端子、並びに、転送ゲートＴＭＧ１のＰＭＯＳトランジスタのゲート、転送ゲートＴＭＧ２のＮＭＯＳトランジスタのゲートに接続されている。
ＮＡＮＤゲートＮＡ１の他方の入力端子が転送ゲートＴＭＧ２の一方の入出力端子に接続され、出力端子がクロックドインバータＣＩＮＶ６の入力端子に接続されている。クロックドインバータＣＩＮＶ６の出力端子が転送ゲートＴＭＧ１の一方の入出力端子に接続され、転送ゲートＴＭＧ１の他方の入出力端子がＮＡＮＤゲートＮＡ２の他方の入力端子に接続されている。ＮＡＮＤゲートＮＡ２の出力端子がクロックドインバータＣＩＮＶ７の入力端子に接続され、クロックドインバータＣＩＮＶ７の出力端子がセレクタ２１２の入力端子に接続されている。
インバータＩＮＶ６の出力端子が転送ゲートＴＭＧ２のＰＭＯＳトランジスタのゲートに接続され、転送ゲートＴＭＧ２の他方の入出力端子がラッチ回路２１１のインバータＩＮＶ２の出力側に接続されている。

以上の構成を有するＬＳＢ回路２１０において、セレクタ２１２はクロックドインバータ一段と、二段を切り替える回路で構成されている。
これにより、セレクタ２１２の状態が切り替わった場合においてもラッチ回路２１１の出力部に見える負荷はほとんど変化しない。これにより本回路におけるＬＳＢ出力データの線形性を保持するために注意する必要がある部分は、入力クロックＣＫのデューティ（Duty）が崩れている場合を考えなければ、ラッチ回路２１１の出力デューティ（Duty）および、ラッチ制御信号に限定される。

また図５の回路図は、レイアウトとしての回路配置構成も概略的に示している。
セレクタ２１２のデータを記憶するＦＦ２１３を図５の通り、入力クロックＣＫの入力部の前段に配置することによって、高速に動作する配線長を抑えることができ、低消費電流、および、高速動作マージンが向上する。
入力クロックＣＫを非同期でラッチする場合に懸念される事項として、ラッチした瞬間の入力電圧が中間電圧にあった場合どうなるなかということがあるが、ラッチ回路２１１は、２段のインバータという反転アンプによる正帰還で構成されており、短期間の間にどちらかの電圧状態に落ち着く。
どちらに落ち着くかは不定であるが、そもそもそれはアナログ量がＡ／Ｄ後のＬＳＢデータの中間状態にあることを意味し、Ａ／Ｄの本質的な動作といえる。

本例であげた具体的な例で、入力クロックの両エッジでカウント動作を行い、かつ、アップ・ダウンモード切り替えを、データ保持したまま切り替えることを可能とするカウンタ回路の実現を示した。またそれはＡ／Ｄの線形性を考慮した回路となっている。
本例ではＬＳＢ回路以外のカウンタビット（bit）は、リップルカウンタ２２０において、出力を反転させるセレクタ２２５，２２７，２２９と、データを固定するためにデータを正帰還するセレクタ２２４，２２６，２２８で構成する回路を例としてあげた。
これは入力クロックが反転する際に、その全データを反転することができる非同期カウンタの一例であり、これを実現しうる回路に適応できるものである。

図６は、本実施形態に係るリップルカウンタにおけるビット回路の具体的な構成例を示す回路図である。

ＦＦ２２１（２２２，２２３）は、クロックドインバータＣＩＮＶ１１，ＣＩＮＶ１２，ＣＩＮＶ１３、インバータＩＮＶ１１，ＩＮＶ１２、２入力ＮＡＮＤゲートＮＡ１１，ＮＡ１２、および転送ゲートＴＭＧ１１により構成されている。

インバータＩＮＶ１１の入力端子がＬＳＢ回路の出力データＣＩＮの供給ラインに接続され、ＮＡＮＤゲートＮＡ１１，ＮＡ１２の一方の入力端子が反転リセット信号ＸＲＳＴの供給ラインに接続されている。
インバータＩＮＶ１１の出力端子がインバータＩＮＶ１２の入力端子、クロックドインバータＣＩＮＶ１１、ＣＩＮＶ１２の正側制御端子、クロックドインバータＣＩＮＶ１３の負側制御端子、および転送ゲートＴＭＧ１１のＰＭＯＳトランジスタのゲートに接続されている。
インバータＩＮＶ１２の出力端子がクロックドインバータＣＩＮＶ１１、ＣＩＮＶ１２の負側制御端子、クロックドインバータＣＩＮＶ１３の正側制御端子、および転送ゲートＴＭＧ１１のＮＭＯＳトランジスタのゲートに接続されている。
転送ゲートＴＭＧ１１の一方の入出力端子がセレクタ２２４（２２６，２２８）の出力側に接続され、他方の入出力端子がＮＡＮＤゲートＮＡ１１の他方の入力端子に接続されている。ＮＡＮＤゲートＮＡ１１の出力端子がクロックドインバータＣＩＮＶ１２の入力端子に接続され、クロックドインバータＣＩＮＶ１２の出力端子がＮＡＮＤゲートＮＡ１２の他方の入力端子に接続されている。ＮＡＮＤゲートＮＡ１２の出力がセレクタ２２４，２２５の入力側に接続され、クロックドインバータＣＩＮＶ１３の入力端子に接続されている。
クロックドインバータＣＩＮＶ１３の出力端子がＮＡＮＤゲートＮＡ１２の他方の入力端子側に接続されている。
クロックドインバータＣＩＮＶ１２の入力端子がＮＡＮＤゲートＮＡ１１の出力側に接続され、出力端子がＮＡＮＤゲートＮＡ１１の他方の入力端子側に接続されている。

セレクタ２２４（２２６，２２８）は、クロックドインバータＣＩＮＶ１４、および転送ゲートＴＭＧ１２により構成されている。

転送ゲートＴＭＧ１２の一方の入出力端子およびクロックドインバータＣＩＮＶ１４の入力端子がＦＦ２２１の出力側に接続されている。
転送ゲートＴＭＧ１２の他方の入出力端子およびクロックドインバータＣＩＮＶ１４の出力端子がＦＦ２２１の転送ゲートＴＭＧ１１の一方の入出力端子に接続されている。
転送ゲートＴＭＧ１２のＰＭＯＳトランジスタのゲートおよびクロックドインバータＣＩＮＶ１４の正側制御端子がホールド信号ＨＬＤの供給ラインに接続され、転送ゲートＴＭＧ１２のＮＭＯＳトランジスタのゲートおよびクロックドインバータＣＩＮＶ１４の負側制御端子がホールド信号ＨＬＤの反転信号ＸＨＬＤの供給ラインに接続されている。

セレクタ２２５（２２７，２２９）は、クロックドインバータＣＩＮＶ１５、および転送ゲートＴＭＧ１３により構成されている。

転送ゲートＴＭＧ１３の一方の入出力端子およびクロックドインバータＣＩＮＶ１５の入力端子がＦＦ２２１の出力側に接続されている。
転送ゲートＴＭＧ１３の他方の入出力端子およびクロックドインバータＣＩＮＶ１５の出力端子が接続されている。
転送ゲートＴＭＧ１３のＰＭＯＳトランジスタのゲートおよびクロックドインバータＣＩＮＶ１５の正側制御端子が制御信号ＵＤの供給ラインに接続され、転送ゲートＴＭＧ１３のＮＭＯＳトランジスタのゲートおよびクロックドインバータＣＩＮＶ１５の負側制御端子が制御信号ＵＤの反転信号ＸＵＤの供給ラインに接続されている。

このような構成を有するビット回路は、前述したように、ホールド信号ＨＤＬでＦＦ２２１内の入出力を一時的に正帰還にすることで、アップ・ダウンの制御信号ＵＤによる出力ＣＯＵＴ反転での次のＦＦのカウント動作(データ反転)を阻止している。

以上のように、リップルカウンタ２２０のビット回路として２つのセレクタを設けた例を説明したが、２つのセレクタを用いずに、各ビットのクロックラインを外部から直接制御するように構成することも可能である。

図７は、本実施形態に係るリップルカウンタにおけるビット回路の具体的な他の構成例を示す回路図である。

このビット回路は、ＦＦ２２１（２２２，２２３）の入力段に２入力オアゲートＯＲ２１と２入力ＮＡＮＤゲートＮＡ２１が配置されている。
オアゲートＯＲ２１の一方の入力端子がＬＳＢ回路の出力データＣＩＮの供給ラインに接続され、他方の入力端子が信号ＨＬＤＣＫの供給ラインに接続されている。
ＮＡＮＤゲートＮＡ２１の一方の入力端子がオアゲートＯＲ２１の出力端子に接続され、他方の入力端子が信号ＸＲＶＤＣＫの供給ラインに接続され、出力がＦＦ２２１（２２２，２２３）のクロック入力端子に接続されている。

この場合、ＦＦ２２１（２２２，２２３）は、クロックドインバータＣＩＮＶ２１，ＣＩＮＶ２２，ＣＩＮＶ２３、インバータＩＮＶ２１，ＩＮＶ２２、２入力ＮＡＮＤゲートＮＡ２２、および転送ゲートＴＭＧ２１により構成されている。

ＮＡＮＤゲートＮＡ２２の一方の入力端子が反転リセット信号ＸＲＳＴの供給ラインに接続されている。
インバータＩＮＶ２１の入力端子、クロックドインバータＣＩＮＶ２１，ＣＩＮＶ２３の負側制御端子、クロックドインバータＣＩＮＶ２２の正側制御端子、および転送ゲートＴＭＧ２１のＮＭＯＳトランジスタのゲートがＮＡＮＤゲートＮＡ２１の出力端子接続さされている。
インバータＩＮＶ２１の出力端子がクロックドインバータＣＩＮＶ２１、ＣＩＮＶ２３の正側制御端子、クロックドインバータＣＩＮＶ２２の負側制御端子、および転送ゲートＴＭＧ２１のＰＭＯＳトランジスタのゲートに接続されている。
クロックドインバータＣＩＮＶ２１，ＣＩＮＶ２３の入力端子がインバータＩＮＶ２２の出力端子に接続されている。
クロックドインバータＣＩＮＶ２１の出力端子がＮＡＮＤゲートＮＡ２２の他方の入力端子に接続されている。ＮＡＮＤゲートＮＡ２２の出力が転送ゲートＴＭＧ２１の一方の入出力端子に接続され、クロックドインバータＣＩＮＶ２２の入力端子に接続されている。
転送ゲートＴＭＧ２１の他方の入出力端子がインバータＩＮＶ２２の入力端子に接続されている。
そして、クロックドインバータＣＩＮＶ２３の出力端子がインバータＩＮＶ２１の入力端子側に接続されている。
クロックドインバータＣＩＮＶ２２の入力端子がＮＡＮＤゲートＮＡ２２の出力側に接続され、出力端子がＮＡＮＤゲートＮＡ２２の他方の入力端子側に接続されている。

このビット回路においては、各ビットのクロックラインを外部から直接制御し、カウント動作(データ反転)に必要な立ち上がりエッジ、立ち下りエッジを唯一一回強制的に付加することで、全ビットのデータ反転を実現している。

図８は、図６および図７のビット回路のタイミングチャートを対応させて示す図である。

図８に示すように、図６および図７のビット回路の出力データの状態遷移は同じである。
ただし、図６のビット回路と図７のビット回路では、回路規模が異なる。
図６のビット回路はトランジスタ３８個で構成することが可能であるが、図７のビット回路は２８個のトランジスタで構成することが可能である。
すなわち、図７のビット回路は図６のビット回路に比べて、回路面積を削減および消費電力の削減を実現でき、高速動作マージンが拡大するという利点がある。

以上のように、本実施形態においては、データを保持したままアップカウントからダウンカウント、または、ダウンカウントからアップカウントモードへ移行できる非同期カウンタを利用したＡ／Ｄ変換回路で、入力クロックの両エッジでカウント動作することが可能となる。
また、ＬＳＢデータのＡ／Ｄ変換特性が回路的に悪化することを抑えることができる。

ここで、固体撮像素子（ＣＭＯＳイメージセンサ）１０の動作を説明する。

任意の行Hxの単位画素１１１から列線V0、V1…への１回目の読み出しが安定した後、ＤＡＣ１６によりコンパレータ１５１に対して、参照電圧を時間変化させた階段状のランプ波形ＰＡＭＰを入力し、任意の列線Vxの電圧との比較をコンパレータ１５１にて行う。
ランプ波形ＲＡＭＰの階段波入力と並行して、カウンタ１５２で１回目のカウントがなされる。
ここで、ＲＡＭＰとVxの電圧が等しくなったときコンパレータ１５１の出力は反転し、これによりカウンタ１５２のカウント動作が停止し、比較期間に応じたカウント値が保持される。
この１回目の読み出し時は、単位画素１１１のリセット成分ΔVを読み出しており、リセット成分ΔV内には、単位画素１１１毎にばらつく雑音がオフセットとして含まれている。
しかし、このリセット成分ΔVのばらつきは一般に小さく、またリセットレベルは全画素共通なため、任意の列線Vxの出力はおおよそ既知である。
したがって、１回目のリセット成分ΔV読み出し時には、ランプ波形（RAMP）電圧を調整することにより比較期間を短くすることが可能である。この場合、たとえば７ビット分のカウント期間（１２８クロック）でΔVの比較が行われる。

２回目の読み出しは、リセット成分ΔVに加え単位画素１１１毎の入射光量に応じた信号成分を読み出し、１回目の読み出しと同様の動作を行う。
すなわち、任意の行Hxの単位画素１１１から列線V0、V1…への２回目の読み出しが安定した後、ＤＡＣ１６によりコンパレータ１５１に対して、参照電圧を時間変化させた階段状のランプ波形ＲＡＭＰを入力し、任意の列線Vxの電圧との比較をコンパレータ１５１にて行う。
ランプ波形ＲＡＭＰの階段波入力と並行して、カウンタ１５２で２回目のカウントがなされる。
ここで、ＲＡＭＰとVxの電圧が等しくなったときコンパレータ１５１の出力は反転し、同時に比較期間に応じたカウント値が保持される。
この時、１回目のカウントと２回目のカウントとでは異なった場所に保持される。
以上のＡＤ変換期間終了後、列走査回路４により、保持された１回目と２回目のそれぞれｎビットのデジタル信号がデータ転送線１８を経て、データ出力回路１７で検出され、順次減算回路で、（２回目の信号）−（１回目の信号）がなされた後、外部に出力され、その後、順次行毎に同様の動作が繰り返され、２次元画像が生成される。

以上の動作は、１水平単位期間（１Ｈ）内で行われる。
そして、１Ｈ内において、任意の行Hxの単位画素１１１から列線V0、V1…への１回目の読み出しをＰ相読み出しＰＲ、コンパレータ１５１における１回目の比較をＰ相比較ＰＣ、２回目の読み出しをＤ相読み出しＤＲ、コンパレータ１５１における比較をＤ相比較ＤＣ、Ｄ相の処理後の後処理をＤ相後処理ＤＡＰとして、各動作が連続的に行われる。

以上説明したように、本実施形態によれば、ＡＤＣ１５Ａは、コンパレータ１５１および非同期カウンタ１５２を用いた積分型Ａ／Ｄ変換回路として構成され、カウンタ１５２は、値を保持したままアップカウントからダウンカウントへ、また、ダウンカウントからアップカウントへ、カウントモードを切り替えられる機能と、入力クロックＣＫの立ち上がり、立ち下りの両エッジでカウントする、入力クロックの倍の周波数でカウントする機能と、コンパレータ１５１の出力の非同期信号により、入力クロックＣＫを非同期でラッチし、そのラッチデータの正転、または反転データをＬＳＢのデータとする機能とを有していることから、カウンタをクロックの両エッジでカウント可能とし、かつアップ・ダウンカウント値を保持したまま切り替えることを可能とでき、両エッジカウントでもカウント動作のデューティ（Duty）が崩れにくいＡ／Ｄ変換回路を実現することができる。

このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。

図９は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

本カメラシステム３００は、図９に示すように、本実施形態に係る固体撮像素子１０が適用可能な撮像デバイス３１０と、この撮像デバイス２１の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０と、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。

駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス２１を駆動する。

また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対してＣＤＳ(Correlated Double Sampling;相関二重サンプリング)などの信号処理を施す。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。

上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス２１として、先述した撮像素子１０を搭載することで、高精度なカメラが実現できる。

本発明の一実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 図１の固体撮像素子の動作波形を示す図である。 本実施形態に係るアップ・ダウン非同期カウンタの具体な構成例を示す回路図である。 図３のカウンタの動作のタイミングチャートである。 本実施形態に係るＬＳＢ回路のより具体的な構成例を示す回路図である。 本実施形態に係るリップルカウンタにおけるビット回路の具体的な構成例を示す回路図である。 本実施形態に係るリップルカウンタにおけるビット回路の具体的な他の構成例を示す回路図である。 図６および図７のビット回路のタイミングチャートを対応させて示す図である。 本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

符号の説明

１０・・・固体撮像素子、１１・・・画素アレイ部、１２・・・行走査回路、１３・・・列走査回路、１４・・・タイミング制御回路、１４Ａ・・・タイミング信号生成回路、１４１・・・シーケンサ回路、１４２・・・１０ビットカウンタ、１４３・・・レジスタ、１４４・・・波形生成回路、１５・・・ＡＤＣ群、１５１・・・コンパレータ、１５２・・・非同期アップ／ダウンカウンタ、１５３・・・列並列ＡＣブロック、１６・・・ＤＡＣ、１７・・・データ出力回路、１８・・・データ転送線、２１０・・・ＬＳＢ回路、２２０・・・リップルカウンタ、２３０・・・論路ゲート部、３００・・・カメラシステム、３１０・・・撮像デバイス、３２０・・・駆動回路、３３０・・・レンズ、３４０・・・信号処理回路。

Claims (20)

1. 信号電位と参照電圧とを比較判定し、その判定信号を出力するコンパレータと、
   上記コンパレータの出力により動作が制御される非同期カウンタと、を含み、
   上記カウンタは、
   値を保持したままアップカウントからダウンカウントへ、また、ダウンカウントからアップカウントへ、カウントモードを切り替えられる機能と、
   入力クロックの立ち上がり、立ち下りの両エッジでカウントする、入力クロックの倍の周波数でカウントする機能と、
   上記コンパレータの出力の非同期信号により、入力クロックを非同期でラッチし、そのラッチデータの正転、または反転データをＬＳＢのデータとする機能と、を有する
   Ａ／Ｄ変換回路。
2. 上記カウンタは、
   上記入力クロックと同周波数で動作し、その出力をカウンタのＬＳＢデータとするＬＳＢ回路と、
   上記ＬＳＢ回路の次の段以降の、入力信号を分周するビット回路がカスケード接続されたリップルカウンタと、を含む
   請求項１記載のＡ／Ｄ変換回路。
3. 上記カウンタは、
   アップ・ダウンをカウント保持したまま切り替える機能を実現するための出力論理切り替え機能部を有する
   請求項１記載のＡ／Ｄ変換回路。
4. 上記カウンタの上記ＬＳＢ回路は、
   入力クロックをラッチするラッチ回路と、
   上記ラッチ回路の出力を別途記憶保持する保持部と、を含み
   上記保持部の保持データに応じて、次のビットの入力クロックの正・反転を切り替える機能を有する
   請求項２記載のＡ／Ｄ変換回路。
5. 上記リップルカウンタは、
   前段によるデータがクロック端子に供給されるフリップフロップと、
   上記フリップフロップのデータ出力側に接続された第１のセレクタと、
   入力が上記フリップフロップのデータ出力端に接続され、出力が当該フリップフロップのデータ入力端に接続された第２のセレクタと、を含む
   請求項２記載のＡ／Ｄ変換回路。
6. 上記リップルカウンタは、
   上記第１のセレクタはアップ・ダウンの制御信号により切り替え制御され、
   上記第２のセレクタはホールド信号により切り替え制御される
   請求項５記載のＡ／Ｄ変換回路。
7. 上記リップルカウンタにおいては、
   上記制御信号により、各ビットの出力論理を反転させ、先にアップカウントしたデータを反転させて補数データに変換することで、ダウンカウントした結果に切り替え、
   当該切り替えの際におこるデータ反転が次のビットのデータを変えてしまうことを防ぐために、上記制御信号の切り替え期間は、上記ホールド信号によって、各ビットの入出力を負帰還から正帰還に一時的に変え、上記フリップフロップのデータを固定させておく
   請求項６記載のＡ／Ｄ変換回路。
8. 上記リップルカウンタにおいては、
   上記フリップフロップのデータを固定させた状態で上記制御信号のレベルを切り替え、出力論理を反転させ、次いでホールド信号を元に戻し、元のカウント状態に戻す
   請求項７記載のＡ／Ｄ変換回路。
9. 上記リップルカウンタは、
   前段によるデータがクロック端子に供給されるフリップフロップと、
   上記フリップフロップのクロック端子の入力段に配置され、外部信号によりカウント動作に必要な立ち上がり、立ち下りの両エッジを付加可能な回路と、を含む
   請求項２記載のＡ／Ｄ変換回路。
10. 上記ＬＳＢ回路の上記保持部は、上記入力クロックの入力部および上記ラッチ回路より物理的にコンパレータ側に配置されている
    請求項２記載のＡ／Ｄ変換回路。
11. 上記カウンタにおいて、前のＡ／Ｄ変換の結果のＬＳＢのデータによって状態が切り替わる回路が、入力クロックをラッチするラッチ回路以降にある
    請求項２記載のＡ／Ｄ変換回路。
12. 光電変換を行う複数の画素が行列状に配列された画素部と、
    上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
    上記画素信号読み出し回路は、
    画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力するコンパレータと、
    上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントするカウンタと、を含む複数のＡ／Ｄ変換回路を有し、
    上記カウンタは、
    値を保持したままアップカウントからダウンカウントへ、また、ダウンカウントからアップカウントへ、カウントモードを切り替えられる機能と、
    入力クロックの立ち上がり、立ち下りの両エッジでカウントする、入力クロックの倍の周波数でカウントする機能と、
    上記コンパレータの出力の非同期信号により、入力クロックを非同期でラッチし、そのラッチデータの正転、または反転データをＬＳＢのデータとする機能と、を有する
    固体撮像素子。
13. 上記カウンタは、
    上記入力クロックと同周波数で動作し、その出力をカウンタのＬＳＢデータとするＬＳＢ回路と、
    上記ＬＳＢ回路の次の段以降の、入力信号を分周するビット回路がカスケード接続されたリップルカウンタと、を含む
    請求項１２記載の固体撮像素子。
14. 上記カウンタは、
    アップ・ダウンをカウント保持したまま切り替える機能を実現するための出力論理切り替え機能部を有する
    請求項１２記載の固体撮像素子。
15. 上記カウンタの上記ＬＳＢ回路は、
    入力クロックをラッチするラッチ回路と、
    上記ラッチ回路の出力を別途記憶保持する保持部と、を含み
    上記保持部の保持データに応じて、次のビットの入力クロックの正・反転を切り替える機能を有する
    請求項１３記載の固体撮像素子。
16. 上記リップルカウンタは、
    前段によるデータがクロック端子に供給されるフリップフロップと、
    上記フリップフロップのデータ出力側に接続された第１のセレクタと、
    入力が上記フリップフロップのデータ出力端に接続され、出力が当該フリップフロップのデータ入力端に接続された第２のセレクタと、を含む
    請求項１３記載の固体撮像素子。
17. 上記リップルカウンタは、
    上記第１のセレクタはアップ・ダウンの制御信号により切り替え制御され、
    上記第２のセレクタはホールド信号により切り替え制御される
    請求項１６記載の固体撮像素子。
18. 上記リップルカウンタにおいては、
    上記制御信号により、各ビットの出力論理を反転させ、先にアップカウントしたデータを反転させて補数データに変換することで、ダウンカウントした結果に切り替え、
    当該切り替えの際におこるデータ反転が次のビットのデータを変えてしまうことを防ぐために、上記制御信号の切り替え期間は、上記ホールド信号によって、各ビットの入出力を負帰還から正帰還に一時的に変え、上記フリップフロップのデータを固定させておく
    請求項１７記載の固体撮像素子。
19. 上記リップルカウンタは、
    前段によるデータがクロック端子に供給されるフリップフロップと、
    上記フリップフロップのクロック端子の入力段に配置され、外部信号によりカウント動作に必要な立ち上がり、立ち下りの両エッジを付加可能な回路と、を含む
    請求項１３記載の固体撮像素子。
20. 固体撮像素子と、
    上記撮像素子に被写体像を結像する光学系と、を有し、
    上記固体撮像素子は、
    光電変換を行う複数の画素が行列状に配列された画素部と、
    上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
    上記画素信号読み出し回路は、
    画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力するコンパレータと、
    上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントするカウンタと、を含む複数のＡ／Ｄ変換回路を有し、
    上記カウンタは、
    値を保持したままアップカウントからダウンカウントへ、また、ダウンカウントからアップカウントへ、カウントモードを切り替えられる機能と、
    入力クロックの立ち上がり、立ち下りの両エッジでカウントする、入力クロックの倍の周波数でカウントする機能と、
    上記コンパレータの出力の非同期信号により、入力クロックを非同期でラッチし、そのラッチデータの正転、または反転データをＬＳＢのデータとする機能と、を有する
    カメラシステム。

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