KR102230446B1 - 전자 장치 및 그를 포함하는 전자 시스템 - Google Patents
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Abstract
카운트 동작을 지원하는 전자 장치 및 그를 포함하는 전자 시스템에 관한 것으로, 카운트 인에이블신호에 응답하여 홀드 제어신호를 생성하기 위한 제어 로직부; 및 상기 홀드 제어신호와 카운팅 클럭 신호에 응답하여, 카운트 구간 동안 래치 동작을 중지한 상태에서 카운트 동작을 수행하고 홀드 구간 동안 상기 카운트 동작을 중지한 상태에서 상기 래치 동작을 수행하는 카운팅부를 포함하는 전자 장치가 제공된다.
Description
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 카운트 동작을 지원하는 전자 장치 및 그를 포함하는 전자 시스템에 관한 것이다.
빛의 세기, 음향의 세기, 시간 등과 같은 유효한 물리량을 디지털 신호로 변환하기 위하여 다양한 전자 장치에 카운트 회로가 이용될 수 있다.
예컨대, CIS(CMOS Image Sensor)와 같은 전자 장치는 입사광에 반응하는 반도체의 성질을 이용하여 이미지를 획득하는 장치로서, 픽셀 어레이에서 출력되는 아날로그 신호를 디지털 신호로 변환하기 위하여 아날로그-디지털 컨버터를 포함한다. 상기 아날로그-디지털 컨버터는 클록 신호를 이용하여 카운팅 동작을 수행하는 카운트 회로를 포함하여 구현될 수 있다.
카운트 회로의 동작 속도 및 소모 전력은 이를 포함하는 장치 또는 시스템의 성능에 직접적인 영향을 미친다.
예컨대, CIS에 포함된 카운트 회로들의 개수는 CIS의 해상도에 따라 증가하며, 카운트 회로들의 개수가 증가할수록 카운트 회로의 동작 속도 및 소모 전력 등은 CIS의 전체 성능을 결정하는 중요한 요인이 될 수 있다.
본 발명은 고속의 카운트 동작에 적합한 전자 장치 및 그를 포함하는 전자 시스템을 제공하는 것이다.
본 발명의 일 측면에 따르면, 전자 장치는 카운트 인에이블신호에 응답하여 홀드 제어신호를 생성하기 위한 제어 로직부; 및 상기 홀드 제어신호와 카운팅 클럭 신호에 응답하여, 카운트 구간 동안 래치 동작을 중지한 상태에서 카운트 동작을 수행하고 홀드 구간 동안 상기 카운트 동작을 중지한 상태에서 상기 래치 동작을 수행하는 카운팅부를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 전자 장치는 카운트 인에이블신호와 소오스 클럭 신호에 응답하여 홀드 제어신호와 카운팅 클럭 신호를 생성하기 위한 제어 로직부; 상기 홀드 제어신호와 상기 카운팅 클럭 신호에 응답하여, 카운트 구간 동안 래치 동작을 중지한 상태에서 카운트 동작을 수행하고 홀드 구간 동안 상기 카운트 동작을 중지한 상태에서 상기 래치 동작을 수행하는 하위 비트 카운팅부; 및 상기 하위 비트 카운팅부로부터 출력되는 적어도 하나의 하위 비트신호 중 최상위의 하위 비트신호에 응답하여, 상기 카운트 구간 동안 상기 래치 동작을 선택적으로 중지하면서 상기 카운트 동작을 수행하고 상기 홀드 구간 동안 상기 카운트 동작을 중지한 상태에서 상기 래치 동작을 수행하는 상위 비트 카운팅부를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 전자 시스템은 동작 주파수에 대응하는 정보신호에 응답하여 제어신호를 생성하기 위한 제어 장치; 및 상기 제어신호에 응답하여 카운트 구간 동안 래치 동작을 중지한 상태에서 카운트 동작을 수행함으로써 상기 복수의 하위 비트신호를 생성하거나, 또는 상기 제어신호에 응답하여 상기 카운트 구간 동안 래치 동작을 중지한 상태에서 상기 카운트 동작을 수행함으로써 상기 복수의 하위 비트신호 중 일부를 생성하고 상기 카운트 구간 동안 래치 동작을 선택적으로 중지한 상태에서 상기 카운트 동작을 수행함으로써 상기 복수의 하위 비트신호 중 나머지를 생성하기 위한 전자 장치를 포함할 수 있다.
본 발명의 실시예는 동작 주파수에 따라 카운트 구간에서 래치 동작의 수행 여부를 제어함으로써 소모 전력을 줄일 수 있는 효과가 있다.
도 1은 본 발명의 제1 실시예에 따른 전자 시스템의 블록 구성도이다.
도 2는 도 1에 도시된 전자 장치의 일예를 보인 내부 구성도이다.
도 3은 도 2에 도시된 제어 로직부의 일예를 보인 내부 구성도이다.
도 4는 도 2에 도시된 하위 비트 카운팅부의 일예를 보인 내부 구성도이다.
도 5A는 도 4에 도시된 제1 하위 비트 분주부의 일예를 보인 내부 구성도이다.
도 5B는 도 4에 도시된 제1 하위 비트 분주부의 다른 예를 보인 내부 구성도이다.
도 6은 도 2에 도시된 상위 비트 카운팅부의 내부 구성도이다.
도 7A는 도 6에 도시된 제1 상위 비트 분주부의 일예를 보인 내부 구성도이다.
도 7B는 도 6에 도시된 제1 상위 비트 분주부의 다른 예를 보인 내부 구성도이다.
도 8은 본 발명의 제1 실시예에 따른 전자 시스템의 동작을 설명하기 위한 타이밍도이다.
도 9는 본 발명의 제2 실시예에 따른 전자 시스템의 블록 구성도이다.
도 10은 도 9에 도시된 전자 장치의 일예를 보인 내부 구성도이다.
도 11은 도 10에 도시된 하위 비트 카운팅부의 내부 구성도이다.
도 2는 도 1에 도시된 전자 장치의 일예를 보인 내부 구성도이다.
도 3은 도 2에 도시된 제어 로직부의 일예를 보인 내부 구성도이다.
도 4는 도 2에 도시된 하위 비트 카운팅부의 일예를 보인 내부 구성도이다.
도 5A는 도 4에 도시된 제1 하위 비트 분주부의 일예를 보인 내부 구성도이다.
도 5B는 도 4에 도시된 제1 하위 비트 분주부의 다른 예를 보인 내부 구성도이다.
도 6은 도 2에 도시된 상위 비트 카운팅부의 내부 구성도이다.
도 7A는 도 6에 도시된 제1 상위 비트 분주부의 일예를 보인 내부 구성도이다.
도 7B는 도 6에 도시된 제1 상위 비트 분주부의 다른 예를 보인 내부 구성도이다.
도 8은 본 발명의 제1 실시예에 따른 전자 시스템의 동작을 설명하기 위한 타이밍도이다.
도 9는 본 발명의 제2 실시예에 따른 전자 시스템의 블록 구성도이다.
도 10은 도 9에 도시된 전자 장치의 일예를 보인 내부 구성도이다.
도 11은 도 10에 도시된 하위 비트 카운팅부의 내부 구성도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1에는 본 발명의 제1 실시예에 따른 전자 시스템의 블록 구성도가 도시되어 있다.
도 1을 참조하면, 전자 시스템(100)은 제어 장치(110)와 전자 장치(120)를 포함할 수 있다.
제어 장치(110)는 전자 장치(120)의 전반적인 동작을 제어할 수 있다. 예컨대, 제어 장치(110)는 중앙 처리 장치(CPU)를 포함할 수 있다.
전자 장치(120)는 제어 장치(110)의 제어에 따라 예정된 동작을 수행할 수 있다. 예컨대, 전자 장치(120)는 DRAM(Dynamic Random Access Memory)과 같은 메모리 장치, CIS(CMOS Image Sensor)와 같은 이미지 센싱 장치 등을 포함할 수 있다. 이와 같은 전자 장치(120)는 카운트 회로를 포함할 수 있으며, 이하에서는 본 발명의 요지를 흐트러뜨리지 않기 위하여 카운트 회로만을 설명하기로 한다.
도 2에는 전자 장치(120)의 내부 구성도가 도시되어 있다.
도 2를 참조하면, 전자 장치(120)는 카운트 인에이블신호(PULSE_IN)와 소오스 클럭 신호(CLK)에 응답하여 홀드 제어신호(HOLD_IN)와 카운팅 클럭 신호(ICLK)를 생성하기 위한 제어 로직부(121)와, 홀드 제어신호(HOLD_IN)와 카운팅 클럭 신호(ICLK)와 초기화 신호(RST)에 응답하여 카운트 구간 동안 래치 동작을 중지한 상태에서 카운트 동작을 수행하고 홀드 구간 동안 상기 카운트 동작을 중지한 상태에서 상기 래치 동작을 수행하는 하위 비트 카운팅부(123)와, 하위 비트 카운팅부(123)로부터 출력되는 복수의 하위 비트신호(D[0] ~ D[m]) 중 최상위의 하위 비트신호(D[m])에 응답하여 상기 카운트 구간 동안 상기 래치 동작을 선택적으로 중지하면서 상기 카운트 동작을 수행하고 상기 홀드 구간 동안 상기 카운트 동작을 중지한 상태에서 상기 래치 동작을 수행하는 상위 비트 카운팅부(125)를 포함할 수 있다.
여기서, 소오스 클럭 신호(CLK)와 초기화 신호(RST)는 제어 장치(110)로부터 입력되는 외부 신호일 수도 있고, 전자 장치(120)의 내부에서 생성된 내부 신호일 수도 있다. 그리고, 카운트 인에이블신호(PULSE_IN)는 전자 장치(120)의 내부에서 생성된 내부 신호일 수 있다. 예컨대, 이미지 센싱 장치에서는 램프(ramp) 신호와 픽셀 신호를 비교하고 그 비교결과에 대응하는 카운트 인에이블신호(PULSE_IN)를 내부적으로 생성할 수 있다.
도 3에는 제어 로직부(121)의 일예를 보인 내부 구성도가 도시되어 있다.
도 3을 참조하면, 제어 로직부(121)는 소오스 클럭 신호(ICLK)와 카운팅 인에이블신호(PULSE_IN)에 응답하여 상기 카운트 구간 동안 토글링하는 카운팅 클럭 신호(ICLK)를 생성하기 위한 클럭 게이팅부(121_1)와, 카운팅 인에이블신호(PULSE_IN)에 응답하여 카운팅 인에이블신호(PULSE_IN)와 반전 관계인 홀드 제어신호(HOLD_IN)를 생성하기 위한 반전부(121_3)를 포함할 수 있다. 예컨대, 클럭 게이팅부(121_1)는 논리 합 게이트(AND gate)를 포함할 수 있고, 반전부(121_3)는 인버터(inverter)를 포함할 수 있다.
도 4에는 하위 비트 카운팅부(123)의 일예를 보인 내부 구성도가 도시되어 있다.
도 4를 참조하면, 하위 비트 카운팅부(123)는 카운팅 클럭 신호(ICLK) 또는 복수의 하위 비트신호(D[0] ~ D[m]) 중 어느 하나와, 홀드 제어신호(HOLD_IN)에 따라, 상기 카운트 구간 동안 카운팅 클럭 신호(ICLK)에 비하여 각각의 예정된 분주비로 분주된 복수의 하위 비트신호(D[0] ~ D[m])를 생성하고 상기 홀드 구간 동안 복수의 하위 비트신호(D[0] ~ D[m])를 래치하기 위한 복수의 하위 비트 분주부(123_1 ~ 123_m+1)를 포함할 수 있다.
예컨대, 복수의 하위 비트 분주부(123_1 ~ 123_m+1)는 직렬로 연결될 수 있으며, 각각 D 플립플롭을 포함하여 구성될 수 있다. 이러한 경우, 복수의 하위 비트 분주부(123_1 ~ 123_m+1) 중 제1 하위 비트 분주부(123_1)는 카운팅 클럭 신호(ICLK)를 2분주하여 출력할 수 있고, 복수의 하위 비트 분주부(123_1 ~ 123_m+1) 중 나머지 하위 비트 분주부들(123_2 ~ 123_m+1)은 각각 앞단의 하위 비트 분주부(123_1 ~ 123_m)로부터 출력되는 하위 비트신호(D[0] ~D[m-1])를 2분주하여 출력할 수 있다. 결과적으로, 제1 하위 비트신호(D[0])는 카운팅 클럭 신호(ICLK)에 비하여 2분주된 분주 신호일 수 있고, 제2 하위 비트신호(D[1])는 카운팅 클럭 신호(ICLK)에 비하여 4분주된 분주 신호일 수 있고, 제3 하위 비트신호(D[2])는 카운팅 클럭 신호(ICLK)에 비하여 8분주된 분주 신호일 수 있다. 나머지 하위 비트신호들(D[3] ~ D[m])은 예상 가능하므로, 이들에 대한 설명은 생략하도록 한다.
도 5A에는 제1 하위 비트 분주부(123_1)의 일예를 보인 내부 구성도가 도시되어 있고, 도 5B에는 제1 하위 비트 분주부(123_1)의 다른 예를 보인 내부 구성도가 도시되어 있다.
먼저, 도 5A를 참조하면, 제1 하위 비트 분주부(123_1)는 카운팅 클럭 신호(ICLK)에 따라 제1 하위 비트신호(D[0])와 반전 관계인 제1 반전 하위 비트신호(Db[0])를 입력받기 위한 제1 게이팅부(TG1)와, 제1 게이팅부(TG1)로부터 출력되는 제1 출력 신호를 반전하기 위한 제1 반전부(INV1)와, 제1 반전부(INV1)로부터 출력되는 제1 반전 신호를 반전하여 제1 반전부(INV1)로 피드백하기 위한 제2 반전부(INV2)와, 홀드 제어신호(HOLD_IN)에 따라 제1 반전부(INV1)와 제2 반전부(INV2)를 선택적으로 접속하기 위한 제2 게이팅부(TG2)와, 카운팅 클럭 신호(ICLK)의 반전 신호(ICLKb)에 따라 상기 제1 반전 신호를 출력하기 위한 제3 게이팅부(TG3)와, 제3 게이팅부(TG3)로부터 출력되는 제2 출력 신호를 반전하여 제1 하위 비트신호(D[0])를 생성하기 위한 제3 반전부(INV3)와, 제1 하위 비트신호(D[0])를 반전하여 제3 반전부(INV3)로 피드백하기 위한 제4 반전부(INV4)와, 홀드 제어신호(HOLD_IN)에 따라 제3 반전부(INV3)와 제4 반전부(INV4)를 선택적으로 접속하기 위한 제4 게이팅부(TG4)를 포함할 수 있다.
여기서, 제2 게이팅부(TG2)는 제1 반전부(INV1)의 입력단과 제2 반전부(INV2)의 출력단 사이에 구비될 수 있다. 그리고, 제2 게이팅부(TG2)는 카운트 구간 동안 제1 반전부(INV1)의 입력단과 제2 반전부(INV2)의 출력단을 지속적으로 미접속시킬 수 있고, 홀드 구간 동안 제1 반전부(INV1)의 입력단과 제2 반전부(INV2)의 출력단을 지속적으로 접속시킬 수 있다.
그리고, 제1 반전부(INV1)와 제2 반전부(INV2)는 제2 게이팅부(TG2)에 의해 상기 카운팅 구간 동안 전기적으로 미접속될 수 있다. 이러한 경우, 제1 반전부(INV1)와 제2 반전부(INV2)에 의한 래치 동작이 중지될 수 있다. 그리고, 제1 반전부(INV1)와 제2 반전부(INV2)는 상기 홀드 구간 동안 제2 게이팅부(TG2)에 의해 전지적으로 접속될 수 있다. 이러한 경우, 제1 반전부(INV1)와 제2 반전부(INV2)에 의한 래치 동작이 수행될 수 있다.
그리고, 제4 게이팅부(TG4)는 제3 반전부(INV3)의 입력단과 제4 반전부(INV4)의 출력단 사이에 구비될 수 있다. 그리고, 제4 게이팅부(TG4)는 카운트 구간 동안 제3 반전부(INV3)의 입력단과 제4 반전부(INV4)의 출력단을 전기적으로 미접속시킬 수 있고, 홀드 구간 동안 제3 반전부(INV3)의 입력단과 제4 반전부(INV4)의 출력단을 전기적으로 접속시킬 수 있다.
그리고, 제3 반전부(INV3)와 제4 반전부(INV4)는 제4 게이팅부(TG4)에 의해 상기 카운팅 구간 동안 전기적으로 미접속될 수 있다. 이러한 경우, 제3 반전부(INV3)와 제4 반전부(INV4)에 의한 래치 동작이 중지될 수 있다. 그리고, 제3 반전부(INV3)와 제4 반전부(INV4)는 상기 홀드 구간 동안 제4 게이팅부(TG4)에 의해 전지적으로 접속될 수 있다. 이러한 경우, 제3 반전부(INV3)와 제4 반전부(INV4)에 의한 래치 동작이 수행될 수 있다.
다음, 도 5B를 참조하면, 제1 하위 비트 분주부(123_1)는 카운팅 클럭 신호(ICLK)에 따라 제1 하위 비트신호(D[0])와 반전 관계인 제1 반전 하위 비트신호(Db[0])를 입력받기 위한 제1 게이팅부(TG1)와, 제1 게이팅부(TG1)로부터 출력되는 제1 출력 신호를 반전하기 위한 제1 반전부(INV1)와, 제1 반전부(INV1)로부터 출력되는 제1 반전 신호를 홀드 제어신호(HOLD_IN)에 따라 반전하여 제1 반전부(INV1)로 피드백하기 위한 제1 게이팅 반전부(GINV1)와, 카운팅 클럭 신호(ICLK)의 반전 신호(ICLKb)에 따라 상기 제1 반전 신호를 출력하기 위한 제2 게이팅부(TG2)와, 제2 게이팅부(TG2)로부터 출력되는 제2 출력 신호를 반전하여 제1 하위 비트신호(D[0])를 생성하기 위한 제2 반전부(INV2)와, 제1 하위 비트신호(D[0])를 홀드 제어신호(HOLD_IN)에 따라 반전하여 제2 반전부(INV2)로 피드백하기 위한 제2 게이팅 반전부(GINV2)를 포함할 수 있다.
여기서, 제1 및 제2 게이팅 반전부(GINV1, GINV2)는 홀드 제어신호(HOLD_IN)에 따라, 상기 카운트 구간 동안 디스에이블될 수 있고 상기 홀드 구간 동안 인에이블될 수 있다. 예컨대, 제1 및 제2 게이팅 반전부(GINV1, GINV2)는 홀드 제어신호(HOLD_IN)에 의해 제어되는 게이티드 인버터(gated inverter)를 포함할 수 있다.
한편, 복수의 하위 비트 분주부(123_1 ~ 123_m) 중 제1 하위 비트 분주부(123_1)를 제외한 나머지 하위 비트 분주부들(123_2 ~ 123_m+1)은 제1 하위 비트 분주부(123_1)와 동일한 구성을 가질 수 있으므로, 그들에 대한 자세한 설명은 상략하도록 한다. 단, 나머지 하위 비트 분주부들(123_2 ~ 123_m+1)은 각각 카운팅 클럭 신호(ICLK)를 대신하여 앞단의 하위 비트 분주부(123_1 ~ 123_m)로부터 출력되는 하위 비트신호(D[0] ~ D[m-1])를 입력받을 수 있다.
도 6에는 상위 비트 카운팅부(125)의 내부 구성도가 도시되어 있다.
도 6을 참조하면, 상위 비트 카운팅부(125)는 복수의 하위 비트신호(D[0] ~ D[m]) 중 최상위의 하위 비트신호(D[m]) 또는 복수의 상위 비트신호(D[m+1] ~ D[n]) 중 어느 하나에 따라, 상기 카운트 구간 동안 최상위의 하위 비트신호(D[m])에 비하여 각각의 예정된 분주비로 분주된 복수의 상위 비트신호(D[m+1] ~ D[n])를 생성하고 상기 홀드 구간 동안 복수의 상위 비트신호(D[m+1] ~ D[n])를 래치하기 위한 복수의 상위 비트 분주부(125_1 ~ 125_n-m)를 포함할 수 있다.
예컨대, 복수의 상위 비트 분주부(125_1 ~ 123_n-m)는 직렬로 연결될 수 있으며, 각각 D 플립플롭을 포함하여 구성될 수 있다. 이러한 경우, 복수의 상위 비트 분주부(125_1 ~ 125_n-m) 중 제1 상위 비트 분주부(125_1)는 최상위의 하위 비트신호(D[m])를 2분주하여 출력할 수 있고, 복수의 상위 비트 분주부(125_1 ~ 123_n-m) 중 나머지 상위 비트 분주부들(125_2 ~ 123_n-m)은 각각 앞단의 상위 비트 분주부(125_1 ~ 123_n-m-1)로부터 출력되는 상위 비트신호(D[m+1] ~D[n-1])를 2분주하여 출력할 수 있다. 결과적으로, 제1 상위 비트신호(D[m+1])는 최상위의 하위 비트신호(D[m])에 비하여 2분주된 분주 신호일 수 있고, 제2 상위 비트신호(D[m+2])는 최상위의 하위 비트신호(D[m])에 비하여 4분주된 분주 신호일 수 있고, 제3 상위 비트신호(D[m+3])는 최상위의 하위 비트신호(D[m])에 비하여 8분주된 분주 신호일 수 있다. 나머지 상위 비트신호들(D[m+4] ~ D[n])은 예상 가능하므로, 이들에 대한 설명은 생략하도록 한다.
도 7A에는 제1 상위 비트 분주부(125_1)의 일예를 보인 내부 구성도가 도시되어 있고, 도 7B에는 제1 상위 비트 분주부(12351)의 다른 예를 보인 내부 구성도가 도시되어 있다.
먼저, 도 7A를 참조하면, 제1 상위 비트 분주부(125_1)는 최상위의 하위 비트신호(D[m])에 따라 제1 상위 비트신호(D[m+1])와 반전 관계인 제1 반전 상위 비트신호(Db[m+1])를 입력받기 위한 제1 게이팅부(TG1)와, 제1 게이팅부(TG1)로부터 출력되는 제1 출력 신호를 반전하기 위한 제1 반전부(INV1)와, 제1 반전부(INV1)로부터 출력되는 제1 반전 신호를 반전하여 제1 반전부(INV1)로 피드백하기 위한 제2 반전부(INV2)와, 최상위의 하위 비트신호(D[m])와 반전 관계인 최상위의 반전 하위 비트신호(Db[m])에 따라 제1 반전부(INV1)와 제2 반전부(INV2)를 선택적으로 접속하기 위한 제2 게이팅부(TG2)와, 최상위의 반전 하위 비트신호(Db[m])에 따라 상기 제1 반전 신호를 출력하기 위한 제3 게이팅부(TG3)와, 제3 게이팅부(TG3)로부터 출력되는 제2 출력 신호를 반전하여 제1 상위 비트신호(D[m+1])를 생성하기 위한 제3 반전부(INV3)와, 제1 상위 비트신호(D[m+1])를 반전하여 제3 반전부(INV3)로 피드백하기 위한 제4 반전부(INV4)와, 최상위의 하위 비트신호(D[m])에 따라 제3 반전부(INV3)와 제4 반전부(INV4)를 선택적으로 접속하기 위한 제4 게이팅부(TG4)를 포함할 수 있다.
여기서, 제2 게이팅부(TG2)는 제1 반전부(INV1)의 입력단과 제2 반전부(INV2)의 출력단 사이에 구비될 수 있다. 그리고, 제2 게이팅부(TG2)는 상기 카운트 구간 동안 제1 반전부(INV1)의 입력단과 제2 반전부(INV2)의 출력단을 선택적으로 접속시킬 수 있고, 상기 홀드 구간 동안 제1 반전부(INV1)의 입력단과 제2 반전부(INV2)의 출력단을 지속적으로 접속시킬 수 있다.
그리고, 제1 반전부(INV1)와 제2 반전부(INV2)는 제2 게이팅부(TG2)에 의해 상기 카운팅 구간 동안 선택적으로 접속될 수 있다. 이러한 경우, 상기 카운팅 구간 동안 제1 반전부(INV1)와 제2 반전부(INV2)에 의한 래치 동작이 반복적으로 중지 및 수행될 수 있다. 그리고, 제1 반전부(INV1)와 제2 반전부(INV2)는 상기 홀드 구간 동안 제2 게이팅부(TG2)에 의해 지속적으로 접속될 수 있다. 이러한 경우, 상기 홀드 구간 동안 제1 반전부(INV1)와 제2 반전부(INV2)에 의한 래치 동작이 지속적으로 수행될 수 있다.
그리고, 제4 게이팅부(TG4)는 제3 반전부(INV3)의 입력단과 제4 반전부(INV4)의 출력단 사이에 구비될 수 있다. 그리고, 제4 게이팅부(TG4)는 상기 카운트 구간 동안 제3 반전부(INV3)의 입력단과 제4 반전부(INV4)의 출력단을 선택적으로 접속시킬 수 있고, 상기 홀드 구간 동안 제3 반전부(INV3)의 입력단과 제4 반전부(INV4)의 출력단을 지속적으로 미접속시킬 수 있다.
그리고, 제3 반전부(INV3)와 제4 반전부(INV4)는 제4 게이팅부(TG4)에 의해 상기 카운팅 구간 동안 선택적으로 접속될 수 있다. 이러한 경우, 상기 카운트 구간 동안 제3 반전부(INV3)와 제4 반전부(INV4)에 의한 래치 동작이 반복적으로 중지 및 수행될 수 있다. 그리고, 제3 반전부(INV3)와 제4 반전부(INV4)는 상기 홀드 구간 동안 제4 게이팅부(TG4)에 의해 지속적으로 미접속될 수 있다. 이러한 경우, 상기 홀드 구간 동안 제3 반전부(INV3)와 제4 반전부(INV4)에 의한 래치 동작이 지속적으로 중지될 수 있다.
다음, 도 7B를 참조하면, 제1 상위 비트 분주부(125_1)는 최상위의 하위 비트신호(D[m])에 따라 제1 반전 상위 비트신호(Db[m+1])를 입력받기 위한 제1 게이팅부(TG1)와, 제1 게이팅부(TG1)로부터 출력되는 제1 출력 신호를 반전하기 위한 제1 반전부(INV1)와, 제1 반전부(INV1)로부터 출력되는 제1 반전 신호를 최상위의 반전 하위 비트신호(Db[m])에 따라 반전하여 제1 반전부(INV1)로 피드백하기 위한 제1 게이팅 반전부(GINV1)와, 최상위의 반전 하위 비트신호(Db[m])에 따라 상기 제1 반전 신호를 출력하기 위한 제2 게이팅부(TG2)와, 제2 게이팅부(TG2)로부터 출력되는 제2 출력 신호를 반전하여 제1 상위 비트신호(D[m+1])를 생성하기 위한 제2 반전부(INV2)와, 제1 상위 비트신호(D[m+1])를 최상위의 하위 비트신호(D[m])에 따라 반전하여 제2 반전부(INV2)로 피드백하기 위한 제2 게이팅 반전부(GINV2)를 포함할 수 있다.
여기서, 제1 게이팅 반전부(GINV1)는 최상위의 반전 하위 비트신호(Db[m])에 따라, 상기 카운트 구간 동안 반복적으로 디스에이블 및 인에이블될 수 있고 상기 홀드 구간 동안 지속적으로 인에이블될 수 있다. 그리고, 제2 게이팅 반전부(GINV2)는 최상위의 하위 비트신호(D[m])에 따라, 상기 카운트 구간 동안 반복적으로 디스에이블 및 인에이블될 수 있고 상기 홀드 구간 동안 지속적으로 디스에이블될 수 있다. 이때, 제1 및 제2 게이팅 반전부(GINV1, GINV2)는 상기 카운트 구간 동안 서로 반대로 디스에이블 및 인에이블될 수 있다.
예컨대, 제1 및 제2 게이팅 반전부(GINV1, GINV2)는 최상위의 하위 비트신호(D[m]) 또는 최상위의 반전 하위 비트신호(Db[m])에 의해 제어되는 게이티드 인버터(gated inverter)를 포함할 수 있다.
한편, 복수의 상위 비트 분주부(125_1 ~ 125_m) 중 제1 상위 비트 분주부(125_1)를 제외한 나머지 상위 비트 분주부들(125_2 ~ 125_n-m)은 제1 상위 비트 분주부(125_1)와 동일한 구성을 가질 수 있으므로, 그들에 대한 자세한 설명은 상략하도록 한다. 단, 나머지 상위 비트 분주부들(125_2 ~ 125_n-m)은 각각 최상위의 하위 비트신호(D[m])를 대신하여 앞단의 상위 비트 분주부(125_1 ~ 125_n-m)로부터 출력되는 상위 비트신호(D[m+1] ~ D[n-1])를 입력받을 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 제1 실시예에 따른 전자 시스템(100)의 동작을 도 8을 참조하여 설명한다.
도 8에는 전자 장치(120)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
이때, 도 8에는 설명의 편의를 위하여, 복수의 하위 비트신호(D[0] ~ D[m])가 제1 내지 제5 하위 비트신호(D[0] ~ D[4])로써 도시되어 있고, 복수의 상위 비트신호(D[m+1] ~ D[n])가 제1 내지 제5 상위 비트신호(D[4] ~ D[9])로써 도시되어 있음에 유의한다.
먼저, 제어 로직부(121)의 동작을 설명한다.
도 8을 참조하면, 제어 로직부(121)는 카운트 인에이블신호(PULSE_IN)와 소오스 클럭 신호(CLK)에 응답하여 홀드 제어신호(HOLD_IN)와 카운팅 클럭 신호(ICLK)를 생성할 수 있다. 예컨대, 제어 로직부(121)는 카운트 인에이블신호(PULSE_IN)를 반전하여 홀드 제어신호(HOLD_IN)를 생성할 수 있고, 카운트 인에이블신호(PULSE_IN)와 소오스 클럭 신호(CLK)를 논리 합 연산하여 카운팅 클럭 신호(ICLK)를 생성할 수 있다. 이때, 제어 로직부(121)는 카운트 인에이블신호(PULSE_IN)가 논리 로우 레벨인 홀드 구간(HS) 동안 논리 로우 레벨로 고정된 카운팅 클럭 신호(ICLK)를 생성할 수 있고, 카운트 인에이블신호(PULSE_IN)가 논리 하이 레벨인 카운트 구간(CS) 동안 소오스 클럭 신호(CLK)에 대응하여 토글링하는 카운팅 클럭 신호(ICLK)를 생성할 수 있다.
다음, 하위 비트 카운팅부(123)와 상위 비트 카운팅부(125)의 동작을 설명한다.
도 8을 계속 참조하면, 하위 비트 카운팅부(123)와 상위 비트 카운팅부(125)는 초기화 신호(RST)에 응답하여 초기화될 수 있다. 예컨대, 초기화 신호(RST)가 논리 하이 레벨로 활성화되면, 하위 비트 카운팅부(123)는 논리 로우 레벨로 초기화된 제1 내지 제5 하위 비트신호(D[0]) ~ D[4])를 출력할 수 있고, 상위 비트 카운팅부(125)는 논리 로우 레벨로 초기화된 제1 내지 제5 상위 비트신호(D[5] ~ D[9])를 출력할 수 있다. 이때, 제1 하위 비트신호(D[0])가 최하위 비트(least significant bit : LSB)일 수 있고, 제5 상위 비트신호(D[9])가 최상위 비트(most significant bit : MSB)일 수 있다.
이러한 상태에서, 카운트 구간(CS)에 진입하면, 하위 비트 카운팅부(123)는 카운팅 클럭 신호(ICLK)를 분주하여 제1 내지 제5 하위 비트신호(D[0] ~ D[4])를 생성할 수 있다. 예컨대, 제1 하위 비트 분주부(123_1)는 카운팅 클럭 신호(ICLK)를 2분주하여 제1 하위 비트신호(D[0])를 생성할 수 있고, 제2 하위 비트 분주부(123_2)는 제1 하위 비트신호(D[0])를 2분주하여 제2 하위 비트신호(D[1])를 생성할 수 있고, 제3 하위 비트 분주부(123_3)는 제2 하위 비트신호(D[1])를 2분주하여 제3 하위 비트신호(D[2])를 생성할 수 있고, 제4 하위 비트 분주부(123_4)는 제3 하위 비트신호(D[2])를 2분주하여 제4 하위 비트신호(D[3])를 생성할 수 있으며, 제5 하위 비트 분주부(123_5)는 제4 하위 비트신호(D[3])를 2분주하여 제5 하위 비트신호(D[4])를 생성할 수 있다.
이때, 제1 내지 제5 하위 비트 분주부(123_1 ~ 123_5)는 홀드 제어신호(HOLD_IN)에 따라 카운트 구간(CS) 동안 래치 동작을 중지한 상태에서 제1 내지 제5 하위 비트신호(D[0] ~ D[4])를 생성할 수 있다.
예컨대, 제1 내지 제5 하위 비트 분주부(123_1 ~ 123_5)에 각각 포함된 제2 및 제4 게이팅부(TG2, TG4)는 카운트 구간(CS) 동안 디스에이블될 수 있고, 이러한 경우 제2 및 제4 반전부(INV2, INV4)를 각각 포함하는 피드백 경로는 전기적으로 개방(open)될 수 있으므로, 제1 및 제2 반전부(INV1, INV2)에 의한 래치 동작과 제3 및 제4 반전부(INV3, INV4)에 의한 래치 동작이 중지될 수 있다(도 5A 참조).
여기서, 래치 동작이 중지되더라도 제1 내지 제5 하위 비트신호(D[0] ~ D[4])가 생성될 수 있는 이유는, 제1 및 제3 게이팅부(TG1, TG3)를 제어하기 위한 신호들 - 카운팅 클럭 신호(ICLK)와 제1 내지 제4 하위 비트신호(D[0] ~ D[3])를 포함함 - 이 고주파수를 가짐에 따라 래치 노드들 - 제1 및 제3 반전부(INV1, INV3)의 입력단을 포함함 - 의 플로팅(floatin) 상태가 무시될 수 있다. 예컨대, 만약 플로팅 상태가 무시될 수 있는 최소의 플로팅 시간이 "20ns"이고 카운팅 클럭 신호(ICLK)의 주파수가 "800Mhz"라면, "800Mhz"인 카운팅 클럭 신호(ICLK)부터 주파수가 "50Mhz"인 제4 하위 비트신호(D[3])까지가 고주파수라고 할 수 있다.
따라서, 하위 비트 카운팅부(123)는 카운트 구간(CS) 동안 래치 동작을 중지할 수 있으므로 래치 동작에 따른 로딩(loading) 및 전력 소모를 줄일 수 있다.
한편, 도면에는 잘 도시되지 않았지만, 상위 비트 카운팅부(125)는 제5 하위 비트신호(D[4])를 분주하여 제1 내지 제5 상위 비트신호(D[5] ~ D[9])를 생성할 수 있다. 예컨대, 제1 상위 비트 분주부(125_1)는 제5 하위 비트신호(D[4])를 2분주하여 제1 상위 비트신호(D[5])를 생성할 수 있고, 제2 상위 비트 분주부(125_2)는 제1 상위 비트신호(D[5])를 2분주하여 제2 상위 비트신호(D[6])를 생성할 수 있고, 제3 상위 비트 분주부(125_3)는 제2 상위 비트신호(D[6])를 2분주하여 제3 상위 비트신호(D[7])를 생성할 수 있고, 제4 상위 비트 분주부(125_4)는 제3 상위 비트신호(D[7])를 2분주하여 제4 상위 비트신호(D[8])를 생성할 수 있으며, 제5 상위 비트 분주부(125_5)는 제4 상위 비트신호(D[8])를 2분주하여 제5 상위 비트신호(D[9])를 생성할 수 있다.
이때, 제1 내지 제5 상위 비트 분주부(125_1 ~ 125_5)는 제5 하위 비트신호(D[4]) 또는 제1 내지 제4 상위 비트신호(D[5] ~ D[8]) 중 어느 하나에 따라 카운트 구간(CS) 동안 래치 동작을 선택적으로 중지한 상태에서 제1 내지 제5 상위 비트신호(D[5] ~ D[9])를 생성할 수 있다.
예컨대, 제1 내지 제5 상위 비트 분주부(125_1 ~ 125_5)에 각각 포함된 제2 및 제4 게이팅부(TG2, TG4)는 카운트 구간(CS) 동안 반복적으로 디스에이블 및 인에이블될 수 있고, 이러한 경우 제2 및 제4 반전부(INV2, INV4)를 각각 포함하는 피드백 경로는 반복적으로 개방(open) 및 단락(close)될 수 있으므로, 제1 및 제2 반전부(INV1, INV2)에 의한 래치 동작과 제3 및 제4 반전부(INV3, INV4)에 의한 래치 동작이 선택적으로 중지될 수 있다(도 7A 참조). 다시 말해, 제1 게이팅부(TG1)가 인에이블되고 제3 게이팅부(TG3)가 디스에이블될 때, 제2 게이팅부(TG2)가 디스에이블되면서 제1 및 제2 반전부(INV1, INV2)에 의한 래치 동작이 중지될 수 있고, 동시에 제4 게이팅부(TG4)가 인에이블되면서 제3 및 제4 반전부(INV3, INV4)에 의한 래치 동작이 실행될 수 있다. 반대로, 제1 게이팅부(TG1)가 디스에이블되고 제3 게이팅부(TG3)가 인에이블될 때, 제2 게이팅부(TG2)가 인에이블되면서 제1 및 제2 반전부(INV1, INV2)에 의한 래치 동작이 실행될 수 있고, 동시에 제4 게이팅부(TG4)가 디스에이블되면서 제3 및 제4 반전부(INV3, INV4)에 의한 래치 동작이 중지될 수 있다.
참고로, 제1 내지 제5 상위 비트 분주부(125_1 ~ 125_5)의 경우 카운트 구간(CS) 동안 래치 동작이 선택적으로 중지 및 실행되는 이유는, 제1 및 제3 게이팅부(TG1, TG3)를 제어하기 위한 신호들 - 제5 하위 비트신호(D[4])와 제1 내지 제4 상위 비트신호(D[5] ~ D[8])를 포함함 - 이 저주파수를 가짐에 따라 래치 노드들 - 제1 및 제3 반전부(INV1, INV3)의 입력단을 포함함 - 의 플로팅(floatin) 상태를 방지하기 위함이다. 예컨대, 만약 플로팅 상태가 무시될 수 있는 최소의 플로팅 시간이 "20ns"이고 카운팅 클럭 신호(ICLK)의 주파수가 "800Mhz"라면, "25Mhz" 이하인 제5 하위 비트신호(D[4])부터 제5 상위 비트신호(D[9])까지가 저주파수라고 할 수 있다.
이어서, 홀드 구간(HS)에 진입하면, 하위 비트 카운팅부(123)는 홀드 제어신호(HOLD_IN)에 따라 홀드 구간(HS) 동안 래치 동작을 실행할 수 있다. 즉, 제1 내지 제5 하위 비트 분주부(123_1 ~ 123_5)는 홀드 구간(HS) 동안 제1 내지 제5 하위 비트신호(D[0] ~ D[4])를 래치할 수 있다. 또한, 상위 비트 카운팅부(125)는 제5 하위 비트신호(D[4])와 제1 내지 제4 상위 비트신호(D[5] ~ D[8])에 따라 홀드 구간(HS) 동안 래치 동작을 실행할 수 있다. 즉, 제1 내지 제5 상위 비트 분주부(125_1 ~ 125_5)는 홀드 구간(HS) 동안 제1 내지 제5 상위 비트신호(D[5] ~ D[9])를 래치할 수 있다.
이렇게 홀드 구간(HS) 동안 래치된 제1 내지 제5 하위 비트신호(D[0] ~ D[4])와 제1 내지 제5 상위 비트신호(D[5] ~ D[9])는 다음 카운트 구간(CS)에서 누적 카운팅될 수 있다. 다음 카운트 구간(CS)과 다음 홀드 구간은(HS)은 이전 카운트 구간(CS)과 동일한 방식으로 동작하므로, 그에 대한 설명은 생략한다.
이와 같은 본 발명의 제1 실시예에 따르면, 카운트 구간 동안 래치 동작을 중지함으로써 로딩 및 전력 소모를 줄일 수 있는 이점이 있고, 홀드 구간 동안 래치 동작을 수행함으로써 누적 카운팅이 가능한 이점이 있다.
도 9에는 본 발명의 제2 실시예에 따른 전자 시스템이 블록 구성도로 도시되어 있다.
본 발명의 제2 실시예는 제1 실시예에 비하여 동작 주파수에 따라 카운트 구간 동안 래치 동작이 중지될 분주부의 개수를 조절할 수 있는 특징을 더 포함할 수 있다.
본 발명의 제2 실시예에서는 제1 실시예와 동일하게 카운트 회로와 관련된 구성만을 설명하고, 아울러 제1 실시예와 동일한 신호에 대하여 동일한 도면 부호를 사용하여 설명한다.
도 9를 참조하면, 전자 시스템(200)은 제어 장치(210)와 전자 장치(220)를 포함할 수 있다.
제어 장치(210)는 동작 주파수에 대응하는 정보신호(DET_INF)에 응답하여 개수조절 제어신호(CTRL<0:k>)를 생성할 수 있다.
전자 장치(220)는 소오스 클럭 신호(CLK)에 응답하여 정보신호(DET_INF)를 생성할 수 있고, 개수조절 제어신호(CTRL<0:k>)에 응답하여 카운트 동작을 수행할 수 있다.
도 10에는 전자 장치(220)의 내부 구성도가 도시되어 있다.
도 10을 참조하면, 전자 장치(220)는 소오스 클럭 신호(CLK)의 주파수를 검출하고 그 검출결과에 대응하는 정보신호(DET_INF)를 생성하기 위한 주파수 검출부(221)와, 소오스 클럭 신호(CLK)와 카운트 인에이블신호(PULSE_IN)에 응답하여 홀드 제어신호(HOLD_IN)와 카운팅 클럭 신호(ICLK)를 생성하기 위한 로직 제어부(223)와, 개수조절 제어신호(CTRL<0:k>)와 홀드 제어신호(HOLD_IN)와 카운팅 클럭 신호(ICLK)와 초기화 신호(RST)에 응답하여 복수의 하위 비트신호(D[0] ~ D[m])를 생성하기 위한 하위 비트 카운팅부(225)와, 초기화 신호(RST)와 복수의 하위 비트신호(D[0] ~ D[m]) 중 최상위의 하위 비트신호(D[m])에 응답하여 복수의 상위 비트신호(D[m+1] ~ D[n])를 생성하기 위한 상위 비트 카운팅부(227)를 포함할 수 있다.
여기서, 주파수 검출부(221)는 공지공용의 기술이고, 제어 로직부(223)와 상위 비트 카운팅부(227)는 본 발명의 제1 실시예에서 설명한 제어 로직부(121)와 상위 비트 카운팅부(125)와 동일한 구성을 가지므로, 주파수 검출부(221)와 제어 로직부(223)와 상위 비트 카운팅부(227)에 대한 자세한 설명은 생략하고, 이하에서는 하위 비트 카운팅부(225)만을 설명한다.
도 11에는 하위 비트 카운팅부(225)의 내부 구성도가 도시되어 있다.
도 11을 참조하면, 하위 비트 카운팅부(225)는 개수조절 제어신호(CTRL<0:k>)에 응답하여 각각의 예정된 신호 - 복수의 하위 비트신호(D[0] ~ D[m]) 중 어느 하나 또는 카운팅 클럭 신호(ICLK)를 포함함 - 와 홀드 제어신호(HOLD_IN) 중 어느 하나를 선택하여 복수의 선택신호(SEL<0:m>)로써 출력하기 위한 복수의 선택부(225A_1 ~ 225A_m+1)와, 상기 복수의 선택신호(SEL<0:m>) 중 어느 하나와 상기 예정된 신호에 따라 카운트 구간 동안 카운팅 클럭 신호(ICLK)에 비하여 각각의 예정된 분주비로 분주된 복수의 하위 비트신호(D[0] ~ D[m])를 생성하고 홀드 구간 동안 복수의 하위 비트신호(D[0] ~ D[m])를 래치하기 위한 복수의 하위 비트 분주부(225B_1 ~ 225B_m+1)를 포함할 수 있다.
예컨대, 복수의 선택부(225A_1 ~ 225A_m+1)는 각각 먹스(MUX)를 포함할 수 있고, 복수의 하위 비트 분주부(225B_1 ~ 225B_m+1)는 각각 D 플립플롭을 포함할 수 있다. 복수의 선택부(225A_1 ~ 225A_m+1)는 공지공용의 기술이고, 복수의 하위 비트 분주부(225B_1 ~ 225B_m+1)는 본 발명의 제1 실시예에서 설명한 복수의 하위 비트 분주부(123_1 ~ 123_m+1)와 동일한 구성을 가지므로, 복수의 선택부(225A_1 ~ 225A_m+1)와 복수의 하위 비트 분주부(225B_1 ~ 225B_m+1)에 대한 자세한 설명은 생략한다. 다만, 복수의 하위 비트 분주부(225B_1 ~ 225B_m+1)는 홀드 제어신호(HOLD_IN)를 대신하여 복수의 선택신호(SEL<0:m>)를 입력받을 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 제2 실시예에 따른 전자 시스템(200)의 동작을 설명한다.
본 발명의 제2 실시예에서는 제1 실시예와 동일하게 제1 내지 제5 하위 비트신호(D[0] ~ D[4]) 및 제1 내지 제5 상위 비트신호(D[5] ~ D[9])가 생성되는 것을 예로 들어 설명한다.
우선, 전자 장치(220)는 소오스 클럭 신호(CLK)의 주파수를 검출하고 그 검출결과에 대응하는 정보신호(DET_INF)를 생성하여 제어 장치(210)에게 제공할 수 있다. 그리고, 제어 장치(210)는 정보신호(DET_INF)에 대응하는 개수조절 제어신호(CTRL<0:m>)를 생성하여 전자 장치(220)에게 제공할 수 있다.
이에 따라, 전자 장치(220)는 개수조절 제어신호(CTRL<0:m>)에 응답하여 제1 내지 제5 하위 비트 분주부(225B_1 ~ 225B_5) 중 카운트 구간 동안 래치 동작이 중지될 하위 비트 분주부의 개수를 조절할 수 있다. 예컨대, 만약 소오스 클럭 신호(CLK)의 주파수가 "800Mhz"이면, 제1 내지 제5 하위 비트 분주부(225B_1 ~ 225B_5)는 홀드 제어신호(HOLD_IN)에 대응하는 제1 내지 제5 선택신호(SEL<0:4>)를 입력받을 수 있다. 이러한 경우, 제1 내지 제5 하위 비트 분주부(225B_1 ~ 225B_5)는 카운트 구간 동안 래치 동작을 중지한 상태에서 카운트 동작을 수행할 수 있다. 또한, 만약 소오스 클럭 신호(CLK)의 주파수가 "400Mhz"이면, 제1 내지 제4 하위 비트 분주부(225B_1 ~ 225B_4)는 홀드 제어신호(HOLD_IN)에 대응하는 제1 내지 제4 선택신호(SEL<0:3>)를 입력받을 수 있고 제5 하위 비트 분주부(225B_5)는 제4 하위 비트신호(D[3])에 대응하는 제5 선택신호(SEL<4>)를 입력받을 수 있다. 이러한 경우, 제1 내지 제4 하위 비트 분주부(225B_1 ~ 225B_4)는 카운트 구간 동안 래치 동작을 중지한 상태에서 카운트 동작을 수행할 수 있고, 제5 하위 비트 분주부(225B_5)는 카운트 구간 동안 래치 동작을 선택적으로 중지하면서 카운트 동작을 수행할 수 있다.
이러한 상태에서, 전자 장치(220)는 카운트 동작을 수행할 수 있다. 카운트 동작은 본 발명의 제1 실시예와 동일하므로 그에 대한 자세한 설명은 생략한다(도 8 참조). 다만, 하위 비트 카운팅부(225)는 개수조절 제어신호(CTRL<0:k>)에 응답하여, 카운트 구간(CS) 동안 래치 동작을 중지한 상태에서 카운트 동작을 수행함으로써 제1 내지 제5 하위 비트신호(D[0] ~ D[4])를 생성할 수 있거나, 또는 카운트 구간(CS) 동안 래치 동작을 중지한 상태에서 카운트 동작을 수행함으로써 제1 내지 제5 하위 비트신호(D[0] ~ D[4]) 중 일부를 생성할 수 있고 래치 동작을 선택적으로 중지한 상태에서 래치 동작을 수행함으로써 제1 내지 제5 하위 비트신호(D[0] ~ D[4]) 중 나머지를 생성할 수 있다. 예컨대, 제1 내지 제5 개수조절 제어신호(CTRL<0:4>)가 모두 활성화되면, 하위 비트 카운팅부(225)는 카운트 구간(CS) 동안 래치 동작을 중지한 상태에서 카운트 동작을 수행함으로써 제1 내지 제5 하위 비트신호(D[0] ~ D[4])를 생성할 수 있다. 또는, 제1 내지 제4 개수조절 제어신호(CTRL<0:3>)가 활성화되고 제5 개수조절 제어신호(CTRL<4>)가 비활성화되면, 하위 비트 카운팅부(225)는 카운트 구간(CS) 동안 래치 동작을 중지한 상태에서 카운트 동작을 수행함으로써 제1 내지 제4 하위 비트신호(D[0] ~ D[4])를 생성할 수 있고 카운트 구간(CS) 동안 래치 동작을 선택적으로 중지한 상태에서 카운트 동작을 수행함으로써 제5 하위 비트신호(D[4])를 생성할 수 있다.
이와 같은 본 발명의 제2 실시예에 따르면, 카운트 구간 동안 래치 동작을 중지함으로써 로딩 및 전력 소모를 줄일 수 있으면서도 홀드 구간 동안 래치 동작을 수행함으로써 누적 카운팅이 가능한 이점이 있고, 아울러 동작 주파수에 따라 래치 동작이 중지될 분주부의 개수를 조절함으로써 동작 환경에 적응성이 우수한 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 전자 시스템 110 : 제어 장치
120 : 전자 장치 121 : 제어 로직부
121_1 : 클럭 게이팅부 121_3 : 반전부
123 : 하위 비트 카운팅부 123_1 ~ 123_m+1 : 복수의 하위 비트 분주부
125 : 상위 비트 카운팅부 125_1 ~ 125_n-m : 복수의 상위 비트 분주부
120 : 전자 장치 121 : 제어 로직부
121_1 : 클럭 게이팅부 121_3 : 반전부
123 : 하위 비트 카운팅부 123_1 ~ 123_m+1 : 복수의 하위 비트 분주부
125 : 상위 비트 카운팅부 125_1 ~ 125_n-m : 복수의 상위 비트 분주부
Claims (20)
- 삭제
- 카운트 인에이블신호에 응답하여 홀드 제어신호를 생성하기 위한 제어 로직부; 및
상기 홀드 제어신호와 카운팅 클럭 신호에 응답하여, 카운트 구간 동안 래치 동작을 중지한 상태에서 카운트 동작을 수행하고 홀드 구간 동안 상기 카운트 동작을 중지한 상태에서 상기 래치 동작을 수행하는 카운팅부를 포함하며,
상기 카운팅부는,
상기 카운팅 클럭 신호 또는 복수의 분주 클럭 신호 중 어느 하나와, 상기 홀드 제어신호에 응답하여, 상기 카운트 구간 동안 상기 카운팅 클럭 신호에 비하여 각각의 예정된 분주비로 분주된 상기 복수의 분주 클럭 신호를 생성하고 상기 홀드 구간 동안 상기 복수의 분주 클럭 신호를 래치하기 위한 복수의 분주부를 포함하는 전자 장치.
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제2항에 있어서,
상기 복수의 분주부는,
상기 복수의 분주 클럭 신호와 반전 관계인 복수의 반전 분주 신호를 상기 카운팅 클럭 신호 또는 상기 복수의 분주 클럭 신호 중 어느 하나에 따라 입력받기 위한 복수의 제1 게이팅부;
상기 복수의 제1 게이팅부로부터 출력되는 복수의 제1 출력 신호를 반전하기 위한 복수의 제1 반전부;
상기 복수의 제1 반전부로부터 출력되는 복수의 제1 반전 신호를 반전하여 상기 복수의 제1 반전부로 피드백하기 위한 복수의 제2 반전부;
상기 홀드 제어신호에 따라 상기 복수의 제1 반전부와 상기 복수의 제2 반전부를 선택적으로 접속하기 위한 복수의 제2 게이팅부;
상기 카운팅 클럭 신호의 반전 신호 또는 상기 복수의 분주 클럭 신호 중 어느 하나의 반전 신호에 따라 상기 복수의 제1 반전 신호에 대응하는 복수의 제2 출력 신호를 출력하기 위한 복수의 제3 게이팅부;
상기 복수의 제2 출력 신호를 반전하여 상기 복수의 분주 클럭 신호를 생성하기 위한 복수의 제3 반전부;
상기 복수의 분주 클럭 신호를 반전하여 상기 복수의 제3 반전부로 피드백하기 위한 복수의 제4 반전부; 및
상기 홀드 제어신호에 따라 상기 복수의 제3 반전부와 상기 복수의 제4 반전부를 선택적으로 접속하기 위한 복수의 제4 게이팅부를 포함하는 전자 장치.
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제3항에 있어서,
상기 복수의 제2 게이팅부는 상기 복수의 제1 반전부의 입력단과 상기 복수의 제2 반전부의 출력단 사이에 구비되고, 상기 카운트 구간 동안 상기 복수의 제1 반전부와 상기 복수의 제2 반전부를 지속적으로 미접속시키고 상기 홀드 구간 동안 상기 복수의 제1 반전부와 상기 복수의 제2 반전부를 지속적으로 접속시키며,
상기 복수의 제4 게이팅부는 상기 복수의 제3 반전부의 입력단과 상기 복수의 제4 반전부의 출력단 사이에 구비되고, 상기 카운트 구간 동안 상기 복수의 제3 반전부와 상기 복수의 제4 반전부를 지속적으로 미접속시키고 상기 홀드 구간 동안 상기 복수의 제3 반전부와 상기 복수의 제4 반전부를 지속적으로 접속시키는 전자 장치.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제2항에 있어서,
상기 복수의 분주부는,
상기 복수의 분주 클럭 신호와 반전 관계인 복수의 반전 분주 신호를 상기 카운팅 클럭 신호 또는 상기 복수의 분주 클럭 신호 중 어느 하나에 따라 입력받기 위한 복수의 제1 게이팅부;
상기 복수의 제1 게이팅부로부터 출력되는 복수의 제1 출력 신호를 반전하기 위한 복수의 제1 반전부;
상기 복수의 제1 반전부로부터 출력되는 복수의 제1 반전 신호를 상기 홀드 제어신호에 따라 반전하여 상기 복수의 제1 반전부로 피드백하기 위한 복수의 제2 반전부;
상기 카운팅 클럭 신호의 반전 신호 또는 상기 복수의 분주 클럭 신호 중 어느 하나의 반전 신호에 따라 상기 복수의 제1 반전 신호에 대응하는 복수의 제2 출력 신호를 출력하기 위한 복수의 제2 게이팅부;
상기 복수의 제2 출력 신호를 반전하여 상기 복수의 분주 클럭 신호를 생성하기 위한 복수의 제3 반전부; 및
상기 홀드 제어신호에 따라 상기 복수의 분주 클럭 신호를 반전하여 상기 복수의 제3 반전부로 피드백하기 위한 복수의 제4 반전부를 포함하는 전자 장치.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제5항에 있어서,
상기 복수의 제2 및 제4 반전부는 상기 홀드 제어신호에 응답하여, 상기 카운트 구간 동안 디스에이블되고 상기 홀드 구간 동안 인에이블되는 게이티드 인버터(gated inverter)를 포함하는 전자 장치.
- 카운트 인에이블신호와 소오스 클럭 신호에 응답하여 홀드 제어신호와 카운팅 클럭 신호를 생성하기 위한 제어 로직부;
상기 홀드 제어신호와 상기 카운팅 클럭 신호에 응답하여, 카운트 구간 동안 래치 동작을 중지한 상태에서 카운트 동작을 수행하고 홀드 구간 동안 상기 카운트 동작을 중지한 상태에서 상기 래치 동작을 수행하는 하위 비트 카운팅부; 및
상기 하위 비트 카운팅부로부터 출력되는 적어도 하나의 하위 비트신호 중 최상위의 하위 비트신호에 응답하여, 상기 카운트 구간 동안 상기 래치 동작을 선택적으로 중지하면서 상기 카운트 동작을 수행하고 상기 홀드 구간 동안 상기 카운트 동작을 중지한 상태에서 상기 래치 동작을 수행하는 상위 비트 카운팅부
를 포함하는 전자 장치.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제7항에 있어서,
상기 제어 로직부는,
상기 카운트 인에이블신호와 상기 소오스 클럭 신호에 응답하여, 상기 카운트 구간 동안 토글링하는 상기 카운팅 클럭 신호를 생성하기 위한 클럭 게이팅부; 및
상기 카운트 인에이블신호를 반전하여 상기 홀드 제어신호를 생성하기 위한 반전부를 포함하는 전자 장치.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제7항에 있어서,
상기 하위 비트 카운팅부는,
상기 카운팅 클럭 신호 또는 복수의 하위 비트신호 중 어느 하나와 상기 홀드 제어신호에 따라, 상기 카운트 구간 동안 상기 카운팅 클럭 신호에 비하여 각각의 예정된 분주비로 분주된 상기 복수의 하위 비트신호를 생성하고 상기 홀드 구간 동안 상기 복수의 하위 비트신호를 래치하기 위한 복수의 하위 비트 분주부를 포함하는 전자 장치.
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제9항에 있어서,
상기 복수의 하위 비트 분주부는,
상기 카운팅 클럭 신호 또는 상기 복수의 하위 비트신호 중 어느 하나에 따라 상기 복수의 하위 비트신호와 반전 관계인 복수의 반전 하위 비트신호를 입력받기 위한 복수의 제1 게이팅부;
상기 복수의 제1 게이팅부로부터 출력되는 복수의 제1 출력 신호를 반전하기 위한 복수의 제1 반전부;
상기 복수의 제1 반전부로부터 출력되는 복수의 제1 반전 신호를 반전하여 상기 복수의 제1 반전부로 피드백하기 위한 복수의 제2 반전부;
상기 홀드 제어신호에 따라 상기 복수의 제1 반전부와 상기 복수의 제2 반전부를 선택적으로 접속하기 위한 복수의 제2 게이팅부;
상기 카운팅 클럭 신호의 반전 신호 또는 상기 복수의 하위 비트신호 중 어느 하나의 반전 신호에 따라 상기 복수의 제1 반전 신호에 대응하는 복수의 제2 출력 신호를 출력하기 위한 복수의 제3 게이팅부;
상기 복수의 제2 출력 신호를 반전하여 상기 복수의 하위 비트신호를 생성하기 위한 복수의 제3 반전부;
상기 복수의 하위 비트신호를 반전하여 상기 복수의 제3 반전부로 피드백하기 위한 복수의 제4 반전부; 및
상기 홀드 제어신호에 따라 상기 복수의 제3 반전부와 상기 복수의 제4 반전부를 선택적으로 접속하기 위한 복수의 제4 게이팅부를 포함하는 전자 장치.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서,
상기 복수의 제2 게이팅부는 상기 복수의 제1 반전부의 입력단과 상기 복수의 제2 반전부의 출력단 사이에 구비되고, 상기 카운트 구간 동안 상기 복수의 제1 반전부와 상기 복수의 제2 반전부를 지속적으로 미접속시키고 상기 홀드 구간 동안 상기 복수의 제1 반전부와 상기 복수의 제2 반전부를 지속적으로 접속시키며,
상기 복수의 제4 게이팅부는 상기 복수의 제3 반전부의 입력단과 상기 복수의 제4 반전부의 출력단 사이에 구비되고, 상기 카운트 구간 동안 상기 복수의 제3 반전부와 상기 복수의 제4 반전부를 지속적으로 미접속시키고 상기 홀드 구간 동안 상기 복수의 제3 반전부와 상기 복수의 제4 반전부를 지속적으로 접속시키는 전자 장치. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제9항에 있어서,
상기 복수의 하위 비트 분주부는,
상기 카운팅 클럭 신호 또는 상기 복수의 하위 비트신호 중 어느 하나에 따라 상기 복수의 하위 비트신호와 반전 관계인 복수의 반전 하위 비트신호를 입력받기 위한 복수의 제1 게이팅부;
상기 복수의 제1 게이팅부로부터 출력되는 복수의 제1 출력 신호를 반전하기 위한 복수의 제1 반전부;
상기 복수의 제1 반전부로부터 출력되는 복수의 제1 반전 신호를 상기 홀드 제어신호에 따라 반전하여 상기 복수의 제1 반전부로 피드백하기 위한 복수의 제2 반전부;
상기 카운팅 클럭 신호의 반전 신호 또는 상기 복수의 하위 비트신호 중 어느 하나의 반전 신호에 따라 상기 복수의 제1 반전 신호에 대응하는 복수의 제2 출력 신호를 출력하기 위한 복수의 제2 게이팅부;
상기 복수의 제2 출력 신호를 반전하여 상기 복수의 하위 비트신호를 생성하기 위한 복수의 제3 반전부; 및
상기 복수의 하위 비트신호를 상기 홀드 제어신호에 따라 반전하여 상기 복수의 제3 반전부로 피드백하기 위한 복수의 제4 반전부를 포함하는 전자 장치.
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제12항에 있어서,
상기 복수의 제2 및 제4 반전부는 상기 홀드 제어신호에 응답하여, 상기 카운트 구간 동안 디스에이블되고 상기 홀드 구간 동안 인에이블되는 게이티드 인버터(gated inverter)를 포함하는 전자 장치.
- ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제7항에 있어서,
상기 상위 비트 카운팅부는,
상기 최상위의 하위 비트신호 또는 복수의 상위 비트신호 중 어느 하나에 따라, 상기 카운트 구간 동안 상기 최상위의 하위 비트신호에 비하여 각각의 예정된 분주비로 분주된 상기 복수의 상위 비트신호를 생성하고 상기 홀드 구간 동안 상기 복수의 상위 비트신호를 래치하기 위한 복수의 상위 비트 분주부를 포함하는 전자 장치.
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제14항에 있어서,
상기 복수의 상위 비트 분주부는,
상기 최상위의 하위 비트신호 또는 상기 복수의 상위 비트신호 중 어느 하나에 따라 상기 복수의 상위 비트신호와 반전 관계인 복수의 반전 상위 비트신호를 입력받기 위한 복수의 제1 게이팅부;
상기 복수의 제1 게이팅부로부터 출력되는 복수의 제1 출력 신호를 반전하기 위한 복수의 제1 반전부;
상기 복수의 제1 반전부로부터 출력되는 복수의 제1 반전 신호를 반전하여 상기 복수의 제1 반전부로 피드백하기 위한 복수의 제2 반전부;
상기 최상위의 하위 비트신호의 반전 신호 또는 상기 복수의 상위 비트신호 중 어느 하나의 반전 신호에 따라 상기 복수의 제1 반전부와 상기 복수의 제2 반전부를 선택적으로 접속하기 위한 복수의 제2 게이팅부;
상기 최상위의 하위 비트신호의 반전 신호 또는 상기 복수의 상위 비트신호 중 어느 하나의 반전 신호에 따라 상기 복수의 제1 반전 신호에 대응하는 복수의 제2 출력 신호를 출력하기 위한 복수의 제3 게이팅부;
상기 복수의 제2 출력 신호를 반전하여 상기 복수의 상위 비트신호를 생성하기 위한 복수의 제3 반전부;
상기 복수의 상위 비트신호를 반전하여 상기 복수의 제3 반전부로 피드백하기 위한 복수의 제4 반전부; 및
상기 상기 최상위의 하위 비트신호 또는 상기 복수의 상위 비트신호 중 어느 하나에 따라 상기 복수의 제3 반전부와 상기 복수의 제4 반전부를 선택적으로 접속하기 위한 복수의 제4 게이팅부를 포함하는 전자 장치.
- ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제14항에 있어서,
상기 복수의 상위 비트 분주부는,
상기 최상위의 하위 비트신호 또는 상기 복수의 상위 비트신호 중 어느 하나에 따라 상기 복수의 상위 비트신호와 반전 관계인 복수의 반전 상위 비트신호를 입력받기 위한 복수의 제1 게이팅부;
상기 복수의 제1 게이팅부로부터 출력되는 복수의 제1 출력 신호를 반전하기 위한 복수의 제1 반전부;
상기 최상위의 하위 비트신호의 반전 신호 또는 상기 복수의 상위 비트신호 중 어느 하나의 반전 신호에 따라, 상기 복수의 제1 반전부로부터 출력되는 복수의 제1 반전 신호를 반전하여 상기 복수의 제1 반전부로 피드백하기 위한 복수의 제2 반전부;
상기 최상위의 하위 비트신호의 반전 신호 또는 상기 복수의 상위 비트신호 중 어느 하나의 반전 신호에 따라 상기 복수의 제1 반전 신호에 대응하는 복수의 제2 출력 신호를 출력하기 위한 복수의 제2 게이팅부;
상기 복수의 제2 출력 신호를 반전하여 상기 복수의 상위 비트신호를 생성하기 위한 복수의 제3 반전부; 및
상기 최상위의 하위 비트신호 또는 상기 복수의 상위 비트신호 중 어느 하나에 따라 상기 복수의 상위 비트신호를 반전하여 상기 복수의 제3 반전부로 피드백하기 위한 복수의 제4 반전부를 포함하는 전자 장치.
- 동작 주파수에 대응하는 정보신호에 응답하여 제어신호를 생성하기 위한 제어 장치; 및
상기 제어신호에 응답하여 카운트 구간 동안 래치 동작을 중지한 상태에서 카운트 동작을 수행함으로써 복수의 하위 비트신호를 생성하거나, 또는 상기 제어신호에 응답하여 상기 카운트 구간 동안 래치 동작을 중지한 상태에서 상기 카운트 동작을 수행함으로써 상기 복수의 하위 비트신호 중 일부를 생성하고 상기 카운트 구간 동안 래치 동작을 선택적으로 중지한 상태에서 상기 카운트 동작을 수행함으로써 상기 복수의 하위 비트신호 중 나머지를 생성하기 위한 전자 장치
를 포함하는 전자 시스템.
- ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제17항에 있어서,
상기 전자 장치는 홀드 구간 동안 상기 카운트 동작을 중지한 상태에서 상기 래치 동작을 수행하며,
상기 전자 장치는 상기 카운트 구간과 상기 홀드 구간을 교대로 가지는 전자 시스템.
- ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제18항에 있어서,
상기 전자 장치는,
소오스 클럭 신호에 응답하여 상기 정보신호를 생성하기 위한 주파수 검출부;
상기 소오스 클럭 신호와 카운트 인에이블신호에 응답하여 홀드 제어신호와 카운팅 클럭 신호를 생성하기 위한 로직 제어부;
상기 제어신호에 응답하여 각각의 예정된 신호 - 상기 카운팅 클럭 신호 또는 상기 복수의 하위 비트신호 중 어느 하나를 포함함 - 와 상기 홀드 제어신호 중 어느 하나를 선택하여 복수의 선택신호를 생성하기 위한 복수의 선택부; 및
상기 카운팅 클럭 신호 또는 상기 복수의 하위 비트신호 중 어느 하나와, 상기 복수의 선택신호 중 어느 하나에 따라, 상기 카운트 구간 동안 상기 카운팅 클럭 신호에 비하여 각각의 예정된 분주비로 분주된 상기 복수의 하위 비트신호를 생성하고 상기 홀드 구간 동안 상기 복수의 하위 비트신호를 래치하기 위한 복수의 하위 비트 분주부를 포함하는 전자 시스템.
- ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제19항에 있어서,
상기 전자 장치는,
상기 복수의 하위 비트신호 중 최상위의 하위 비트신호 또는 복수의 상위 비트신호 중 어느 하나에 따라, 상기 카운트 구간 동안 상기 클럭 신호에 비하여 각각의 예정된 분주비로 분주된 상기 복수의 상위 비트신호를 생성하고 상기 홀드 구간 동안 상기 복수의 상위 비트신호를 래치하기 위한 복수의 상위 비트 분주부를 더 포함하는 전자 시스템.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140098096A KR102230446B1 (ko) | 2014-07-31 | 2014-07-31 | 전자 장치 및 그를 포함하는 전자 시스템 |
| US14/569,263 US9559700B2 (en) | 2014-07-31 | 2014-12-12 | Electronic device and electronic system including the same |
| US15/380,678 US9667258B2 (en) | 2014-07-31 | 2016-12-15 | Electronic device and electronic system including the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140098096A KR102230446B1 (ko) | 2014-07-31 | 2014-07-31 | 전자 장치 및 그를 포함하는 전자 시스템 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160015607A KR20160015607A (ko) | 2016-02-15 |
| KR102230446B1 true KR102230446B1 (ko) | 2021-03-23 |
Family
ID=55181104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140098096A KR102230446B1 (ko) | 2014-07-31 | 2014-07-31 | 전자 장치 및 그를 포함하는 전자 시스템 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US9559700B2 (ko) |
| KR (1) | KR102230446B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102230446B1 (ko) * | 2014-07-31 | 2021-03-23 | 에스케이하이닉스 주식회사 | 전자 장치 및 그를 포함하는 전자 시스템 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100266691B1 (ko) * | 1998-05-25 | 2000-09-15 | 김영환 | 홀드/리셋 모드 선택 카운터 및 그 실행방법 |
| JP4289206B2 (ja) * | 2004-04-26 | 2009-07-01 | ソニー株式会社 | カウンタ回路 |
| KR100723517B1 (ko) * | 2005-12-14 | 2007-05-30 | 삼성전자주식회사 | 카운팅 값을 유지한 후 출력하는 카운터 및 상기 카운터를 구비하는 위상 고정 루프 |
| JP4853445B2 (ja) * | 2007-09-28 | 2012-01-11 | ソニー株式会社 | Ａ／ｄ変換回路、固体撮像素子、およびカメラシステム |
| KR101621244B1 (ko) * | 2009-02-13 | 2016-05-16 | 삼성전자주식회사 | 카운터 회로, 이를 포함하는 장치 및 카운팅 방법 |
| KR101365408B1 (ko) * | 2009-03-03 | 2014-02-19 | 삼성전자주식회사 | 카운터 회로, 이를 포함하는 물리량 측정 장치 및 카운팅 방법 |
| JP6019793B2 (ja) * | 2012-06-20 | 2016-11-02 | ソニー株式会社 | カウンタ、カウント方法、ａｄ変換装置、固体撮像素子、および電子装置 |
| KR102230446B1 (ko) * | 2014-07-31 | 2021-03-23 | 에스케이하이닉스 주식회사 | 전자 장치 및 그를 포함하는 전자 시스템 |
-
2014
- 2014-07-31 KR KR1020140098096A patent/KR102230446B1/ko active IP Right Grant
- 2014-12-12 US US14/569,263 patent/US9559700B2/en active Active
-
2016
- 2016-12-15 US US15/380,678 patent/US9667258B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20170099054A1 (en) | 2017-04-06 |
| US9667258B2 (en) | 2017-05-30 |
| KR20160015607A (ko) | 2016-02-15 |
| US9559700B2 (en) | 2017-01-31 |
| US20160036448A1 (en) | 2016-02-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |