JP6019793B2

JP6019793B2 - カウンタ、カウント方法、ａｄ変換装置、固体撮像素子、および電子装置

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Publication number: JP6019793B2
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Inventors: 康秋久松
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Description

本開示は、カウンタ、カウント方法、ＡＤ変換装置、固体撮像素子、および電子装置に関し、例えば、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサなどのカラムカウンタの消費電力を削減できるようにしたカウンタ、カウント方法、ＡＤ変換装置、固体撮像素子、および電子装置に関する。

撮像機能を有する様々な電子装置の撮像部に用いられる固体撮像素子としてCMOSイメージセンサ（以下、CISと略称する）が知られている。

CISは、各画素毎に浮遊拡散層（ＦＤ：Floating Diffusion)アンプを持ち合わせており、その出力は、行列上に配置された画素アレイが行単位で列方向に順次選択されて読み出される列並列出力型が主流である。これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。この列並列出力型CISの信号出力回路については様々なものが提案されている。

CISの画素信号読み出しで用いられる手法としては、フォトダイオード（以下、ＰＤと称する）などの光電変換素子から出力される光電荷をその近傍に配置したMOSスイッチを介し、その後段のコンデンサに一時的にサンプリングし、それを読み出す方法がある。ただし、この方法の場合、通常ではサンプリングされている容量値に逆相関を持つノイズがのってしまう。また、画素においては、光電荷をコンデンサに転送するに際してはポテンシャル勾配を利用して光電荷を完全転送するのでノイズは発生しないが、転送前にコンデンサの電圧レベルを所定の基準値にリセットするに際してノイズがのってしまう。

これらのノイズを除去する一般的な手法としては、光電荷をサンプリングする直前のリセットレベルを読み出して記憶し、次にサンプリング後の輝度信号レベルを読み出して、これらを差し引きすることによりノイズを除去する相関２重サンプリング法（以下、CDS;Correlated Double Samplingと称する）が知られている。

CDSには様々な手法があり、その１つのとして、画素信号電圧をRamp信号電圧とコンパレータで比較し、コンパレータの出力が反転するまでの時間をカウンタでカウントすることでＡＤ変換を行い、１回目のＡＤ変換をアップカウント、２回目のＡＤ変換をダウンカウントで行うことによりデジタル処理的にCDSを行う方法がある（例えば、特許文献１参照）。

図１は、上述したデジタル処理的にCDSを行うＡＤ変換部（以下、ADCと称する）が搭載されたCISの構成の一例を示している。

このCIS１０は、画素アレイ部１１、行走査部１２、列走査部１３、タイミング制御部１４、列毎に設けられたADC１５、DAC１６、およびデータ出力部１７を有する。

画素アレイ部１１は、フォトダイオードと画素内アンプとを含む単位画素１１１が行列状に配置されて構成される。行走査部１２乃至タイミング制御部１４は、画素アレイ部１１の信号を順次読み出すためのものである。行走査部１２は、行アドレスや行走査を制御する。列走査部１３は、列アドレスや列走査を制御する。タイミング制御部１４は、内部クロックを生成する。

各ADC１５は、コンパレータ（CMP）１５１、非同期アップ／ダウンカウンタ（CNT）１５２、およびスイッチ１５３から構成される積分型ADCである。

コンパレータ１５１は、DAC１６により生成される参照電圧を階段状に変化させたランプ波形RAMPと、単位画素１１１から列線Ｖｎ（ｎ＝０，１…，ｎ＋１）を介して得られる光電荷に対応するアナログ信号とを比較する。非同期アップ／ダウンカウンタ（以下、カウンタと略称する）１５２は、コンパレータ１５１の出力およびクロックＣＫを受けてアップカウント（またはダウンカウント）を行い、その結果であるカウント値を保持する機能を有する。スイッチ１５３は、カウンタ１５２とデータ転送線１８を接続するものであり、列走査部１３からの走査制御により開閉する。データ転送線１８には、データ転送線１８に対応したセンス回路、減算回路を含むデータ出力部１７が配置されている。

保持回路としての機能を有するカウンタ１５２は、初期時にはアップカウント（またはダウンカウント）状態とされ、リセットカウントを行い、対応するコンパレータ１５１の出力CompOutが反転すると、アップカウント動作を停止し、カウント値が保持される。このとき、カウンタ１５２の初期値は、ＡＤ変換の階調の任意の値、例えば０とされている。このリセットカウント期間は、単位画素１１１のリセット成分ΔＶを読み出している。カウンタ１５２は、その後、ダウンカウント（またはアップカウント）状態となり、入射光量に対応したデータカウントを行い、対応するコンパレータ１５１の出力CompOutが反転すると、比較期間に応じたカウント値が保持される。カウンタ１５２に保持されたカウント値は、デジタル信号として、列走査部１３からの走査に応じて閉とされたスイッチ１５３およびデータ転送線１８を介してデータ出力部１７に入力される。

列走査部１３は、タイミング制御部１４から例えばスタートパルスSTRおよびマスタクロックMCKが供給されることで活性化され、マスタクロックMCKを基準とする駆動クロックCLKに同期して対応する選択線SELを駆動して、カウンタ１５２のラッチデータ（保持されているカウント値）をデータ転送線１８に読み出させる。

このような構成を有するCIS１０においては、１水平単位期間（１Ｈ）内で以下の処理が行われる。

すなわち、１Ｈ内において、任意の行Ｈｘの単位画素１１１から列線Ｖｎ（ｎ＝０，１，…，ｎ＋１）への１回目の読み出しをＰ相読み出しＰＲ、コンパレータ１５１における１回目の比較をＰ相比較ＰＣ、２回目の読み出しをＤ相読み出しＤＲ、コンパレータ１５１における２回目の比較をＤ相比較ＤＣ、Ｄ相の処理後の後処理をＤ相後処理DAPとして、各動作が連続的に行われる。

これらのＰ相読み出しＰＲ、Ｐ相比較ＰＣ、Ｄ相読み出しＤＲ、Ｄ相比較ＤＣ、およびＤ相後処理DAPのタイミング制御は、タイミング制御部１４により行われる。

次に、ADC１５におけるカウンタ１５２の具体的な機能について説明する。

カウンタ１５２は、値を保持したままアップカウントからダウンカウントへ、また、ダウンカウントからアップカウントへ、カウントモードを切り替えられる機能、入力クロックＣＫの立ち上がりと、立ち下りの両エッジでカウントする、すなわち、入力クロックの２倍の周波数でカウントする機能を有する。また、カウンタ１５２は、１回目のカウント値Ａを２回目のカウント値Ｂから減算して減算値Ｂ−Ａを演算する機能を有している。

このような機能を有するためには、カウンタ１５２のLSB(least significant Bit)回路にて特別な処理が必要となり、そのためにLSB回路の出力部に論理反転セレクタを用いる構成が知られている（例えば、特許文献２）。

図２は、LSB回路の出力に論理反転セレクタを用いたカウンタ１５２の第１の構成例を示している。また、図３は、カウンタ１５２が第１の構成例を有している場合におけるCIS１０の動作波形を示している。

カウンタ１５２の第１の構成例は、LSB回路に、入力クロックＣＫをラッチするラッチ回路２０１と、その出力を別途記憶するＤ型ＦＦ（フリップフロップ回路）２０２と、Ｄ型ＦＦ２０２に記憶されているデータに応じて、次のビットの入力クロックの正・反転を切り替える論理反転セレクタ２０３を有する。LSB回路の後段の１ビット目以降は、外部からの制御により各ビットの出力を反転させるＤ型ＦＦ２０７，２１０，２１３から成るリップルカウンタとされている。

図４は、LSB回路の出力に論理反転セレクタを用いたカウンタ１５２の第２の構成例を示している。また、図５は、カウンタ１５２が第２の構成例を有している場合におけるCIS１０の動作波形を示している。

カウンタ１５２の第２の構成例は、入力クロックＣＫをラッチするラッチ回路２０１と、その出力を別途記憶するＤ型ＦＦ２０２と、Ｄ型ＦＦ２０２に記憶されているデータに応じて、次のビットの入力クロックの正・反転を切り替える論理反転セレクタ２０３をLSB回路に有する。LSB回路の後段の１ビット目以降は、Ｄ型ＦＦ２２１乃至２２３と、各ビットの出力を反転させる論理反転セレクタ２２４乃至２２９から成るリップルカウンタとされている。

特許４６５５５００号公報特許４８５３４４５号公報

上述したように、カウンタ１５２の第１および第２の構成例のいずれにおいても、LSB回路の出力部には論理反転セレクタ２０３が用いられている。この論理反転セレクタ２０３は、カウント時において、高周波の入力クロックＣＫに同期して高速動作するので多くの電流を消費する。

上述したように、カウンタ１５２は画素アレイ部１１の行毎に設けられているので、カウンタ１５２に含まれる論理反転セレクタ２０３も画素アレイ部１１の行数と同じ数だけ設けられていることになる。このように、多くの電流を消費する論理反転セレクタ２０３の数が多いと、CIS１０の全体としての消費電流が増加するとともに、電流増加による電源電圧ドロップ量が増加することから、動作電圧マージンが低減してしまうことになる。

本開示はこのような状況に鑑みてなされたものであり、電流消費の大きな論理反転カウンタを用いることなく、入力クロックＣＫの立ち上がりと、立ち下りの両エッジでカウントするカウンタを実現し、全体としての消費電流を削減できるようにするものである。

本開示の第１の側面であるカウンタは、画素信号電圧をRamp信号電圧とコンパレータで比較し、前記コンパレータの出力が反転するまでの時間をカウントすることでＡＤ変換を行うＡＤ変換装置におけるカウンタであって、入力クロックの両エッジでカウントを行ない、かつ、前のカウント値をＡとし、次のカウント値をＢとした場合、所望値として加算値Ｂ＋Ａまたは減算値Ｂ−Ａを出力する前記カウンタにおいて、前記コンパレータの出力が反転したタイミングで、それまでラッチしていた値を出力するとともに、前記入力クロックをラッチする第１のラッチ回路と、前記第１のラッチ回路からの出力をラッチする第２のラッチ回路と、前記第１のラッチ回路からの出力の０ビット目のデータを保持する保持部と、前記次のカウント値Ｂとしての前記第２のラッチ回路の出力と、前記前のカウント値Ａの０ビット目のデータとしての前記保持部の出力とに基づいて、カウント値の１ビット目以降のデータにカウント補正を行う補正部とを備え、前記補正部は、前記次のカウント値Ｂと前記前のカウント値Ａが偶数である場合のみ、カウント値の１ビット目以降のデータに１カウント追加する補正を行う。

本開示の第１の側面であるカウンタは、前記第２のラッチ回路の出力である次のカウント値Ｂと、前記保持部の出力である前のカウント値Ａの０ビット目のデータとに基づいて、次のカウント値Ｂの０ビット目のデータを生成する生成部をさらに備えることができる。

前記生成部は、前記第２のラッチ回路の出力である次のカウント値Ｂと、前記保持部の出力である前のカウント値Ａの０ビット目のデータの排他的論理和を次のカウント値Ｂの０ビット目のデータとして生成することができる。

本開示の第１の側面であるカウント方法は、コンパレータの出力が反転したタイミングで、それまでラッチしていた値を出力するとともに、入力クロックをラッチする第１のラッチ回路と、前記第１のラッチ回路からの出力をラッチする第２のラッチ回路と、前記第１のラッチ回路からの出力の０ビット目のデータを保持する保持部と、次のカウント値Ｂとしての前記第２のラッチ回路の出力と、前のカウント値Ａの０ビット目のデータとしての前記保持部の出力とに基づいて、カウント値の１ビット目以降のデータにカウント補正を行う補正部とを備え、画素信号電圧とRamp信号電圧とをコンパレータで比較し、前記コンパレータの出力が反転するまでの時間をカウントすることでＡＤ変換を行うＡＤ変換装置におけるカウンタであって、入力クロックの両エッジでカウントを行ない、かつ、前のカウント値をＡとし、次のカウント値をＢとした場合、所望値として加算値Ｂ＋Ａまたは減算値Ｂ−Ａを出力する前記カウンタのカウント方法において、前記補正部による、前記次のカウント値Ｂと前記前のカウント値Ａが偶数である場合のみ、カウント値の１ビット目以降のデータに１カウント追加する補正を行うステップを含む。

本開示の第２の側面であるＡＤ変換装置は、画素信号電圧をRamp信号電圧とコンパレータで比較し、前記コンパレータの出力が反転するまでの時間をカウンタによりカウントすることでＡＤ変換を行うＡＤ変換装置において、前記カウンタは、入力クロックの両エッジでカウントを行ない、かつ、前のカウント値をＡとし、次のカウント値をＢとした場合、所望値として加算値Ｂ＋Ａまたは減算値Ｂ−Ａを出力するものであり、前記コンパレータの出力が反転したタイミングで、それまでラッチしていた値を出力するとともに、前記入力クロックをラッチする第１のラッチ回路と、前記第１のラッチ回路からの出力をラッチする第２のラッチ回路と、前記第１のラッチ回路からの出力の０ビット目のデータを保持する保持部と、前記次のカウント値Ｂとしての前記第２のラッチ回路の出力と、前記前のカウント値Ａの０ビット目のデータとしての前記保持部の出力とに基づいて、カウント値の１ビット目以降のデータにカウント補正を行う補正部とを備え、前記補正部は、前記次のカウント値Ｂと前記前のカウント値Ａが偶数である場合のみ、カウント値の１ビット目以降のデータに１カウント追加する補正を行う。

本開示の第３の側面である固体撮像素子は、入射光に応じた画素信号を出力する画素部と、前記画素部から出力された前記画素信号をＡＤ変換するＡＤ変換部とを備え、前記ＡＤ変換部は、画素信号電圧をRamp信号電圧とコンパレータで比較し、前記コンパレータの出力が反転するまでの時間をカウンタによりカウントすることでＡＤ変換を行い、前記カウンタは、入力クロックの両エッジでカウントを行ない、かつ、前のカウント値をＡとし、次のカウント値をＢとした場合、所望値として加算値Ｂ＋Ａまたは減算値Ｂ−Ａを出力するものであり、前記コンパレータの出力が反転したタイミングで、それまでラッチしていた値を出力するとともに、前記入力クロックをラッチする第１のラッチ回路と、前記第１のラッチ回路からの出力をラッチする第２のラッチ回路と、前記第１のラッチ回路からの出力の０ビット目のデータを保持する保持部と、前記次のカウント値Ｂとしての前記第２のラッチ回路の出力と、前記前のカウント値Ａの０ビット目のデータとしての前記保持部の出力とに基づいて、カウント値の１ビット目以降のデータにカウント補正を行う補正部とを備え、前記補正部は、前記次のカウント値Ｂと前記前のカウント値Ａが偶数である場合のみ、カウント値の１ビット目以降のデータに１カウント追加する補正を行う。

本開示の第４の側面である電子装置は、固体撮像素子を用いた撮像部を備える電子装置であって、前記固体撮像素子は、入射光に応じた画素信号を出力する画素部と、前記画素部から出力された前記画素信号をＡＤ変換するＡＤ変換部とを備え、前記ＡＤ変換部は、画素信号電圧をRamp信号電圧とコンパレータで比較し、前記コンパレータの出力が反転するまでの時間をカウンタによりカウントすることでＡＤ変換を行い、前記カウンタは、入力クロックの両エッジでカウントを行ない、かつ、前のカウント値をＡとし、次のカウント値をＢとした場合、所望値として加算値Ｂ＋Ａまたは減算値Ｂ−Ａを出力するものであり、前記コンパレータの出力が反転したタイミングで、それまでラッチしていた値を出力するとともに、前記入力クロックをラッチする第１のラッチ回路と、前記第１のラッチ回路からの出力をラッチする第２のラッチ回路と、前記第１のラッチ回路からの出力の０ビット目のデータを保持する保持部と、前記次のカウント値Ｂとしての前記第２のラッチ回路の出力と、前記前のカウント値Ａの０ビット目のデータとしての前記保持部の出力とに基づいて、カウント値の１ビット目以降のデータにカウント補正を行う補正部とを備え、前記補正部は、前記次のカウント値Ｂと前記前のカウント値Ａが偶数である場合のみ、カウント値の１ビット目以降のデータに１カウント追加する補正を行う。

本開示の第１乃至第４の側面においては、カウンタの補正部により、次のカウント値Ｂと前のカウント値Ａが偶数である場合のみ、カウント値の１ビット目以降のデータに１カウント追加する補正が行われる。

本開示の第１の側面によれば、消費電流を抑えたカウンタを実現できる。

本開示の第２の側面によれば、消費電流を抑えたＡＤ変換装置を実現できる。

本開示の第３の側面によれば、消費電流を抑えた固体撮像素子を実現できる。

本開示の第４の側面によれば、消費電流を抑えた電子装置を実現できる。

従来のCISの構成の一例を示すブロック図である。 CISのADCを構成するカウンタの第１の構成例を示す回路図である。図２に示されたカウンタが採用されている場合のCISの動作波形図である。 CISのADCを構成するカウンタの第２の構成例を示す回路図である。図４に示されたカウンタが採用されている場合のCISの動作波形図である。本開示を適用したカウンタの構成例を示す回路図である。図６のカウンタによる補正動作を説明するための図である。図６のカウンタの動作を表すタイミングチャートである。 D[0]を更新する回路構成の変形例を示す回路図である。図９の変形例を適用したカウンタの構成例を示す回路図である。本開示を適用したカウンタの構成の変形例を示す回路図である。図１１のカウンタによる補正動作を説明するための図である。図１２のカウンタの動作を表すタイミングチャートである。

以下、本開示を実施するための最良の形態（以下、実施の形態と称する）について、図面を参照しながら詳細に説明する。なお、説明は、以下の順序で行なう。

［カウンタの構成例］
図６は、図１に示されたCIS１０のACD１５を構成するカウンタ１５２（図２または図４）と置換可能な、本実施の形態であるカウンタ３００の構成例を示している。

このカウンタ３００は、図２または図４に示されたカウンタ１５２が論理反転カウンタを多用していることに対し、論理反転カウンタを用いることなく、カウンタ１５２と同様の動作を実現したものである。ここで、カウンタ１５２と同様の動作とは、入力クロックＣＫの両エッジでカウントを行い、かつ、前のカウント値をＡ、次のカウント値をＢとした場合、所望値として減算値Ｂ−Ａを演算、出力することを指す。

カウンタ３００は、LSB回路と１ビット目以降のリップルカウンタから構成される。

カウンタ３００のLSB回路は、入力クロックＣＫをラッチするラッチ回路３０１、スイッチ３０２、ラッチ回路３０１の出力を別途記憶するラッチ回路３０３、XOR回路３０４、LSBデータ（０ビット目のデータ）を保持するＤ型ＦＦ３０５、NOR回路３０６、およびＯＲ回路３０７から成る。１ビット目以降のリップルカウンタについては、図２に示された従来のカウンタ１５２のリップルカウンタと同様に構成される。

ただし、カウンタ３００では論理反転セレクタを用いていないので、リップルカウンタの１ビット目のＤ型ＦＦ３１０に対するカウントスタート時のクロック入力の初期値は、常にクロックの初期値(Low)になる。これに起因し、１ビット目以降のカウント値には、各ビットの出力を単に反転しただけでは所望の減算結果Ｂ−Ａを得られずに誤差が生じ得る。よって、カウンタ３００では生じた誤差を補正できるようになされている。

図７は、カウンタ３００による補正動作を論理式によって表している。なお、以下において、INT[ａ]はａを超えない最大整数値を表し、MOD[A,B]はａをｂで割ったときの剰余を表すものとする。

前のカウント値Ａの１ビット目以降はINT[A/2]、次のカウント値Ｂの１ビット目以降はINT[A/2]＋INT[-b/2]と表すことができるので、１ビット目以降の出力反転は、-INT([A/2]+INT[-B/2])-1=-INT[A/2]-INT[-B/2]-1と表される。これは前のカウント値Ａと、次のカウント値Ｂがそれぞれ偶数または奇数である場合の４通りのケースに場合分けすることができる。なお、カウント値Ａが偶数である場合にはそのLSBの値MOD[A,2]=0であり、奇数である場合にはそのLSBの値MOD[A,2]=1である。カウント値Ｂについても同様である。

ＡとＢが偶数の場合、
-INT[A/2]-INT[-B/2]-1=-(A/2)-(-B/2)-1=(B-A-2)/2
Ａが偶数、Ｂが奇数の場合、
-INT[A/2]-INT[-B/2]-1=-(A/2)-(-B-1)/2-1=(B-A-1)/2
Ａが奇数、Ｂが偶数の場合、
-INT[A/2]-INT[-B/2]-1=-(A/2)/2-(-B-1)-1=(B-A-1)/2
ＡとＢが奇数の場合、
-INT[A/2]-INT[-B/2]-1=-(A-1)/2-(-B-1)/2-1＝(B-A)/2
となる。

入力クロックＣＫの両エッジでカウントすることから、上記１ビット目以降の出力反転を２倍して所望値とＢ−Ａと比較すると、ＡとＢが偶数の場合は所望値からの誤差は−２となる。ＡまたはＢの一方が偶数、他方が奇数の場合は所望値からの誤差は−１となる。ＡとＢが奇数の場合は所望値からの誤差は０となる。

この結果より、カウント値Ａとカウント値Ｂが偶数である場合は所望値から１カウント足りない状態なので、この場合のみ、１ビット目以降に１カウント追加補正するように制御する。

０ビット目については、カウント値ＡのLSBの値MOD[A,2]と、カウント値ＢのLSBの値MOD[B,2]とが同じ場合（カウント値Ａ，Ｂがともに偶数または奇数の場合）には０、異なる場合（カウント値ＡまたはＢの一方が偶数、他方が奇数の場合）には１となるように生成する。換言すれば、０ビット目については、カウント値ＡのLSBの値MOD[A,2]と、カウント値ＢのLSBの値MOD[B,2]の排他的論理和を出力する。これにより、所望値Ｂ−Ａの０ビット目を得ることができる。

［カウンタ３００の動作］
カウントスタート前の初期状態では、CompOutは１であり、ラッチ回路３０１は入力クロックＣＫをスルーする状態である。入力クロックＣＫの入力が開始されると、CompOutが０になるまでカウントが行なわれ、CompOutが０になった瞬間のクロックＣＫの状態がラッチ回路３０１にラッチされると同時に、１ビット目以降のリップルカウンタのカウント動作が停止される。

ここで、ラッチ回路３０１の出力値と、前のカウント値Ａの０ビット目のデータであるＤ型ＦＦ３０５の出力値がともに０である場合（カウント値Ａ，Ｂが偶数の場合）、１ビット目以降に１カウントの追加補正が必要なので、ラッチ回路３０１が入力クロックＣＫをスルーする状態となるように制御する。ただし、ラッチ回路３０１がスルー状態とされると、それまでラッチ回路３０１に保持されていた値が破壊されてしまうので、その前にスイッチ３０２を閉開してラッチ回路３０１に保持されていた値をラッチ回路３０３に移しておく。

具体的には、NOR回路３０６において、ラッチ回路３０３の出力、Ｄ型ＦＦ３０５の出力、および、補正カウントのためにラッチ回路３０１をスルー状態にするタイミングを制御するタイミング制御信号XCTMからcflg信号が生成される。cflg信号が生成されている間に、補正カウントとして入力クロックＣＫに１パルス追加すると、cflg信号が１となっている場合には、１ビット目以降のリップルカウンタが１カウントされて補正カウントが行われる。

次いで、Ｄ型ＦＦ３０５に入力するLFFCKに１パルスを与えると、ラッチ回路３０３の値（次のカウント値Ｂのクロックラッチデータ）と、Ｄ型ＦＦ３０５の前回の出力値（前のカウント値の０ビット目のデータ）との排他的論理和（XOR回路３０４の出力）が、所望値の新しいLSBデータとして、Ｄ型ＦＦ３０５から出力される。

以上の動作により、所望値Ｂ−Ａを常に得ることができる。

図８は、上述したカウンタ３００の動作を表すタイミングチャートである。同図においては、前のカウント値Ａと次のカウント値Ｂがそれぞれ偶数または奇数である場合の４通りのケースを示している。

同図から明らかなように、カウント値Ａ，Ｂがともに偶数である場合のみ、cflg信号が１となって、リップルカウンタの出力D[N:1]が補正カウントされる。また、LSBデータであるD[0]については、Ｄ型ＦＦ３０５がLFFCKに同期し、カウント値ＡまたはＢの一方が偶数、他方が奇数である場合にはD[0]=1を更新出力し、カウント値Ａ，Ｂがともに偶数または奇数である場合にはD[0]=0を更新出力する。

［変形例１］
次に、D[0]を更新するXOR回路３０４およびＤ型ＦＦ３０５の変形例について説明する。

図９Ａは、D[0]を更新するXOR回路３０４およびＤ型ＦＦ３０５を、図９Ｂは図９Ａに示された回路構成と置換可能な回路構成（変形例）を示している。図１０は、図９Ｂに示された回路構成（変形例）により、図６のカウンタ３００の対応する箇所を置換したものである。

同図Ａに示されるように、Ｄ型ＦＦ３０５から出力される更新後のLSBデータD'[0]は、前のカウント値ＡのLSBデータD[0]と、Ｄ型ＦＦ３０５の前回の値Ito2の排他的論理和である。この回路構成は、同図Ｂに示されるように、AND回路３２１およびＤ型ＦＦ３２２に置換することができる。この回路構成の場合、Ito2が１である場合のみ、LFFCKがAND回路３２１を介してＤ型ＦＦ３２２のクロック入力に印加されて、Ｄ型ＦＦ３２２に保持されている値が反転出力される。

［変形例２］
以上に説明したカウンタ３００は、所望値Ｂ−Ａを得るものであったが、回路構成を若干変更することにより、所望値Ｂ＋Ａを得るようにすることもできる。

図１１は、本開示の変形例としての、所望値Ｂ＋Ａを得るカウンタ４００の構成例を示している。

このカウンタ４００は、図１０に示されたカウンタ３００のNOR回路３０６を、AND回路４０１に置換するとともに、その入力信号の１つをLowアクティブ信号XCTMからHighアクティブ信号CMTに変更したものである。その他の構成については図１０のカウンタ３００と共通であって同一の符号が付けられている。

図１２は、カウンタ４００による補正動作を論理式によって表している。

前のカウント値Ａの１ビット目以降はINT[A/2]、次のカウント値Ｂの１ビット目以降はINT[A/2]＋INT[b/2]と表すことができる。１ビット目以降は、INT[A/2]+INT[B/2]と表される。これは前のカウント値Ａと、次のカウント値Ｂがそれぞれ偶数または奇数である場合の４通りのケースに場合分けすることができる。

ＡとＢが偶数の場合、
INT[A/2]+INT[B/2]=(A/2)+(B/2)=(A+B)/2
Ａが偶数、Ｂが奇数の場合、
INT[A/2]+INT[B/2]=(A/2)+(B-1)/2=(A+B-1)/2
Ａが奇数、Ｂが偶数の場合、
INT[A/2]+INT[B/2]=(A/2)/2+(B-1)=(A+B-1)/2
ＡとＢが奇数の場合、
INT[A/2]+INT[B/2]=(A-1)/2+(B-1)/2＝(A+B-2)/2
となる。

入力クロックＣＫの両エッジでカウントすることから、上記１ビット目以降を２倍して所望値とＡ＋Ｂと比較すると、ＡとＢが偶数の場合は所望値からの誤差は０となる。ＡまたはＢの一方が偶数、他方が奇数の場合は所望値からの誤差は−１となる。ＡとＢが奇数の場合は所望値からの誤差は−２となる。

この結果より、カウント値Ａとカウント値Ｂが奇数である場合は所望値から１カウント足りない状態なので、この場合のみ、１ビット目以降に１カウント追加補正するように制御する。

０ビット目については、カウンタ３００と同様に、カウント値ＡのLSBの値MOD[A,2]と、カウント値ＢのLSBの値MOD[B,2]とが同じ場合（カウント値Ａ，Ｂがともに偶数または奇数の場合）には０、異なる場合（カウント値ＡまたはＢの一方が偶数、他方が奇数の場合）には１となるように生成する。換言すれば、０ビット目については、カウント値ＡのLSBの値MOD[A,2]と、カウント値ＢのLSBの値MOD[B,2]の排他的論理和を出力する。これにより、所望値Ａ＋Ｂの０ビット目を得ることができる。

［カウンタ４００の動作］
カウントスタート前の初期状態では、CompOutは１であり、ラッチ回路３０１は入力クロックＣＫスルー状態である。入力クロックＣＫの入力が開始されると、CompOutが０になるまでカウントが行なわれ、CompOutが０になった瞬間のクロックＣＫの状態がラッチ回路３０１にラッチされると同時に、１ビット目以降のリップルカウンタのカウント動作が停止される。

ここで、ラッチ回路３０１の出力値と、前のカウント値Ａの０ビット目のデータであるＤ型ＦＦ３０５の出力値がともに１であれば、１ビット目以降のリップルカウンタに１カウントの追加補正が必要なので、ラッチ回路３０１がスルー状態となるように制御する。ただし、ラッチ回路３０１がスルー状態とされると、それまでラッチ回路３０１に保持されていた値が破壊されてしまうので、その前にスイッチ３０２を閉開してラッチ回路３０１に保持されていた値をラッチ回路３０３に移しておく。

一方、AND回路４０１においては、ラッチ回路３０３の出力、Ｄ型ＦＦ３０５の反転出力、および、補正カウントのためにラッチ回路３０１を強制スルー状態にするタイミングを制御するタイミング制御信号CTMからcflg信号が生成される。その間に、補正カウントとして入力クロックＣＫに１パルス追加することで、cflg信号が１となっていることによりリップルカウンタが１カウントされて補正カウントが行われる。

次いで、AND回路３２１に入力するLFFCKに１パルスを与え、ラッチ回路３０３の値と、Ｄ型ＦＦ３０５の前回の値の排他的論理和を、所望値の新しいLSBデータとして、Ｄ型ＦＦ３２２の出力D[0]を更新する。

以上の動作により、所望値Ａ＋Ｂを常に得ることができる。

図１３は、上述したカウンタ４００の動作を表すタイミングチャートである。同図においては、前のカウント値Ａと次のカウント値Ｂがそれぞれ偶数または奇数である場合の４通りのケースを示している。なお、カウンタ４００の入力信号と、カウンタ３００の入力信号の相違点は、上述したように、XCTMがCTMとされていること、HLDCKとXRVCKが固定とされていることである。

同図から明らかなように、カウント値Ａ，Ｂがともに奇数である場合のみ、cflg信号が１となって、リップルカウンタの出力D[N:1]が補正カウントされる。また、LSBデータであるD[0]については、Ｄ型ＦＦ３０５がLFFCKに同期し、カウント値ＡまたはＢの一方が偶数、他方が奇数である場合にはD[0]=1を更新出力し、カウント値Ａ，Ｂがともに偶数または奇数である場合にはD[0]=0を更新出力する。

以上に説明したように、本開示の実施の形態であるカウンタ３００は、入力クロックＣＫの両エッジでカウントを行い、かつ、所望値Ｂ−Ａを演算、出力することができる。また、その変形例であるカウンタ４００は、入力クロックＣＫの両エッジでカウントを行い、かつ、所望値Ａ＋Ｂを演算、出力することができる。

そして、カウンタ３００，４００は、入力クロックに同期して高速で動作することにより比較的多くの電流を消費する論理反転カウンタを用いていないので、カウンタ３００，４００全体としての消費電流を従来のカウンタに比較して削減することができる。また、電源・GNDの電圧ドロップが減少され、動作電圧のマージンが拡大する。

さらに、従来のカウンタにおいては、論理反転セレクタの状態によって、LSBデータを決めるクロックのラッチ回路の動作負荷や動作電流が変わり、これによりＡＤ変換特性（DNL)に差が生じる可能性があったが、カウンタ３００，４００ではその可能性がなくなった。これにより、カウンタ３００，４００は、常に同じ条件の下でＡＤ変換を行うことができるので、量子化誤差による出力エラーをより抑制することができる。

なお、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。

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Claims

画素信号電圧をRamp信号電圧とコンパレータで比較し、前記コンパレータの出力が反転するまでの時間をカウントすることでＡＤ変換を行うＡＤ変換装置におけるカウンタであって、入力クロックの両エッジでカウントを行ない、かつ、前のカウント値をＡとし、次のカウント値をＢとした場合、所望値として加算値Ｂ＋Ａまたは減算値Ｂ−Ａを出力する前記カウンタにおいて、
前記コンパレータの出力が反転したタイミングで、それまでラッチしていた値を出力するとともに、前記入力クロックをラッチする第１のラッチ回路と、
前記第１のラッチ回路からの出力をラッチする第２のラッチ回路と、
前記第１のラッチ回路からの出力の０ビット目のデータを保持する保持部と、
前記次のカウント値Ｂとしての前記第２のラッチ回路の出力と、前記前のカウント値Ａの０ビット目のデータとしての前記保持部の出力とに基づいて、カウント値の１ビット目以降のデータにカウント補正を行う補正部と
を備え、
前記補正部は、前記次のカウント値Ｂと前記前のカウント値Ａが偶数である場合のみ、カウント値の１ビット目以降のデータに１カウント追加する補正を行う
カウンタ。
前記第２のラッチ回路の出力である次のカウント値Ｂと、前記保持部の出力である前のカウント値Ａの０ビット目のデータとに基づいて、次のカウント値Ｂの０ビット目のデータを生成する生成部をさらに備える
請求項１に記載のカウンタ。
前記生成部は、前記第２のラッチ回路の出力である次のカウント値Ｂと、前記保持部の出力である前のカウント値Ａの０ビット目のデータの排他的論理和を次のカウント値Ｂの０ビット目のデータとして生成する
請求項２に記載のカウンタ。
コンパレータの出力が反転したタイミングで、それまでラッチしていた値を出力するとともに、入力クロックをラッチする第１のラッチ回路と、
前記第１のラッチ回路からの出力をラッチする第２のラッチ回路と、
前記第１のラッチ回路からの出力の０ビット目のデータを保持する保持部と、
次のカウント値Ｂとしての前記第２のラッチ回路の出力と、前のカウント値Ａの０ビット目のデータとしての前記保持部の出力とに基づいて、カウント値の１ビット目以降のデータにカウント補正を行う補正部とを備え、
画素信号電圧とRamp信号電圧とをコンパレータで比較し、前記コンパレータの出力が反転するまでの時間をカウントすることでＡＤ変換を行うＡＤ変換装置におけるカウンタであって、入力クロックの両エッジでカウントを行ない、かつ、前のカウント値をＡとし、次のカウント値をＢとした場合、所望値として加算値Ｂ＋Ａまたは減算値Ｂ−Ａを出力する前記カウンタのカウント方法において、
前記補正部による、前記次のカウント値Ｂと前記前のカウント値Ａが偶数である場合のみ、カウント値の１ビット目以降のデータに１カウント追加する補正を行うステップを
含むカウント方法。
画素信号電圧をRamp信号電圧とコンパレータで比較し、前記コンパレータの出力が反転するまでの時間をカウンタによりカウントすることでＡＤ変換を行うＡＤ変換装置において、
前記カウンタは、
入力クロックの両エッジでカウントを行ない、かつ、前のカウント値をＡとし、次のカウント値をＢとした場合、所望値として加算値Ｂ＋Ａまたは減算値Ｂ−Ａを出力するものであり、
前記コンパレータの出力が反転したタイミングで、それまでラッチしていた値を出力するとともに、前記入力クロックをラッチする第１のラッチ回路と、
前記第１のラッチ回路からの出力をラッチする第２のラッチ回路と、
前記第１のラッチ回路からの出力の０ビット目のデータを保持する保持部と、
前記次のカウント値Ｂとしての前記第２のラッチ回路の出力と、前記前のカウント値Ａの０ビット目のデータとしての前記保持部の出力とに基づいて、カウント値の１ビット目以降のデータにカウント補正を行う補正部とを備え、
前記補正部は、前記次のカウント値Ｂと前記前のカウント値Ａが偶数である場合のみ、カウント値の１ビット目以降のデータに１カウント追加する補正を行う
ＡＤ変換装置。
入射光に応じた画素信号を出力する画素部と、
前記画素部から出力された前記画素信号をＡＤ変換するＡＤ変換部と
を備え、
前記ＡＤ変換部は、
画素信号電圧をRamp信号電圧とコンパレータで比較し、前記コンパレータの出力が反転するまでの時間をカウンタによりカウントすることでＡＤ変換を行い、
前記カウンタは、
入力クロックの両エッジでカウントを行ない、かつ、前のカウント値をＡとし、次のカウント値をＢとした場合、所望値として加算値Ｂ＋Ａまたは減算値Ｂ−Ａを出力するものであり、
前記コンパレータの出力が反転したタイミングで、それまでラッチしていた値を出力するとともに、前記入力クロックをラッチする第１のラッチ回路と、
前記第１のラッチ回路からの出力をラッチする第２のラッチ回路と、
前記第１のラッチ回路からの出力の０ビット目のデータを保持する保持部と、
前記次のカウント値Ｂとしての前記第２のラッチ回路の出力と、前記前のカウント値Ａの０ビット目のデータとしての前記保持部の出力とに基づいて、カウント値の１ビット目以降のデータにカウント補正を行う補正部とを備え、
前記補正部は、前記次のカウント値Ｂと前記前のカウント値Ａが偶数である場合のみ、カウント値の１ビット目以降のデータに１カウント追加する補正を行う
固体撮像素子。
固体撮像素子を用いた撮像部を備える電子装置であって、
前記固体撮像素子は、
入射光に応じた画素信号を出力する画素部と、
前記画素部から出力された前記画素信号をＡＤ変換するＡＤ変換部と
を備え、
前記ＡＤ変換部は、
画素信号電圧をRamp信号電圧とコンパレータで比較し、前記コンパレータの出力が反転するまでの時間をカウンタによりカウントすることでＡＤ変換を行い、
前記カウンタは、
入力クロックの両エッジでカウントを行ない、かつ、前のカウント値をＡとし、次のカウント値をＢとした場合、所望値として加算値Ｂ＋Ａまたは減算値Ｂ−Ａを出力するものであり、
前記コンパレータの出力が反転したタイミングで、それまでラッチしていた値を出力するとともに、前記入力クロックをラッチする第１のラッチ回路と、
前記第１のラッチ回路からの出力をラッチする第２のラッチ回路と、
前記第１のラッチ回路からの出力の０ビット目のデータを保持する保持部と、
前記次のカウント値Ｂとしての前記第２のラッチ回路の出力と、前記前のカウント値Ａの０ビット目のデータとしての前記保持部の出力とに基づいて、カウント値の１ビット目以降のデータにカウント補正を行う補正部とを備え、
前記補正部は、前記次のカウント値Ｂと前記前のカウント値Ａが偶数である場合のみ、カウント値の１ビット目以降のデータに１カウント追加する補正を行う
電子装置。