JP2011259016A - 固体撮像素子及び撮像装置 - Google Patents

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Abstract

【課題】簡明な構成で、カウント動作時のピーク電流を抑制可能な固体撮像素子を提供する。
【解決手段】ＡＤ変換部が各列に対応して並列に設けられた複数のＡＤ変換部３０ａからなるカラムＡＤ変換方式の固体撮像素子において、各ＡＤ変換部３０ａは、画素１１から出力された画素信号Ｖｘとランプ信号Ｒampとを比較して比較信号を出力する比較器３２と、ランプ信号に同期してクロック信号CLKのカウントを開始し比較信号が反転するまでのクロック信号CLKのパルス数を計測するカウンタを備えて構成される。複数のＡＤ変換部のうち、一部のＡＤ変換部は、カウンタがポジティブエッジトリガのカウンタであり、残りのＡＤ変換部は、ネガティブエッジトリガのカウンタであるように固体撮像素子を構成する。
【選択図】図１

Description

本発明は、光電変換素子を有する画素が行列状に複数配置された画素アレイ部と、画素から出力されたアナログ信号を並列にＡＤ変換する複数のＡＤ変換部からなるＡＤ変換部群とを備えて構成される固体撮像素子に関するものである。
上記のような固体撮像素子として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが広く知られている。ＣＭＯＳイメージセンサは、デジタルビデオカメラやデジタルスチルカメラ、携帯電話用の撮像デバイスとして広く用いられている。
ＣＭＯＳイメージセンサには、列並列ＡＤ変換方式若しくはカラムＡＤＣ方式と称されるイメージセンサがある。この方式のイメージセンサは、概要構成を図１５に示すように、画素１１，１１…が行列状に配置された画素アレイ部１０と、各列の画素に対応して設けられたＡＤ変換部１３０ａ，１３０ａ…からなるＡＤ変換部群１３０とを備えて構成される。画像の読出しは、行走査回路２０により任意の一行を選択し、列方向に並ぶ一行分の画素を同時にアクセスして、各画素から列信号線３１にアナログ信号を同時に出力させ、同時並列的に一行分の各画素からアナログ信号を読み出す。読み出されたアナログ信号は各列のＡＤ変換部１３０ａで各々ＡＤ変換され、デジタル化された一行分の信号が信号処理回路７０に出力される。この処理を画素アレイ部１０の撮像領域全体について行い、信号処理回路７０が各行の信号を合成処理して画像データを生成するように構成される。
ＡＤ変換部１３０ａは、画素１１から出力されたアナログ信号と参照信号生成回路６０で生成されたランプ信号とを比較する比較器３２、スロープ状に変化するランプ信号に同期して比較器出力が反転するまでのクロック数をカウントするカウンタ１３５を備える。すなわち、画素から出力されたアナログ信号と、スロープ状に変化するランプ信号とが交差するまでのクロックのカウント数を計測することにより、アナログ信号をデジタル信号に変換して出力するように構成される（例えば、特許文献１を参照）。
ここで、ＡＤ変換部群１３０におけるカウンタの構成は図１６に例示するように、各列のカウンタ（カウンタカラム）１３５，１３５…及びカウンタ制御回路１３６が基板上に並んで形成され、カウンタブロックが構成される。カウンタブロックの各カウンタ１３５は、同図中に示すように、デジタル信号のビット数に応じた複数のフリップフロップ回路（以下、「ＦＦ回路」と略記することがある）１３７0，１３７1，１３７2…により構成される。図１７は、カウンタ１３５の具体的な構成例を示したものであり、各カウンタ１３５はデジタル信号のビット数に応じた段数のＦＦ回路１３７0，１３７1，１３７2…を直列接続して構成される。
このように、カラムＡＤ変換方式の固体撮像素子は、選択された行の多数の画素から一斉にアナログ信号が読み出され、各列のＡＤ変換部１３０ａで同時並列的にＡＤ変換される。
特開２０１０−４５５４４号公報
上記のような従来のカラムＡＤ変換方式の固体撮像素子では、全てのカウンタ１３５，１３５…が同時に同じカウント動作を行う。具体的には、図１７に例示したカウンタ１３５において、各列の１段目（第０ビット）のＦＦ回路１３７0、各列の２段目（第１ビット）のＦＦ回路１３７1、各列の３段目（第２ビット）のＦＦ回路１３７2、…が各々同時に同一動作する。すなわち、個々のカウンタ１３５において１段目，２段目，３段目のＦＦ回路の出力信号Ｑ0，Ｑ1，Ｑ2は変化タイミングが異なるが、各列のカウンタの段同士で見ると、同一段のＦＦ回路は全列同時に出力信号が変化する。
そのため、カウント動作時のピーク電流が大きくなるという課題があった。またピーク電流が大きいと電源ラインのＩＲドロップ量が大きくなり、電源回路の動作マージンに余裕がなくなるという課題があった。
本発明は、このような課題に鑑みてなされたものであり、簡明な構成で、カウント動作時のピーク電流を抑制可能な固体撮像素子を提供することを目的とする。
上記目的を達成するため、本発明は、光電変換素子（例えば、実施形態におけるフォトダイオード１２）を有し受光量に応じたアナログ信号を出力する画素が行列状に複数配置された画素アレイ部と、この画素アレイ部における画素の各列に対応して設けられた複数のＡＤ変換部からなり画素アレイ部における各列の画素から出力されたアナログ信号（例えば、実施形態における画素信号Ｖｘ）を複数のＡＤ変換部により並列にＡＤ変換して出力するＡＤ変換部群とを備える。上記の各ＡＤ変換部は、信号レベルが時間とともに変化するランプ信号と画素から出力されたアナログ信号とを比較して比較信号を出力する比較器と、ランプ信号のレベル変化に同期してクロック信号のカウントを開始し、比較信号が反転するまでのクロック信号のカウント数（パルス数）を計測することによりアナログ信号をデジタル信号に変換するカウンタを備えて構成される。そして、前記複数のＡＤ変換部のうち、一部のＡＤ変換部は、カウンタがクロック信号の立ち上がりでカウント動作（カウンタ出力が変化）するポジティブエッジトリガのカウンタであり、残りのＡＤ変換部は、カウンタがクロック信号の立ち下がりでカウント動作（同上）するネガティブエッジトリガのカウンタであるように固体撮像素子を構成する。
なお、前記ＡＤ変換部群を構成する複数のＡＤ変換部のうち、半数が前記一部のＡＤ変換部であり、残りの半数が前記残りのＡＤ変換部であるように構成することが好ましい。この場合において、ＡＤ変換部群は、ポジティブエッジトリガのカウンタと、ネガティブエッジトリガのカウンタとが交互に配置されるように構成することが望ましい。
また、前記カウンタは各々複数のフリップフロップ回路を直列接続して構成され、各フリップフロップ回路は、その出力端子に接続された第１のラッチ回路（例えば、実施形態における第１のラッチ回路Ｌ1）と、前記出力端子の状態に応じた値をラッチする第２のラッチ回路（例えば、実施形態における第１のラッチ回路Ｌ2）と、第１のラッチ回路の入力と第２のラッチ回路の出力との間に配置されるスイッチ回路（例えば、実施形態におけるスイッチ素子５）と、を有し、第１のラッチ回路及び第２のラッチ回路のうち一方は、当該フリップフロップ回路への入力信号がローレベルになったときに動作し、他方は、当該フリップフロップ回路への入力信号がハイレベルになったときに動作するように構成され、前記スイッチ回路は、第１のラッチ回路が動作状態のときに動作するように構成され、前記ポジティブエッジトリガのカウンタと前記ネガティブエッジトリガのカウンタとは、第１のラッチ回路の動作極性及び第２のラッチ回路の動作極性とをそれぞれ逆転することにより構成されるように構成されることが好ましい。
また、前記ポジティブエッジトリガのカウンタ及び前記ネガティブエッジトリガのカウンタのいずれか一方がアップカウンタであり、他方がダウンカウンタであるように構成することも好ましい。
なお、以上いずれかに記載の固体撮像素子と、この固体撮像素子に被写体像を結像する光学系と、固体撮像素子の変換部群から出力された行ごとの信号を処理して被写体像の画像信号を生成する信号処理部とを備えて撮像装置を構成することは好ましい態様である。
本発明に係る固体撮像素子によれば、画素の各列に対応して設けられた複数のＡＤ変換部のうち、一部のＡＤ変換部はポジティブエッジトリガのカウンタであり、残りのＡＤ変換部はネガティブエッジトリガのカウンタで構成される。そのため、カウント動作時に全てのカウンタが同時に同じ動作をするようなことがなく、カウント動作時のピーク電流を抑制した固体撮像素子を提供することができる。
本発明に係る固体撮像素子の一例として示すカラムＡＤＣ方式のＣＭＯＳイメージセンサのブロック図である。 画素（単位画素）の代表的な構成例を示す回路図である。 固体撮像素子の動作例を説明するためのタイミングチャートである。 ＡＤ変換部群におけるカウンタブロックの構成を示す模式図である。 (ａ)ポジティブエッジトリガのアップカウンタの構成例と、(ｂ)そのタイミングチャートである。 (ａ)ネガティブエッジトリガのアップカウンタの構成例と、(ｂ)そのタイミングチャートである。 (ａ)ネガティブエッジトリガのダウンカウンタの構成例と、(ｂ)そのタイミングチャートである。 ネガティブエッジトリガのアップカウンタを構成するＦＦ回路の論理回路図である。 図８に示すＦＦ回路の動作状態を示すタイミングチャートであり、(ａ)は１段目のＦＦ回路、(ｂ)は２段目のＦＦ回路のタイミングチャートである。 ポジティブエッジトリガのダウンカウンタを構成するＦＦ回路の論理回路図である。 図１０に示すＦＦ回路の動作状態を示すタイミングチャートであり、(ａ)は１段目のＦＦ回路、(ｂ)は２段目のＦＦ回路のタイミングチャートである。 図１０に示すアップカウンタと、図８に示すダウンカウンタの動作タイミングと出力値との関係を示した説明図である。 (ａ)はアップカウンタによるカウントの様子、(ｂ)はダウンカウンタによるカウントの様子を示す概念図である。 撮像装置の概要構成を例示するブロック図である。 従来のカラムＡＤＣ方式の固体撮像素子の概要構成図である。 従来のＡＤ変換部群におけるカウンタブロックの概要構成図である。 従来のカウンタの構成例である。
以下、本発明を実施するための形態について図面を参照しながら説明する。図１は、本発明に係る固体撮像素子の一例として示す、カラムＡＤＣ方式のＣＭＯＳイメージセンサのブロック図である。この図面を参照しながら、まず、固体撮像素子１の全体構成について説明する。
[１．固体撮像素子の全体構成 ]
固体撮像素子１は、画素アレイ部１０、行走査回路２０、ＡＤ変換部群３０、列走査回路４０、タイミング制御回路５０、参照信号生成回路６０、信号処理回路７０などを有して構成される。
画素アレイ部１０は、光電変換によって電荷を生成する画素１１が、複数の行Ｈ及び列Ｖに沿ってマトリクス状に配置されて構成され、多数の画素１１，１１，１１…からなる二次元平面の撮像部を形成する。
行走査回路２０は、画素アレイ部１０を構成する画素１１，１１，１１…に行信号線２１，２１，２１…を介して接続されており、タイミング制御回路５０から出力される走査信号に基づいて行アドレスＨ０，Ｈ１…の指定や行走査を制御する。行信号線２１は水平信号線、行走査回路２０は垂直走査回路とも称される。
列走査回路４０は、列信号線３１，３１，３１…、及び列信号線ごとに設けられたＡＤ変換部３０ａ，３０ａ…を介して、画素アレイ部１０を構成する各画素１１，１１…に接続される。列走査回路４０は、タイミング制御回路５０から出力される走査信号に基づいて列アドレスＶ０，Ｖ１…の指定や列走査を制御する。列信号線３１は垂直信号線、列走査回路４０は水平走査回路とも称される。
ＡＤ変換部群３０は、画素アレイ部１０の複数の画素列（カラム）に対応して設けられた複数のＡＤ変換部３０ａ，３０ａ…を有して構成される。各ＡＤ変換部３０ａは、画素１１から出力されたアナログ信号を、撮像条件を考慮したうえで、信号レベルに応じたデジタル信号に変換して出力する。すなわち、ＡＤ変換部３０ａはカラムＡＤＣ方式（列並列ＡＤ変換方式）のＡＤ変換部を構成する。ＡＤ変換部３０ａの構成については後述するが、各ＡＤ変換部３０ａは各画素１１から出力されるアナログ信号を、ランプ信号Rampを使用したＡＤ変換及び相関二重サンプリング（ＣＤＳ）によりデジタル信号に変換して出力する。
タイミング制御回路５０は、行走査回路２０、ＡＤ変換部群３０、列走査回路４０の動作を制御し、画素アレイ部１０から読み出されＡＤ変換部群３０でＡＤ変換されたデジタル信号を、水平出力線７１を介して信号処理回路７０に出力させる。
次に、このように概要構成される固体撮像素子１にあって、画素アレイ部１０に設けられた画素１１、及びＡＤ変換部群３０に設けられたＡＤ変換部３０ａの構成について説明する。
[２．画素の構成 ]
図２に、画素（単位画素）１１の代表的な構成例を示す。この画素１１は、光電変換素子と４つのトランジスタで構成される、いわゆる４トランジスタ形態の画素である。
画素１１は、光電変換素子としてのフォトダイオード１２と、転送トランジスタ１３、増幅トランジスタ１４、選択トランジスタ１５、及びリセットトランジスタ１６の４つのトランジスタを能動素子として有する。これらのトランジスタは、行走査回路２０により制御される。
フォトダイオード１２は、入射する光を、その光量に応じた電荷に光電変換する。転送トランジスタ１３は、フォトダイオード１２とフローティング拡散層（Floating Diffusion）ＦＤとの間に接続され、フォトダイオード１２の電荷をＦＤに転送する。転送トランジスタ１３のゲートに転送制御線を通じて行走査回路２０から転送信号ＴＲが与えられることで、フォトダイオード１２で光電変換された電荷がＦＤに転送される。
ＦＤには、増幅トランジスタ１４のゲートが接続されている。増幅トランジスタ１４は、選択トランジスタ１５を介して列信号線３１に接続され、選択トランジスタ１５と共に、画素１１外の定電流源１７とソースフォロアを構成している。選択制御線を通して選択信号ＳＥＬが選択トランジスタ１５のゲートに与えられて選択トランジスタ１５がオンすると、増幅トランジスタ１４はＦＤの電位を増幅してその電位に応じた電圧を列信号線３１に出力する。各画素１１から出力された信号電圧は、列信号線３１を通じて、各列のＡＤ変換部３０ａに出力される。
リセットトランジスタ１６は、電源ラインＶＤＤとＦＤとの間に接続される。このリセットトランジスタ１６のゲートに、リセット制御線を通して行走査回路２０からリセット信号ＲＳＴが与えられることで、ＦＤの電位が電源ラインＶＤＤの電位にリセットされる。
より具体的には、画素１１をリセットするときは、転送信号ＴＲにより転送トランジスタ１３をオン（活性化）してフォトダイオード１２に溜まったノイズ成分の電荷をＦＤに掃き捨てる。次いで転送トランジスタ１３をオフ、リセットトランジスタ１６をオンして電源ラインＶＤＤから基準電位を導入し、リセットトランジスタ１６をオフする。これにより、ＦＤは基準電位からノイズ成分の電位を差し引いたリセットレベルの電圧となる。そして、このときのＦＤの電圧を増幅トランジスタ１４、選択トランジスタ１５を通してアナログ信号として列信号線３１に出力する。この出力が画素１１のリセット時の画素信号、すなわちリセットレベルの画素信号（リセット成分）であり、ＦＤをプリチャージするＰ相期間の出力であることからＰ相出力とも呼ばれる（図３を参照）。
次に、上記Ｐ相期間で転送トランジスタ１３がオフとなった後、画素にはフォトダイオード１２により光電変換された電荷が蓄積される。そこで、転送トランジスタ１３をオンしてフォトダイオード１２に蓄積された電荷をＦＤに転送する。このときＦＤがリセットレベルの電位であれば、ＦＤはリセットレベルからさらに受光量に応じた電位が低下した電圧となる。そして、このときのＦＤの電圧を増幅トランジスタ１４、選択トランジスタ１５を通してアナログ信号として列信号線３１に出力する。この出力が画素１１の撮像時の画素信号（データ成分）であり、データ成分を取得するＤ相期間の出力であることからＤ相出力とも呼ばれる（図３を参照）。
そして、Ｄ相出力とＰ相出力との差分をとることにより、画素１１ごとの出力のＤＣ成分のばらつきだけでなく、ＦＤリセットノイズ等も画像信号から除去することができる。これらの動作は、転送トランジスタ１３、選択トランジスタ１５及びリセットトランジスタ１６の各ゲートが行単位で接続されていることから、一行分の各画素１１について同時に並列的に行われる。Ｄ相出力とＰ相出力の差分を算出しデジタル信号化する処理は、ＡＤ変換部３０ａによって実行される。Ｄ相出力及びＰ相出力は、画素から読み出された原始的な信号であることから、以下では便宜的に原始画素信号と呼ぶことがある。
なお、図２では、全てのトランジスタをＮチャンネルトランジスタとした構成を例示したが、一部または全部をＰチャンネルトランジスタとしても同様の構成が可能である。また、転送トランジスタ１３が無い構成、選択トランジスタ１５を無くして電源全体で選択制御を行う構成、複数の画素で任意の構成要素を共有する構成等としてもよい。
[３．ＡＤ変換部の構成 ]
ＡＤ変換部３０ａは、比較器３２とカウンタ３５とを有し、画素１１から出力されたリセットレベルのノイズ成分を含むアナログの画素信号を、ノイズ成分を除去した所定ビット数のデジタル信号に変換して出力する。なお、カウンタ３５は、後に詳述するカウンタ３５ａ及びカウンタ３５ｂからなるが、これらを総称してカウンタ３５と表記する。
比較器３２には、画素１１から出力された画素信号Ｖｘが列信号線３１を介して入力され、参照信号生成回路６０で生成されたランプ信号Rampがランプ信号線６１を介して入力される。ランプ信号Rampは、時間的に所定の傾きを持って線形に変化するスロープ波形の信号である。比較器３２は、画素１１から出力された画素信号Ｖｘと、参照信号生成回路６０で生成されたランプ信号Rampとを比較し、これらの信号の電圧レベルの大小に応じて、Ｈ（High）レベルまたはＬ（Low）レベルの比較信号を出力する回路である。そのため、画素信号Ｖｘとランプ信号Rampの大小関係が入れ替わったときに、カウンタ３５に出力される比較信号が反転する。
カウンタ３５には、上記の比較器３２から比較信号Compが入力され、タイミング制御回路５０からクロック信号線６６を介してクロック信号CLKが入力される。カウンタ３５は、ランプ信号Rampの変動開始に同期してクロック信号CLKのパルスカウントを開始し、比較信号Compが反転するまでにカウントされたクロック信号CLKのパルス数を計測することによりアナログの画素信号Ｖｘをデジタル信号に変換する。具体的な動作は次述するが、画素信号Ｖｘとランプ信号Rampとの大小関係が入れ替わるまでの時間量（比較時間）を、タイミング制御回路５０から出力されるクロック信号CLKのパルス数をカウントすることでデジタル値に変換する。これにより、カウンタ３５は、リセットレベル等のノイズを含んだアナログの画素信号Ｖｘ（原始画素信号）を、ノイズを除去したデジタルの画素信号Ｖｘに変換して出力する機能を有している。
なお、カウンタ３５によりカウントされた比較時間のカウント値を保持するメモリ手段（例えばｎビットのラッチ回路）を設けることは好ましい構成形態である。このような構成によれば、比較器３２による比較及びカウントと、カウント値の出力との並列動作ができ、高速並列動作が可能となる。
カウンタ３５は、アップカウンタ、ダウンカウンタ、アップダウンカウンタのいずれを用いても上記機能を実現することができる。ここでは、まず基本的な作用を説明するため、アップダウンカウンタを用いた場合を例として説明する。
図３に、固体撮像素子１の動作例を説明するためのタイミングチャートを示す。この図において、(ａ)は画素１１から比較器３２に出力される画素信号（原始画素信号）Ｖｘ、(ｂ)は参照信号生成回路６０から比較器３２に供給されるランプ信号Rampを示す。また(ｃ)は比較器３２からカウンタ３５に出力される比較信号Comp、(ｄ)はタイミング制御回路５０からカウンタ３５に供給されるクロック信号CLKを示す。
各画素１１から出力される画素信号Ｖｘは、図３(ａ)に示すように、フローティング拡散層ＦＤをプリチャージするＰ相期間では、基準電位からわずかに低下したリセットレベルの画素信号（リセット成分）が出力される。リセット成分は、電源ラインＶＤＤから基準電位の導入後、通常では短時間で一定レベルになる。また、画像データを取得するＤ相期間では、画素１１のフォトダイオード１２に蓄積された電荷がＦＤに転送され、受光量に応じた画素信号（データ成分）が出力される。データ成分は、受光量に応じて転送開始とともに大きく変化し、その後時間の経過に伴ってほぼ一定レベルになる。
参照信号生成回路６０から供給されるランプ信号Rampは、図３(ｂ)に示すように、リセットレベルの画素信号を基準として設定された所定の初期電圧から一定の傾きで電圧が降下するスロープ状の信号である。ランプ信号Rampは、画素信号の電圧変化が小さいＰ相の期間よりも、電圧変化が大きいＤ相の期間が長くなっている。なお、参照信号生成回路６０は、Ｐ相期間とＤ相期間の切替え時に一旦リセットされ、Ｐ相期間及びＤ相期間の開始時には、オートゼロ処理により調整された上記初期値の一定電圧のランプ信号が出力される。
比較器３２は、画素１１から出力される画素信号Ｖｘと、参照信号生成回路６０から供給されるランプ信号Rampとを比較し、比較結果を比較信号Compとして出力する。図示する構成例においては、画素信号Ｖｘの電圧がランプ信号Rampの電圧以下であるときにＨレベル、画素信号Ｖｘの電圧がランプ信号Rampの電圧を超えているときにＬレベルの比較信号を出力する。すなわち、比較器３２は、単位時間当たり一定の傾きで降下するランプ信号の電圧が画素信号の電圧と同一になり、さらにランプ信号の電圧が低下して画素信号の電圧未満になると、図３(ｃ)に示すようにＨレベルからＬレベルに遷移する比較信号を出力する。
タイミング制御回路５０は、図３(ｄ)に示すような所定周波数のクロック信号CLK、例えば、５００ＭＨｚのクロック信号を生成し、クロック信号線６６を介して各列のカウンタ３５に供給する。
カウンタ３５は、ランプ信号Rampのレベル変化（減少スロープ開始）に同期して、タイミング制御回路５０から供給されるクロック信号CLKのパルスカウントを開始し、ランプ信号Rampとカウント値が時間的に一対一の対応関係で変化する。そして、比較器３２から入力される比較信号が反転するまでクロック信号CLKのパルスカウントを実行し、カウント開始から比較信号Compが反転するまでにカウントされたクロック信号CLKのパルス数を計測する。すなわち、ランプ信号の変動開始からランプ信号Rampと画素信号Ｖｘとの大小関係が逆転するまでの時間量（アナログ値）を、クロック信号のパルス数をカウントすることによってカウント値というデジタル値に変換する。
カウンタ３５によるカウントは、図３(ｅ)に示すように、Ｐ相期間にリセット成分を計測する第１回目のカウントと、Ｄ相期間にデータ成分を計測する第２回目のカウントの二回実行される。ここで、カウンタ３５が、アップカウンタまたはダウンカウンタのようにＰ相及びＤ相とも一方向にカウントするカウンタである場合には、第１回目のカウント終了後にカウント値の反転が行われ、第２回目のカウントの初期値となる。例えば(ｅ)に示すように、第１回目のカウントのカウント値がＣｐであった場合に、Ｐ相期間が終了すると図示省略するカウンタ制御回路によりカウント値の反転が行われ、Ｄ相期間の第２回目のカウントは初期値が−Ｃｐから開始される。
第２回目のカウントは第１回目のカウントと同様に行われる。すなわち、カウンタ３５はランプ信号Rampの電圧降下開始に同期してクロック信号CLKのパルスカウントを開始し、比較器３２から出力される比較信号Compが反転するまでのクロック信号CLKのパルス数をカウントする。そして、カウント開始から比較信号Compが反転するまでにカウントされたクロック信号CLKのパルス数を計測する。
このようにして計測されたカウント値は、図３(ｅ)において明らかなように、リセット成分を含んだデータ成分のカウント値から、リセット成分のカウント値を差し引いたクロック信号CLKのパルス数である。すなわち、画素１１により得られた原始画素信号からリセットレベルのノイズ成分を除去し、かつアナログ信号である原始画素信号を所定ビット数のデジタル信号にＡＤ変換して、デジタル化した画素信号が出力される。
以上は、カウンタ３５をアップカウンタとした場合を例に説明したが、カウンタ３５がダウンカウンタの場合についても同様である。なお、カウンタ３５がアップダウンカウンタの場合には、Ｐ相期間の第１回目のカウントをダウンカウントとし、Ｄ相期間の第２回目のカウントをアップカウントとするものであり、行われる処理（差分処理及びデジタル化）は同様である。
ここで、図１６，図１７に示したように、従来の固体撮像素子では、ＡＤ変換部群１３０を構成するカウンタ１３５，１３５…が全て同じ動作形態のカウンタで構成されていた。そのため、デジタル信号のビット数に応じて直列接続されたＦＦ回路における、同一ビットのＦＦ回路が全列同時に動作し、カウント動作時のピーク電流が大きくなるという課題があった。またピーク電流が大きいと寄生抵抗により電源ラインのＩＲドロップ量が大きくなり、電源回路の動作マージンに余裕がなくなるという課題があった。
本発明においては、これらの課題を解決するため、以下のようにＡＤ変換部群３０を構成している。以下、ＡＤ変換部群３０の詳細構成について説明する。
[４．ＡＤ変換部群の詳細構成]
固体撮像素子１においては、ＡＤ変換部群３０を構成する複数のＡＤ変換部３０ａ，３０ａ…のうち、一部のＡＤ変換部は、カウンタ３５がクロック信号CLKの立ち上がりでカウント動作するポジティブエッジトリガのカウンタ３５ａである。そして、残りのＡＤ変換部は、カウンタがクロック信号CLKの立ち下がりでカウント動作するネガティブエッジトリガのカウンタ３５ｂで構成される。
すなわち、並列に並んだ多数のカウンタのうち一部のＡＤ変換部のカウンタ３５ａがクロック信号CLKの立ち上がりでカウント動作（カウント出力が変化）し、残りのＡＤ変換部のカウンタ３５ｂがクロック信号CLKの立ち下がりでカウント動作する。このため、固体撮像素子１では全てのカウンタが一斉に同一動作することがなく、ピーク電流を抑制することができる。以下、ポジティブエッジトリガを「Ｐエッジトリガ」、ネガティブエッジトリガを「Ｎエッジトリガ」と略記する。
この場合において、ＡＤ変換部３０ａの半数がＰエッジトリガのカウンタ３５ａを備えたＡＤ変換部、残りの半数がＮエッジトリガのカウンタ３５ｂを備えたＡＤ変換部とすれば、ピーク電流値を半減し電源回路の動作マージンを確保できる。また、Ｐエッジトリガのカウンタ３５ａと、Ｎエッジトリガのカウンタ３５ｂとが交互に配置されるような構成（例えばカウンタ３５ａを奇数列、カウンタ３５ｂを偶数列に配置する構成）によれば、駆動電流の分布を均一化することができる。
図４に、ＡＤ変換部群３０におけるカウンタブロックの構成を例示する。カウンタブロックは、画素１１の各列に対応するカウンタ（カウンタカラム）３５ａ，３５ｂ…及びカウンタ制御回路３６が基板上に並んで一体的に形成される。カウンタブロックにおけるＰエッジトリガのカウンタ３５ａと、Ｎエッジトリガのカウンタ３５ｂとは、カウンタブロックを構成するカウンタ総数の半分ずつ、交互に並んで配置される。各カウンタ３５は、同図中に示すように、デジタル信号のビット数（変換ビット数）に応じた複数のＦＦ回路により構成される。
以降では、Ｐエッジトリガのカウンタ３５ａ、及びＮエッジトリガのカウンタ３５ｂについて詳細に説明する。
[４−１．ＰエッジトリガのカウンタとＮエッジトリガのカウンタ]
（１）Ｐエッジトリガのカウンタ
まず、Ｐエッジトリガのカウンタ３５ａとＮエッジトリガのカウンタ３５ｂの、具体的な構成及び作用について、図５及び図６を併せて参照しながら説明する。本実施形態は、Ｐエッジトリガのカウンタ３５ａ及びＮエッジトリガのカウンタ３５ｂともにアップカウンタとした構成を例示する。ここで、図５は、(ａ)Ｐエッジトリガのカウンタ３５ａの構成例と、(ｂ)そのタイミングチャートである。図６は、(ａ)Ｎエッジトリガのカウンタ３５ｂの構成例と、(ｂ)そのタイミングチャートである。両図(ｂ)の波形は、上段からクロック信号CLK、１段目のＦＦ回路の出力Ｑ0、２段目のＦＦ回路の出力Ｑ1、３段目のＦＦ回路の出力Ｑ2である。
図５(ａ)に示すＰエッジトリガのカウンタ３５ａは、ＰエッジトリガのＤ−ＦＦ（Delay-Flip Flop）を利用したＴ−ＦＦ（Toggle-Flip Flop）３７ａ0，３７ａ1，３７ａ2…を、デジタル信号のビット数に応じた段数分接続した構成例である。すなわち、カウンタ３５ａは、１段目のＦＦ回路３７ａ0，２段目のＦＦ回路３７ａ1，３段目のＦＦ回路３７ａ2…が直列接続されて構成される。
１段目のＦＦ回路３７ａ0では、クロック端子Ｃ0にクロック信号線６６が接続されており（図１を参照）、タイミング制御回路５０から出力されたクロック信号CLKが入力される。また、ＦＦ回路３７ａ0の反転出力端子Ｑ0バーとデータ端子Ｄ0とが接続され、出力端子Ｑ0から１段目（第０ビット）のカウント値が出力される。
２段目のＦＦ回路３７ａ1では、クロック端子Ｃ1に１段目のＦＦ回路３７ａ0の反転出力端子Ｑ0バーが接続され、１段目のＦＦ回路３７ａ0の反転出力が入力される。また、ＦＦ回路３７ａ1の反転出力端子Ｑ1バーとデータ端子Ｄ1が接続され、出力端子Ｑ1から２段目（第１ビット）のカウント値が出力される。
３段目のＦＦ回路３７ａ2では、クロック端子Ｃ2に２段目のＦＦ回路３７ａ1の反転出力端子Ｑ1バーが接続され、２段目のＦＦ回路３７ａ1の反転出力が入力される。また、ＦＦ回路３７ａ2の反転出力端子Ｑ2バーとデータ端子Ｄ2が接続され、出力端子Ｑ2から３段目（第２ビット）のカウント値が出力される。４段目（第３ビット）以降のＦＦ回路３７ａ3…は、２段目，３段目のＦＦ回路３７ａ1，３７ａ2と同様に接続され、同様に動作する。
このように構成されるＰエッジトリガのカウンタ３５ａは、図５(ｂ)に示すように動作する。各段のＦＦ回路の出力端子Ｑ0，Ｑ1，Ｑ2，…から出力される初期の出力（カウント値）は全ビットとも０である。
まず、１段目のＦＦ回路３７ａ0は、入力されたクロック信号CLKの１つ目のパルスＰ1の立ち上がりで時刻ｔ１に出力が０から１（ＬレベルからＨレベル）に遷移し、２つ目のパルスＰ2の立ち上がりで時刻ｔ3に出力が１から０に遷移する。３つ目以降のパルスＰ3…についても同様であり、クロック信号CLKのパルスの立ち上がりごとにカウント値が１，０，１，０…のように変化する。
２段目のＦＦ回路３７ａ1は、クロック端子Ｃ1に１段目のＦＦ回路３７ａ0の反転出力端子Ｑ0バーが接続されており、１段目のＦＦ回路３７ａ0の反転出力が入力される。このため、２段目のＦＦ回路３７ａ1は、１段目のＦＦ回路３７ａ0の反転出力が０から１に変化したとき（出力が１から０に変化したとき）に、出力が変化する。具体的には、２段目のＦＦ回路３７ａ1は、カウント開始後に１段目のＦＦ回路３７ａ0の出力が最初に１から０に変化する時刻ｔ3に出力が０から１に遷移し、２回目に変化する時刻ｔ7に１から０に遷移する。３回目以降も同様であり、１段目のＦＦ回路３７ａ0の出力が１から０に変化するたびにカウント値が１，０，１，０…のように変化する。この動作は、微小な遅れを無視すると、いずれもクロック信号CLKのパルスの立ち上がりのタイミングである。
３段目のＦＦ回路３７ａ2は、クロック端子Ｃ1に２段目のＦＦ回路３７ａ1の反転出力端子Ｑ1バーが接続されており、２段目のＦＦ回路３７ａ1の反転出力が入力される。このため、３段目のＦＦ回路３７ａ2は、２段目のＦＦ回路３７ａ1の反転出力が０から１（出力が１から０）に変化したときに、出力が変化する。具体的には、カウント開始後に２段目のＦＦ回路３７ａ1の出力が最初に１から０に変化する時刻ｔ7に出力が０から１に遷移し、２回目に変化する時刻ｔ15に１から０に遷移する。３回目以降も同様であり、２段目のＦＦ回路３７ａ1の出力が１から０に変化するたびにカウント値が１，０，１，０…のように変化する。この動作も、微小な遅れを無視すると、いずれもクロック信号CLKのパルスの立ち上がりタイミングである。
４段目以降のＦＦ回路３７ａ3…についても、各クロック端子に前段のＦＦ回路の反転出力端子が接続されており、前段のＦＦ回路の反転出力が入力される。従って、４段目以降のＦＦ回路の動作は、２段目，３段目のＦＦ回路の動作と同様であり、前段のＦＦ回路の反転出力が０から１（出力が１から０）に変化するたびにカウント値が１，０，１，０…のように変化する。この動作も、微小な遅れを無視すると、いずれもクロック信号CLKのパルスの立ち上がりタイミングである。なお、同期式のＦＦ回路を用いた場合には遅れを生じることなく、全段のＦＦ回路がクロック信号CLKのパルスの立ち上がりのタイミングに同期して動作する。
（２）Ｎエッジトリガのカウンタ
図６に示すＮエッジトリガのカウンタ３５ｂは、ＮエッジトリガのＤ−ＦＦを利用したＴ−ＦＦ３７ｂ0，３７ｂ1，３７ｂ2…を、デジタル信号のビット数に応じた段数分接続した構成例である。すなわち、カウンタ３５ｂは、１段目のＦＦ回路３７ｂ0，２段目のＦＦ回路３７ｂ1，３段目のＦＦ回路３７ｂ2…が直列接続されて構成される。
１段目のＦＦ回路３７ｂ0では、クロック端子Ｃ0にクロック信号線６６が接続されており、タイミング制御回路５０から出力されたクロック信号CLKが入力される。また、ＦＦ回路３７ｂ0の出力端子Ｑ0とデータ端子Ｄ0とが接続され、出力端子Ｑ0から１段目（第０ビット）のカウント値が出力される。
２段目のＦＦ回路３７ｂ1では、クロック端子Ｃ1に１段目のＦＦ回路３７ｂ0の出力端子Ｑ0が接続され、１段目のＦＦ回路３７ｂ0の出力が入力される。また、ＦＦ回路３７ｂ1の出力端子Ｑ1とデータ端子Ｄ1が接続され、出力端子Ｑ1から２段目（第１ビット）のカウント値が出力される。
３段目のＦＦ回路３７ｂ2では、クロック端子Ｃ2に２段目のＦＦ回路３７ｂ1の出力端子Ｑ1が接続され、２段目のＦＦ回路３７ｂ1の出力が入力される。また、ＦＦ回路３７ｂ2の出力端子Ｑ2とデータ端子Ｄ2が接続され、出力端子Ｑ2から３段目（第２ビット）のカウント値が出力される。以下、４段目（第３ビット）以降のＦＦ回路３７ｂ3…は、２段目，３段目のＦＦ回路３７ｂ1，３７ｂ2と同様に接続され、同様に動作する。
このように構成されるＮエッジトリガのカウンタ３５ｂは、図６(ｂ)に示すように動作する。各段のＦＦ回路の出力端子Ｑ0，Ｑ1，Ｑ2，…から出力される初期の出力（カウント値）は全ビットとも０である。
まず、１段目のＦＦ回路３７ｂ0は、入力されたクロック信号CLKの１つ目のパルスＰ1の立ち下がりで時刻ｔ2に出力が０から１（ＨレベルからＬレベル）に遷移し、２つ目のパルスＰ2の立ち下がりで時刻ｔ4に出力が１から０に遷移する。３つ目の以降のパルスＰ3…についても同様であり、クロック信号CLKのパルスの立ち下がりごとにカウント値が１，０，１，０…のように変化する。
２段目のＦＦ回路３７ｂ1は、クロック端子Ｃ1に１段目のＦＦ回路３７ｂ0の出力端子Ｑ0が接続されており、１段目のＦＦ回路３７ｂ0の出力が入力される。このため、２段目のＦＦ回路３７ｂ1は、１段目のＦＦ回路３７ｂ0の出力が１から０に変化したときに、出力が変化する。具体的には、２段目のＦＦ回路３７ｂ1は、カウント開始後に１段目のＦＦ回路３７ｂ0の出力が最初に１から０に変化する時刻ｔ4に出力が０から１に遷移し、２回目変化する時刻ｔ8に１から０に遷移する。３回目以降についても同様であり、１段目のＦＦ回路３７ｂ0の出力が１から０に変化するたびにカウント値が１，０，１，０…のように変化する。この動作は、微小な遅れを無視すると、いずれもクロック信号CLKのパルスの立ち下がりのタイミングである。
３段目のＦＦ回路３７ｂ2は、クロック端子Ｃ1に２段目のＦＦ回路３７ｂ1の出力端子Ｑ1が接続されており、２段目のＦＦ回路３７ｂ1の出力が入力される。このため、３段目のＦＦ回路３７ｂ2は、２段目のＦＦ回路３７ｂ1の出力が１から０に変化したときに、出力が変化する。具体的には、３段目のＦＦ回路３７ｂ2は、カウント開始後に２段目のＦＦ回路３７ｂ1の出力が最初に１から０に変化する時刻ｔ8に出力が０から１に遷移し、２回目に変化する時刻ｔ16に１から０に遷移する。３回目以降も同様であり、２段目のＦＦ回路３７ｂ1の出力が１から０に変化するたびにカウント値が１，０，１，０…のように変化する。この動作も、微小な遅れを無視すると、いずれもクロック信号CLKのパルスの立ち下がりタイミングである。
４段目以降のＦＦ回路３７ｂ3…についても、各クロック端子に前段のＦＦ回路の出力端子が接続されており、前段のＦＦ回路の出力が入力される。従って、４段目以降のＦＦ回路の動作は、２段目，３段目のＦＦ回路３７ｂ1の動作と同様であり、前段のＦＦ回路の出力が１から０に変化するたびにカウント値が１，０，１，０…のように変化する。この動作も、微小な遅れを無視すると、いずれもクロック信号CLKのパルスの立ち下がりタイミングである。なお、同期式のカウンタを用いた場合には遅れを生じることなく、各段のカウンタともクロック信号CLKのパルスの立ち下がりのタイミングに同期して動作する。
以上のような動作の結果、図５(ｂ)及び図６(ｂ)から明らかなように、これらのＰエッジトリガのカウンタ３５ａ及びＮエッジトリガのカウンタ３５ｂは、ともにアップカウンタとして機能する。両カウンタの動作時期についてまとめると、Ｐエッジトリガのカウンタ３５ａは、カウンタを構成する各段のＦＦ回路３７ａ0，３７ａ1，３７ａ2…が、いずれもクロック信号の立ち上がりタイミング、すなわち時刻ｔ１，ｔ3，ｔ5，ｔ7…に動作する。一方、Ｎエッジトリガのカウンタ３５ｂは、このカウンタを構成する各段のＦＦ回路３７ｂ0，３７ｂ1，３７ｂ2…が、いずれもクロック信号CLKの立ち下がりタイミング、すなわち時刻ｔ2，ｔ4，ｔ6，ｔ8…に動作する。つまり、図５(ｂ)と図６(ｂ)とを対比して明らかなように、Ｐエッジトリガのカウンタ３５ａとＮエッジトリガのカウンタ３５ｂとは、対応する各段のＦＦ回路が、クロック信号CLKのパルス周期の半周期分（半クロック分）ずれて動作する。
このため、カウンタを駆動する駆動電流が時間的に分散され、ピーク電流を抑制することができ、電源ラインのＩＲドロップ量を抑制し、電源回路の動作マージンを確保することができる。特に、固体撮像素子１では、Ｐエッジトリガのカウンタ３５ａとＮエッジトリガのカウンタ３５ｂとを半数ずつ交互に並べて配置しているため、カウンタ動作時のピーク電流を従来比１／２に減少させることができ、且つ電流分布を均一化できる。
以上では、Ｐエッジトリガのカウンタ３５ａ及びＮエッジトリガのカウンタ３５ｂを共にアップカウンタとした構成を例示したが、上記説明から明らかなように、両カウンタをダウンカウンタまたはアップダウンカウンタとすることもできる。また、説明簡明化のため、両カウンタともＤ−ＦＦを利用した構成を例示したが、適宜他のＦＦを利用して構成してもよい。例えば、ＰエッジトリガのＪＫ−ＦＦとＮエッジトリガのＪＫ−ＦＦを利用して同様に構成することができ、Ｄ−ＦＦとＪＫ−ＦＦとを組み合わせて同様の構成を得ることができる。
[４−２．アップカウンタとダウンカウンタ]
次に、Ｐエッジトリガのカウンタ３５ａ及びＮエッジトリガのカウンタ３５ｂのうち、一方をアップカウンタとし、他方をダウンカウンタとする構成について説明する。説明を簡明化するため、図５に示したＰエッジトリガのカウンタ３５ａをアップカウンタとし、図７に示すＮエッジトリガのカウンタ３５ｂ’をダウンカウンタとする形態について説明する。
なお、図６に示したＮエッジトリガのカウンタ（アップカウンタ）３５ｂとの混同を避けるため、図７に示すＮエッジトリガのカウンタ（ダウンカウンタ）については符号を３５ｂ’とし、ＦＦ回路についても同様に符号「’」を付して表記する。また、本項においては、説明の便宜上から、図５のＰエッジトリガのカウンタ３５ａをアップカウンタ、図７のＮエッジトリガのカウンタ３５ｂ’をダウンカウンタと表記する。
図７は、(ａ)ダウンカウンタ３５ｂ’の構成例と、(ｂ)そのタイミングチャートであり、(ｂ)に示す各波形は、上段からクロック信号CLK、１段目のＦＦ回路の出力Ｑ0、２段目のＦＦ回路の出力Ｑ1、３段目のＦＦ回路の出力Ｑ2である。
図７(ａ)に示すダウンカウンタ３５ｂ’は、ＮエッジトリガのＤ−ＦＦを利用したＴ−ＦＦ３７ｂ0’，３７ｂ1’，３７ｂ2’…を、デジタル信号のビット数に応じた段数分接続した構成例である。すなわち、ダウンカウンタ３５ｂ’は、１段目のＦＦ回路３７ｂ0’，２段目のＦＦ回路３７ｂ1’，３段目のＦＦ回路３７ｂ2’…が直列接続されて構成される。
１段目のＦＦ回路３７ｂ0’では、クロック端子Ｃ0にクロック信号線６６が接続されており、タイミング制御回路５０から出力されたクロック信号CLKが入力される。また、ＦＦ回路３７ｂ0’の反転出力端子Ｑ0バーとデータ端子Ｄ0とが接続され、出力端子Ｑ0から１段目（第０ビット）のカウント値が出力される。
２段目のＦＦ回路３７ｂ1’においては、クロック端子Ｃ1に１段目のＦＦ回路３７ｂ0’の反転出力端子Ｑ0バーが接続され、１段目のＦＦ回路３７ｂ0’の反転出力が入力される。また、ＦＦ回路３７ｂ1’の反転出力端子Ｑ1バーとデータ端子Ｄ1が接続され、出力端子Ｑ1から２段目（第１ビット）のカウント値が出力される。
３段目のＦＦ回路３７ｂ2’においては、クロック端子Ｃ2に２段目のＦＦ回路３７ｂ1’の反転出力端子Ｑ1バーが接続され、２段目のＦＦ回路３７ｂ1’の反転出力が入力される。また、ＦＦ回路３７ｂ2’の反転出力端子Ｑ2バーとデータ端子Ｄ2が接続され、出力端子Ｑ2から３段目（第２ビット）のカウント値が出力される。４段目（第３ビット）以降のＦＦ回路３７ｂ3’…は、２段目，３段目のＦＦ回路３７ｂ1’，３７ｂ2’と同様に接続され、同様に動作する。
このように構成されるＮエッジトリガのダウンカウンタ３５ｂ’は、図７(ｂ)に示すように動作する。各段のＦＦ回路の出力端子Ｑ0，Ｑ1，Ｑ2，…から出力される初期の出力（カウント値）は全ビットとも０である。
まず、１段目のＦＦ回路３７ｂ0’は、入力されたクロック信号CLKの１つ目のパルスＰ1の立ち下がりで時刻ｔ2に出力が０から１（ＬレベルからＨレベル）に遷移し、２つ目のパルスＰ2の立ち下がりで時刻ｔ4に出力が１から０に遷移する。３つ目以降のパルスＰ3…についても同様であり、クロック信号CLKのパルスの立ち下がりごとにカウント値が１，０，１，０…のように変化する。
２段目のＦＦ回路３７ｂ1’は、クロック端子Ｃ1に１段目のＦＦ回路３７ｂ0’の反転出力端子Ｑ0バーが接続されており、１段目のＦＦ回路３７ｂ0’の反転出力が入力される。このため、２段目のＦＦ回路３７ｂ1は、１段目のＦＦ回路３７ｂ0’の反転出力が１から０に変化したとき（出力が０から１に変化したとき）に、出力が変化する。具体的には、２段目のＦＦ回路３７ｂ1’は、カウント開始後に１段目のＦＦ回路３７ｂ0’の出力が最初に０から１に変化する時刻ｔ2に出力が０から１に遷移し、２回目に変化する時刻ｔ6に１から０に遷移する。３回目以降も同様であり、１段目のＦＦ回路３７ｂ0’の出力が０から１に変化するたびにカウント値が１，０，１，０…のように変化する。この動作は、微小な遅れを無視すると、いずれもクロック信号CLKのパルスの立ち下がりのタイミングである。
３段目のＦＦ回路３７ｂ2’は、クロック端子Ｃ1に２段目のＦＦ回路３７ｂ1’の反転出力端子Ｑ1バーが接続されており、２段目のＦＦ回路３７ｂ1’の反転出力が入力される。このため、３段目のＦＦ回路３７ｂ2’は、２段目のＦＦ回路３７ｂ1’の反転出力が１から０（出力が０から１）に変化したときに、出力が変化する。具体的には、３段目のＦＦ回路３７ｂ2’は、カウント開始後に２段目のＦＦ回路３７ｂ1’の出力が最初に０から１に変化する時刻ｔ2に出力が０から１に遷移し、２回目に変化する時刻ｔ10に１から０に遷移する。３回目以降も同様であり、２段目のＦＦ回路３７ｂ1’の出力が０から１に変化するたびにカウント値が１，０，１，０…のように変化する。この動作も、微小な遅れを無視すると、いずれもクロック信号CLKのパルスの立ち下がりタイミングである。
４段目以降のＦＦ回路３７ｂ3’…についても、各クロック端子に前段のＦＦ回路の反転出力端子が接続されており、前段のＦＦ回路の反転出力が入力される。従って、４段目以降のＦＦ回路の動作は、２段目，３段目のＦＦ回路の動作と同様であり、前段のＦＦ回路の反転出力が１から０（出力が０から１）に変化するたびにカウント値が１，０，１，０…のように変化する。この動作も、微小な遅れを無視すると、いずれもクロック信号CLKのパルスの立ち上がりタイミングである。なお、同期式のＦＦ回路を用いた場合には遅れを生じることなく、全段のＦＦ回路がクロック信号CLKのパルスの立ち下がりのタイミングに同期して動作する。
以上のような動作の結果、図７(ｂ)から明らかなように、このＮエッジトリガのカウンタ３５ｂ’はダウンカウンタとして機能する。そのうえで、図５(ｂ)に示すアップカウンタ３５ａと図７(ｂ)に示すダウンカウンタ３５ｂ’の動作時期についてまとめると、以下のようになる。まず、アップカウンタ３５ａは、このカウンタを構成する各段のＦＦ回路３７ａ0，３７ａ1，３７ａ2…が、いずれもクロック信号CLKの立ち上がりタイミングすなわち時刻ｔ１，ｔ3，ｔ5，ｔ7…に動作する。一方、ダウンカウンタ３５ｂ’は、このカウンタを構成する各段のＦＦ回路３７ｂ0，３７ｂ1，３７ｂ2…が、いずれもクロック信号CLKの立ち下がりタイミング、すなわち時刻ｔ2，ｔ4，ｔ6，ｔ10…に動作する。つまり、図５(ｂ)及び図７(ｂ)から明らかなように、アップカウンタ３５ａとダウンカウンタ３５ｂ’とは、各段のＦＦ回路の動作点がクロック信号のパルス周期の半周期分（半クロック分）以上ずれており、３段目以降では大きく離れて動作する。
このため、カウンタを駆動する駆動電流が時間的に分散され、ピーク電流を抑制することができ、電源ラインのＩＲドロップ量を抑制し、電源回路の動作マージンを確保することができる。特に、固体撮像素子１では、アップカウンタ３５ａとダウンカウンタ３５ｂ’とを半数ずつ交互に並べて配置しているため、カウンタ動作時のピーク電流を従来比１／２以下に減少させることができ、且つ電流分布を均一化することができる。
以上では、Ｐエッジトリガのカウンタ３５ａをアップカウンタとし、Ｎエッジトリガのカウンタ３５ｂ’をダウンカウンタとした構成を例示したが、これらを逆転した構成とすることもできる。また、説明簡明化のため、両カウンタともＤ−ＦＦを利用した構成を例示したが、適宜他のＦＦ回路を利用して構成してもよい。例えば、ＪＫ−ＦＦを利用したアップカウンタとダウンカウンタを利用して同様に構成することができ、Ｄ−ＦＦとＪＫ−ＦＦとを組み合わせて同様の構成を得ることができる。
[４−３．ＦＦ回路の具体的な構成例]
次に、Ｎエッジトリガのアップカウンタを構成するＦＦ回路と、Ｐエッジトリガのダウンカウンタを構成するＦＦ回路の具体的な構成例及び作用について、図８〜図１１を参照して説明する。なお、以上説明した各カウンタ及びＦＦ回路との混乱を避けるため、Ｎエッジトリガのアップカウンタ及びこれを構成するＦＦ回路を、それぞれアップカウンタ３５０ａ及びＦＦ回路３７０ａと表記する。同様に、Ｐエッジトリガのダウンカウンタ及びこれを構成するＦＦ回路を、それぞれダウンカウンタ３５０ｂ及びＦＦ回路３７０ｂと表記する。
図８は、アップカウンタ３５０ａを構成するＦＦ回路３７０ａの論理回路図、図９(ａ)(ｂ)は、それぞれ１段目，２段目のＦＦ回路の各部の動作状態を示すタイミングチャートである。また、図１０は、ダウンカウンタ３５０ｂを構成するＦＦ回路３７０ｂの論理回路図、図１１(ａ)(ｂ)は、それぞれ１段目，２段目のＦＦ回路の各部の動作状態を示すタイミングチャートである。なお、図９，図１１における波形は、それぞれ上段から、クロック信号CLK、各ＦＦ回路におけるノードＡ，ノードＢ，ノードＣの各位置の信号、及び各ＦＦ回路から出力されるカウンタ出力である。なお、図９及び図１１中に付記した一点鎖線は、各段の対応する動作タイミングを示すものである。
（１）Ｎエッジトリガのアップカウンタを構成するＦＦ回路
アップカウンタを構成するＦＦ回路３７０ａは、図８に示すように７つの素子（論理ゲート）を配線接続して構成される。素子１，２，３，６，７はインバータ、素子４はＮＯＲゲート、素子５はスイッチ素子（スイッチ回路）である。
ＦＦ回路３７０ａでは、素子６及び素子７が環状に接続されて第１のラッチ回路Ｌ1が形成され、素子３及び素子４が環状に接続されて第２のラッチ回路Ｌ2が形成され、第２のラッチ回路の出力が素子５を介して第１のラッチ回路に接続される。素子７の出力（第１のラッチ回路Ｌ1の出力）は、カウンタ出力としてＦＦ回路３７０ａから出力されるとともに、素子２を介して第２のラッチ回路Ｌ2に入力される。
素子２の出力及び素子３の出力が一方の入力に接続される素子４（ＮＯＲゲート）の他方の入力には、カウンタ制御回路から制御信号が供給され、カウント動作のオンオフが制御される。具体的には、カウント時に制御信号が０（Ｌレベル）になり、素子２または素子３の出力レベルに応じて素子４の出力が０または１に変化する。カウント停止時には制御信号が１（Ｈレベル）になり、素子２及び素子３の出力レベルにかかわらず素子４の出力（第２のラッチ回路Ｌ2の出力）が０になる。
素子２，３，５，６にはイネーブル回路が付設されており、ＦＦ回路３７０ａの入力信号、及び素子１により反転された反転入力信号により活性化される。具体的には、素子２及び素子６は、入力信号が１（Ｈレベル）のときに活性化され、素子３及び素子５は、入力信号が０（Ｌレベル）のときに活性化される。素子５は、例えばＮＭＯＳトランジスタとＰＭＯＳトランジスタの互いのドレイン−ソースが接続されて構成される。
１段目のＦＦ回路にはタイミング制御回路５０から出力されたクロック信号（クロック）CLKが入力され、２段目以降は前段のＦＦ回路の出力（カウンタ出力）が入力される。
このように構成されるＦＦ回路３７０ａは、図９に示すように動作する。図９の(ａ)(ｂ)は、それぞれ１段目，２段目のＦＦ回路の各部の動作状態を示すタイミングチャートである。なお各段のＦＦ回路の初期の出力（カウント値）は全段とも０である。
まず、１段目のＦＦ回路３７０ａのクロックのノードに、クロック信号CLKの１つ目のパルスＰ1が入る。このとき、時刻ｔ1のパルスの立ち上がりで素子２及び素子６がイネーブルになり、素子３及び素子５がディセーブルになる。
そのため、素子６及び素子７からなる第１のラッチ回路Ｌ1にラッチされたカウント値が素子２で反転されてノードＡに伝わり、ノードＡの反転信号がノードＢに伝わる。具体的には、素子７の初期出力値０が素子２で反転されてノードＡの信号値が１（Ｈレベル）になり、これが素子４により反転されてノードＢの信号値が０（Ｌレベル）になる。このとき、素子３及び素子５はディセーブルであるため、素子４の出力が素子５によって遮断され、素子７から出力されるカウント値（カウンタ出力）は、素子６及び素子７による第１のラッチ回路Ｌ1にラッチされた信号値０が維持される。
次に、時刻ｔ2のパルスＰ1の立ち下がりで、素子２及び素子６がディセーブルになり、代わりに素子３及び素子５がイネーブルになる。そのため、素子３及び素子４からなる第２のラッチ回路Ｌ2にラッチされた信号値が素子５を通ってノードＣに伝わり、素子７で反転されて最初のカウンタ値の反転信号が出力される。具体的には、素子４の出力値０が素子５を通ってノードＣの信号値が０になり、これが素子７により反転されて、１段目のＦＦ回路のカウント値が時刻ｔ2に０から１（ＬレベルからＨレベル）に遷移する。
時刻ｔ3には、２つ目のパルスＰ2が立ち上がり、素子２及び素子６がイネーブルになり、素子３及び素子５がディセーブルになる。そのため、素子６及び素子７からなる第１のラッチ回路Ｌ1にラッチされたカウント値が素子２で反転されてノードＡに伝わり、ノードＡの反転信号がノードＢに伝わる。具体的には、素子７の出力値（カウント値）１が素子２で反転されてノードＡの信号値が０になり、これが素子４により反転されてノードＢの信号値が１になる。このとき、素子５がディセーブルのためノードＣの信号値は変わらず、第１のラッチ回路Ｌ1にラッチされたカウント値１が１段目のＦＦ回路の出力として維持される。
時刻ｔ4には、２つ目のパルスＰ2が立ち下がり、素子２及び素子６がディセーブルになり、素子３及び素子５がイネーブルになる。そのため、素子３及び素子４からなる第２のラッチ回路Ｌ2にラッチされた信号値が素子５を通ってノードＣに伝わり、素子７で反転されて先のカウンタ値の反転信号が出力される。具体的には、素子４の出力値１が素子５を通ってノードＣの信号値が１になり、これが素子７により反転されて、１段目のＦＦ回路のカウント値が時刻ｔ4に１から０（ＨレベルからＬレベル）に遷移する。
以降、クロック信号CLKのパルスが入るたびに上記動作が行われ、カウンタ出力値が０，１，０，１…と次のビットのカウンタへ伝わりカウント動作が行われる。
２段目のＦＦ回路３７０ａは、ＦＦ回路の入力信号がクロック信号CLKでなく、１段目のＦＦ回路のカウント出力である点を除き、上記１段目のＦＦ回路の動作と同様である。すなわち、１段目のＦＦ回路から出力されるカウント値のパルスをＳ1，Ｓ2，Ｓ3…としたときに、２段目のＦＦ回路では、クロック信号CLKのパルスＰ1，Ｐ2，Ｐ3…に代えてカウント値のパルスＳ1，Ｓ2，Ｓ3…を入力信号とすることで同様に動作する。
例えば、時刻ｔ２に１つ目のカウント値のパルスＳ1が立ち上がり、素子２及び素子６がイネーブルになり、素子３及び素子５がディセーブルになる。そのため、素子６及び素子７からなる第１のラッチ回路Ｌ1にラッチされたカウント値が素子２で反転されてノードＡに伝わり、ノードＡの反転信号がノードＢに伝わる。具体的には、素子７の初期出力値０が素子２で反転されてノードＡの信号値が１になり、これが素子４により反転されてノードＢの信号値が０になる。このとき、素子３及び素子５はディセーブルであるため、素子４の出力が素子５によって遮断され、素子７から出力されるカウント値は、第１のラッチ回路Ｌ1にラッチされた信号値０が維持される。
次に、時刻ｔ4のパルスＳ1の立ち下がりで、素子２及び素子６がディセーブルになり、代わりに素子３及び素子５がイネーブルになる。そのため、素子３及び素子４からなる第２のラッチ回路Ｌ2にラッチされた信号値が素子５を通ってノードＣに伝わり、素子７で反転されて最初のカウンタ値の反転信号が出力される。具体的には、素子４の出力値０が素子５を通ってノードＣの信号値が０になり、これが素子７により反転されて、２段目のＦＦ回路のカウント値が時刻ｔ4に０から１に遷移する。
時刻ｔ7には、２つ目のパルスＳ2が立ち上がり、素子２及び素子６がイネーブルになり、素子３及び素子５がディセーブルになる。そのため第１のラッチ回路Ｌ1にラッチされたカウント値が素子２で反転されてノードＡに伝わり、ノードＡの反転信号がノードＢに伝わる。具体的には、素子７の出力値（カウント値）１が素子２で反転されてノードＡの信号値が０になり、これが素子４により反転されてノードＢの信号値が１になる。このとき、素子５がディセーブルのためノードＣの信号値は変わらず、第１のラッチ回路Ｌ1にラッチされたカウント値１が２段目のＦＦ回路の出力として維持される。
時刻ｔ8には、２つ目のパルスＳ2が立ち下がり、素子２及び素子６がディセーブルになり、素子３及び素子５がイネーブルになる。そのため第２のラッチ回路Ｌ2にラッチされた信号値が素子５を通ってノードＣに伝わり、素子７で反転されて先のカウンタ値の反転信号が出力される。具体的には、素子４の出力値１が素子５を通ってノードＣの信号値が１になり、これが素子７により反転されて、２段目のＦＦ回路のカウント値が時刻ｔ8に１から０に遷移する。
以降、１段目のＦＦ回路からカウント値のパルスが入るたびに上記動作が行われ、カウンタ出力値が０，１，０，１…と次のビットのカウンタへ伝わりカウント動作が行われる。
以上説明した動作、及び図９(ａ)(ｂ)から理解されるように、このＦＦ回路３７０ａを直列接続したカウンタ回路３５０ａは、入力信号のパルスの立下りでカウント動作するアップカウンタ、すなわちＮエッジトリガのアップカウンタであることが分かる。
（２）Ｐエッジトリガのダウンカウンタを構成するＦＦ回路
次に、ダウンカウンタを構成するＦＦ回路３７０ｂは、図１０に示すように７つの素子（論理ゲート）を配線接続して構成される。素子１，２，３，６，７はインバータ、素子４はＮＯＲゲート、素子５はスイッチ素子である。
第２のＦＦ回路３７０ｂにおいても、素子６及び素子７により第１のラッチ回路Ｌ1が形成され、素子３及び素子４により第２のラッチ回路Ｌ2が形成されて、第２のラッチ回路Ｌ2の出力が素子５を介して第１のラッチ回路Ｌ1に接続される。素子７の出力（第１のラッチ回路Ｌ1の出力）は、カウンタ出力としてＦＦ回路３７０ｂから出力されるとともに、素子２を介して第２のラッチ回路Ｌ2に入力される。
また、素子２の出力及び素子３の出力が一方の入力に接続される素子４（ＮＯＲゲート）の他方の入力には、カウンタ制御回路から制御信号が供給され、カウント動作のオンオフが制御される。この制御は第１のＦＦ回路３７０ａと同様である。
素子２，３，５，６にはイネーブル回路が付設されており、ＦＦ回路３７０ｂの入力信号、及び素子１により反転された反転入力信号により活性化される。具体的には、素子２及び素子６は、入力信号が０（Ｌレベル）のときに活性化され、素子３及び素子５は、入力信号が１（Ｈレベル）のときに活性化される。１段目のＦＦ回路にはタイミング制御回路５０から出力されたクロック信号（クロック）CLKが入力され、２段目以降は前段のＦＦ回路の出力（カウンタ出力）が入力される。
以上の構成（図８及び図１０）から明らかなように、第１のＦＦ回路３７０ａと、第２のＦＦ回路３７０ｂとは、素子２，３，５，６に付設されたイネーブル回路の極性が正負反対である点を除き、同一かつ同数の論理ゲートを用いて構成される。
そして、第１のラッチ回路Ｌ1、第２のラッチ回路Ｌ2及びスイッチ回路（素子５）に含まれるイネーブル回路の極性が反転された第２のＦＦ回路３７０ｂは、図１１に示すように動作する。図１１の(ａ)(ｂ)は、図９(ａ)(ｂ)と同様に、それぞれ１段目，２段目のＦＦ回路の各部の動作状態を示すタイミングチャートである。なお、各段のＦＦ回路の初期の出力（カウント値）は全段とも０である。
まず、１段目のＦＦ回路３７０ｂのクロックのノードに、クロック信号CLKの１つ目のパルスＰ1が入る。このとき、時刻ｔ1のパルスの立ち上がりで素子３及び素子５がイネーブルになり、素子２及び素子６がディセーブルになる。そのため、素子３及び素子４からなる第２のラッチ回路Ｌ2にラッチされたノードＢの信号値が素子５を通ってノードＣに伝わり、素子７で反転されて最初のカウンタ値の反転信号が出力される。具体的には、ノードＢの信号値０が素子５を通ってノードＣの信号値が０になり、これが素子７により反転されて、時刻ｔ1に１段目のＦＦ回路のカウント値が０から１（ＬレベルからＨレベル）に遷移する。
次に、時刻ｔ2のパルスＰ1の立ち下がりで、素子３及び素子５がディセーブルになり、代わりに素子２及び素子６がイネーブルになる。そのため、素子６及び素子７からなる第１のラッチ回路Ｌ1にラッチされたカウント値が素子２で反転されてノードＡに伝わり、ノードＡの反転信号がノードＢに伝わる。具体的には、素子７の出力値１が素子２で反転されてノードＡの信号値が０になり、これが素子４により反転されてノードＢの信号値が１になる。このとき、素子５がディセーブルのためノードＣの信号値は変わらず、第１のラッチ回路Ｌ1にラッチされたカウント値１が１段目のＦＦ回路の出力として維持される。
時刻ｔ3には、２つ目のパルスＰ2が立ち上がり、素子３及び素子５がイネーブルになり、素子２及び素子６がディセーブルになる。そのため、素子３及び素子４からなる第２のラッチ回路Ｌ2にラッチされたノードＢの信号値が素子５を通ってノードＣに伝わり、これが素子７により反転されて初期のカウンタ値の反転信号が出力される。具体的には、ノードＢの信号値１が素子５を通ってノードＣの信号値が１になり、これが素子７により反転されて、１段目のＦＦ回路のカウント値が時刻ｔ3に１から０に遷移する。このとき、素子２及び素子６はディセーブルであるため、第２のラッチ回路Ｌ2にラッチされた信号値の反転出力０が１段目のＦＦ回路のカウント値として出力される。
時刻ｔ4には、２つ目のパルスＰ2が立ち下がり、素子２及び素子６がイネーブルになり、素子３及び素子５がディセーブルになる。そのため第１のラッチ回路Ｌ1にラッチされたカウント値が素子２で反転されてノードＡに伝わり、ノードＡの反転信号がノードＢに伝わる。具体的には、素子７の出力値（カウント値）０が素子２で反転されてノードＡの信号値が１になり、これが素子４により反転されてノードＢの信号値が０になる。このとき、素子５がディセーブルのためノードＣの信号値は変わらず、第１のラッチ回路Ｌ1にラッチされたカウント値０が１段目のＦＦ回路の出力として維持される。
以降、クロック信号CLKのパルスが入るたびに上記動作が行われ、カウンタ出力値が１，０，１，０…と次のビットのカウンタへ伝わりカウント動作が行われる。
２段目のＦＦ回路３７０ｂは、ＦＦ回路の入力信号がクロック信号CLKでなく、１段目のＦＦ回路のカウント出力である点を除き、上記１段目のＦＦ回路の動作と同様である。すなわち、１段目のＦＦ回路から出力されるカウント値のパルスをＳ1，Ｓ2，Ｓ3…としたときに、２段目のＦＦ回路では、クロック信号CLKのパルスＰ1，Ｐ2，Ｐ3…に代えてカウント値のパルスＳ1，Ｓ2，Ｓ3…を入力信号とすることで同様に動作する。
例えば、時刻ｔ２の１つ目のカウント値のパルスＳ1の立ち上がりで、素子３及び素子５がイネーブルになり、素子２及び素子６がディセーブルになる。そのため、素子３及び素子４からなる第２のラッチ回路Ｌ2にラッチされたノードＢの信号値が素子５を通ってノードＣに伝わり、素子７で反転されて最初のカウンタ値の反転信号が出力される。具体的には、ノードＢの信号値０が素子５を通ってノードＣの信号値が０になり、これが素子７により反転されて、時刻ｔ2に２段目のＦＦ回路のカウント値が０から１に遷移する。
次に、時刻ｔ4のパルスＳ1の立ち下がりで、素子３及び素子５がディセーブルになり、代わりに素子２及び素子６がイネーブルになる。そのため、素子６及び素子７からなる第１のラッチ回路Ｌ1にラッチされたカウント値が素子２で反転されてノードＡに伝わり、ノードＡの反転信号がノードＢに伝わる。具体的には、素子７の出力値１が素子２で反転されてノードＡの信号値が０になり、これが素子４により反転されてノードＢの信号値が１になる。このとき、素子５がディセーブルのためノードＣの信号値は変わらず、第１のラッチ回路Ｌ1にラッチされたカウント値１が２段目のＦＦ回路の出力として維持される。
時刻ｔ6には、２つ目のパルスＳ2が立ち上がり、素子３及び素子５がイネーブルになり、素子２及び素子６がディセーブルになる。そのため、素子３及び素子４からなる第２のラッチ回路Ｌ2にラッチされたノードＢの信号値が素子５を通ってノードＣに伝わり、これが素子７により反転されて初期のカウンタ値の反転信号が出力される。具体的には、ノードＢの信号値１が素子５を通ってノードＣの信号値が１になり、これが素子７により反転されて、１段目のＦＦ回路のカウント値が時刻ｔ3に１から０に遷移する。このとき、素子２及び素子６はディセーブルであるため、第２のラッチ回路Ｌ2にラッチされた信号値の反転出力０が２段目のＦＦ回路のカウント値として出力される。
時刻ｔ8には、２つ目のパルスＳ2が立ち下がり、素子２及び素子６がイネーブルになり、素子３及び素子５がディセーブルになる。そのため第１のラッチ回路Ｌ1にラッチされたカウント値が素子２で反転されてノードＡに伝わり、ノードＡの反転信号がノードＢに伝わる。具体的には、素子７の出力値（カウント値）０が素子２で反転されてノードＡの信号値が１になり、これが素子４により反転されてノードＢの信号値が０になる。このとき、素子５がディセーブルのためノードＣの信号値は変わらず、第１のラッチ回路Ｌ1にラッチされたカウント値０が２段目のＦＦ回路の出力として維持される。
以降、クロック信号CLKのパルスが入るたびに上記動作が行われ、カウンタ出力値が１，０，１，０…と次のビットのカウンタへ伝わりカウント動作が行われる。
以上説明した動作、及び図１１(ａ)(ｂ)から理解されるように、このＦＦ回路３７０ｂを直列接続したカウンタ回路３５０ｂは、入力信号のパルスの立ち上がりでカウント動作するダウンカウンタ、すなわちＰエッジトリガのダウンカウンタであることが分かる。
そして、図９と図１１とを対比して明らかなように、ＦＦ回路３７０ａを直列接続したアップカウンタと、ＦＦ回路３７０ｂを直列接続したダウンカウンタとは、カウント動作する動作時期が異なっている。すなわち、ＦＦ回路３７０ａを直列接続したアップカウンタにおいては、カウント動作のタイミングが時刻ｔ2，ｔ4，ｔ6，ｔ8…であるのに対し、ＦＦ回路３７０ｂを直列接続したダウンカウンタにおいては、カウント動作のタイミングが時刻ｔ１，ｔ3，ｔ5，ｔ7…である。つまり、ＦＦ回路３７０ａを直列接続したアップカウンタと、ＦＦ回路３７０ｂを直列接続したダウンカウンタとは、各段のＦＦ回路の動作点が、クロック信号CLKのパルス周期の半周期分以上ずれており、３段目以降では大きく離れて動作する。
このため、カウンタを駆動する駆動電流が時間的に分散され、ピーク電流を抑制することができ、電源ラインのＩＲドロップ量を抑制し、電源回路の動作マージンを確保することができる。特に、固体撮像素子１では、カウンタ回路３５０ａとカウンタ回路３５０ｂを半数ずつ交互に並べて配置しているため（図４を参照）、カウンタ動作時のピーク電流を従来比１／２以下に減少させることができ、且つ電流分布を均一化できる。さらに、本構成によれば、二つのＦＦ回路３７０ａ，３７０ｂについて、同一かつ同数の論理ゲートを用いつつ、奇数列または偶数列のＦＦ回路の配線接続（極性）を変更する簡明な構成で、上記効果を達成することができる。
以上の説明により本実施形態に係る固体撮像素子１の構成、作用、及び効果について十分理解できると解するが、念のため、図８〜図１１に示したアップカウンタとダウンカウンタとを組み合わせた場合の、出力信号の処理について説明する。
[５．出力信号の処理について]
ＦＦ回路３７０ａを直列接続したＮエッジトリガのアップカウンタと、ＦＦ回路３７０ｂを直列接続したＰエッジトリガのダウンカウンタとは、カウンタの動作時期及びカウント方向が異なっている。そこで、これらを組み合わせた場合に、両者の出力信号をどのように処理するかについて、図１２〜図１４を参照して簡潔に説明する。なお、以降では、ＦＦ回路３７０ａを直列接続したＮエッジトリガのアップカウンタを、端的に「アップカウンタ」と称し、ＦＦ回路３７０ｂを直列接続したＰエッジトリガのダウンカウンタを、同様に「ダウンカウンタ」として説明する。
図１２は、アップカウンタとダウンカウンタの動作タイミングと出力値との関係を示したものである。この図において、上段はダウンカウンタ、中段はアップカウンタであり、クロック信号CLKに対する第０ビット（１段目のＦＦ回路）、第１ビット（２段目のＦＦ回路）の出力信号を示す。また、上記二つのビットの出力値から求められるカウント値を、２進数と10進数で表記した表を付記している。そして、下段には前述した比較器（コンパレータ）３２の出力信号（比較信号）と、比較信号が反転してラッチされるダウンカウンタ及びアップカウンタのカウント値を示している。
既述したところであるが、ダウンカウンタは、カウント動作のタイミングが時刻ｔ１，ｔ3，ｔ5，ｔ7…であり、カウント値が10進数で３，２，１，０…のように変化する（図１１を参照）。アップカウンタにおいては、カウント動作のタイミングが時刻ｔ2，ｔ4，ｔ6，ｔ8…であり、カウント値が10進数で０，１，２，３…のように変化する（図９を参照）。
アップカウンタ及びダウンカウンタは、比較器３２から出力される比較信号Compが反転したときにカウントを停止し、そのカウント値がラッチされる。図示する例では、アップカウンタ及びダウンカウンタは、比較信号Compが反転した後にクロック信号CLKがＬレベルとなったときにカウント動作を停止するようにした構成を示している。このように、比較信号Compが反転した後にクロック信号CLKのＬレベル（またはＨレベル）になったときにカウント動作を停止することにより、アップカウンタのカウント値とダウンカウンタのカウント値との相対関係が一定になる。図示する例では、ダウンカウンタのカウント値が10進数の１（−１）、アップカウンタのカウント値が10進数の３でラッチされる。
ところで、アップカウンタによるカウント、及びダウンカウンタによるカウントは、いずれも１回のカウント動作で取得される値ではなく、Ｐ相期間に行われるＰ相カウントとＤ相期間に行われるＤ相カウントの差分として算出される。そのため、両カウンタで得られた任意時刻のカウント値が図１２に示したように異なっていても何ら影響を与えるものではなく、差分として算出されるカウント値は同一となる。図１３は、このことを概念的に示したものである。
図１３(ａ)は、アップカウンタによるカウントの様子を示したものである。図示するように、Ｐ相期間にダウンカウントされたＰ相カウントのカウント値は、Ｐ相期間の終了後に反転されてＤ相カウントの初期値となり、そこからダウンカウントされたＤ相カウントのカウント値が反転されてカウンタ出力となる。
図１３(ｂ)は、ダウンカウンタによるカウントの様子を示したものである。図示するように、Ｐ相期間にアップカウントされたＰ相カウントのカウント値は、Ｐ相期間の終了後に反転されてＤ相カウントの初期値となり、そこからアップカウントされたＤ相カウントのカウント値がカウンタ出力となる。
従って、Ｐ相期間のあるタイミングでラッチされたカウント値が、異なっていても何ら影響を与えるものではなく、差分として算出されるカウント値は同一となるのである。
[６．撮像装置]
以上説明した固体撮像素子１は、例えば、デジタルスチルカメラやデジタルビデオカメラ、携帯電話等の撮像装置に好適に適用することができる。以下、本発明に係る固体撮像素子１を適用した撮像装置の構成例につい簡潔に説明する。図１４に、撮像装置８０の概要構成を例示するブロック図を示す。
撮像装置８０は、レンズを含む光学系８１、撮像デバイス８２、信号処理部８３及びシステムコントローラ８４等によって構成される。
光学系８１は、被写体からの像光をレンズ（レンズ群）によって撮像デバイス８２の撮像面に結像する。撮像デバイス８２は、光学系８１によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。この撮像デバイス８２として、既述した実施形態に係るカラムＡＤ変換方式の固体撮像素子（ＣＭＯＳイメージセンサ）１が用いられる。
信号処理部８３は、撮像デバイス８２から出力される画像信号に対して種々の画像処理を行い被写体の画像を生成する。システムコントローラ８４は、撮像デバイス８２や信号処理部８３に対して制御信号を出力し撮像装置８０全体の動作を制御する。
このような撮像装置８０によれば、固体撮像素子１におけるＡＤ変換部群３０のピーク電流を抑制することができるため、電源回路の動作マージンに余裕を持たせることができる。
以上、本発明の実施の形態のいくつかを図面に基づいて説明したが、これらは例示であり、いわゆる当業者の知識に基づいて、種々の変形、改良を施した他の形態で本発明を実施することが可能である。
１ 固体撮像素子（ＣＭＯＳイメージセンサ）
１０ 画素アレイ部
１１ 画素
１２ フォトダイオード（光電変換素子）
３０ ＡＤ変換部群
３０ａ ＡＤ変換部
３２ 比較器
３５ カウンタ
３５ａ ポジティブエッジトリガのカウンタ（アップカウンタ）
３５ｂ ネガティブエッジトリガのカウンタ（アップカウンタ）
３５ｂ’ ネガティブエッジトリガのカウンタ（ダウンカウンタ）
３７ａ0〜３７ａ2 アップカウンタ３５ａを構成するＦＦ回路
３７ｂ0〜３７ｂ2 ダウンカウンタ３５ｂを構成するＦＦ回路
３７ｂ0’〜３７ｂ2’ ダウンカウンタ３５ｂ’を構成するＦＦ回路
８０ 撮像装置
８１ 光学系
８２ 撮像デバイス
８３ 信号処理部
３５０ａ ネガティブエッジトリガのカウンタ（アップカウンタ）
３５０ｂ ポジティブエッジトリガのカウンタ（ダウンカウンタ）
３７０ａ アップカウンタ３５０ａを構成するＦＦ回路
３７０ｂ ダウンカウンタ３５０ｂを構成するＦＦ回路
素子１，２，３，６，７ インバータ（論理ゲート）
素子４ ＮＯＲゲート（論理ゲート）
素子５ スイッチ素子（論理ゲート）
Ｐ１，Ｐ2，Ｐ3，Ｐ4… クロック信号のパルス
Ｓ1，Ｓ2，Ｓ3… カウント値のパルス
CLK クロック信号
Comp 比較信号
Ramp ランプ信号
Ｖｘ 画素信号（アナログ信号）

Claims (6)

  1. 光電変換素子を有し受光量に応じたアナログ信号を出力する画素が行列状に複数配置された画素アレイ部と、
    前記画素アレイ部における前記画素の各列に対応して設けられた複数のＡＤ変換部からなり、前記画素アレイ部における各列の前記画素から出力された前記アナログ信号を前記複数のＡＤ変換部により並列にＡＤ変換して出力するＡＤ変換部群とを備え、
    各前記ＡＤ変換部は、信号レベルが時間とともに変化するランプ信号と前記画素から出力された前記アナログ信号とを比較して比較信号を出力する比較器、及び前記ランプ信号のレベル変化に同期してクロック信号のカウントを開始し、前記比較信号が反転するまでの前記クロック信号のカウント数を計測することにより前記アナログ信号をデジタル信号に変換するカウンタを備えて構成されるとともに、
    前記複数のＡＤ変換部のうち一部のＡＤ変換部は、前記カウンタが前記クロック信号の立ち上がりでカウント動作するポジティブエッジトリガのカウンタであり、残りのＡＤ変換部は、前記カウンタが前記クロック信号の立ち下がりでカウント動作するネガティブエッジトリガのカウンタである
    固体撮像素子。
  2. 前記ＡＤ変換部群を構成する前記複数のＡＤ変換部の半数が前記一部のＡＤ変換部であり、残りの半数が前記残りのＡＤ変換部である
    請求項１に記載の固体撮像素子。
  3. 前記ＡＤ変換部群は、前記ポジティブエッジトリガのカウンタと前記ネガティブエッジトリガのカウンタとが交互に配置されて構成される
    請求項２に記載の固体撮像素子
  4. 前記カウンタは各々複数のフリップフロップ回路を直列接続して構成され、
    各前記フリップフロップ回路は、その出力端子に接続された第１のラッチ回路と、前記出力端子の状態に応じた値をラッチする第２のラッチ回路と、前記第１のラッチ回路の入力と前記第２のラッチ回路の出力との間に配置されるスイッチ回路と、を有し、前記第１のラッチ回路及び前記第２のラッチ回路のうち一方は、当該フリップフロップ回路への入力信号がローレベルになったときに動作し、他方は、当該フリップフロップ回路への入力信号がハイレベルになったときに動作するように構成され、前記スイッチ回路は、前記第１のラッチ回路が動作状態のときに動作するように構成されており、
    前記ポジティブエッジトリガのカウンタと前記ネガティブエッジトリガのカウンタとは、前記第１のラッチ回路の動作極性及び前記第２のラッチ回路の動作極性とをそれぞれ逆転することにより構成される
    請求項１〜３のいずれか一項に記載の固体撮像素子。
  5. 前記ポジティブエッジトリガのカウンタ及び前記ネガティブエッジトリガのカウンタのいずれか一方がアップカウンタであり、他方がダウンカウンタである
    請求項１〜４のいずれか一項に記載の固体撮像素子。
  6. 請求項１〜５のいずれか一項に記載の固体撮像素子と、
    前記固体撮像素子に被写体像を結像する光学系と、
    前記固体撮像素子の前記変換部群から出力された行ごとの信号を処理して前記被写体像の画像信号を生成する信号処理部と
    を備えた撮像装置。
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