KR102456587B1 - 래치 회로, 그 래치 기반의 이중 데이터 레이트 링 카운터, 하이브리드 카운팅 장치, 아날로그-디지털 변환 장치, 및 씨모스 이미지 센서 - Google Patents

래치 회로, 그 래치 기반의 이중 데이터 레이트 링 카운터, 하이브리드 카운팅 장치, 아날로그-디지털 변환 장치, 및 씨모스 이미지 센서 Download PDF

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Abstract

본 기술은 래치 회로, 이중 데이터 레이트 링 카운터, 하이브리드 카운팅 장치, 아날로그-디지털 변환 장치, 및 씨모스 이미지 센서에 관한 것으로, 다음 스테이지의 바 출력을 피드백으로 입력받는 래치 회로, 이중 데이터 레이트 카운팅을 수행하고 토글 수를 감소시키기 위하여 래치 기반으로 구현한 이중 데이터 레이트 링 카운터, 하위비트 구간을 래치 기반의 이중 데이터 레이트 링 카운터를 이용하여 구현하고 상위비트 구간을 바이너리 카운터를 이용하여 구현한 하이브리드 카운팅 장치, 하이브리드 카운팅 장치를 이용하여 구현한 아날로그-디지털 변환 장치, 및 씨모스 이미지 센서를 제공한다. 이러한 이중 데이터 레이트 링 카운터는, 링 형태로 이루어진 복수의 래치를 구비하되, 클럭 래치와 클럭 바 래치가 교차로 배치되고, 현재 스테이지 래치가 카운터 클럭에 따라 이전 스테이지 래치의 출력을 입력받아 다음 스테이지 래치로 쉬프트시키고 상기 다음 스테이지 래치의 출력을 입력받아 상기 다음 스테이지 래치로의 출력 쉬프팅이 확인되면 폴링되어 이중 데이터 레이트로 동작할 수 있다.

Description

래치 회로, 그 래치 기반의 이중 데이터 레이트 링 카운터, 하이브리드 카운팅 장치, 아날로그-디지털 변환 장치, 및 씨모스 이미지 센서{LATCH CIRCUIT, DOUBLE DATA RATE RING COUNTER BASED THE LATCH CIRCUIT, HYBRID COUNTING APPARATUS, ANALOG-DIGITAL CONVERTING APPARATUS, AND CMOS IMAGE SENSOR}
본 발명의 몇몇 실시예들은 씨모스 이미지 센서(CIS : CMOS(Complementary Metal Oxide Semiconductor) Image Sensor)에 관한 것으로, 더욱 상세하게는 래치 회로, 그 래치 회로를 기반으로 구현한 이중 데이터 레이트 링 카운터, 그 이중 데이터 레이트 링 카운터를 이용하여 구현한 하이브리드 카운팅 장치, 그 하이브리드 카운팅 장치를 이용하여 구현한 아날로그-디지털 변환 장치, 및 씨모스 이미지 센서에 관한 것이다.
일반적으로, 씨모스 이미지 센서와 같이 일정 구간의 데이터 펄스 구간(예를 들어, 비교기 출력신호)을 기준 클럭(예를 들어, 카운터 클럭)으로 카운팅하는 카운터 구조에서는 토글(Toggle) 수에 비례하여 전력 소모가 증가하게 된다.
종래의 바이너리 카운터(예를 들어, 일반적인 링 카운터)는 10비트 구조에서 통상적으로 풀 카운팅(Full Counting) 시 2046 토글 수(1st LSB 512*2, 2nd LSB 256*2, 3rd LSB 128*2, 4th LSB 64*2, 5th LSB 32*2, 6th LSB 16*2, 7th LSB 8*2, 8th LSB 4*2, 9th LSB 2*2, MSB 1*2 : *2는 래치 회로가 두 단으로 구성된 플립플랍 기반으로 설계된 경우)를 갖는다.
이처럼, 종래의 바이너리 카운터는 하위비트 구간의 토글 수가 상위비트 구간의 토글 수에 비하여 대단히 많기 때문에(예를 들어, 하위 3비트 구간의 토글 수가 1792임), 이 하위비트 구간에서 전력이 많이 소모되는 문제점이 있다.
본 발명의 실시예는 다음 스테이지의 바 출력(Qb)을 피드백으로 입력받는 래치 회로를 제공한다.
또한, 본 발명의 실시예는 이중 데이터 레이트 카운팅을 수행하고 토글 수를 감소시키기 위하여 래치 기반으로 구현한 이중 데이터 레이트 링 카운터를 제공한다.
또한, 본 발명의 실시예는 하위비트 구간을 래치 기반의 이중 데이터 레이트 링 카운터(DDR Ring Counter)를 이용하여 구현하고, 상위비트 구간을 바이너리 카운터를 이용하여 구현한 하이브리드 카운팅 장치를 제공한다.
또한, 본 발명의 실시예는 하이브리드 카운팅 장치를 이용하여 구현한 아날로그-디지털 변환 장치, 및 씨모스 이미지 센서를 제공한다.
본 발명의 실시예에 따른 래치 회로는, 카운터 클럭과 이전 스테이지 래치의 출력을 입력으로 사용하는 입력부; 카운터 클럭과 다음 스테이지 래치의 출력을 입력으로 사용하는 피드백 입력부; 및 카운터 클럭 상태(Clock State)에 따라 데이터를 홀드하기 위한 래치부를 포함할 수 있다.
본 발명의 실시예에 따른 이중 데이터 레이트 링 카운터는, 링 형태로 이루어진 복수의 래치를 구비하되, 클럭 래치와 클럭 바(Clock_bar) 래치가 교차로 배치되고, 현재 스테이지 래치가 카운터 클럭에 따라 이전 스테이지 래치의 출력을 입력받아 다음 스테이지 래치로 쉬프트시키고 상기 다음 스테이지 래치의 출력을 입력받아 상기 다음 스테이지 래치로의 출력 쉬프팅이 확인되면 폴링되어 이중 데이터 레이트(DDR)로 동작할 수 있다.
본 발명의 실시예에 따른 하이브리드 카운팅 장치는, 카운터 클럭에 따라 하위 비트를 이중 데이터 레이트(DDR)로 카운팅하여 데시멀(Decimal) 코드로 출력하기 위한 래치 기반의 이중 데이터 레이트 링 카운터; 및 상기 래치 기반의 이중 데이터 레이트 링 카운터로부터 최상위 비트를 입력받아 카운팅하여 상위 비트를 출력하기 위한 바이너리 카운터를 포함할 수 있다.
본 발명의 실시예에 따른 아날로그-디지털 변환 장치는, 아날로그 신호와 기준 신호를 비교하여 비교기 출력신호를 발생하기 위한 비교기; 및 상기 비교기로부터의 비교기 출력신호에 따라 상기 아날로그 신호에 상응하는 디지털 신호를 발생하기 위한 하이브리드 카운팅 장치를 포함하고, 상기 하이브리드 카운팅 장치는, 카운터 클럭에 따라 하위 비트를 이중 데이터 레이트(DDR)로 카운팅하여 데시멀(Decimal) 코드로 출력하기 위한 래치 기반의 이중 데이터 레이트 링 카운터; 및 상기 래치 기반의 이중 데이터 레이트 링 카운터로부터 최상위 비트를 입력받아 카운팅하여 상위 비트를 출력하기 위한 바이너리 카운터를 포함할 수 있다.
본 발명의 실시예에 따른 씨모스 이미지 센서는, 아날로그 신호를 발생하기 위한 감지부; 상기 아날로그 신호와 기준 신호를 비교하고 하나 이상의 하이브리드 카운팅 장치를 이용하여 상기 아날로그 신호에 상응하는 디지털 신호를 발생하기 위한 아날로그-디지털 변환 장치; 및 상기 감지부 및 상기 아날로그-디지털 변환 장치의 동작을 제어하기 위한 제어부를 포함하고, 상기 하이브리드 카운팅 장치는, 카운터 클럭에 따라 하위 비트를 이중 데이터 레이트(DDR)로 카운팅하여 데시멀(Decimal) 코드로 출력하기 위한 래치 기반의 이중 데이터 레이트 링 카운터; 및 상기 래치 기반의 이중 데이터 레이트 링 카운터로부터 최상위 비트를 입력받아 카운팅하여 상위 비트를 출력하기 위한 바이너리 카운터를 포함할 수 있다.
본 발명의 실시예에 따르면, 링 타입 카운터(Ring Type Counter)를 이중 데이터 레이트(DDR)로 구현함으로써, 데이터 레이트를 높일 수 있는 효과가 있다.
또한, 본 발명의 실시예에 따르면, 링 타입 카운터를 플립플랍(F/F) 기반이 아닌 래치 형태로 구현함으로써, 그 크기 및 토글 수를 감소시킬 수 있는 효과가 있다.
또한, 본 발명의 실시예에 따르면, 전술한 바와 같이 토글 수를 감소시킴으로써, 그에 비례하여 전력 소모를 감소시킬 수 있으며, 저전력으로 구현할 수 있는 효과가 있다.
또한, 본 발명의 실시예에 따르면, 다음 스테이지의 바 출력(Qb)을 피드백으로 입력받는 래치 회로를 제공할 수 있다.
또한, 본 발명의 실시예에 따르면, 하위비트 구간을 래치 기반의 이중 데이터 레이트 링 카운터를 이용하여 구현하고, 상위비트 구간을 바이너리 카운터를 이용하여 구현할 수 있다.
도 1은 본 발명의 실시예에 대한 이해를 돕기 위한 링 카운터의 회로도,
도 2는 도 1의 링 카운터의 동작 타이밍도,
도 3은 본 발명의 일 실시예에 따른 하이브리드 카운팅 장치의 구성도,
도 4는 본 발명의 일 실시예에 따른 도 3의 래치 기반의 이중 데이터 레이트 링 카운터와 디코딩부의 상세 구성도,
도 5는 도 3 및 도 4의 하이브리드 카운팅 장치와 이중 데이터 레이트 링 카운터의 동작 타이밍도,
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 도 4의 래치의 상세 구성도,
도 7은 본 발명의 실시예에 따른 씨모스 이미지 센서의 구성도이다.
본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때 이는 "직접적으로 연결"되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다. 또한, 명세서 전체의 기재에 있어서 일부 구성요소들을 단수형으로 기재하였다고 해서, 본 발명이 그에 국한되는 것은 아니며, 해당 구성요소가 복수 개로 이루어질 수 있음을 알 것이다.
도 1은 본 발명의 실시예에 대한 이해를 돕기 위한 링 카운터(Ring Counter)의 회로도이다.
일 예로, 싱글 슬로프 아날로그-디지털 변환 장치에 사용되는 링 카운터(120)는, 일정 구간의 데이터 펄스 구간(예를 들어, 비교기 출력신호)을 카운터 클럭에 따라 카운팅한다. 이를 위하여, 클럭 제어부(110)가 비교기 출력신호(CDS_OUT)와 클럭(CLK_IN)을 입력받아 비교기 출력신호와 동기화된 카운터 클럭(CLK)을 생성하여 링 카운터(120)로 출력한다. 이때, 클럭 제어부(110)는 비교기 출력신호와 클럭을 논리곱 연산(AND)하는 논리곱 게이트로 구현할 수 있다.
도 1을 참조하여 살펴보면, 링 카운터(120)는 제 4 스테이지(124)의 출력신호(Q)를 데이터 단자(D)로 입력받고 클럭 제어부(110)로부터의 카운터 클럭을 클럭 단자로 입력받는 셋 형태의 디 플립플랍으로 이루어진 제 1 스테이지(Stage, 121), 제 1 스테이지(121)의 출력신호를 데이터 단자로 입력받고 클럭 제어부(110)로부터의 카운터 클럭을 클럭 단자로 입력받는 리셋 형태의 디 플립플랍으로 이루어진 제 2 스테이지(122), 제 2 스테이지(122)의 출력신호를 데이터 단자로 입력받고 클럭 제어부(110)로부터의 카운터 클럭을 클럭 단자로 입력받는 리셋 형태의 디 플립플랍으로 이루어진 제 3 스테이지(123), 및 제 3 스테이지(123)의 출력신호를 데이터 단자로 입력받고 클럭 제어부(110)로부터의 카운터 클럭을 클럭 단자로 입력받는 리셋 형태의 디 플립플랍으로 이루어진 제 4 스테이지(124)를 포함하며, 각 스테이지가 링 형태로 연결되어 있다.
이때, 링 카운터(120)는 카운팅 결과에 해당하는 디지털 신호의 비트 수에 따라서 스테이지의 개수를 더 포함할 수 있다. 도 1에서는 설명의 편의상 링 카운터(120)에 포함된 4개의 스테이지, 즉 제 1 내지 제 4 스테이지(121 내지 124)만을 도시하였으나, 링 카운터(120)에 포함된 스테이지의 개수는 디지털 신호, 즉 이진 코드(Binary Code)의 비트 수에 따라 변경될 수 있다. 도 1에서는 링 카운터(120)가 4비트의 디지털 신호(A, B, C, D), 즉 4비트의 이진 코드를 발생하는 경우를 예를 들어 나타내고 있다.
도 1에 도시된 바와 같이, 링 카운터(120)는 플립플랍(F/F) 기반으로 1클럭 단위로 펄스(Pulse)를 쉬프팅시키고, 스테이지 수 이후에 한 번씩 펄스가 반복된다. 즉, 링 카운터(120)는 복수의 스테이지들(121 내지 124)이 클럭 단자로 입력되는 카운터 클럭에 따라 한 클럭마다 순차적으로 전단의 펄스를 다음 스테이지로 쉬프팅시키는 1클럭 쉬프트 레지스터 형태를 갖는다.
도 2는 도 1의 링 카운터의 동작 타이밍도이다.
도 2를 참조하여 살펴보면, 예를 들어, 제 1 스테이지(121)는 셋 펄스(Set Pulse)에 의해 1상태로 셋되고 제 2 내지 제 4 스테이지(122 내지 124)는 셋 펄스에 의해 0상태로 리셋되었다가 각 클럭 단자로 입력되는 첫 번째 1클럭에 따라 순차적으로 전단의 상태가 다음단으로 쉬프팅된다. 즉, 제 1 스테이지(121)의 1상태가 제 2 스테이지(122)로 쉬프팅되어 제 2 스테이지(122)가 1상태가 되고, 제 2 스테이지(122)의 0상태가 제 3 스테이지(123)로 쉬프팅되어 제 3 스테이지(123)가 0상태가 되며, 제 3 스테이지(123)의 0상태가 제 4 스테이지(124)로 쉬프팅되어 제 4 스테이지(124)가 0상태가 되고, 제 4 스테이지(124)의 0상태가 제 1 스테이지(121)로 쉬프팅되어 제 1 스테이지(121)가 0상태가 된다.
이후, 각 클럭 단자로 입력되는 두 번째 1클럭에 따라 순차적으로 전단의 상태가 다음 스테이지로 쉬프팅되어 제 3 스테이지(123)가 1상태가 된다. 그 다음에, 각 클럭 단자로 입력되는 세 번째 1클럭에 따라 순차적으로 전단의 상태가 다음 스테이지로 쉬프팅되어 제 4 스테이지(124)가 1상태가 된다. 이후에, 각 클럭 단자로 입력되는 네 번째 1클럭에 따라 순차적으로 전단의 상태가 다음 스테이지로 쉬프팅되어 제 1 스테이지(121)가 1상태가 된다.
그런데, 도 1에 도시된 바와 같은 링 카운터(120)의 구조에서는 통상적으로 10비트 풀 카운팅 시 2046 토글 수를 가지며, 이때 하위비트 구간의 토글 수가 상위비트 구간의 토글 수에 비하여 대단히 많기 때문에(예를 들어, 하위 3비트 구간의 토글 수가 1792임), 이 하위비트 구간에서 전력이 많이 소모되는 문제점이 있다.
따라서 본 발명의 일 실시예에서는 카운터에서 저 전압(Low Power)을 구현하기 위하여, 토글(Toggle) 수가 많은 하위비트 구간(예를 들어, 하위 8비트)을 래치 기반의 이중 데이터 레이트 링 카운터(DDR Ring Counter)를 이용하여 구현하고, 토글 수가 적은 상위비트 구간(예를 들어, 상위 2비트)을 리플 카운터를 이용하여 구현하여 연계하여 출력한다.
이때, 본 발명의 일 실시예에서는 이중 데이터 레이트(DDR : Double Data Rate) 카운팅이 가능하도록 플립플랍(F/F) 기반의 링 카운터가 아닌 변형된 래치 구조를 기반으로 구현된 링 타입 쉬프트 레지스터(Ring Type Shift Register)를 이용하여 이중 데이터 레이트 링 카운터를 구현함으로써, 토글 수를 절반으로 감소시킬 수 있다.
다시 말하면, 본 발명의 일 실시예에서는 이중 데이터 레이트 기능을 구현하는 동시에 토글 수를 감소시키기 위하여 래치 기반의 링 타입 쉬프트 레지스터를 기반으로 하여 이중 데이터 레이트 링 카운터를 구현한다. 이러한 이중 데이터 레이트 링 카운터를 이용하여 하위 3비트를 구현 시 토글 수는 1024(래치 기반의 8 스테이지 이중 데이터 레이트 링 카운터 : 128번 토글*8 스테이지=1024)로서 도 1의 일반적인 링 카운터의 하위 3비트 토글 수 1792보다 43% 감소되며, 이를 도 3 내지 도 5를 참조하여 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 하이브리드 카운팅 장치의 구성도이다.
도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 하이브리드 카운팅 장치(300)는, 카운터 클럭(CLK)에 따라 하위 비트를 이중 데이터 레이트(DDR)로 카운팅하여 데시멀(Decimal) 코드로 출력하기 위한 래치 기반의 이중 데이터 레이트 링 카운터(310), 래치 기반의 이중 데이터 레이트 링 카운터(310)로부터의 데시멀 코드를 바이너리 코드로 디코딩하여 하위 비트를 출력하기 위한 디코딩부(320), 및 래치 기반의 이중 데이터 레이트 링 카운터(310)로부터 최상위 비트를 입력받아 카운팅하여 상위 비트를 출력하기 위한 바이너리 카운터(330)를 포함한다.
이때, 본 발명의 일 실시예에 따른 하이브리드 카운팅 장치(300)는, 예를 들어 일정 구간의 데이터 펄스 구간(예를 들어, 비교기 출력신호)을 카운터 클럭에 따라 카운팅한다. 이를 위하여, 클럭 제어부(110)가 비교기 출력신호와 클럭을 입력받아 비교기 출력신호와 동기화된 카운터 클럭을 생성하여 하이브리드 카운팅 장치(300)로 출력한다. 이때, 클럭 제어부(110)는 비교기 출력신호와 클럭을 논리곱 연산하는 논리곱 게이트로 구현할 수 있다.
그리고 래치 기반의 이중 데이터 레이트 링 카운터(310)는 클럭 래치와 클럭 바(Clock_bar) 래치가 교차로 배치되고, 현재 스테이지 래치가 카운터 클럭에 따라 이전 스테이지 래치의 출력을 입력받아 다음 스테이지 래치로 쉬프트시키고 다음 스테이지 래치의 출력을 입력받아 다음 스테이지 래치로의 출력 쉬프팅이 확인되면 폴링되어 이중 데이터 레이트(DDR)로 동작한다. 이에 대해서는 도 4 및 도 5를 참조하여 상세히 후술하기로 한다.
그리고 디코딩부(320)는 래치 기반의 이중 데이터 레이트 링 카운터(310)에서 카운팅된 데시멀 코드를 입력받아 논리곱 연산하여 바이너리 코드로 변환하여 하위 비트로 출력하는 부가적인 구성요소이다. 이에 대해서는 도 4를 참조하여 상세히 후술하기로 한다.
그리고 바이너리 카운터(330)는 래치 기반의 이중 데이터 레이트 링 카운터(310)에서의 카운팅 결과 중 최상위 비트를 클럭 단자로 입력받아 카운팅하여 상위 비트를 출력하는 리플 카운터로 구현할 수 있다. 여기서, 리플 카운터는 카운팅 결과에 해당하는 디지털 신호의 비트 수에 해당하는 스테이지의 개수를 포함할 수 있다. 이때, 리플 카운터는 복수의 스테이지들이 순차적으로 전단의 출력신호에 의해 토글링하는 캐스케이드 결합된 구조를 갖는다. 즉, 제 1 스테이지는 클럭 단자로 입력되는 신호에 응답하여 토글링하고, 제 2 스테이지는 클럭 단자로 입력되는 제 1 스테이지의 출력신호에 응답하여 토글링하며, 제 n 스테이지(n은 자연수)는 클럭 단자로 입력되는 제 n-1 스테이지의 출력신호에 응답하여 토글링하는 방식에 의해 순차적으로 주기가 배가되는 비트신호들, 즉 제 1 내지 제 n 비트신호를 발생한다. 그 동작을 살펴보면, 제 1 스테이지에서 발생되는 제 1 비트신호는 클럭(CLK)의 상승 에지에 응답하여 토글링하고, 제 2 스테이지에서 발생되는 제 2 비트신호는 제 1 스테이지의 출력신호의 하강 에지에 응답하여 토글링한다. 결과적으로, 제 1 내지 제 2 비트신호들은 순차적으로 배가되는 주기를 가진다.
이처럼, 본 발명의 일 실시예에서는 하위비트(예를 들어, 하위 8비트)를 래치 기반의 이중 데이터 레이트 링 카운터(310)를 이용하여 카운팅하여 최상위 비트를 바이너리 카운터(330)의 클럭 단자로 출력함으로써, 최상위 비트가 바이너리 카운터(330)를 동작시키는 입력 클럭으로 사용된다. 그에 따라, 바이너리 카운터(330)가 최상위 비트를 카운팅하여 상위 비트(예를 들어, 상위 2비트)를 출력한다. 예를 들어, 기존의 바이너리 카운팅 방식과 본 발명의 일 실시예에 따른 하이브리드 카운팅 방식을 "62"를 카운팅하는 경우를 예로 들어 비교하여 살펴보면 다음과 같다.
"62"를 기존의 10비트 바이너리 카운팅 방식으로 카운팅 시 : 0000111110
"62"를 본 발명의 일 실시예에 따른 하이브리드 카운팅 방식(예를 들어 8스테이지 이중 데이터 레이트 링 카운터를 사용함)으로 카운팅 시 : 62/8 = 목 7, 나머지 6 --> 나머지 6은 래치 기반의 이중 데이터 레이트 링 카운터(310)에서 카운팅되어 데시멀(Decimal) 형태로 00100000로 출력되고, 목 7은 바이너리 카운터(330)에서 카운팅되어 바이너리 형태로 00000111로 출력된다.
도 4는 본 발명의 일 실시예에 따른 도 3의 래치 기반의 이중 데이터 레이트 링 카운터(310)와 디코딩부(320)의 상세 구성도이다.
도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 래치 기반의 이중 데이터 레이트 링 카운터(310)는, 링 형태로 이루어진 복수의 래치(311 내지 318)를 구비하되, 클럭 래치(311, 313, 315, 317)와 클럭 바(Clock_bar) 래치(312, 314, 316, 318)가 교차로 배치되고, 현재 스테이지 래치가 카운터 클럭에 따라 이전 스테이지 래치의 출력을 입력받아 다음 스테이지 래치로 쉬프트시키고 다음 스테이지 래치의 출력을 입력받아 다음 스테이지 래치로의 출력 쉬프팅이 확인되면 폴링되어 이중 데이터 레이트(DDR)로 동작한다.
도 4를 참조하여 살펴보면, 래치 기반의 이중 데이터 레이트 링 카운터(310)는 클럭 제어부(110)로부터의 카운터 클럭을 클럭 단자로 입력받고 제 8 래치(318)의 정출력 신호(Q<7>)를 제 1 입력 단자(in1)로 입력받으며 제 2 래치(312)의 부출력 신호(Qb)를 제 2 입력 단자(in2)로 입력받는 셋 형태의 제 1 래치(311), 클럭 제어부(110)로부터의 카운터 클럭을 클럭 바 단자로 입력받고 제 1 래치(311)의 정출력 신호(Q<0>)를 제 1 입력 단자로 입력받으며 제 3 래치(313)의 부출력 신호를 제 2 입력 단자로 입력받는 리셋 형태의 제 2 래치(312), 클럭 제어부(110)로부터의 카운터 클럭을 클럭 단자로 입력받고 제 2 래치(312)의 정출력 신호(Q<1>)를 제 1 입력 단자로 입력받으며 제 4 래치(314)의 부출력 신호를 제 2 입력 단자로 입력받는 리셋 형태의 제 3 래치(313), 클럭 제어부(110)로부터의 카운터 클럭을 클럭 바 단자로 입력받고 제 3 래치(313)의 정출력 신호(Q<2>)를 제 1 입력 단자로 입력받으며 제 5 래치(315)의 부출력 신호를 제 2 입력 단자로 입력받는 리셋 형태의 제 4 래치(314), 클럭 제어부(110)로부터의 카운터 클럭을 클럭 단자로 입력받고 제 4 래치(314)의 정출력 신호(Q<3>)를 제 1 입력 단자로 입력받으며 제 6 래치(316)의 부출력 신호를 제 2 입력 단자로 입력받는 리셋 형태의 제 5 래치(315), 클럭 제어부(110)로부터의 카운터 클럭을 클럭 바 단자로 입력받고 제 5 래치(315)의 정출력 신호(Q<4>)를 제 1 입력 단자로 입력받으며 제 7 래치(317)의 부출력 신호를 제 2 입력 단자로 입력받는 리셋 형태의 제 6 래치(316), 클럭 제어부(110)로부터의 카운터 클럭을 클럭 단자로 입력받고 제 6 래치(316)의 정출력 신호(Q<5>)를 제 1 입력 단자로 입력받으며 제 8 래치(318)의 부출력 신호를 제 2 입력 단자로 입력받는 리셋 형태의 제 7 래치(317), 및 클럭 제어부(110)로부터의 카운터 클럭을 클럭 바 단자로 입력받고 제 7 래치(317)의 정출력 신호(Q<6>)를 제 1 입력 단자로 입력받으며 제 1 래치(311)의 부출력 신호를 제 2 입력 단자로 입력받는 리셋 형태의 제 8 래치(318)를 포함하며, 각 스테이지가 링 형태로 연결되어 있다.
이때, 래치 기반의 이중 데이터 레이트 링 카운터(310)는 카운팅 결과에 해당하는 디지털 신호의 비트 수에 따라서 스테이지의 개수를 조절할 수 있다. 도 4에서는 설명의 편의상 래치 기반의 이중 데이터 레이트 링 카운터(310)에 포함된 8개의 스테이지, 즉 제 1 내지 제 8 래치(311 내지 318)만을 도시하였으나, 래치 기반의 이중 데이터 레이트 링 카운터(310)에 포함된 스테이지의 개수는 디지털 신호, 즉 데시멀 코드(Q<0> 내지 Q<7>)의 비트 수에 따라 변경될 수 있다.
이처럼, 래치 기반의 이중 데이터 레이트 링 카운터(310)는 래치 기반으로 이중 데이터 레이트 동작을 구현하기 위해 클럭 래치(311, 313, 315, 317)와 클럭 바 래치(312, 314, 316, 318)를 교차로 배치한다. 그리고 제 1 래치(311)는 셋 형태의 래치로 구현하고 그 외의 제 2 내지 제 8 래치(312 내지 318)는 리셋 형태의 래치로 구현한다. 이때, 도 4에서는 셋 형태의 제 1 래치(311)는 외부의 제어부(예를 들어, 타이밍 제너레이터로서 도면에 도시되지 않음)로부터 셋 펄스를 입력받고 리셋 형태의 제 2 내지 제 8 래치(312 내지 318)는 셋 펄스를 반전시켜 입력받는 것으로 도시하였으나, 리셋 형태의 제 2 내지 제 8 래치(312 내지 318)가 셋 펄스를 반전시켜 사용하는 것이 아니라 외부의 제어부(예를 들어, 타이밍 제너레이터로서 도면에 도시되지 않음)로부터 별도의 리셋 펄스를 입력받도록 구현할 수도 있다.
그리고 초기화 타이밍(Initial Timing) 과정을 통해 제 1 래치(311)를 셋 상태로 설정하고 나머지 제 2 내지 제 8 래치(312 내지 318)를 리셋 상태로 설정한다. 이후, 클럭 제어부(110)로부터 비교기 출력신호와 동기된 카운터 클럭이 인가되면, 카운터 클럭의 동작에 따라 각각의 래치는 이전 스테이지의 정출력 신호(Q)를 입력받아 이전 스테이지에서 발생한 하이 펄스(high pulse)를 다음 스테이지로 쉬프트(shift)시키고 다음 스테이지의 부출력 신호(Qb)를 통해 다음 스테이지로의 하이 펄스 전달이 확인되면 자신의 하이 펄스를 로우(Low)로 변경한다.
한편, 디코딩부(320)는 제 1 및 제 2 래치(311, 312)로부터 출력되는 정출력 신호(데시멀 코드)를 논리곱 연산하여 바이너리 코드로 변환하여 출력하는 제 1 논리곱 게이트(321), 제 2 및 제 3 래치(312, 313)로부터 출력되는 정출력 신호를 논리곱 연산하여 바이너리 코드로 변환하여 출력하는 제 2 논리곱 게이트(322), 제 3 및 제 4 래치(313, 314)로부터 출력되는 정출력 신호를 논리곱 연산하여 바이너리 코드로 변환하여 출력하는 제 3 논리곱 게이트(323), 제 4 및 제 5 래치(314, 315)로부터 출력되는 정출력 신호를 논리곱 연산하여 바이너리 코드로 변환하여 출력하는 제 4 논리곱 게이트(324), 제 5 및 제 6 래치(315, 316)로부터 출력되는 정출력 신호를 논리곱 연산하여 바이너리 코드로 변환하여 출력하는 제 5 논리곱 게이트(325), 제 6 및 제 7 래치(316, 317)로부터 출력되는 정출력 신호를 논리곱 연산하여 바이너리 코드로 변환하여 출력하는 제 6 논리곱 게이트(326), 제 7 및 제 8 래치(317, 318)로부터 출력되는 정출력 신호를 논리곱 연산하여 바이너리 코드로 변환하여 출력하는 제 7 논리곱 게이트(327), 및 제 8 및 제 1 래치(318, 311)로부터 출력되는 정출력 신호를 논리곱 연산하여 바이너리 코드로 변환하여 출력하는 제 8 논리곱 게이트(328)를 포함하며, 후단의 디지털 블럭이 데시멀 코드의 출력이 아닌 바이너리 코드의 출력을 원할 때 사용되기 때문에 후단의 디지털 블럭의 동작에 따라 다르게 구현할 수 있는 부가 구성요소이다.
도 5는 도 3 및 도 4의 하이브리드 카운팅 장치와 이중 데이터 레이트 링 카운터의 동작 타이밍도로서, 8개의 래치로 이루어진 이중 데이터 레이트 링 카운터(310)와 2개의 플립플랍으로 이루어진 바이너리 카운터(330)로 하이브리드 카운팅 장치(300)를 구현하였을 경우를 나타내고 있다.
먼저, 제 1 내지 제 8 래치들(311 내지 318)을 모두 초기화(Initial)시키기 위해 셋 펄스를 입력한다. 그에 따라, 제 1 래치(311)는 하이 상태로 셋되고 나머지 제 2 내지 제 8 래치들(312 내지 318)은 로우 상태로 리셋되어 초기화된다.
이후, 카운터 클럭의 위상과 동기되어 제 1 래치(311)의 정출력 Q<0>는 제 2 래치의 부출력 Qb<1>의 로우와 카운터 클럭 바 로우에 의해서 하이 상태에서 로우 상태로 전환되고(피드백 입력부 구동), 제 8 래치(318)의 정출력 Q<7>이 하이 상태와 카운터 클럭 하이가 되기 전가지 로우 상태를 유지한다(입력부 구동).
그리고 제 2 래치(312)의 정출력 Q<1>의 경우 제 1 래치(311)의 정출력 Q<0> 하이와 카운터 클럭 바 하이에 의해서 로우 상태에서 하이 상태로 전환되고(입력부 구동), 제 3 래치의 부출력 Qb<2> 로우와 카운터 클럭 바 로우에 의하여 하이 상태에서 로우 상태로 전환된다(피드백 입력부 구동). 또한, 제 2 래치(312)의 정출력 Q<1>은 제 1 래치(311)의 정출력 Q<0> 하이와 카운터 클럭 바 하이가 들어오기 전까지 로우 상태를 유지한다. 나머지 제 3 내지 제 8 래치들(313 내지 318)의 출력도 Q<0>, Q<1>과 동일한 방식으로 출력된다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 도 4의 래치의 상세 구성도로서, 도 6a는 본 발명의 일 실시예에 따른 셋 형태의 클럭 래치를 나타내고 있고, 도 6b는 본 발명의 일 실시예에 따른 리셋 형태의 클럭 래치와 그 동작 타이밍을 나타내고 있으며, 도 6c는 본 발명의 일 실시예에 따른 리셋 형태의 클럭 바 래치와 그 동작 타이밍을 나타내고 있다.
여기서, 셋 형태의 래치와 리셋 형태의 래치는 해당 래치가 초기화(Initial)를 어떤 전압(예를 들어, 그라운드 전압 또는 전원 전압)으로 할지에 따라 결정된다. 예를 들어, 도 4의 제 1 래치(311)의 출력 Q<0>는 도 5의 타이밍도에 도시된 바와 같이 하이 시작(High Start)이므로 래치부(63)의 인버터 이전 노드의 출력이 로우 전압이어야 한다. 따라서 셋 단자로 하이 셋 펄스를 입력함으로써 래치부(63)의 인버터 이전 노드의 출력이 로우 전압이 되도록 한다.
그 외의 나머지 제 2 내지 제 8 래치들(312 내지 318)의 경우 그 출력들이 도 5의 타이밍도에 도시된 바와 같이 로우 시작(Low Start)이므로 래치부(63)의 인버터 이전 노드의 출력이 하이 전압이어야 한다. 따라서 리셋 단자로 로우 셋 펄스를 입력함으로써 리셋 단자에 의해 셋 펄스가 하이로 반전되고 래치부(63)의 인버터 이전 노드의 출력이 하이 전압이 된다.
도 6a 내지 도 6c에 도시된 바와 같이, 본 발명의 일 실시예에 따른 래치는, 카운터 클럭과 이전 스테이지 래치의 출력을 입력으로 사용하는 입력부(61), 카운터 클럭과 다음 스테이지 래치의 출력을 입력으로 사용하는 피드백 입력부(62), 및 카운터 클럭 상태(Clock State)에 따라 데이터를 홀드하기 위한 래치부(63)를 포함한다.
이때, 입력부(61)는 이전 스테이지 래치의 출력 하이와 카운터 클럭(또는 카운터 클럭 바) 하이 신호를 입력받아 현재 스테이지 래치의 출력이 하이가 나올 수 있도록 만든다.
그리고 피드백 입력부(62)는 다음 스테이지 래치의 출력이 하이로 전환되면 다음 스테이지 래치의 부출력을 입력받아 카운터 클럭 신호와 함께 현재 스테이지 래치의 출력이 로우로 떨어지게 하는 역할을 한다. 예를 들어, 피드백 입력부(62)는 피모스(pmos) 입력단으로 구현되어 있으므로 엔모스(nmos) 입력단과는 반대로 다음 스테이지 래치의 부출력과 카운터 클럭(또는 카운터 클럭 바) 모두 로우 신호 형태로 입력받는다.
이때, 이전 스테이지 래치와 현재 스테이지 래치, 및 현재 스테이지 래치와 다음 스테이지 래치 간의 클럭 위상(Clock Phase)이 서로 반대가 되도록 배치한다(즉, 클럭 래치와 클럭 바 래치를 교차로 배치함). 그 이유는 현재 스테이지 래치 출력의 하이 전환시점 및 로우 전환시점을 이전 스테이지 래치 출력과 대비하여 카운터 클럭의 반 위상씩 쉬프트(Shift)시켜 이중 데이터 레이트(DDR)를 구현하기 위함이다.
그리고 래치부(63)는 입력부(61)의 제 1 입력 단자(in1)로 로우가 입력(이전 스테이지 래치의 출력이 로우)되고, 피드백 입력부(62)의 제 2 입력 단자(in2)로 하이가 입력(다음 스테이지 래치의 부출력이 하이)되는 구간에서 플로팅(Floating)을 없애기 위해 입력부(61)의 클럭 위상과 반대로 잡는다.
다음으로, 도 6b를 참조하여 리셋 형태의 클럭 래치의 동작 타이밍을 좀 더 상세히 살펴보면, 먼저 리셋 형태의 클럭 래치는 입력부(61)의 카운터 클럭 하이와 제 1 입력 단자(in1)의 하이 입력에 의해 래치 출력 Q를 하이 상태로 만든다.
또한, 피드백 입력부(62)의 제 2 입력 단자(in2)의 로우 입력과 카운터 클럭 하이(즉, 카운터 클럭 바 로우)에 의하여 래치 출력 Q를 로우 상태로 만든다.
이때, 카운터 클럭 상태가 하이인 상태에서 제 1 입력 단자(in1)에 하이 입력을, 제 2 입력 단자(in2)에 로우 입력을 인가 시 쇼트 패스(Short Path)가 형성되어 래치 출력 값은 언노우(Unknow) 상태가 된다.
하지만, 두 입력이 상기와 같은 상태(in1=하이 in2=로우)로 동시에 입력되는 것은 클럭 래치와 클럭 바 래치의 교차 배치 시 구조적으로 불가능하다. 또한, 클럭 래치에서 카운터 클럭 로우 시는 이전 스테이지 래치 출력의 홀드(Hold) 상태이다.
다음으로, 도 6c를 참조하여 리셋 형태의 클럭 바 래치의 동작 타이밍을 좀 더 상세히 살펴보면, 먼저 리셋 형태의 클럭 바 래치는 입력부(61)의 카운터 클럭 로우(즉, 카운터 클럭 바 하이)와 제 1 입력 단자(in1)의 하이 입력에 의해 래치 출력 Q를 하이 상태로 만든다.
또한, 피드백 입력부(62)의 제 2 입력 단자(in2)의 로우 입력과 카운터 클럭 로우에 의하여 래치 출력 Q를 로우 상태로 만든다.
이때, 카운터 클럭 상태가 로우인 상태에서 제 1 입력 단자(in1)에 하이 입력을, 제 2 입력 단자(in2)에 로우 입력을 인가 시 쇼트 패스가 형성되어 래치 출력 값은 언노우 상태가 된다.
하지만, 두 입력이 상기와 같은 상태(in1=하이 in2=로우)로 동시에 입력되는 것은 클럭 래치와 클럭 바 래치의 교차 배치 시 구조적으로 불가능하다. 또한, 클럭 바 래치에서 카운터 클럭 하이 시는 이전 스테이지 래치 출력의 홀드(Hold) 상태이다.
도 7은 본 발명의 실시예에 따른 씨모스 이미지 센서의 구성도이다.
도 7을 참조하여 살펴보면, 본 발명의 실시예에 따른 씨모스 이미지 센서는 픽셀 어레이(710), 드라이버 및 어드레스 디코더(720), 제어부(730), 램프 신호 발생부(740), 비교부(750), 및 하이브리드 카운팅부(760)를 포함한다.
여기서, 픽셀 어레이(710)는 단위 구성 요소(예를 들어, 픽셀)에 의해 입사광을 전기적인 아날로그 신호로 변환하여 출력하기 위하여 배열된 복수의 픽셀들을 포함한다. 그리고 드라이버 및 어드레스 디코더(720)는 행 단위로 픽셀 어레이의 동작을 제어하기 위하여 구비된다. 그리고 제어부(730)는 씨모스 이미지 센서의 각 구성 요소의 동작 타이밍을 제어하기 위한 클럭 및 제어 신호를 발생한다. 이때, 제어부(730)에서 발생되는 클럭 및 제어 신호는 클럭(CLK), 및 초기화 신호(예들 들어, 셋 펄스) 등을 포함할 수 있다. 그리고 램프 신호 발생부(740)는 기준 신호로 사용되는 램프 신호를 제어부(730)의 제어에 따라 생성하여 비교부(750)로 출력한다.
그리고 픽셀 어레이(710)로부터 판독된 아날로그의 픽셀 신호는, 비교부(750) 및 하이브리드 카운팅부(760)로 구현된 아날로그-디지털 변환 장치에 의해 램프 신호 발생부(740)로부터의 램프 신호(기준 신호)와 비교 및 카운팅되어 디지털 신호로 변환된다. 픽셀 신호는 칼럼 단위로 출력되어 처리되며, 이를 위하여 비교부(750) 및 하이브리드 카운팅부(760)는 각각 칼럼 단위로 구비된 복수의 비교기(751)들 및 복수의 하이브리드 카운터(761)들을 포함할 수 있다. 이와 같이 칼럼 단위로 구비된 복수의 신호 처리 수단을 이용하여 1행 분의 픽셀 신호들을 동시에 병렬적으로 처리함으로써, 씨모스 이미지 센서는 대역 성능이나 노이즈의 측면에서 향상된 성능을 갖고 고속 동작이 가능하게 된다.
그리고 픽셀 어레이(710)는 상관 이중 샘플링을 위한 리셋 성분을 나타내는 제 1 아날로그 신호 및 이미지 신호 성분(리셋 성분도 포함함)을 나타내는 제 2 아날로그 신호를 순차적으로 출력하고, 제 1 아날로그 신호 및 제 2 아날로그 신호에 기초하여 비교부(750) 및 하이브리드 카운팅부(760)로 구현된 아날로그-디지털 변환 장치는 디지털적으로 상관 이중 샘플링, 즉 디지털 이중 샘플링(DDS)을 수행한다. 여기서, 디지털 이중 샘플링은 컬럼 패러럴 구조의 싱글 슬로프 아날로그-디지털 변환 장치의 컬럼 사이의 편차를 제거하기 위하여 사용한다.
이처럼, 아날로그-디지털 변환 장치는 리셋 성분을 나타내는 제 1 아날로그 신호를 카운팅하고, 이미지 신호 성분을 나타내는 제 2 아날로그 신호를 카운팅한다. 이러한 두 번의 카운팅 결과에 기초하여 제 1 아날로그 신호 및 제 2 아날로그 신호의 차이에 상응하는 디지털 신호가 발생된다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 치환, 변형 및 변경이 가능하다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
300 : 하이브리드 카운팅 장치
310 : 래치 기반의 이중 데이터 레이트 링 카운터
320 : 디코딩부 330 : 바이너리 카운터

Claims (24)

  1. 카운터 클럭과 이전 스테이지 래치의 출력을 입력으로 사용하는 입력부;
    카운터 클럭과 다음 스테이지 래치의 부출력을 입력으로 사용하는 피드백 입력부; 및
    카운터 클럭 상태(Clock State)에 따라 데이터를 홀드하기 위한 래치부
    를 포함하며,
    상기 이전 스테이지 래치와 현재 스테이지 래치, 및 상기 현재 스테이지 래치와 상기 다음 스테이지 래치 간의 카운터 클럭 위상이 서로 반대가 되도록 배치된, 래치 회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 피드백 입력부는,
    상기 다음 스테이지 래치의 부출력이 하이 상태로 전환되면 상기 다음 스테이지 래치의 부출력을 입력받아 카운터 클럭 신호와 함께 현재 스테이지 래치의 출력을 로우 상태로 전환시키는, 래치 회로.
  3. 삭제
  4. 링 형태로 이루어진 복수의 래치를 구비하되,
    클럭 래치와 클럭 바(Clock_bar) 래치가 교차로 배치되고, 현재 스테이지 래치가 카운터 클럭에 따라 이전 스테이지 래치의 출력을 입력받아 다음 스테이지 래치로 출력되도록 쉬프트시키며, 상기 다음 스테이지 래치로 쉬프트된 출력의 폴링(falling) 에지(edge)에 따라 이중 데이터 레이트(DDR)로 동작하며,
    상기 복수의 래치 각각은
    카운터 클럭과 이전 스테이지 래치의 출력을 입력으로 사용하는 입력부;
    카운터 클럭과 다음 스테이지 래치의 부출력을 입력으로 사용하는 피드백 입력부; 및
    카운터 클럭 상태(Clock State)에 따라 데이터를 홀드하기 위한 래치부
    를 포함하며,
    상기 이전 스테이지 래치와 현재 스테이지 래치, 및 상기 현재 스테이지 래치와 상기 다음 스테이지 래치 간의 카운터 클럭 위상이 서로 반대가 되도록 배치된, 이중 데이터 레이트 링 카운터.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4항에 있어서,
    상기 이중 데이터 레이트 링 카운터는,
    클럭 제어부로부터의 카운터 클럭을 클럭 단자로 입력받고 제 n 래치(n은 자연수)로부터 피드백된 정출력 신호를 제 1 입력 단자로 입력받으며 상기 다음 스테이지의 래치의 부출력 신호를 제 2 입력 단자로 입력받는 셋 형태의 제 1 래치;
    상기 이전 스테이지의 래치의 정출력 신호를 제 1 입력 단자로 입력받으며 상기 다음 스테이지의 래치의 부출력 신호를 제 2 입력 단자로 입력받는 리셋 형태의 제 2 내지 제 n-1 래치; 및
    상기 클럭 제어부로부터의 카운터 클럭을 클럭 바 단자로 입력받고 상기 제 n-1 래치의 정출력 신호를 제 1 입력 단자로 입력받으며 상기 제 1 래치의 부출력 신호를 제 2 입력 단자로 입력받는 리셋 형태의 상기 제 n 래치
    를 포함하며,
    상기 제 2 내지 제 n-1 래치 중 짝수 번째 래치는 각각 상기 카운터 클럭을 클럭 바 단자로 입력받고, 상기 제 2 내지 제 n-1 래치 중 홀수 번째 래치는 각각 상기 카운터 클럭을 클럭 단자로 입력받는 이중 데이터 레이트 링 카운터.
  6. 삭제
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4항에 있어서,
    상기 피드백 입력부는,
    상기 다음 스테이지 래치의 부출력이 하이 상태로 전환되면 상기 다음 스테이지 래치의 부출력을 입력받아 카운터 클럭 신호와 함께 현재 스테이지 래치의 출력을 로우 상태로 전환시키는, 이중 데이터 레이트 링 카운터.
  8. 삭제
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11580373B2 (en) * 2017-01-20 2023-02-14 International Business Machines Corporation System, method and article of manufacture for synchronization-free transmittal of neuron values in a hardware artificial neural networks
DE102017214421A1 (de) * 2017-08-18 2019-02-21 Robert Bosch Gmbh Verfahren und Vorrichtung zur Synchronisation von Prozessen auf wenigstens zwei Prozessoren
KR102359298B1 (ko) * 2017-09-25 2022-02-07 삼성전자주식회사 디지털 상관 이중 샘플링 회로 및 이를 포함하는 이미지 센서
KR20200142169A (ko) * 2019-06-12 2020-12-22 삼성전자주식회사 아날로그 디지털 컨버터 및 이를 포함하는 이미지 센서
US11169942B1 (en) 2019-11-12 2021-11-09 Rockwell Collins, Inc. Double data rate (DDR) radio frequency (RF) digitization module for software-defined radio (SDR)
US11329652B1 (en) * 2021-03-04 2022-05-10 Shenzhen GOODIX Technology Co., Ltd. Loadable true-single-phase-clocking flop-based counter
US12096149B2 (en) 2022-02-10 2024-09-17 Samsung Electronics Co., Ltd. Comparison circuit, and analog-to-digital converter and image sensor including the same
CN114567300B (zh) * 2022-04-28 2022-08-23 深圳比特微电子科技有限公司 具有多路选择器功能的d触发器
CN116112627B (zh) * 2023-04-07 2023-06-20 合肥六角形半导体有限公司 一种视频帧率自适应变换的方法和电路

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4122442A (en) * 1977-07-20 1978-10-24 Bell Telephone Laboratories, Incorporated Integrable bidirectional shift register in analog-to-digital converter
US4646332A (en) * 1985-04-08 1987-02-24 At&T Bell Laboratories Twisted ring counter with recoverable disallowed states
US4631466A (en) * 1985-04-25 1986-12-23 Westinghouse Electric Corp. Phase locked stepper motor controlled light chopper
US6078193A (en) * 1998-04-06 2000-06-20 Graychip, Inc. Apparatus and method for providing a static mode for dynamic logic circuits
TW431069B (en) * 2000-04-07 2001-04-21 Via Tech Inc High-speed data buffer
US6956423B2 (en) * 2002-02-01 2005-10-18 Agilent Technologies, Inc. Interleaved clock signal generator having serial delay and ring counter architecture
US6950490B1 (en) * 2004-01-05 2005-09-27 National Semiconductor Corporation Fault state detection mechanism for a ring-counter-based frequency divider-by-N that generates non-overlapping N-phases of divide-by-N clocks with 1/N duty ratio
KR100716736B1 (ko) * 2005-05-18 2007-05-14 삼성전자주식회사 서브 샘플링 모드에서 고 프레임 레이트를 지원하는 칼럼아날로그-디지털 변환 장치 및 그 방법
US7332973B2 (en) * 2005-11-02 2008-02-19 Skyworks Solutions, Inc. Circuit and method for digital phase-frequency error detection
KR101621244B1 (ko) 2009-02-13 2016-05-16 삼성전자주식회사 카운터 회로, 이를 포함하는 장치 및 카운팅 방법
JP5359521B2 (ja) * 2009-04-24 2013-12-04 ソニー株式会社 バイナリ値変換回路およびその方法、ａｄ変換装置、固体撮像素子、並びにカメラシステム
KR101647366B1 (ko) 2009-09-25 2016-08-11 삼성전자주식회사 카운터 회로, 이를 포함하는 장치 및 카운팅 방법
US9680478B2 (en) * 2011-09-23 2017-06-13 Silicon Laboratories Inc. Initializing a ring counter
CN102916691B (zh) * 2012-11-06 2015-06-24 南通大学 基于可逆逻辑的bcd码十进制计数器
KR101996491B1 (ko) * 2013-06-14 2019-07-05 에스케이하이닉스 주식회사 이중 데이터 레이트 카운터 및 그를 이용한 아날로그-디지털 변환 장치와 씨모스 이미지 센서
KR102082288B1 (ko) * 2013-12-12 2020-02-27 에스케이하이닉스 주식회사 이중 데이터 레이트 카운터 및 그를 이용한 아날로그-디지털 변환 장치와 씨모스 이미지 센서
CN104333365B (zh) * 2014-10-11 2017-06-09 东南大学 一种三段式时间数字转换电路

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