KR102359298B1 - 디지털 상관 이중 샘플링 회로 및 이를 포함하는 이미지 센서 - Google Patents

디지털 상관 이중 샘플링 회로 및 이를 포함하는 이미지 센서 Download PDF

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Abstract

디지털 상관 이중 샘플링 회로는 제1 래치 회로, 제1 변환 회로, 제2 변환 회로, 제2 래치 회로 및 연산 회로를 포함한다. 제1 래치 회로는 제1 제어 신호를 기초로 입력 위상 쉬프트 코드를 래치하여, 리셋 성분 및 이미지 성분을 나타내는 제1 및 제2 위상 쉬프트 코드를 순차적으로 저장한다. 제1 변환 회로는 제1 및 제2 위상 쉬프트 코드를 변환하여, 제1 및 제2 그레이 코드를 발생한다. 제2 변환 회로는 제1 및 제2 그레이 코드를 변환하여, 제1 및 제2 이진 코드를 발생한다. 제2 래치 회로는 제2 제어 신호를 기초로 제2 변환 회로의 출력을 래치하여, 제1 이진 코드를 저장한다. 연산 회로는 제1 및 제2 이진 코드를 기초로 이미지 성분에서 리셋 성분을 감산하는 동작을 비트 단위로 수행하여 유효 이미지 성분을 나타내는 제3 이진 코드를 발생하고, 제3 이진 코드를 비트 단위로 순차적으로 출력한다.

Description

디지털 상관 이중 샘플링 회로 및 이를 포함하는 이미지 센서{DIGITAL CORRELATED DOUBLE SAMPLING CIRCUIT AND IMAGE SENSOR INCLUDING THE SAME}
본 발명은 상관 이중 샘플링 기술에 관한 것으로서, 더욱 상세하게는 디지털 상관 이중 샘플링 회로 및 상기 디지털 상관 이중 샘플링 회로를 포함하는 이미지 센서에 관한 것이다.
영상을 촬상하기 위한 장치로서 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서가 널리 사용되고 있다. 일반적으로, CMOS 이미지 센서의 픽셀 어레이로부터 출력되는 아날로그 픽셀 신호에는 FPN(Fixed Pattern Noise) 등과 같은 픽셀 고유의 특성 차이에 의한 편차가 있으며, 상기 아날로그 픽셀 신호에 기초하여 발생되는 디지털 픽셀 신호에는 상기 픽셀 어레이의 각 컬럼마다 배치되는 아날로그-디지털 변환 소자의 특성 차이에 의한 편차가 있다. 상기와 같은 편차를 보상하기 위하여, CMOS 이미지 센서에서는 상관 이중 샘플링(Correlated Double Sampling; CDS) 기술이 이용되고 있다. 최근에는 프레임 레이트(frame rate)의 증가 및 이에 따른 카운터 속도의 증가가 요구되고 있으며, 이 경우 전력 소모가 증가되는 문제가 있었다.
본 발명의 일 목적은 상대적으로 고속 및 저전력으로 동작할 수 있는 디지털 상관 이중 샘플링 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 디지털 상관 이중 샘플링 회로를 포함하는 이미지 센서를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 디지털 상관 이중 샘플링 회로는 제1 래치 회로, 제1 변환 회로, 제2 변환 회로, 제2 래치 회로 및 연산 회로를 포함한다. 상기 제1 래치 회로는 제1 제어 신호를 기초로 입력 위상 쉬프트 코드(phase shift code)를 래치하여, 리셋 성분을 나타내는 제1 위상 쉬프트 코드 및 이미지 성분을 나타내는 제2 위상 쉬프트 코드를 순차적으로 저장한다. 상기 제1 변환 회로는 상기 제1 및 제2 위상 쉬프트 코드를 변환하여, 제1 및 제2 그레이(Gray) 코드를 발생한다. 상기 제2 변환 회로는 상기 제1 및 제2 그레이 코드를 변환하여, 제1 및 제2 이진 코드를 발생한다. 상기 제2 래치 회로는 제2 제어 신호를 기초로 상기 제2 변환 회로의 출력을 래치하여, 상기 제1 이진 코드를 저장한다. 상기 연산 회로는 상기 제1 및 제2 이진 코드를 기초로 상기 이미지 성분에서 상기 리셋 성분을 감산하는 동작을 비트 단위로 수행하여 유효 이미지 성분을 나타내는 제3 이진 코드를 발생하고, 상기 제3 이진 코드를 비트 단위로 순차적으로 출력한다.
본 발명의 실시예들에 따른 디지털 상관 이중 샘플링 회로는 제1 래치 회로, 제1 변환 회로, 제2 래치 회로, 제2 변환 회로 및 연산 회로를 포함한다. 상기 제1 래치 회로는 제1 제어 신호를 기초로 입력 위상 쉬프트 코드(phase shift code)를 래치하여, 리셋 성분을 나타내는 제1 위상 쉬프트 코드 및 이미지 성분을 나타내는 제2 위상 쉬프트 코드를 순차적으로 저장한다. 상기 제1 변환 회로는 상기 제1 및 제2 위상 쉬프트 코드를 변환하여, 제1 및 제2 그레이(Gray) 코드를 발생한다. 상기 제2 래치 회로는 제2 제어 신호를 기초로 상기 제1 변환 회로의 출력을 래치하여, 상기 제1 그레이 코드를 저장한다. 상기 제2 변환 회로는 상기 제1 및 제2 그레이 코드를 변환하여, 제1 및 제2 이진 코드를 발생한다. 상기 연산 회로는 상기 제1 및 제2 이진 코드를 기초로 상기 이미지 성분에서 상기 리셋 성분을 감산하는 동작을 비트 단위로 수행하여 유효 이미지 성분을 나타내는 제3 이진 코드를 발생하고, 상기 제3 이진 코드를 비트 단위로 순차적으로 출력한다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 이미지 센서는 픽셀 어레이, 비교 블록 및 디지털 상관 이중 샘플링 블록을 포함한다. 상기 픽셀 어레이는 입사광을 감지하여 상기 입사광에 상응하는 복수의 아날로그 픽셀 신호들을 발생한다. 상기 비교 블록은 상기 복수의 아날로그 픽셀 신호들과 램프 신호를 비교하여 복수의 제1 및 제2 제어 신호들을 발생한다. 상기 디지털 상관 이중 샘플링 블록은 상기 복수의 제1 및 제2 제어 신호들 및 입력 위상 쉬프트 코드(phase shift code)를 기초로 디지털 상관 이중 샘플링을 수행하여 복수의 유효 이미지 이진 코드들을 발생하며, 복수의 디지털 상관 이중 샘플링 회로들을 포함한다. 상기 복수의 디지털 상관 이중 샘플링 회로들 각각은 제1 래치 회로, 제1 변환 회로, 제2 변환 회로, 제2 래치 회로 및 연산 회로를 포함한다. 상기 제1 래치 회로는 상기 복수의 제1 제어 신호들 중 하나를 기초로 상기 입력 위상 쉬프트 코드를 래치하여, 리셋 성분을 나타내는 제1 위상 쉬프트 코드 및 이미지 성분을 나타내는 제2 위상 쉬프트 코드를 순차적으로 저장한다. 상기 제1 변환 회로는 상기 제1 및 제2 위상 쉬프트 코드를 변환하여, 제1 및 제2 그레이(Gray) 코드를 발생한다. 상기 제2 변환 회로는 상기 제1 및 제2 그레이 코드를 변환하여, 제1 및 제2 이진 코드를 발생한다. 상기 제2 래치 회로는 상기 복수의 제2 제어 신호들 중 하나를 기초로 상기 제1 이진 코드 또는 상기 제1 그레이 코드를 저장한다. 상기 연산 회로는 상기 제1 및 제2 이진 코드를 기초로 상기 이미지 성분에서 상기 리셋 성분을 감산하는 동작을 비트 단위로 수행하여 유효 이미지 성분을 나타내는 제3 이진 코드를 발생하고, 상기 제3 이진 코드를 비트 단위로 순차적으로 출력한다.
상기와 같은 본 발명의 실시예들에 따른 디지털 상관 이중 샘플링 회로 및 이를 포함하는 이미지 센서는, 이미지 센서의 각 컬럼 내에서 상관 이중 샘플링을 수행하며, 위상 쉬프트 코드를 그레이 코드 및 이진 코드로 순차적으로 변환하는 방식으로 유효 이미지 이진 코드를 발생한다. 따라서, 상대적으로 낮은 주파수를 가지는 위상 쉬프트 코드를 이용하여, 그레이 코드만을 이용할 때와 동일한 결과를 얻을 수 있다. 다시 말하면, 상대적으로 낮은 주파수를 가지는 위상 쉬프트 신호들만을 이용하여 상대적으로 자세한 정보의 표현이 가능하고, 이에 따라 전력 소모가 감소될 수 있다.
도 1은 본 발명의 실시예들에 따른 디지털 상관 이중 샘플링 회로를 나타내는 블록도이다.
도 2는 도 1의 디지털 상관 이중 샘플링 회로의 일 예를 나타내는 블록도이다.
도 3a 및 3b는 도 2의 디지털 상관 이중 샘플링 회로의 동작을 설명하기 위한 도면들이다.
도 4, 5a, 5b 및 5c는 본 발명의 실시예들에 따른 디지털 상관 이중 샘플링 회로의 동작을 설명하기 위한 도면들이다.
도 6은 도 1의 디지털 상관 이중 샘플링 회로의 다른 예를 나타내는 블록도이다.
도 7a, 7b, 8a 및 8b는 도 6의 디지털 상관 이중 샘플링 회로의 동작을 설명하기 위한 도면들이다.
도 9는 본 발명의 실시예들에 따른 디지털 상관 이중 샘플링 회로를 나타내는 블록도이다.
도 10은 도 9의 디지털 상관 이중 샘플링 회로의 일 예를 나타내는 블록도이다.
도 11a 및 11b는 도 10의 디지털 상관 이중 샘플링 회로에 포함되는 제2 변환 회로의 예들을 나타내는 블록도들이다.
도 12는 도 9의 디지털 상관 이중 샘플링 회로의 다른 예를 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 디지털 상관 이중 샘플링 회로를 포함하는 이미지 센서를 나타내는 블록도이다.
도 14는 도 13의 이미지 센서에 포함된 단위 픽셀의 일 예를 나타내는 회로도이다.
도 15는 본 발명의 실시예들에 따른 디지털 상관 이중 샘플링 회로를 포함하는 이미지 센서를 나타내는 블록도이다.
도 16은 본 발명의 실시예들에 따른 이미지 센서를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 디지털 상관 이중 샘플링 회로를 나타내는 블록도이다.
도 1을 참조하면, 디지털 상관 이중 샘플링 회로(100)는 제1 래치 회로(200), 제1 변환 회로(300), 제2 변환 회로(400), 제2 래치 회로(500) 및 연산 회로(600)를 포함한다.
제1 래치 회로(200)는 제1 제어 신호(CS1)를 기초로 입력 위상 쉬프트 코드(phase shift code)(IPSC)를 래치하여, 리셋 성분을 나타내는 제1 위상 쉬프트 코드(RSTP) 및 이미지 성분(또는 신호 성분)을 나타내는 제2 위상 쉬프트 코드(SIGP)를 순차적으로 저장한다.
상기 리셋 성분 및 상기 이미지 성분은, 이미지 센서의 픽셀 어레이로부터 출력되는 아날로그 픽셀 신호에 포함되는 성분들을 나타낼 수 있다. 도 13 등을 참조하여 후술하는 것처럼, 디지털 상관 이중 샘플링 회로(100)는 상기 이미지 센서에 포함되며, 상기 픽셀 어레이의 후단에 배치될 수 있다.
제1 변환 회로(300)는 제1 위상 쉬프트 코드(RSTP) 및 제2 위상 쉬프트 코드(SIGP)를 변환하여, 제1 그레이(Gray) 코드(RSTG) 및 제2 그레이 코드(SIGG)를 발생한다. 제2 변환 회로(400)는 제1 그레이 코드(RSTG) 및 제2 그레이 코드(SIGG)를 변환하여, 제1 이진 코드(RSTB) 및 제2 이진 코드(SIGB)를 발생한다.
제1 위상 쉬프트 코드(RSTP)와 유사하게, 제1 그레이 코드(RSTG) 및 제1 이진 코드(RSTB)는 상기 리셋 성분을 나타낼 수 있다. 제2 위상 쉬프트 코드(SIGP)와 유사하게, 제2 그레이 코드(SIGG) 및 제2 이진 코드(SIGB)는 상기 이미지 성분을 나타낼 수 있다.
제2 래치 회로(500)는 제2 제어 신호(CS2)를 기초로 제2 변환 회로(400)의 출력을 래치하여, 제1 이진 코드(RSTB)를 저장한다.
연산 회로(600)는 제1 이진 코드(RSTB) 및 제2 이진 코드(SIGB)를 기초로 상기 이미지 성분에서 상기 리셋 성분을 감산하는 동작을 비트 단위로 수행하여, 유효 이미지 성분을 나타내는 제3 이진 코드(IB)를 발생하고, 제3 이진 코드(IB)를 비트 단위로 순차적으로 출력한다. 상기 이미지 성분에서 상기 리셋 성분을 감산하여 상기 유효 이미지 성분을 획득하는 동작을 상관 이중 샘플링(Correlated Double Sampling; CDS)이라고 부를 수 있다. 제3 이진 코드(IB)를 비트 단위로 발생하기 위해, 연산 회로(600)는 제2 래치 회로(500) 및 제2 변환 회로(400)로부터 제1 이진 코드(RSTB) 및 제2 이진 코드(SIGB)를 비트 단위로 수신할 수 있다.
일 실시예에서, 입력 위상 쉬프트 코드(IPSC)는 동일한 주기를 가지고 서로 위상이 일부 중첩하는 복수의 위상 쉬프트 신호들을 포함할 수 있다. 예를 들어, 입력 위상 쉬프트 코드(IPSC)는 제1 내지 제(2n-1)(n은 2 이상의 자연수) 위상 쉬프트 신호들을 포함할 수 있다. 도 2, 6 등을 참조하여 후술하는 것처럼, 제1 그레이 코드(RSTG) 및 제2 그레이 코드(SIGG)의 최하위 비트(least significant bit; LSB)는 상기 복수의 위상 쉬프트 신호들 중 적어도 두 개에 기초하여 발생되며, 최상위 비트(most significant bit; MSB)는 상기 복수의 위상 쉬프트 신호들 중 하나에 기초하여 발생될 수 있다.
일 실시예에서, 제1 래치 회로(200) 및 제2 래치 회로(500)는 각각 복수의 래치들을 포함하여 구현될 수 있고, 제1 변환 회로(300) 및 제2 변환 회로(400)는 각각 적어도 하나의 XOR 게이트를 포함하여 구현될 수 있으며, 연산 회로(600)는 하나의 1비트 전가산기(full adder)를 포함하여 구현될 수 있다.
도 2는 도 1의 디지털 상관 이중 샘플링 회로의 일 예를 나타내는 블록도이다. 도 3a 및 3b는 도 2의 디지털 상관 이중 샘플링 회로의 동작을 설명하기 위한 도면들이다. 도 3a는 2비트의 그레이 코드를 발생하기 위해 이용되는 두 개의 그레이 신호들(G<0>, G<1>)을 나타내는 파형도이다. 도 3b는 도 2의 디지털 상관 이중 샘플링 회로에서 이용되고, 2비트의 그레이 코드를 발생하기 위해 이용되는 위상 쉬프트 신호들(P<10>, P<11>, P<12>, P<13>)을 나타내는 파형도이다.
도 2, 3a 및 3b를 참조하면, 디지털 상관 이중 샘플링 회로(100a)는 제1 래치 회로(200a), 제1 변환 회로(300a), 제2 변환 회로(400a), 제2 래치 회로(500a) 및 연산 회로(600)를 포함한다. 디지털 상관 이중 샘플링 회로(100a)는 제1 스위치 회로(450a) 및 제2 스위치 회로(550a)를 더 포함할 수 있다.
도 2의 디지털 상관 이중 샘플링 회로(100a)는 서로 동일한 주기를 가지고 서로 위상이 일부 중첩하는 네 개의 위상 쉬프트 신호들(P<10>, P<11>, P<12>, P<13>) 중 세 개(P<10>, P<11>, P<12>)를 포함하는 입력 위상 쉬프트 코드(IPSC)에 기초하여 2비트의 그레이 코드를 발생할 수 있다. 다시 말하면, 도 2의 입력 위상 쉬프트 코드(IPSC)는 4 페이즈(4 phase)의 위상 쉬프트 코드일 수 있다.
제1 래치 회로(200a)는 복수의 이미지 래치들(210a, 220a, 230a)을 포함할 수 있다. 이미지 래치(210a)는 제1 제어 신호(CS1)에 응답하여 위상 쉬프트 신호(P<10>)를 래치할 수 있다. 이미지 래치(220a)는 제1 제어 신호(CS1)에 응답하여 위상 쉬프트 신호(P<12>)를 래치할 수 있다. 이미지 래치(230a)는 제1 제어 신호(CS1)에 응답하여 위상 쉬프트 신호(P<11>)를 래치할 수 있다. 복수의 이미지 래치들(210a, 220a, 230a)의 개수는 입력 위상 쉬프트 코드(IPSC)에 포함되는 복수의 위상 쉬프트 신호들(P<10>, P<11>, P<12>)의 개수와 실질적으로 동일할 수 있다.
제1 변환 회로(300a)는 XOR 게이트(310a) 및 신호 라인(L1)을 포함할 수 있다. 신호 라인(L1)은 이미지 래치(230a)에 저장되고 위상 쉬프트 신호(P<11>)에 대응하는 위상 쉬프트 비트를 그레이 코드의 MSB로 출력할 수 있다. XOR 게이트(310a)는 이미지 래치들(210a, 220a)에 저장되고 위상 쉬프트 신호들(P<10>, P<12>)에 대응하는 위상 쉬프트 비트들에 대한 XOR 연산을 수행하여, 상기 그레이 코드의 LSB를 발생할 수 있다.
제2 변환 회로(400a)는 복수의 XOR 게이트들(410a, 420a)을 포함할 수 있다. XOR 게이트(420a)는 상기 그레이 코드의 MSB와 부호 결정 비트(SDB)에 대한 XOR 연산을 수행하여, 이진 코드의 MSB를 발생할 수 있다. XOR 게이트(410a)는 XOR 게이트(420a)에서 출력되는 상기 이진 코드의 MSB와 XOR 게이트(310a)에서 출력되는 상기 그레이 코드의 LSB에 대한 XOR 연산을 수행하여, 상기 이진 코드의 LSB를 발생할 수 있다.
제2 래치 회로(500a)는 복수의 리셋 래치들(510a, 520a)을 포함할 수 있다. 리셋 래치(510a)는 제2 제어 신호(CS2)에 응답하여 XOR 게이트(410a)에서 출력되는 상기 이진 코드의 LSB를 래치할 수 있다. 리셋 래치(520a)는 제2 제어 신호(CS2)에 응답하여 XOR 게이트(420a)에서 출력되는 상기 이진 코드의 MSB를 래치할 수 있다. 복수의 리셋 래치들(510a, 520a)의 개수는 제2 변환 회로(400a)에서 발생되는 상기 이진 코드의 비트 수 또는 제1 변환 회로(300a)에서 발생되는 상기 그레이 코드의 비트 수와 실질적으로 동일할 수 있다.
제1 스위치 회로(450a)는 제2 래치 회로(500a)에 저장된 상기 이진 코드를 비트 단위로 연산 회로(600)에 순차적으로 제공할 수 있다. 제1 스위치 회로(450a)는 제2 래치 회로(500a)에 포함되는 복수의 리셋 래치들(510a, 520a)과 리셋 신호 라인(LRST)을 선택적으로 연결하는 복수의 스위치들(460a, 470a)을 포함할 수 있다.
제2 스위치 회로(550a)는 제2 변환 회로(400a)로부터 출력되는 상기 이진 코드를 비트 단위로 연산 회로(600)에 순차적으로 제공할 수 있다. 제2 스위치 회로(550a)는 제2 변환 회로(400a)에 포함되는 복수의 XOR 게이트들(410a, 420a)과 이미지 신호 라인(LSIG)을 선택적으로 연결하는 복수의 스위치들(560a, 570a)을 포함할 수 있다.
연산 회로(600)는 1비트 전가산기(610) 및 플립플롭(620)을 포함할 수 있다. 1비트 전가산기(610)는 이미지 신호 라인(LSIG)과 연결되는 제1 입력 단자, 리셋 신호 라인(LRST)과 연결되는 제2 입력 단자, 플립플롭(620)의 출력을 수신하는 제3 입력 단자, 제3 이진 코드(IB)를 비트 단위로 출력하는 제1 출력 단자, 및 올림수(carry)를 출력하는 제2 출력 단자를 포함할 수 있다. 플립플롭(620)은 1비트 전가산기(610)의 상기 제2 출력 단자로부터 출력되는 상기 올림수를 저장할 수 있다. 예를 들어, 제1 이진 코드(RSTB)는 제1 그레이 코드(RSTG)의 음수 표현(negative representation)에 대응할 수 있으며, 1비트 전가산기(610)는 제1 이진 코드(RSTB)와 제2 이진 코드(SIGB)를 비트 단위로 더하여 제3 이진 코드(IB)를 발생할 수 있다.
도 3a에 도시된 것처럼, 2비트의 그레이 코드를 발생하기 위한 그레이 신호들(G<0>, G<1>)은 주기가 서로 다를 수 있다. 예를 들어, 2비트의 그레이 코드의 MSB를 발생하기 위한 그레이 신호(G<1>)의 주기가 PA인 경우에, 2비트의 그레이 코드의 LSB를 발생하기 위한 그레이 신호(G<0>)의 주기는 약 절반인 PA/2일 수 있다. 다시 말하면, 그레이 신호(G<0>)의 주파수는 그레이 신호(G<1>)의 주파수의 약 2배일 수 있다. 그레이 코드는 일반적인 이진 코드와는 다르게 연속하는 두 개의 값이 하나의 비트만 다르도록 구현되므로, 데이터 에러를 감소시킬 수 있어 입출력 코드로 널리 사용되고 있으나, 동작 속도가 증가할수록 주파수 증가 및 이에 따른 전력 소모 증가의 문제가 있다.
도 3b에 도시된 것처럼, 2비트의 그레이 코드를 발생하기 위한 위상 쉬프트 신호들(P<10>, P<11>, P<12>, P<13>)은 주기가 동일할 수 있다. 예를 들어, 위상 쉬프트 신호들(P<10>, P<11>, P<12>, P<13>)의 주기는 2비트의 그레이 코드의 MSB를 발생하기 위한 그레이 신호(G<1>)의 주기와 동일한 PA일 수 있다. 또한, 위상 쉬프트 신호들(P<10>, P<11>, P<12>, P<13>)은 서로 위상이 일부 중첩하며, 인접한 두 개의 위상 쉬프트 신호들(예를 들어, P<10>, P<11>)의 위상 차는 PA/8일 수 있다. 한편, 도 2의 실시예에서 위상 쉬프트 신호(P<13>)는 사용되지 않으며, 따라서 도 3b에서 위상 쉬프트 신호(P<13>)를 점선으로 도시하였다.
도 2, 3a 및 3b를 참조하여 상술한 것처럼, 그레이 신호(G<1>)와 위상 쉬프트 신호(P<11>)의 파형이 실질적으로 동일하므로, 위상 쉬프트 신호(P<11>)에 대응하는 상기 위상 쉬프트 비트를 그대로 상기 그레이 코드의 MSB로 출력할 수 있다. 또한, 위상 쉬프트 신호(P<11>)보다 위상이 앞서는(lead) 위상 쉬프트 신호(P<10>)와 위상이 늦는(lag) 위상 쉬프트 신호(P<12>)를 XOR 연산하는 경우에, 그레이 신호(G<0>)와 동일한 파형의 신호가 발생되므로, 위상 쉬프트 신호들(P<10>, P<12>)에 대응하는 상기 위상 쉬프트 비트들을 XOR 연산하여 상기 그레이 코드의 LSB를 발생할 수 있다.
본 발명의 실시예들에 따른 디지털 상관 이중 샘플링 회로(100a)는, 상대적으로 낮은 주파수(도 3b의 예에서, 1/2 주파수)를 가지는 위상 쉬프트 신호들(P<10>, P<11>, P<12>)만을 이용하여, 그레이 신호들(G<0>, G<1>)을 이용할 때와 동일한 결과를 얻을 수 있다. 다시 말하면, 래치 및 XOR 게이트를 추가함으로써 상대적으로 낮은 주파수로 상대적으로 자세한 정보의 표현이 가능하고, 전력 소모가 감소될 수 있다.
도 4, 5a, 5b 및 5c는 본 발명의 실시예들에 따른 디지털 상관 이중 샘플링 회로의 동작을 설명하기 위한 도면들이다. 도 4는 상관 이중 샘플링 동작에 따른 신호 변화를 나타내는 타이밍도이다. 도 4에서, LC1 및 LC2는 각각 제1 래치 회로(200) 및 제2 래치 회로(500)의 코드 저장 상태를 나타낸다. 도 5a, 5b 및 5c는 리셋 성분 및 이미지 성분을 검출하는 구간에서 도 2의 디지털 상관 이중 샘플링 회로(100a)의 동작을 나타낸다.
도 1 및 4를 참조하면, 시간 t1에서, 아날로그 픽셀 신호(VPIX)는 리셋 레벨(RL)을 가지고, 램프 신호(VRAMP)는 리셋 레벨(RL)에서 오프셋 값만큼 증가된 오프셋 레벨(OFL)을 가진다. 도 13 및 14를 참조하여 후술하는 것처럼, 램프 신호(VRAMP)는 이미지 센서의 전압 발생기로부터 제공될 수 있다. 아날로그 픽셀 신호(VPIX)는 상기 이미지 센서의 픽셀 어레이로부터 출력되며, 리셋 성분 및 이미지 성분을 포함할 수 있다. 리셋 레벨(RL)은 상기 리셋 성분에 대응할 수 있다.
시간 t2에서, 램프 신호(VRAMP)는 활성화되어 오프셋 레벨(OFL)부터 일정한 기울기로 감소한다. 제1 래치 회로(200)에 인가되는 입력 위상 쉬프트 코드(IPSC)는 시간 t2 이전까지는 초기화 상태를 유지하며, 시간 t2부터 미리 정해진 파형(예를 들어, 도 3b에 도시된 파형)을 가질 수 있다.
상기 리셋 성분을 검출하는 시간 t2 내지 t5의 제1 구간에서, 활성화된 램프 신호(VRAMP)와 아날로그 픽셀 신호(VPIX)를 비교하여 제1 제어 신호(CS1)의 천이 시점이 결정된다. 시간 t2 내지 t3에서 램프 신호(VRAMP)의 레벨이 아날로그 픽셀 신호(VPIX)의 레벨보다 높고 시간 t3 내지 t5에서 램프 신호(VRAMP)의 레벨이 아날로그 픽셀 신호(VPIX)의 레벨보다 낮으므로, 제1 제어 신호(CS1)는 시간 t3에서 천이된다. 예를 들어, 제1 제어 신호(CS1)는 논리 하이 레벨에서 논리 로우 레벨로 천이될 수 있다.
또한 시간 t3에서, 제1 래치 회로(200)는 제1 제어 신호(CS1)의 천이 시점(예를 들어, 하강 에지(falling edge))에 응답하여 제1 위상 쉬프트 코드(RSTP)를 임시로 저장하며, 저장된 제1 위상 쉬프트 코드(RSTP)를 출력한다. 제1 위상 쉬프트 코드(RSTP)는 리셋 카운팅 구간(RC)의 길이에 대응할 수 있다.
시간 t3 이후의 t4에서, 제2 제어 신호(CS2)는 천이된다. 예를 들어, 제2 제어 신호(CS2)는 논리 하이 레벨에서 논리 로우 레벨로 천이될 수 있다. 제2 래치 회로(500)는 제2 제어 신호(CS2)의 천이 시점(예를 들어, 하강 에지)에 응답하여 제2 변환 회로(400)로부터 출력되는 제1 이진 코드(RSTB)를 저장한다.
시간 t5에서, 램프 신호(VRAMP)는 비활성화되어 오프셋 레벨(OFL)을 가진다. 시간 t6에서, 상기 이미지 센서의 단위 픽셀의 광전 변환부에서 발생된 광전하가 플로팅 확산 영역으로 전송되며, 아날로그 픽셀 신호(VPIX)의 레벨은 리셋 레벨(RL)에서 상기 이미지 성분에 대응하는 이미지 레벨(SL)로 변경된다. 또한 시간 t6에서, 제1 및 제2 제어 신호들(CS1, CS2)은 논리 로우 레벨에서 논리 하이 레벨로 천이된다.
시간 t7에서, 램프 신호(VRAMP)는 활성화되어 오프셋 레벨(OFL)부터 일정한 기울기로 감소한다. 제1 래치 회로(200)에 인가되는 입력 위상 쉬프트 코드(IPSC)는 시간 t5 이후에 초기화되어 시간 t7 이전까지는 상기 초기화 상태를 유지하며, 시간 t7부터 상기 미리 정해진 파형을 다시 가질 수 있다.
상기 이미지 성분을 검출하는 시간 t7 내지 t9의 제2 구간에서, 활성화된 램프 신호(VRAMP)와 아날로그 픽셀 신호(VPIX)를 비교하여 제1 제어 신호(CS1)의 천이 시점이 결정된다. 시간 t7 내지 t8에서 램프 신호(VRAMP)의 레벨이 아날로그 픽셀 신호(VPIX)의 레벨보다 높고 시간 t8 내지 t9에서 램프 신호(VRAMP)의 레벨이 아날로그 픽셀 신호(VPIX)의 레벨보다 낮으므로, 제1 제어 신호(CS1)는 시간 t8에서 천이된다.
또한 시간 t8에서, 제1 래치 회로(200)는 제1 제어 신호(CS1)의 천이 시점에 응답하여 제2 위상 쉬프트 코드(SIGP)를 저장한다. 제2 위상 쉬프트 코드(SIGP)는 이미지 카운팅 구간(SP)의 길이에 대응할 수 있다.
도 1, 2, 4 및 5a를 참조하면, 상기 제1 구간에서(예를 들어, 시간 t3에서), 복수의 이미지 래치들(210a, 220a, 230a)은 제1 제어 신호(CS1)에 응답하여 제1 위상 쉬프트 코드(RSTP)를 임시로 저장하고, 제1 위상 쉬프트 코드(RSTP)의 리셋 위상 쉬프트 비트들(RP0, RP1, RP2)을 출력한다.
상기 제1 구간에서(예를 들어, 시간 t3 내지 t4의 구간에서), 신호 라인(L1)은 리셋 위상 쉬프트 비트(RP2)를 리셋 그레이 비트(RG1)로 출력하고, XOR 게이트(310a)는 리셋 위상 쉬프트 비트들(RP0, RP1)에 대한 XOR 연산을 수행하여 리셋 그레이 비트(RG0)를 발생한다. XOR 게이트(420a)는 리셋 그레이 비트(RG1)와 부호 결정 비트(SDB)에 대한 XOR 연산을 수행하여 리셋 이진 비트(RB1)를 발생한다. XOR 게이트(410a)는 리셋 그레이 비트(RG0)와 리셋 이진 비트(RB1)에 대한 XOR 연산을 수행하여 리셋 이진 비트(RB0)를 발생한다. 예를 들어, 제1 그레이 코드(RSTG)의 음수 표현에 대응하는 제1 이진 코드(RSTB)를 발생하기 위해, 부호 결정 비트(SDB)는 상기 제1 구간에서 논리 하이 레벨(예를 들어, "1")을 가질 수 있다.
상기 제1 구간에서(예를 들어, 시간 t4에서), 복수의 리셋 래치들(510a, 520a)은 제2 제어 신호(CS2)에 응답하여 제1 이진 코드(RSTB)를 저장한다.
도 1, 2, 4 및 5b를 참조하면, 상기 제2 구간에서(예를 들어, 시간 t8에서), 복수의 이미지 래치들(210a, 220a, 230a)은 제1 제어 신호(CS1)에 응답하여 제2 위상 쉬프트 코드(SIGP)를 저장하고, 제2 위상 쉬프트 코드(SIGP)의 이미지 위상 쉬프트 비트들(SP0, SP1, SP2)을 출력한다.
상기 제2 구간에서(예를 들어, 시간 t8 이후에), 신호 라인(L1)은 이미지 위상 쉬프트 비트(SP2)를 이미지 그레이 비트(SG1)로 출력하고, XOR 게이트(310a)는 이미지 위상 쉬프트 비트들(SP0, SP1)에 대한 XOR 연산을 수행하여 이미지 그레이 비트(SG0)를 발생한다. XOR 게이트(420a)는 이미지 그레이 비트(SG1)와 부호 결정 비트(SDB)에 대한 XOR 연산을 수행하여 이미지 이진 비트(SB1)를 발생한다. XOR 게이트(410a)는 이미지 그레이 비트(SG0)와 이미지 이진 비트(SB1)에 대한 XOR 연산을 수행하여 이미지 이진 비트(SB0)를 발생한다. 예를 들어, 부호 결정 비트(SDB)는 상기 제2 구간에서 논리 로우 레벨(예를 들어, "0")을 가질 수 있다.
하나의 1비트 전가산기(610)만을 이용하여 제3 이진 코드(IB)를 발생하기 위해, 1비트 전가산기(610)는 제1 및 제2 이진 코드들(RSTB, SIGB)의 LSB부터 MSB까지를 순차적으로 입력 받아야 한다. 따라서, 상기 제2 구간에서, 먼저 스위치들(460a, 560a)을 턴온하여, LSB들인 리셋 이진 비트(RB0)와 이미지 이진 비트(SB0)를 1비트 전가산기(610)에 제공한다. 1비트 전가산기(610)는 리셋 이진 비트(RB0)와 이미지 이진 비트(SB0)를 더하여 제3 이진 코드(IB)의 LSB인 유효 이미지 이진 비트(IB0)를 발생한다.
도 1, 2, 4 및 5c를 참조하면, 상기 제2 구간에서(예를 들어, 도 5b의 동작 이후에), 스위치들(470a, 570a)을 턴온하여, MSB들인 리셋 이진 비트(RB1)와 이미지 이진 비트(SB1)를 1비트 전가산기(610)에 제공한다. 1비트 전가산기(610)는 리셋 이진 비트(RB1)와 이미지 이진 비트(SB1)를 더하여 제3 이진 코드(IB)의 MSB인 유효 이미지 이진 비트(IB1)를 발생한다.
도 5a, 5b 및 5c에서, 비트들(RG1, RB1, SG1, SB1)이 MSB이고, 비트들(RG0, RB0, SG0, SB0)이 LSB이다.
도 6은 도 1의 디지털 상관 이중 샘플링 회로의 다른 예를 나타내는 블록도이다. 도 7a, 7b, 8a 및 8b는 도 6의 디지털 상관 이중 샘플링 회로의 동작을 설명하기 위한 도면들이다. 도 7a는 3비트의 그레이 코드를 발생하기 위해 이용되는 세 개의 그레이 신호들(G<0>, G<1>, G<2>)을 나타내는 파형도이다. 도 7b는 도 6의 디지털 상관 이중 샘플링 회로에서 이용되고, 3비트의 그레이 코드를 발생하기 위해 이용되는 위상 쉬프트 신호들(P<20>, P<21>, P<22>, P<23>, P<24>, P<25>, P<26>, P<27>)을 나타내는 파형도이다.
도 6, 7a 및 7b를 참조하면, 디지털 상관 이중 샘플링 회로(100b)는 제1 래치 회로(200b), 제1 변환 회로(300b), 제2 변환 회로(400b), 제2 래치 회로(500b) 및 연산 회로(600)를 포함하며, 제1 스위치 회로(450b) 및 제2 스위치 회로(550b)를 더 포함할 수 있다.
도 6의 디지털 상관 이중 샘플링 회로(100b)는 서로 동일한 주기를 가지고 서로 위상이 일부 중첩하는 여덟 개의 위상 쉬프트 신호들(P<20>, P<21>, P<22>, P<23>, P<24>, P<25>, P<26>, P<27>) 중 일곱 개(P<20>, P<21>, P<22>, P<23>, P<24>, P<25>, P<26>)를 포함하는 입력 위상 쉬프트 코드(IPSC)에 기초하여 3비트의 그레이 코드를 발생할 수 있다. 다시 말하면, 도 6의 입력 위상 쉬프트 코드(IPSC)는 8 페이즈(8 phase)의 위상 쉬프트 코드일 수 있다.
입력 위상 쉬프트 코드(IPSC)에 포함되는 위상 쉬프트 신호의 개수 및 그레이 코드의 비트 수가 증가하고, 이에 따라 래치들, XOR 게이트들 및 스위치들이 추가되는 것을 제외하면, 도 6의 디지털 상관 이중 샘플링 회로(100b)의 구조 및 동작은 도 2의 디지털 상관 이중 샘플링 회로(100a)의 구조 및 동작과 유사할 수 있다. 구체적으로, 제1 래치 회로(200b)는 복수의 이미지 래치들(210b, 220b, 230b, 240b, 250b, 260b, 270b)을 포함하고, 제1 변환 회로(300b)는 복수의 XOR 게이트들(310b, 320b, 330b, 340b) 및 신호 라인(L1)을 포함하고, 제2 변환 회로(400b)는 복수의 XOR 게이트들(410b, 420b, 430b)을 포함하고, 제2 래치 회로(500b)는 복수의 리셋 래치들(510b, 520b, 530b)을 포함하고, 제1 및 제2 스위치 회로들(450b, 550b)은 복수의 스위치들(460b, 470b, 480b, 560b, 570b, 580b)을 포함하며, 연산 회로(600)는 1비트 전가산기(610) 및 플립플롭(620)을 포함할 수 있다.
이 중, 도 6의 래치들(250b, 260b, 270b, 520b, 530b), 신호 라인(L1), XOR 게이트들(330b, 420b, 430b), 스위치들(470b, 480b, 570b, 580b) 및 연산 회로(600)의 구조 및 동작은, 도 2를 참조하여 상술한 래치들(210a, 220a, 230a, 510a, 520a), 신호 라인(L1), XOR 게이트들(310a, 410a, 420a), 스위치들(460a, 470a, 560a, 570a) 및 연산 회로(600)의 구조 및 동작과 실질적으로 동일하며, 중복되는 설명은 생략하도록 한다. 다만, 도 2의 실시예와 다르게, 도 6의 래치들(250b, 260b, 520b), 신호 라인(L1) 및 XOR 게이트들(330b, 420b)은 그레이 코드 및 이진 코드의 LSB가 아닌 중간 비트(central bit)를 획득하는데 이용될 수 있다.
이미지 래치들(210b, 220b, 230b, 240b)은 제1 제어 신호(CS1)에 응답하여 위상 쉬프트 신호들(P<20>, P<22>, P<24>, P<26>)을 각각 래치할 수 있다. XOR 게이트(310b)는 이미지 래치들(210b, 220b)에 저장되고 위상 쉬프트 신호들(P<20>, P<22>)에 대응하는 위상 쉬프트 비트들에 대한 XOR 연산을 수행할 수 있다. XOR 게이트(320b)는 이미지 래치들(230b, 240b)에 저장되고 위상 쉬프트 신호들(P<24>, P<26>)에 대응하는 위상 쉬프트 비트들에 대한 XOR 연산을 수행할 수 있다. XOR 게이트(340b)는 XOR 게이트들(310b, 320b)의 출력들에 대한 XOR 연산을 수행하여, 상기 그레이 코드의 LSB를 발생할 수 있다. XOR 게이트(410b)는 XOR 게이트(420b)에서 출력되는 상기 이진 코드의 중간 비트와 XOR 게이트(340b)에서 출력되는 상기 그레이 코드의 LSB에 대한 XOR 연산을 수행하여, 상기 이진 코드의 LSB를 발생할 수 있다. 리셋 래치(510b)는 제2 제어 신호(CS2)에 응답하여 XOR 게이트(410b)에서 출력되는 상기 이진 코드의 LSB를 래치할 수 있다. 스위치(460b)는 리셋 래치(510b)와 리셋 신호 라인(LRST)을 선택적으로 연결하고, 스위치(560b)는 XOR 게이트(410b)와 이미지 신호 라인(LSIG)을 선택적으로 연결할 수 있다.
도 7a에 도시되 것처럼, 3비트의 그레이 코드의 MSB를 발생하기 위한 그레이 신호(G<2>)의 주기가 PB인 경우에, 3비트의 그레이 코드의 중간 비트를 발생하기 위한 그레이 신호(G<1>)의 주기는 약 절반인 PB/2이고, LSB를 발생하기 위한 그레이 신호(G<0>)의 주기는 PB/4일 수 있다. 다시 말하면, 그레이 신호(G<0>)의 주파수는 그레이 신호(G<2>)의 주파수의 약 4배일 수 있다.
도 7b에 도시된 것처럼, 3비트의 그레이 코드를 발생하기 위한 위상 쉬프트 신호들(P<20>, P<21>, P<22>, P<23>, P<24>, P<25>, P<26>, P<27>)은, 3비트의 그레이 코드의 MSB를 발생하기 위한 그레이 신호(G<2>)와 동일한 PB의 주기를 가질 수 있고, 서로 위상이 일부 중첩하며, 인접한 두 개(예를 들어, P<20>, P<21>)의 위상 차는 PA/16일 수 있다. 한편, 도 6의 실시예에서 사용되지 않는 위상 쉬프트 신호(P<27>)를 도 7b에서 점선으로 도시하였다.
도 6, 7a 및 7b를 참조하여 상술한 것처럼, 그레이 신호(G<2>)와 동일한 파형의 위상 쉬프트 신호(P<23>)에 대응하는 상기 위상 쉬프트 비트를 그대로 상기 그레이 코드의 MSB로 출력할 수 있다. 또한, 위상 쉬프트 신호(P<23>)보다 위상이 앞서고 늦는 위상 쉬프트 신호들(P<21>, P<25>)에 대응하는 상기 위상 쉬프트 비트들을 XOR 연산하여 상기 그레이 코드의 중간 비트를 발생하며, 위상 쉬프트 신호(P<23>)보다 위상이 앞서고 늦는 위상 쉬프트 신호들(P<20>, P<22>, P<24>, P<25>)에 대응하는 상기 위상 쉬프트 비트들을 XOR 연산하여 상기 그레이 코드의 LSB를 발생할 수 있다.
본 발명의 실시예들에 따른 디지털 상관 이중 샘플링 회로(100b)는, 상대적으로 낮은 주파수(도 7b의 예에서, 1/4 주파수)를 가지는 위상 쉬프트 신호들(P<20>, P<21>, P<22>, P<23>, P<24>, P<25>, P<26>)만을 이용하여, 그레이 신호들(G<0>, G<1>, G<2>)을 이용할 때와 동일한 결과를 얻을 수 있다.
도 1, 4, 6 및 8a를 참조하면, 상기 리셋 성분을 검출하는 상기 제1 구간에서, 리셋 위상 쉬프트 비트들(RP0, RP1, RP2, RP3, RP4, RP5, RP6), 리셋 그레이 비트들(RG0, RG1, RG2) 및 리셋 이진 비트들(RB0, RB1, RB2)이 순차적으로 저장/연산/출력된다.
도 1, 4, 6 및 8b를 참조하면, 상기 이미지 성분을 검출하는 상기 제2 구간에서, 이미지 위상 쉬프트 비트들(SP0, SP1, SP2, SP3, SP4, SP5, SP6), 이미지 그레이 비트들(SG0, SG1, SG2) 및 이미지 이진 비트들(SB0, SB1, SB2)이 순차적으로 저장/연산/출력된다. 이후에, 제1 및 제2 이진 코드들(RSTB, SIGB)의 LSB부터 MSB까지를 순차적으로 1비트 전가산기(610)에 제공하여, 제3 이진 코드(IB)를 비트 단위로 순차적으로 발생할 수 있다.
도 8a 및 8b의 동작은 도 5a, 5b 및 5c를 참조하여 상술한 것과 유사하며, 중복되는 설명은 생략하도록 한다. 도 8a 및 8b에서, 비트들(RG2, RB2, SG2, SB2)이 MSB이고, 비트들(RG1, RB1, SG1, SB1)이 중간 비트이며, 비트들(RG0, RB0, SG0, SB0)이 LSB이다.
도 9는 본 발명의 실시예들에 따른 디지털 상관 이중 샘플링 회로를 나타내는 블록도이다.
도 9를 참조하면, 디지털 상관 이중 샘플링 회로(800)는 제1 래치 회로(200), 제1 변환 회로(300), 제2 래치 회로(500), 제2 변환 회로(700) 및 연산 회로(600)를 포함한다.
제2 변환 회로(700)의 배치 및 구조가 변경되고, 이에 따라 제2 래치 회로(500)의 동작이 변경되는 것을 제외하면, 도 9의 디지털 상관 이중 샘플링 회로(800)는 도 1의 디지털 상관 이중 샘플링 회로(100)와 실질적으로 동일할 수 있으며, 중복되는 설명은 생략하도록 한다.
제2 래치 회로(500)는 제2 제어 신호(CS2)를 기초로 제1 변환 회로(300)의 출력을 래치하여, 제1 그레이 코드(RSTG)를 저장한다.
제2 변환 회로(700)는 제1 그레이 코드(RSTG) 및 제2 그레이 코드(SIGG)를 변환하여, 제1 이진 코드(RSTB) 및 제2 이진 코드(SIGB)를 발생한다. 도 1의 제2 변환 회로(400)와 다르게, 도 9의 제2 변환 회로(700)는 제1 그레이 코드(RSTG) 및 제2 그레이 코드(SIGG)를 비트 단위로 순차적으로 변환한다.
도 10은 도 9의 디지털 상관 이중 샘플링 회로의 일 예를 나타내는 블록도이다.
도 10을 참조하면, 디지털 상관 이중 샘플링 회로(800a)는 제1 래치 회로(200a), 제1 변환 회로(300a), 제2 래치 회로(500a), 제2 변환 회로(700) 및 연산 회로(600)를 포함하며, 제1 스위치 회로(450a) 및 제2 스위치 회로(550a)를 더 포함할 수 있다.
도 10의 제1 래치 회로(200a), 제1 변환 회로(300a), 제2 래치 회로(500a), 연산 회로(600), 제1 스위치 회로(450a) 및 제2 스위치 회로(550a)는 도 2의 제1 래치 회로(200a), 제1 변환 회로(300a), 제2 래치 회로(500a), 연산 회로(600), 제1 스위치 회로(450a) 및 제2 스위치 회로(550a)와 각각 실질적으로 동일하며, 중복되는 설명은 생략하도록 한다.
제2 변환 회로(700)는 제1 그레이-이진 변환기(710) 및 제2 그레이-이진 변환기(720)를 포함할 수 있다. 제1 그레이-이진 변환기(710)는 리셋 신호 라인(LRST)과 연결되고, 제1 그레이 코드(RSTG)를 비트 단위로 변환하여 제1 이진 코드(RSTB)를 발생할 수 있다. 제2 그레이-이진 변환기(720)는 이미지 신호 라인(LSIG)과 연결되고, 제2 그레이 코드(SIGG)를 비트 단위로 변환하여 제2 이진 코드(SIGB)를 발생할 수 있다.
제1 스위치 회로(450a)는 제2 래치 회로(500a)에 저장된 제1 그레이 코드(RSTG)를 비트 단위로 제1 그레이-이진 변환기(710)에 순차적으로 제공할 수 있다. 제2 스위치 회로(550a)는 제1 변환 회로(300a)로부터 출력되는 제2 그레이 코드(SIGG)를 비트 단위로 제2 그레이-이진 변환기(720)에 순차적으로 제공할 수 있다.
도 11a 및 11b는 도 10의 디지털 상관 이중 샘플링 회로에 포함되는 제2 변환 회로의 예들을 나타내는 블록도들이다.
도 11a를 참조하면, 제2 변환 회로(700a)는 제1 그레이-이진 변환기(710a) 및 제2 그레이-이진 변환기(720a)를 포함할 수 있다.
제1 그레이-이진 변환기(710a)는 제1 XOR 게이트(712a) 및 제1 플립플롭(714a)을 포함할 수 있다. 제1 XOR 게이트(712a)는 제1 그레이 코드(RSTG)의 비트들 중 하나 및 제1 플립플롭(714a)의 출력에 대한 XOR 연산을 수행하여, 제1 이진 코드(RSTB)의 비트들 중 하나를 발생할 수 있다. 제1 플립플롭(714a)은 동작 초기에 제1 초기값을 저장하고, 이후에 순차적으로 제1 XOR 게이트(712a)의 출력을 저장할 수 있다. 예를 들어, 제1 그레이 코드(RSTG)의 음수 표현에 대응하는 제1 이진 코드(RSTB)를 발생하기 위해, 상기 제1 초기값은 "1"일 수 있다.
제2 그레이-이진 변환기(720a)는 제2 XOR 게이트(722a) 및 제2 플립플롭(724a)을 포함할 수 있으며, 제1 그레이-이진 변환기(710a)와 실질적으로 동일한 구조를 가질 수 있다. 제2 플립플롭(724a)은 동작 초기에 상기 제1 초기값과 다른 제2 초기값을 저장할 수 있다. 예를 들어, 상기 제2 초기값은 "0"일 수 있다.
일 실시예에서, 제2 변환 회로(700a)가 도 11a와 같이 구현되는 경우에, 도 10의 제1 및 제2 스위치 회로들(450a, 550a)은 제1 그레이 코드(RSTG) 및 제2 그레이 코드(SIGG)의 MSB부터 LSB까지 순차적으로 출력한 이후에 다시 LSB부터 MSB까지 순차적으로 출력하도록 제어될 수 있다.
도 11b를 참조하면, 제2 변환 회로(700b)는 제1 그레이-이진 변환기(710b) 및 제2 그레이-이진 변환기(720b)를 포함할 수 있다.
제1 그레이-이진 변환기(710b)는 제1 XOR 게이트(712b), 제1 이진 비트 발생기(714b), 제1 멀티플렉서(718b) 및 제1 플립플롭(719b)을 포함할 수 있다. 제1 이진 비트 발생기(714b)는 제1 그레이 코드(RSTG)의 모든 비트들(예를 들어, RG0, RG1)에 대한 XOR 연산을 수행하여 제1 이진 코드(RSTB)의 제1 이진 비트(예를 들어, LSB인 RB0)를 발생할 수 있고, XOR 게이트(715b) 및 인버터(716b)를 포함할 수 있다. 제1 멀티플렉서(718b)는 선택 신호(SS)에 기초하여 제1 XOR 게이트(712b)의 출력 및 제1 이진 비트 발생기(714b)의 출력 중 하나를 선택할 수 있다. 제1 플립플롭(719b)은 제1 멀티플렉서(718b)의 출력을 저장할 수 있다. 제1 XOR 게이트(712b)는 제1 그레이 코드(RSTG)의 비트들 중 하나 및 제1 플립플롭(719b)의 출력에 대한 XOR 연산을 수행하여 제1 이진 코드(RSTB)의 비트들 중 상기 제1 이진 비트를 제외한 하나의 비트를 발생할 수 있다.
제2 그레이-이진 변환기(720b)는 제2 XOR 게이트(722b), 제2 이진 비트 발생기(724b), 제2 멀티플렉서(728b) 및 제2 플립플롭(719b)을 포함할 수 있으며, 제2 이진 비트 발생기(724b)가 XOR 게이트(725b)만을 포함하는 것을 제외하면 제1 그레이-이진 변환기(710b)와 실질적으로 동일한 구조를 가질 수 있다.
일 실시예에서, 제2 변환 회로(700b)가 도 11b와 같이 구현되는 경우에, 도 10의 제1 및 제2 스위치 회로들(450a, 550a)은 제1 그레이 코드(RSTG) 및 제2 그레이 코드(SIGG)의 모든 비트들을 실질적으로 동시에 출력한 이후에 다시 LSB부터 MSB까지 순차적으로 출력하도록 제어될 수 있다.
도 12는 도 9의 디지털 상관 이중 샘플링 회로의 다른 예를 나타내는 블록도이다.
도 12를 참조하면, 디지털 상관 이중 샘플링 회로(800b)는 제1 래치 회로(200b), 제1 변환 회로(300b), 제2 래치 회로(500b), 제2 변환 회로(700) 및 연산 회로(600)를 포함하며, 제1 스위치 회로(450b) 및 제2 스위치 회로(550b)를 더 포함할 수 있다.
도 12의 제1 래치 회로(200b), 제1 변환 회로(300b), 제2 래치 회로(500b), 연산 회로(600), 제1 스위치 회로(450b) 및 제2 스위치 회로(550b)는 도 6의 제1 래치 회로(200b), 제1 변환 회로(300b), 제2 래치 회로(500b), 연산 회로(600), 제1 스위치 회로(450b) 및 제2 스위치 회로(550b)와 각각 실질적으로 동일하며, 도 12의 제2 변환 회로(700)는 도 10의 제2 변환 회로(700)와 실질적으로 동일하므로, 중복되는 설명은 생략하도록 한다.
도 9 내지 12를 참조하여 상술한 것처럼, 제2 변환 회로(700)를 제2 래치 회로(500)의 후단에 배치하는 경우에, 그레이 코드의 비트 수가 증가하더라도 제2 변환 회로(700)의 복잡도가 증가하지 않을 수 있다.
한편, 도 1 내지 12를 참조로 입력 위상 쉬프트 코드(IPSC)가 4 페이즈 또는 8 페이즈의 위상 쉬프트 코드인 경우에 기초하여 본 발명의 실시예들을 설명하였으나, 입력 위상 쉬프트 코드(IPSC)가 2n 페이즈의 위상 쉬프트 코드인 경우에도 본 발명의 실시예들이 적용 가능할 수 있다. 예를 들어, 입력 위상 쉬프트 코드(IPSC)는 동일한 제1 주기를 가지고 서로 위상이 일부 중첩하는 제1 내지 제(2n-1) 위상 쉬프트 신호들을 포함하며, 이 때 인접한 두 개의 위상 쉬프트 신호들의 위상 차는 상기 제1 주기의 1/2n일 수 있다. 또한, 제1 래치 회로는 (2n-1)개의 이미지 래치들을 포함하고, 제2 래치 회로는 n개의 리셋 래치들을 포함하며, 제1 및 제2 변환 회로들은 복수의 XOR 게이트들을 포함하여 구현될 수 있다.
도 13은 본 발명의 실시예들에 따른 디지털 상관 이중 샘플링 회로를 포함하는 이미지 센서를 나타내는 블록도이다.
도 13을 참조하면, 이미지 센서(1000)는 픽셀 어레이(1010), 비교 블록(1030) 및 디지털 상관 이중 샘플링 블록(1050)을 포함한다. 이미지 센서(1000)는 로우 드라이버(1020), 위상 쉬프트 코드 발생기(1040), 직렬 가산기(serial adder)(1070), 전압 발생기(1080) 및 타이밍 컨트롤러(1090)를 더 포함할 수 있다.
픽셀 어레이(1010)는 입사광을 감지하여 상기 입사광에 상응하는 복수의 아날로그 픽셀 신호(VPIX)들을 발생한다. 픽셀 어레이(1010)는 복수의 행(row)들과 복수의 열(column)들로 이루어진 매트릭스 형태로 배열된 복수의 단위 픽셀들을 포함할 수 있다.
도 14는 도 13의 이미지 센서에 포함된 단위 픽셀의 일 예를 나타내는 회로도이다.
도 14를 참조하면, 단위 픽셀(1100)은 광전 변환부(1110) 및 신호 생성부(1112)를 포함한다.
광전 변환부(1110)는 광전 변환을 수행한다. 즉, 광전 변환부(1110)는 광 집적 모드(integration mode)에서 입사광을 변환하여 광전하들을 발생한다. 단위 픽셀(1100)을 포함하는 이미지 센서가 CMOS 이미지 센서인 경우에, 상기 광 집적 모드에서 CMOS 이미지 센서의 셔터가 개방되어 입사광에 의해 전자-정공 쌍과 같은 전하 캐리어가 광전 변환부(1110)에 생성되어 피사체의 이미지에 관한 정보가 수집된다.
신호 생성부(1112)는 독출 모드(readout mode)에서 상기 광전 변환에 의해 생성된 광전하들에 기초하여 아날로그 픽셀 신호(VPIX)를 발생한다. 단위 픽셀(1100)을 포함하는 이미지 센서가 CMOS 이미지 센서인 경우에, 상기 광 집적 모드 후의 상기 독출 모드에서 상기 셔터가 폐쇄되고, 전하 캐리어의 형태로 수집된 상기 피사체의 이미지에 관한 정보에 기초하여 아날로그 픽셀 신호(VPIX)가 발생된다. 도 14에서는 4-트랜지스터 구조의 신호 생성부(1112)를 예시하였다.
구체적으로, 신호 생성부(1112)는 전송 트랜지스터(1120), 리셋 트랜지스터(1140), 드라이브 트랜지스터(1150) 및 선택 트랜지스터(1160)를 포함할 수 있으며, 플로팅 확산 노드(1130)를 포함할 수 있다. 전송 트랜지스터(1120)는 광전 변환부(1110)와 플로팅 확산 노드(1130) 사이에 연결되고, 및 전송 신호(TX)가 인가되는 게이트를 포함할 수 있다. 리셋 트랜지스터(1140)는 전원 전압(VDD)과 플로팅 확산 노드(1130) 사이에 연결되고, 리셋 신호(RX)가 인가되는 게이트를 포함할 수 있다. 드라이브 트랜지스터(650)는 전원 전압(VDD)과 선택 트랜지스터(1160) 사이에 연결되고, 플로팅 확산 노드(630)와 연결된 게이트를 포함할 수 있다. 선택 트랜지스터(660)는 드라이브 트랜지스터(650)와 아날로그 픽셀 신호(VPIX)를 출력하는 출력 단자 사이에 연결되고, 선택 신호(SEL)가 인가되는 게이트를 포함할 수 있다.
다시 도 13을 참조하면, 로우 드라이버(1020)는 픽셀 어레이(1010)의 각 로우에 연결되고, 로우 제어 신호(RCON)에 기초하여 상기 각 로우를 구동하는 구동 신호를 생성한다.
전압 발생기(1080)는 램프 인에이블 신호(REN)에 기초하여 램프 신호(RAMP)를 발생한다. 위상 쉬프트 코드 발생기(1040)는 클럭 신호(CLK)에 기초하여 입력 위상 쉬프트 코드(IPSC)를 발생한다.
비교 블록(1030)은 복수의 아날로그 픽셀 신호(VPIX)들과 램프 신호(VRAMP)를 비교하여 복수의 제1 및 제2 제어 신호들(CS1, CS2)을 발생한다. 비교 블록(1030)은 픽셀 어레이(1010)의 각 컬럼에 연결되는 복수의 비교기들(1031, 1032, 1033)을 포함할 수 있다.
디지털 상관 이중 샘플링 블록(1050)은 복수의 제1 및 제2 제어 신호들(CS1, CS2) 및 입력 위상 쉬프트 코드(IPSC)를 기초로 디지털 상관 이중 샘플링을 수행하여 복수의 아날로그 픽셀 신호(VPIX)들에 상응하는 복수의 유효 이미지 이진 코드들(IB)들을 발생한다. 디지털 상관 이중 샘플링 블록(1050)은 복수의 비교기들(1031, 1032, 1033)과 연결되는 복수의 디지털 상관 이중 샘플링 회로들(1051, 1052, 1053)을 포함할 수 있다.
복수의 디지털 상관 이중 샘플링 회로들(1051, 1052, 1053) 각각은 도 1 내지 12를 참조하여 상술한 본 발명의 실시예들에 따른 디지털 상관 이중 샘플링 회로일 수 있다. 구체적으로, 각 디지털 상관 이중 샘플링 회로는 제1 래치 회로, 제1 변환 회로, 제2 래치 회로, 제2 변환 회로 및 연산 회로를 포함하며, 이 때 상기 제2 변환 회로는 상기 제1 변환 회로와 상기 제2 래치 회로 사이에 배치되거나 상기 제2 래치 회로와 상기 연산 회로 사이에 배치될 수 있다. 각 컬럼 내에서 위상 쉬프트 코드를 그레이 코드 및 이진 코드로 순차적으로 변환하는 방식으로 유효 이미지 이진 코드(IB)를 발생하며, 상대적으로 낮은 주파수를 가지는 위상 쉬프트 신호들만을 이용하여 상대적으로 자세한 정보의 표현이 가능하고 전력 소모가 감소될 수 있다.
직렬 가산기(1070)는 복수의 유효 이미지 이진 코드들(IB)을 더하여 영상 데이터(IMG)를 발생할 수 있다.
타이밍 컨트롤러(1090)는 이미지 센서(1000)의 전반적인 동작 타이밍을 제어할 수 있다. 예를 들어, 타이밍 컨트롤러(1090)는 로우 제어 신호(RCON), 램프 인에이블 신호(REN), 클럭 신호(CLK) 등을 발생할 수 있다.
도 15는 본 발명의 실시예들에 따른 디지털 상관 이중 샘플링 회로를 포함하는 이미지 센서를 나타내는 블록도이다.
도 15를 참조하면, 이미지 센서(1000a)는 픽셀 어레이(1010), 비교 블록(1030) 및 디지털 상관 이중 샘플링 블록(1050)을 포함한다. 이미지 센서(1000)는 로우 드라이버(1020), 위상 쉬프트 코드 발생기(1040), 카운터 블록(1060), 직렬 가산기(1070), 전압 발생기(1080) 및 타이밍 컨트롤러(1090)를 더 포함할 수 있다.
카운터 블록(1060)을 더 포함하는 것을 제외하면, 도 15의 이미지 센서(1000a)는 도 13의 이미지 센서(1000)와 실질적으로 동일할 수 있다.
카운터 블록(1060)은 디지털 상관 이중 샘플링 블록(1050)과 직렬 가산기(1070) 사이에 배치되며, 복수의 디지털 상관 이중 샘플링 회로들(1051, 1052, 1053)과 연결되는 복수의 카운터들(1061, 1062, 1063)을 포함할 수 있다.
도 15의 실시예에서, 복수의 디지털 상관 이중 샘플링 회로들(1051, 1052, 1053)에서 발생되는 복수의 유효 이미지 이진 코드들(IB)은 전체 유효 이미지 성분 중 LSB 부분에 대응할 수 있고, 복수의 카운터들(1061, 1062, 1063)로부터 출력되는 이진 코드들은 상기 전체 유효 이미지 성분에 대응할 수 있다. 다시 말하면, 디지털 상관 이중 샘플링 블록(1050)은 상기 전체 유효 이미지 성분 중 LSB 부분을 발생하는데 이용되고 카운터 블록(1060)은 상기 전체 유효 이미지 성분 중 MSB 부분을 발생하는데 이용될 수 있다.
직렬 가산기(1070)는 카운터 블록(1060)의 출력들을 더하여 영상 데이터(IMG)를 발생할 수 있다.
도 16은 본 발명의 실시예들에 따른 이미지 센서를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 16을 참조하면, 컴퓨팅 시스템(2000)은 프로세서(2010), 메모리 장치(2020), 저장 장치(2030), 이미지 센서(2040), 입출력 장치(2050) 및 전원 장치(2060)를 포함한다.
프로세서(2010)는 컴퓨팅 시스템(2000)의 동작에 필요한 특정 계산들 또는 태스크(task)들을 수행할 수 있고, 메모리 장치(2020) 및 저장 장치(2030)는 컴퓨팅 시스템(2000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 프로세서(2010)는 마이크로프로세서(micro-processor), CPU(central processing unit), AP(application processor) 등을 포함하고, 메모리 장치(2020)는 휘발성 메모리 및/또는 비휘발성 메모리를 포함하며, 저장 장치(2030)는 SSD(solid state drive), HDD(hard disk drive), CD-ROM 등을 포함할 수 있다. 입출력 장치(2050)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(2060)는 컴퓨팅 시스템(2000)의 동작에 필요한 동작 전압을 공급할 수 있다.
이미지 센서(2040)는 본 발명의 실시예들에 따른 디지털 상관 이중 샘플링 회로를 포함하며, 상대적으로 낮은 주파수를 가지는 위상 쉬프트 신호들만을 이용하여 상대적으로 자세한 정보의 표현이 가능하고 전력 소모가 감소될 수 있다.
본 발명은 디지털 상관 이중 샘플링 회로를 구비하는 이미지 센서 및 이를 포함하는 전자 기기에 유용하게 적용될 수 있으며, 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, PDA(personal digital assistants), PMP(portable multimedia player), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, 사물 인터넷(internet of things; IoT) 기기, VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 다양한 전자 기기에 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 제1 제어 신호를 기초로 입력 위상 쉬프트 코드(phase shift code)를 래치하여, 리셋 성분을 나타내는 제1 위상 쉬프트 코드 및 이미지 성분을 나타내는 제2 위상 쉬프트 코드를 순차적으로 저장하는 제1 래치 회로;
    상기 제1 위상 쉬프트 코드 및 상기 제2 위상 쉬프트 코드를 변환하여, 제1 그레이(Gray) 코드 및 제2 그레이 코드를 발생하는 제1 변환 회로;
    상기 제1 그레이 코드 및 상기 제2 그레이 코드를 변환하여, 제1 이진 코드 및 제2 이진 코드를 발생하는 제2 변환 회로;
    제2 제어 신호를 기초로 상기 제2 변환 회로의 출력을 래치하여, 상기 제1 이진 코드를 저장하는 제2 래치 회로; 및
    상기 제1 이진 코드 및 상기 제2 이진 코드를 기초로 상기 이미지 성분에서 상기 리셋 성분을 감산하는 동작을 비트 단위로 수행하여 유효 이미지 성분을 나타내는 제3 이진 코드를 발생하고, 상기 제3 이진 코드를 비트 단위로 순차적으로 출력하는 연산 회로를 포함하고,
    상기 입력 위상 쉬프트 코드는, 2n-페이즈의(n은 2 이상의 자연수) 위상 쉬프트 코드에 포함되고 동일한 주기를 가지며 서로 위상이 일부 중첩하는 2n개의 위상 쉬프트 신호들 중 (2n-1)개의 위상 쉬프트 신호들을 포함하며,
    상기 제1 그레이 코드 및 상기 제2 그레이 코드 각각은, 상기 (2n-1)개의 위상 쉬프트 신호들에 기초하여 발생되는 n개의 그레이 신호들을 포함하는 n비트의 그레이 코드이고,
    상기 제1 그레이 코드 및 상기 제2 그레이 코드의 최하위 비트(least significant bit; LSB)는 상기 (2n-1)개의 위상 쉬프트 신호들 중 적어도 두 개에 기초하여 발생되며, 상기 제1 그레이 코드 및 상기 제2 그레이 코드의 최상위 비트(most significant bit; MSB)는 상기 (2n-1)개의 위상 쉬프트 신호들 중 하나에 기초하여 발생되는 디지털 상관 이중 샘플링 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 (2n-1)개의 위상 쉬프트 신호들은 제1, 제2 및 제3 위상 쉬프트 신호들을 포함하고,
    상기 제1 변환 회로는,
    상기 제1 위상 쉬프트 신호에 대응하는 제1 위상 쉬프트 비트를 상기 최상위 비트에 대응하는 제1 그레이 비트로 출력하는 제1 신호 라인; 및
    상기 제2 및 제3 위상 쉬프트 신호들에 대응하는 제2 및 제3 위상 쉬프트 비트들에 대한 XOR 연산을 수행하여, 제2 그레이 비트를 발생하는 제1 XOR 게이트를 포함하는 것을 특징으로 하는 디지털 상관 이중 샘플링 회로.
  4. 제 3 항에 있어서, 상기 제2 변환 회로는,
    상기 제1 그레이 비트와 부호 결정 비트에 대한 XOR 연산을 수행하여, 제1 이진 비트를 발생하는 제2 XOR 게이트; 및
    상기 제2 그레이 비트와 상기 제1 이진 비트에 대한 XOR 연산을 수행하여, 제2 이진 비트를 발생하는 제3 XOR 게이트를 포함하는 것을 특징으로 하는 디지털 상관 이중 샘플링 회로.
  5. 제 4 항에 있어서,
    상기 제1 신호 라인은, 상기 리셋 성분을 검출하는 제1 구간에서 상기 제1 그레이 코드의 최상위 비트인 제1 리셋 그레이 비트를 출력하고,
    상기 제1 XOR 게이트는, 상기 제1 구간에서 상기 제1 그레이 코드의 제2 리셋 그레이 비트를 발생하고,
    상기 제2 XOR 게이트는, 상기 제1 구간에서 상기 제1 이진 코드의 제1 리셋 이진 비트를 발생하며,
    상기 제3 XOR 게이트는, 상기 제1 구간에서 상기 제1 이진 코드의 제2 리셋 이진 비트를 발생하는 것을 특징으로 하는 디지털 상관 이중 샘플링 회로.
  6. 제 5 항에 있어서,
    상기 제1 신호 라인은, 상기 이미지 성분을 검출하는 제2 구간에서 상기 제2 그레이 코드의 최상위 비트인 제1 이미지 그레이 비트를 출력하고,
    상기 제1 XOR 게이트는, 상기 제2 구간에서 상기 제2 그레이 코드의 제2 이미지 그레이 비트를 발생하고,
    상기 제2 XOR 게이트는, 상기 제2 구간에서 상기 제2 이진 코드의 제1 이미지 이진 비트를 발생하며,
    상기 제3 XOR 게이트는, 상기 제2 구간에서 상기 제2 이진 코드의 제2 이미지 이진 비트를 발생하는 것을 특징으로 하는 디지털 상관 이중 샘플링 회로.
  7. 제 6 항에 있어서,
    상기 부호 결정 비트는 상기 제1 구간에서 논리 하이 레벨을 가지고 상기 제2 구간에서 논리 로우 레벨을 가지는 것을 특징으로 하는 디지털 상관 이중 샘플링 회로.
  8. 제 4 항에 있어서, 상기 제2 래치 회로는,
    상기 제2 제어 신호에 응답하여 상기 제2 및 제3 XOR 게이트들의 출력들을 래치하는 제1 및 제2 리셋 래치들을 포함하는 것을 특징으로 하는 디지털 상관 이중 샘플링 회로.
  9. 제 3 항에 있어서, 상기 제1 래치 회로는,
    상기 제1 제어 신호에 응답하여 상기 제1, 제2 및 제3 위상 쉬프트 신호들을 래치하는 제1, 제2 및 제3 이미지 래치들을 포함하는 것을 특징으로 하는 디지털 상관 이중 샘플링 회로.
  10. 제 3 항에 있어서,
    상기 (2n-1)개의 위상 쉬프트 신호들은 제4, 제5, 제6 및 제7 위상 쉬프트 신호들을 더 포함하고,
    상기 제1 변환 회로는,
    상기 제4 및 제5 위상 쉬프트 신호들에 대응하는 제4 및 제5 리셋 위상 쉬프트 비트들에 대한 XOR 연산을 수행하는 제2 XOR 게이트;
    상기 제6 및 제7 위상 쉬프트 신호들에 대응하는 제6 및 제7 리셋 위상 쉬프트 비트들에 대한 XOR 연산을 수행하는 제3 XOR 게이트; 및
    상기 제2 XOR 게이트의 출력 및 상기 제3 XOR 게이트의 출력에 대한 XOR 연산을 수행하여, 제3 그레이 비트를 발생하는 제4 XOR 게이트를 더 포함하는 것을 특징으로 하는 디지털 상관 이중 샘플링 회로.
  11. 제 10 항에 있어서, 상기 제2 변환 회로는,
    상기 제1 그레이 비트와 부호 결정 비트에 대한 XOR 연산을 수행하여, 제1 이진 비트를 발생하는 제5 XOR 게이트;
    상기 제2 그레이 비트와 상기 제1 이진 비트에 대한 XOR 연산을 수행하여, 제2 이진 비트를 발생하는 제6 XOR 게이트; 및
    상기 제3 그레이 비트와 상기 제2 이진 비트에 대한 XOR 연산을 수행하여, 제3 이진 비트를 발생하는 제7 XOR 게이트를 포함하는 것을 특징으로 하는 디지털 상관 이중 샘플링 회로.
  12. 제 1 항에 있어서,
    상기 (2n-1)개의 위상 쉬프트 신호들은 각각 제1 주기를 가지고,
    상기 (2n-1)개의 위상 쉬프트 신호들 중 인접한 두 개의 위상 쉬프트 신호들의 위상 차는 상기 제1 주기의 1/2n인 것을 특징으로 하는 디지털 상관 이중 샘플링 회로.
  13. 제 1 항에 있어서,
    상기 제1 이진 코드는 상기 제1 그레이 코드의 음수 표현(negative representation)에 대응하며,
    상기 연산 회로는,
    상기 제1 이진 코드와 상기 제2 이진 코드를 비트 단위로 더하여 상기 제3 이진 코드를 발생하는 1비트 전가산기(full adder)를 포함하는 것을 특징으로 하는 디지털 상관 이중 샘플링 회로.
  14. 제 13 항에 있어서,
    상기 제2 래치 회로에 저장된 상기 제1 이진 코드를 비트 단위로 상기 1비트 전가산기에 순차적으로 제공하는 제1 스위치 회로; 및
    상기 제2 변환 회로로부터 출력되는 상기 제2 이진 코드를 비트 단위로 상기 1비트 전가산기에 순차적으로 제공하는 제2 스위치 회로를 더 포함하는 것을 특징으로 하는 디지털 상관 이중 샘플링 회로.
  15. 제1 제어 신호를 기초로 입력 위상 쉬프트 코드(phase shift code)를 래치하여, 리셋 성분을 나타내는 제1 위상 쉬프트 코드 및 이미지 성분을 나타내는 제2 위상 쉬프트 코드를 순차적으로 저장하는 제1 래치 회로;
    상기 제1 위상 쉬프트 코드 및 상기 제2 위상 쉬프트 코드를 변환하여, 제1 그레이(Gray) 코드 및 제2 그레이 코드를 발생하는 제1 변환 회로;
    제2 제어 신호를 기초로 상기 제1 변환 회로의 출력을 래치하여, 상기 제1 그레이 코드를 저장하는 제2 래치 회로;
    상기 제1 그레이 코드 및 상기 제2 그레이 코드를 변환하여, 제1 이진 코드 및 제2 이진 코드를 발생하는 제2 변환 회로; 및
    상기 제1 이진 코드 및 상기 제2 이진 코드를 기초로 상기 이미지 성분에서 상기 리셋 성분을 감산하는 동작을 비트 단위로 수행하여 유효 이미지 성분을 나타내는 제3 이진 코드를 발생하고, 상기 제3 이진 코드를 비트 단위로 순차적으로 출력하는 연산 회로를 포함하고,
    상기 입력 위상 쉬프트 코드는, 2n-페이즈의(n은 2 이상의 자연수) 위상 쉬프트 코드에 포함되고 동일한 주기를 가지며 서로 위상이 일부 중첩하는 2n개의 위상 쉬프트 신호들 중 (2n-1)개의 위상 쉬프트 신호들을 포함하며,
    상기 제1 그레이 코드 및 상기 제2 그레이 코드 각각은, 상기 (2n-1)개의 위상 쉬프트 신호들에 기초하여 발생되는 n개의 그레이 신호들을 포함하는 n비트의 그레이 코드이고,
    상기 제1 그레이 코드 및 상기 제2 그레이 코드의 최하위 비트(least significant bit; LSB)는 상기 (2n-1)개의 위상 쉬프트 신호들 중 적어도 두 개에 기초하여 발생되며, 상기 제1 그레이 코드 및 상기 제2 그레이 코드의 최상위 비트(most significant bit; MSB)는 상기 (2n-1)개의 위상 쉬프트 신호들 중 하나에 기초하여 발생되는 디지털 상관 이중 샘플링 회로.
  16. 제 15 항에 있어서, 상기 제2 변환 회로는,
    상기 제1 그레이 코드를 비트 단위로 변환하여 상기 제1 이진 코드를 발생하는 제1 그레이-이진 변환기; 및
    상기 제2 그레이 코드를 비트 단위로 변환하여 상기 제2 이진 코드를 발생하는 제2 그레이-이진 변환기를 포함하는 것을 특징으로 하는 디지털 상관 이중 샘플링 회로.
  17. 입사광을 감지하여 상기 입사광에 상응하는 복수의 아날로그 픽셀 신호들을 발생하는 픽셀 어레이;
    상기 복수의 아날로그 픽셀 신호들과 램프 신호를 비교하여 복수의 제1 및 제2 제어 신호들을 발생하는 비교 블록; 및
    상기 복수의 제1 및 제2 제어 신호들 및 입력 위상 쉬프트 코드(phase shift code)를 기초로 디지털 상관 이중 샘플링을 수행하여 복수의 유효 이미지 이진 코드들을 발생하며, 복수의 디지털 상관 이중 샘플링 회로들을 포함하는 디지털 상관 이중 샘플링 블록을 포함하고,
    상기 복수의 디지털 상관 이중 샘플링 회로들 각각은,
    상기 복수의 제1 제어 신호들 중 하나를 기초로 상기 입력 위상 쉬프트 코드를 래치하여, 리셋 성분을 나타내는 제1 위상 쉬프트 코드 및 이미지 성분을 나타내는 제2 위상 쉬프트 코드를 순차적으로 저장하는 제1 래치 회로;
    상기 제1 위상 쉬프트 코드 및 상기 제2 위상 쉬프트 코드를 변환하여, 제1 그레이(Gray) 코드 및 제2 그레이 코드를 발생하는 제1 변환 회로;
    상기 제1 그레이 코드 및 상기 제2 그레이 코드를 변환하여, 제1 이진 코드 및 제2 이진 코드를 발생하는 제2 변환 회로;
    상기 복수의 제2 제어 신호들 중 하나를 기초로 상기 제1 이진 코드 또는 상기 제1 그레이 코드를 저장하는 제2 래치 회로; 및
    상기 제1 이진 코드 및 상기 제2 이진 코드를 기초로 상기 이미지 성분에서 상기 리셋 성분을 감산하는 동작을 비트 단위로 수행하여 유효 이미지 성분을 나타내는 제3 이진 코드를 발생하고, 상기 제3 이진 코드를 비트 단위로 순차적으로 출력하는 연산 회로를 포함하고,
    상기 입력 위상 쉬프트 코드는, 2n-페이즈의(n은 2 이상의 자연수) 위상 쉬프트 코드에 포함되고 동일한 주기를 가지며 서로 위상이 일부 중첩하는 2n개의 위상 쉬프트 신호들 중 (2n-1)개의 위상 쉬프트 신호들을 포함하며,
    상기 제1 그레이 코드 및 상기 제2 그레이 코드 각각은, 상기 (2n-1)개의 위상 쉬프트 신호들에 기초하여 발생되는 n개의 그레이 신호들을 포함하는 n비트의 그레이 코드이고,
    상기 제1 그레이 코드 및 상기 제2 그레이 코드의 최하위 비트(least significant bit; LSB)는 상기 (2n-1)개의 위상 쉬프트 신호들 중 적어도 두 개에 기초하여 발생되며, 상기 제1 그레이 코드 및 상기 제2 그레이 코드의 최상위 비트(most significant bit; MSB)는 상기 (2n-1)개의 위상 쉬프트 신호들 중 하나에 기초하여 발생되는 이미지 센서.
  18. 제 17 항에 있어서,
    상기 제2 변환 회로는 상기 제1 변환 회로와 상기 제2 래치 회로 사이에 배치되고,
    상기 제2 래치 회로는 상기 복수의 제2 제어 신호들 중 하나를 기초로 상기 제2 변환 회로의 출력을 래치하여, 상기 제1 이진 코드를 저장하는 것을 특징으로 하는 이미지 센서.
  19. 제 17 항에 있어서,
    상기 제2 변환 회로는 상기 제2 래치 회로와 상기 연산 회로 사이에 배치되고,
    상기 제2 래치 회로는 상기 복수의 제2 제어 신호들 중 하나를 기초로 상기 제1 변환 회로의 출력을 래치하여, 상기 제1 그레이 코드를 저장하는 것을 특징으로 하는 이미지 센서.
  20. 제 17 항에 있어서,
    상기 복수의 디지털 상관 이중 샘플링 회로들과 연결되는 복수의 카운터들을 포함하는 카운터 블록을 더 포함하는 것을 특징으로 하는 이미지 센서.

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