KR101811615B1 - 이진-그레이 변환 회로 및 이를 포함하는 그레이 코드 카운터 - Google Patents

이진-그레이 변환 회로 및 이를 포함하는 그레이 코드 카운터 Download PDF

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Abstract

이진-그레이 변환 회로는 버퍼부 및 변환부를 포함한다. 버퍼부는 n(n은 2이상의 자연수)비트의 이진 코드의 최하위 비트에 상응하는 제1 이진 비트 신호를 제외한 제2 이진 비트 신호 내지 제n 이진 비트 신호 및 전원 전압에 응답하여 n비트의 데이터 코드를 발생한다. 변환부는 이진 코드 및 데이터 코드에 기초하여 n비트의 그레이 코드를 발생하며, 이진 코드의 제k(k는 1이상 n이하의 자연수) 이진 비트 신호에 응답하여 데이터 코드의 제k 데이터 비트 신호를 래치하여 제k 데이터 비트 신호의 논리 레벨에 상응하도록 그레이 코드의 제k 그레이 비트 신호를 발생한다.

Description

이진-그레이 변환 회로 및 이를 포함하는 그레이 코드 카운터{BINARY-TO-GRAY CONVERTING CIRCUIT AND GRAY CODE COUNTER INCLUDING THE SAME}
본 발명은 이진 코드를 그레이 코드로 변환하는 기술에 관한 것으로서, 더욱 상세하게는 이진-그레이 변환 회로 및 상기 이진-그레이 변환 회로를 포함하는 그레이 코드 카운터에 관한 것이다.
디지털 신호로서 그레이(Gray) 코드가 사용되고 있다. 그레이 코드는 이진(binary) 코드의 일종으로서 가중치가 없는 코드이기 때문에 연산에는 부적당하지만, 일반적인 이진 코드와는 다르게 연속하는 두 개의 값이 하나의 비트만 다르도록 구현되기 때문에, 입출력 코드로 사용되는 경우에 데이터 에러를 감소시킬 수 있다. 따라서 그레이 코드는 아날로그-디지털 컨버터 및/또는 다양한 입출력 장치에서 널리 이용되고 있으며, 일반적인 이진 코드를 그레이 코드로 변환하기 위한 다양한 회로들이 제안되고 있다.
본 발명의 일 목적은 그레이 코드에 포함되는 글리치(glitch)를 제거할 수 있는 이진-그레이 변환 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 이진-그레이 변환 회로를 포함하여 효율적으로 카운팅 동작을 수행할 수 있는 그레이 코드 카운터를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 이진-그레이 변환 회로는 버퍼부 및 변환부를 포함한다. 상기 버퍼부는 n(n은 2이상의 자연수)비트의 이진 코드의 최하위 비트에 상응하는 제1 이진 비트 신호를 제외한 제2 이진 비트 신호 내지 제n 이진 비트 신호 및 전원 전압에 응답하여 n비트의 데이터 코드를 발생한다. 상기 변환부는 상기 이진 코드 및 상기 데이터 코드에 기초하여 n비트의 그레이 코드를 발생하며, 상기 이진 코드의 제k(k는 1이상 n이하의 자연수) 이진 비트 신호에 응답하여 상기 데이터 코드의 제k 데이터 비트 신호를 래치하여 상기 제k 데이터 비트 신호의 논리 레벨에 상응하도록 상기 그레이 코드의 제k 그레이 비트 신호를 발생한다.
상기 변환부는 상기 그레이 코드의 제1 비트 내지 제n 비트에 상응하는 제1 그레이 비트 신호 내지 제n 그레이 비트 신호 중 하나를 발생하는 제1 플립플롭 내지 제n 플립플롭을 포함할 수 있다.
일 실시예에서, 상기 제1 내지 제n 플립플롭들 각각은 데이터 입력 단자, 클럭 입력 단자 및 데이터 출력 단자를 포함할 수 있다. 상기 데이터 입력 단자는 상기 데이터 코드의 제1 비트 내지 제n 비트에 상응하는 제1 데이터 비트 신호 내지 제n 데이터 비트 신호 중 하나가 인가될 수 있다. 상기 클럭 입력 단자는 상기 이진 코드의 제1 비트 내지 제n 비트에 상응하는 상기 제1 내지 제n 이진 비트 신호들 중 하나가 인가될 수 있다. 상기 데이터 출력 단자는 상기 제1 내지 제n 그레이 비트 신호들 중 하나를 출력할 수 있다.
상기 버퍼부는 상기 제1 데이터 비트 신호 내지 제(n-1) 데이터 비트 신호 중 하나를 발생하는 제1 인버터 내지 제(n-1) 인버터를 포함할 수 있다.
상기 제1 내지 제(n-1) 인버터들 중에서 제m(m은 1이상 (n-1)이하의 자연수) 인버터는, 제(m+1) 이진 비트 신호를 반전하여 제m 데이터 비트 신호를 발생할 수 있다.
상기 버퍼부는 상기 전원 전압을 상기 제n 데이터 비트 신호로 출력할 수 있다.
상기 제1 내지 제n 플립플롭들 각각은, 상기 제1 내지 제n 이진 비트 신호들 중 하나의 상승 에지에 응답하여 동작하는 상승 에지 트리거형(positive-edge triggered) D-플립플롭일 수 있다.
일 실시예에서, 상기 제1 내지 제n 플립플롭들 각각은 데이터 입력 단자, 클럭 입력 단자 및 반전 데이터 출력 단자를 포함할 수 있다. 상기 데이터 입력 단자는 상기 데이터 코드의 제1 비트 내지 제n 비트에 상응하는 제1 데이터 비트 신호 내지 제n 데이터 비트 신호 중 하나가 인가될 수 있다. 상기 클럭 입력 단자는 상기 이진 코드의 제1 비트 내지 제n 비트에 상응하는 상기 제1 내지 제n 이진 비트 신호들 중 하나가 반전되어 인가될 수 있다. 상기 반전 데이터 출력 단자는 상기 제1 내지 제n 그레이 비트 신호들 중 하나를 출력할 수 있다.
상기 버퍼부는 상기 제1 데이터 비트 신호 내지 제(n-1) 데이터 비트 신호 중 하나를 발생하는 제1 인버터 내지 제(n-1) 인버터를 포함할 수 있다. 상기 제1 내지 제(n-1) 인버터들 중에서 제m(m은 1이상 (n-1)이하의 자연수) 인버터는 제(m+1) 이진 비트 신호를 반전하여 제m 데이터 비트 신호를 발생할 수 있다. 상기 버퍼부는 상기 전원 전압을 상기 제n 데이터 비트 신호로 출력할 수 있다.
상기 제1 내지 제n 플립플롭들 각각은, 상기 제1 내지 제n 이진 비트 신호들 중 하나의 하강 에지에 응답하여 동작하는 하강 에지 트리거형(negative-edge triggered) D-플립플롭일 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 그레이 코드 카운터는 이진 카운터 회로 및 이진-그레이 변환 회로를 포함한다. 상기 이진 카운터 회로는 전원 전압 및 클럭 신호에 기초하여 순차적으로 토글링(toggling)하는 제1 이진 비트 신호 내지 제n(n은 2이상의 자연수) 이진 비트 신호를 포함하는 n비트의 이진 코드를 발생한다. 상기 이진-그레이 변환 회로는 상기 이진 코드 및 상기 전원 전압에 기초하여 n비트의 그레이 코드를 발생한다. 상기 이진-그레이 변환 회로는 버퍼부 및 변환부를 포함한다. 상기 버퍼부는 상기 이진 코드의 최하위 비트에 상응하는 상기 제1 이진 비트 신호를 제외한 제2 이진 비트 신호 내지 상기 제n 이진 비트 신호 및 상기 전원 전압에 응답하여 n비트의 데이터 코드를 발생한다. 상기 변환부는 상기 이진 코드 및 상기 데이터 코드에 기초하여 상기 그레이 코드를 발생하며, 상기 이진 코드의 제k(k는 1이상 n이하의 자연수) 이진 비트 신호에 응답하여 상기 데이터 코드의 제k 데이터 비트 신호를 래치하여 상기 제k 데이터 비트 신호의 논리 레벨에 상응하도록 상기 그레이 코드의 제k 그레이 비트 신호를 발생한다.
상기 이진 카운터 회로는 동기식(synchronous) 카운터 회로 또는 비동기식(asynchronous) 카운터 회로일 수 있다.
상기 이진 카운터 회로는 상기 클럭 신호에 응답하여 순차적으로 토글링하는 상기 제1 내지 제n 이진 비트 신호들을 발생하도록 캐스케이드(cascade) 결합된 제1 플립플롭 내지 제n 플립플롭을 포함할 수 있다.
상기 이진 카운터 회로는 업 카운팅(up-counting) 동작 또는 다운 카운팅(down-counting) 동작을 수행할 수 있다.
상기 변환부는 상기 그레이 코드의 제1 비트 내지 제n 비트에 상응하는 제1 그레이 비트 신호 내지 제n 그레이 비트 신호 중 하나를 발생하는 제1 플립플롭 내지 제n 플립플롭을 포함할 수 있다. 상기 제1 내지 제n 플립플롭들 각각은, 상기 이진 카운터 회로가 상기 업 카운팅 동작을 수행하는 경우에 상기 제1 내지 제n 이진 비트 신호들 중 하나의 상승 에지에 응답하여 동작하는 상승 에지 트리거형(positive-edge triggered) D-플립플롭이며, 상기 이진 카운터 회로가 상기 다운 카운팅 동작을 수행하는 경우에 상기 제1 내지 제n 이진 비트 신호들 중 하나의 하강 에지에 응답하여 동작하는 하강 에지 트리거형(negative-edge triggered) D-플립플롭일 수 있다.
상기와 같은 본 발명의 실시예들에 따른 이진-그레이 변환 회로는, 복수의 XOR 게이트들을 사용하지 않고 복수의 플립플롭들을 포함하여 구현되며, 이진 코드의 최하위 비트를 제외한 나머지 상위 비트들 및 전원 전압에 응답하여 데이터 코드를 발생하고, 상기 이진 코드의 제k 비트에 응답하여 상기 데이터 코드의 제k 비트를 래치하여 그레이 코드의 제k 비트를 발생하는 방식으로 상기 이진 코드를 상기 그레이 코드로 변환한다. 따라서, 이진-그레이 변환 회로는 크기가 증가되지 않으면서도 글리치 없는 그레이 코드를 효율적으로 발생할 수 있으며, 상기 이진-그레이 변환 회로를 포함하는 그레이 코드 카운터 및 아날로그-디지털 컨버터는 타이밍 제어가 용이하고 전력 소모가 감소될 수 있다.
도 1은 본 발명의 실시예들에 따른 이진-그레이 변환 회로를 나타내는 블록도이다.
도 2는 도 1의 이진-그레이 변환 회로의 일 예를 나타내는 블록도이다.
도 3, 4a, 4b, 4c 및 4d는 도 2의 이진-그레이 변환 회로의 동작을 설명하기 위한 타이밍도들이다.
도 5 및 6은 도 1의 이진-그레이 변환 회로의 다른 예들을 나타내는 블록도들이다.
도 7은 도 1의 이진-그레이 변환 회로의 또 다른 예를 나타내는 블록도이다.
도 8, 9a, 9b, 9c 및 9d는 도 7의 이진-그레이 변환 회로의 동작을 설명하기 위한 타이밍도들이다.
도 10은 본 발명의 실시예들에 따른 이진-그레이 변환 회로를 포함하는 그레이 코드 카운터를 나타내는 블록도이다.
도 11, 12 및 13은 도 10의 그레이 코드 카운터에 포함되는 이진 카운터 회로의 예들을 나타내는 블록도들이다.
도 14는 본 발명의 실시예들에 따른 그레이 코드 카운터를 포함하는 아날로그-디지털 컨버터를 나타내는 블록도이다.
도 15는 본 발명의 실시예들에 따른 아날로그-디지털 컨버터를 포함하는 장치를 나타내는 블록도이다.
도 16 및 17은 본 발명의 실시예들에 따른 공통의 그레이 코드 카운터를 포함하는 이미지 센서들을 나타내는 블록도들이다.
도 18은 본 발명의 실시예들에 따른 복수의 그레이 코드 카운터들을 포함하는 이미지 센서를 나타내는 블록도이다.
도 19는 본 발명의 실시예들에 따른 이미지 센서를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 20은 도 19의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 이진-그레이 변환 회로를 나타내는 블록도이다.
도 1을 참조하면, 이진-그레이 변환 회로(100)는 버퍼부(120) 및 변환부(140)를 포함한다.
버퍼부(120)는 n(n은 2이상의 자연수)비트의 이진 코드(B[0:(n-1)])의 일부 및 전원 전압(VDD)을 이용하여 n비트의 데이터 코드(D[0:(n-1)])를 발생한다. 구체적으로, 버퍼부(120)는 이진 코드(B[0:(n-1)])의 최하위 비트(Least Significant Bit; LSB)에 상응하는 제1 이진 비트 신호(B[0])를 제외한 제2 이진 비트 신호(B[1]) 내지 제n 이진 비트 신호(B[n-1]) 및 전원 전압(VDD)에 응답하여 n비트의 데이터 코드(D[0:(n-1)])를 발생한다.
이진 코드(B[0:(n-1)]) 및 데이터 코드(D[0:(n-1)])는 각각 제1 비트 내지 제n 비트를 포함할 수 있다. 예를 들어, 상기 제1 비트는 최하위 비트이고, 상기 제n 비트는 최상위 비트(Most Significant Bit; MSB)일 수 있다. 이진 코드(B[0:(n-1)])는 상기 제1 비트(즉, 최하위 비트)에 상응하는 제1 이진 비트 신호(B[0]) 내지 상기 제n 비트(즉, 최상위 비트)에 상응하는 제n 이진 비트 신호(B[n-1])를 포함하여 구현될 수 있으며, 데이터 코드(D[0:(n-1)])는 상기 제1 비트(즉, 최하위 비트)에 상응하는 제1 데이터 비트 신호(D[0]) 내지 상기 제n 비트(즉, 최상위 비트)에 상응하는 제n 데이터 비트 신호(D[n-1])를 포함하여 구현될 수 있다.
변환부(140)는 이진 코드(B[0:(n-1)]) 및 데이터 코드(D[0:(n-1)])에 기초하여 n비트의 그레이 코드(G[0:(n-1)])를 발생한다. 구체적으로, 변환부(140)는 이진 코드(B[0:(n-1)])의 제k(k는 1이상 n이하의 자연수) 이진 비트 신호에 응답하여 데이터 코드(D[0:(n-1)])의 제k 데이터 비트 신호를 래치하여 상기 제k 데이터 비트 신호의 논리 레벨에 상응하도록 그레이 코드(G[0:(n-1)])의 제k 그레이 비트 신호를 발생한다. 그레이 코드(G[0:(n-1)]) 또한 제1 비트 내지 제n 비트를 포함하며, 상기 제1 비트(즉, 최하위 비트)에 상응하는 제1 그레이 비트 신호(G[0]) 내지 상기 제n 비트(즉, 최상위 비트)에 상응하는 제n 그레이 비트 신호(G[n-1])를 포함하여 구현될 수 있다.
일 실시예에서, 변환부(140)는 제1 플립플롭 내지 제n 플립플롭을 포함하여 구현될 수 있으며, 상기 제1 내지 제n 플립플롭들 중에서 제k 플립플롭은 상기 제k 이진 비트 신호 및 상기 제k 데이터 비트 신호에 응답하여 상기 제k 그레이 비트 신호를 발생할 수 있다. 상기 제1 내지 제n 플립플롭들은 이진 코드(B[0:(n-1)])가 업 카운팅(up-counting)되는지 또는 다운 카운팅(down-counting)되는지에 따라서 상승 에지 트리거형(positive-edge triggered) 또는 하강 에지 트리거형(negative-edge triggered) 플립플롭들의 형태로 구현될 수 있다. 실시예에 따라서, 버퍼부(120)는 제(m+1)(m은 1이상 (n-1)이하의 자연수) 이진 비트 신호를 반전하여 제m 데이터 비트 신호로 출력하거나, 제(m+1) 이진 비트 신호 자체를 제m 데이터 비트 신호로 출력할 수 있으며, 전원 전압(VDD)을 제n 데이터 비트 신호(D[n])로 출력할 수 있다. 이진-그레이 변환 회로(100)의 구체적인 구성에 대해서는 도 2, 5, 6 및 7을 참조하여 후술하도록 한다.
종래의 이진-그레이 변환 회로는 복수의 XOR 게이트들을 포함하여 구현되었으며, 이진 카운터 회로에서 제공되는 이진 코드의 인접한 두 비트에 대한 XOR 연산을 수행하여 그레이 코드를 발생하였다. 이 경우, 이진 코드의 각 비트들의 논리 레벨이 천이하는 시점에서 그레이 코드에 글리치(glitch)가 발생하는 문제가 있었다. 글리치를 제거하기 위하여 이진 코드를 제공하는 이진 카운터 회로를 동기식(synchronous) 카운터 회로로 구현하는 방식이 제안되었으나, 클럭 신호의 경로 차이, 이진 코드의 각 비트들의 입력 경로의 차이, 및 그레이 코드를 출력하기 위한 로직의 특성 차이 등으로 인하여 글리치를 제거하는데 한계가 있었다. 또한, 글리치를 제거하기 위하여 그레이 코드를 리타임(retime)하는 방식이 제안되었으나, 상기 리타임 동작을 수행하기 위하여 상대적으로 높은 구동 주파수를 사용하기 때문에, 회로의 타이밍 제어가 어렵고 그레이 코드의 셋업(setup) 시간 및 홀드(hold) 시간에 대한 마진(margin)이 감소하며 전력 소모가 증가하는 문제가 있었다.
본 발명의 실시예들에 따른 이진-그레이 변환 회로(100)는 복수의 XOR 게이트들을 사용하지 않고 복수의 플립플롭들을 포함하여 구현될 수 있다. 이진-그레이 변환 회로(100)는 이진 코드(B[0:(n-1)])의 최하위 비트를 제외한 나머지 상위 비트들 및 전원 전압(VDD)에 응답하여 데이터 코드(D[0:(n-1)])를 발생하고, 이진 코드(B[0:(n-1)])의 제k 비트에 응답하여 데이터 코드(D[0:(n-1)])의 제k 비트를 래치하여 그레이 코드(G[0:(n-1)])의 제k 비트를 발생하는 방식으로 이진 코드(B[0:(n-1)])를 그레이 코드(G[0:(n-1)])로 변환한다. 따라서, 이진-그레이 변환 회로(100)는 크기가 증가되지 않으면서도 글리치 없는(glitch-free) 그레이 코드(G[0:(n-1)])를 효율적으로 발생할 수 있다. 또한, 이진-그레이 변환 회로(100)는 그레이 코드를 리타임하는 종래의 방식에 비하여 낮은 구동 주파수를 사용하기 때문에, 타이밍 제어가 용이하고 셋업 시간 및 홀드 시간에 대한 마진이 증가하며 전력 소모가 감소될 수 있다.
도 2는 도 1의 이진-그레이 변환 회로의 일 예를 나타내는 블록도이다.
도 2를 참조하면, 이진-그레이 변환 회로(100a)는 버퍼부(120a) 및 변환부(140a)를 포함한다. 버퍼부(120a)는 제1 인버터(INV11), 제2 인버터(INV12) 및 제3 인버터(INV13)를 포함할 수 있으며, 변환부(140a)는 제1 플립플롭(FF11), 제2 플립플롭(FF12), 제3 플립플롭(FF13) 및 제4 플립플롭(FF14)을 포함할 수 있다. 이하에서는 설명의 편의상, 이진-그레이 변환 회로(100a)가 4비트의 디지털 신호(G[0], G[1], G[2], G[3]), 즉 4비트의 그레이 코드(G[0:3])를 발생하는 것을 중심으로 이진-그레이 변환 회로(100a)의 구성 및 동작을 설명하도록 한다.
버퍼부(120a)에 포함되는 인버터들(INV11, INV12, INV13)은 각각 제2 내지 제4 이진 비트 신호들(B[1], B[2], B[3]) 중 하나를 반전하여 제1 내지 제3 데이터 비트 신호들(D[0], D[1], D[2]) 중 하나를 발생할 수 있다. 예를 들어, 제1 인버터(INV11)는 제2 이진 비트 신호(B[1])를 반전하여 제1 데이터 비트 신호(D[0])를 발생하고, 제2 인버터(INV12)는 제3 이진 비트 신호(B[2])를 반전하여 제2 데이터 비트 신호(D[1])를 발생하며, 제3 인버터(INV13)는 제4 이진 비트 신호(B[3])를 반전하여 제3 데이터 비트 신호(D[2])를 발생할 수 있다. 버퍼부(120a)는 전원 전압(VDD)을 제4 데이터 비트 신호(D[3])로 출력할 수 있다. 도시하지는 않았지만, 버퍼부(120a)는 제4 데이터 비트 신호(D[3])를 출력하는 버퍼를 포함할 수 있으며, 상기 버퍼는 직렬 연결된 두 개의 인버터의 형태로 구현될 수 있다.
변환부(140a)에 포함되는 플립플롭들(FF11, FF12, FF13, FF14)은 각각 제1 내지 제4 데이터 비트 신호들(D[0], D[1], D[2], D[3]) 중 하나가 인가되는 데이터 입력 단자(D), 제1 내지 제4 이진 비트 신호들(B[0], B[1], B[2], B[3]) 중 하나가 인가되는 클럭 입력 단자(CK), 및 제1 내지 제4 그레이 비트 신호들(G[0], G[1], G[2], G[3]) 중 하나를 출력하는 데이터 출력 단자(Q)를 포함할 수 있다. 플립플롭들(FF11, FF12, FF13, FF14)은 각각 제1 내지 제4 이진 비트 신호들(B[0], B[1], B[2], B[3]) 중 하나에 응답하여 제1 내지 제4 데이터 비트 신호들(D[0], D[1], D[2], D[3])중 하나를 래치하여 제1 내지 제4 데이터 비트 신호들(D[0], D[1], D[2], D[3])중 하나의 논리 레벨에 상응하도록 제1 내지 제4 그레이 비트 신호들(G[0], G[1], G[2], G[3]) 중 하나를 발생할 수 있다. 예를 들어, 제1 플립플롭(FF11)은 제1 데이터 비트 신호(D[0])가 인가되는 데이터 입력 단자(D), 제1 이진 비트 신호(B[0])가 인가되는 클럭 입력 단자(CK), 및 제1 그레이 비트 신호(G[0])가 인가되는 데이터 출력 단자(Q)를 포함하며, 제1 이진 비트 신호(B[0])에 응답하여 제1 데이터 비트 신호(D[0])를 래치하여 제1 데이터 비트 신호(D[0])의 논리 레벨에 상응하도록 제1 그레이 비트 신호(G[0])를 발생할 수 있다.
한편, 도시하지는 않았지만, 실시예에 따라서 제1 내지 제3 데이터 비트 신호들(D[0], D[1], D[2])은 이진 카운터 회로(도 10의 220)의 반전 데이터 출력 단자 또는 변환부(140a)의 반전 데이터 출력 단자(미도시)를 통하여 제공될 수 있으며, 이 경우 버퍼부(120a)에 포함되는 인버터들(INV11, INV12, INV13)은 생략될 수도 있다.
도 2의 이진-그레이 변환 회로(100a)는, 업 카운팅되는 이진 코드(B[0:3])를 업 카운팅되는 그레이 코드(G[0:3])로 변환할 수 있으며, 플립플롭들(FF11, FF12, FF13, FF14)은 상기와 같은 업 카운팅 동작을 수행하기 위한 상승 에지 트리거형 플립플롭들일 수 있다. 이하에서는 도 3, 4a, 4b, 4c 및 4d를 참조하여 업 카운팅 동작을 상세하게 설명하도록 한다.
도 3, 4a, 4b, 4c 및 4d는 도 2의 이진-그레이 변환 회로의 동작을 설명하기 위한 타이밍도들이다.
도 2, 3, 4a, 4b, 4c 및 4d를 참조하면, 이진 코드(B[0:3])는 이진 카운터 회로(도 10의 220)에서 출력될 수 있다. 이진 코드(B[0:3])의 최하위 비트에 상응하는 제1 이진 비트 신호(B[0])는 클럭 신호(도 10의 CLK)의 상승 에지 또는 하강 에지에 상응하는 각 시점들(즉, 시간 t0, t1, t2, t3, t4, t5, t6, t7, t8, t9, t10, t11, t12, t13, t14, t15, t16)마다 토글링된다. 이진 코드의 나머지 상위 비트들에 상응하는 제2 내지 제4 이진 비트 신호들(B[1], B[2], B[3])은 각각 인접 하위 비트의 하강 에지에 응답하여 토글링된다. 예를 들어, 제2 이진 비트 신호(B[1])는 제1 이진 비트 신호(B[0])의 하강 에지(즉, 시간 t2, t4, t6, t8, t10, t12, t14, t16)에 응답하여 토글링되고, 제3 이진 비트 신호(B[2])는 제2 이진 비트 신호(B[1])의 하강 에지(즉, 시간 t4, t8, t12, t16)에 응답하여 토글링되며, 제4 이진 비트 신호(B[3])는 제3 이진 비트 신호(B[2])의 하강 에지(즉, 시간 t8, t16)에 응답하여 토글링된다. 결과적으로 제1 내지 제4 이진 비트 신호들(B[0], B[1], B[2], B[3])은 순차적으로 배가되는 주기를 가진다.
그레이 코드(G[0:3])의 각 비트들에 상응하는 제1 내지 제4 그레이 비트 신호들(G[0], G[1], G[2], G[3])은 각각 제1 내지 제4 이진 비트 신호들(B[0], B[1], B[2], B[3]) 중 상응하는 신호의 상승 에지에 응답하여 토글링된다. 예를 들어, 도 4a에 도시된 것처럼, 제1 그레이 비트 신호(G[0])는 제1 이진 비트 신호(B[0])의 상승 에지(즉, 시간 t1, t3, t5, t7, t9, t11, t13, t15)에 응답하여 제1 데이터 비트 신호(D[0], 즉 제2 이진 비트 신호의 반전 신호(/B[1]))의 논리 레벨에 상응하도록 토글링된다. 도 4b에 도시된 것처럼, 제2 그레이 비트 신호(G[1])는 제2 이진 비트 신호(B[1])의 상승 에지(즉, 시간 t2, t6, t10, t14)에 응답하여 제2 데이터 비트 신호(D[1], 즉 제3 이진 비트 신호의 반전 신호(/B[2]))의 논리 레벨에 상응하도록 토글링된다. 도 4c에 도시된 것처럼, 제3 그레이 비트 신호(G[2])는 제3 이진 비트 신호(B[2])의 상승 에지(즉, 시간 t4, t12)에 응답하여 제3 데이터 비트 신호(D[2], 즉 제4 이진 비트 신호의 반전 신호(/B[3]))의 논리 레벨에 상응하도록 토글링된다. 도 4d에 도시된 것처럼, 제4 그레이 비트 신호(G[3])는 제4 이진 비트 신호(B[3])의 상승 에지(즉, 시간 t8)에 응답하여 제4 데이터 비트 신호(D[3], 즉 전원 전압(VDD))의 논리 레벨에 상응하도록 토글링된다.
도 3의 상단에는 시간의 경과에 따른 카운팅 동작의 각각의 종료 시점에 대하여 이진 코드(B[0:3]) 및 그레이 코드(G[0:3])의 값들이 표시되어 있으며, 이진 코드(B[0:3])는 0000, 0001, 0010, 0011과 같이 증가하고 그레이 코드(G[0:3])는 0000, 0001, 0011, 0010과 같이 증가하여 결과적으로 업 카운팅 동작이 수행됨을 알 수 있다.
도 5 및 6은 도 1의 이진-그레이 변환 회로의 다른 예들을 나타내는 블록도들이다.
도 5를 참조하면, 이진-그레이 변환 회로(100b)는 버퍼부(120b) 및 변환부(140b)를 포함한다.
이진-그레이 변환 회로(100b)는 3비트의 그레이 코드(G[0:2])를 발생하는 것을 제외하면, 도 2의 이진-그레이 변환 회로(100a)와 실질적으로 동일할 수 있다. 예를 들어, 버퍼부(120b)는 제1 인버터(INV21) 및 제2 인버터(INV22)를 포함하며, 전원 전압(VDD)을 제3 데이터 비트 신호(D[2])로 출력할 수 있다. 인버터들(INV21, INV22)은 각각 제2 및 제3 이진 비트 신호들(B[1], B[2]) 중 하나를 반전하여 제1 및 제2 데이터 비트 신호들(D[0], D[1]) 중 하나를 발생할 수 있다. 변환부(140b)는 제1 플립플롭(FF21), 제2 플립플롭(FF22) 및 제3 플립플롭(FF23)을 포함할 수 있다. 플립플롭들(FF21, FF22, FF23)은 각각 제1 내지 제3 데이터 비트 신호들(D[0], D[1], D[2]) 중 하나가 인가되는 데이터 입력 단자(D), 제1 내지 제3 이진 비트 신호들(B[0], B[1], B[2]) 중 하나가 인가되는 클럭 입력 단자(CK), 및 제1 내지 제3 그레이 비트 신호들(G[0], G[1], G[2]) 중 하나를 출력하는 데이터 출력 단자(Q)를 포함할 수 있다. 플립플롭들(FF21, FF22, FF23)은 각각 제1 내지 제3 이진 비트 신호들(B[0], B[1], B[2]) 중 하나에 응답하여 제1 내지 제3 데이터 비트 신호들(D[0], D[1], D[2]) 중 하나를 래치하여 제1 내지 제3 데이터 비트 신호들(D[0], D[1], D[2])중 하나의 논리 레벨에 상응하도록 제1 내지 제3 그레이 비트 신호들(G[0], G[1], G[2]) 중 하나를 발생할 수 있다.
도 6을 참조하면, 이진-그레이 변환 회로(100c)는 버퍼부(120c) 및 변환부(140c)를 포함한다.
이진-그레이 변환 회로(100c)는 5비트의 그레이 코드(G[0:4])를 발생하는 것을 제외하면, 도 2의 이진-그레이 변환 회로(100a)와 실질적으로 동일할 수 있다. 예를 들어, 버퍼부(120c)는 제1 인버터(INV31), 제2 인버터(INV32), 제3 인버터(INV33) 및 제4 인버터(INV34)를 포함하며, 전원 전압(VDD)을 제5 데이터 비트 신호(D[4])로 출력할 수 있다. 인버터들(INV31, INV32, INV33, INV34)은 각각 제2 내지 제5 이진 비트 신호들(B[1], B[2], B[3], B[4]) 중 하나를 반전하여 제1 내지 제4 데이터 비트 신호들(D[0], D[1], D[2], D[3]) 중 하나를 발생할 수 있다. 변환부(140c)는 제1 플립플롭(FF31), 제2 플립플롭(FF32), 제3 플립플롭(FF33), 제4 플립플롭(FF34) 및 제5 플립플롭(FF35)을 포함할 수 있다. 플립플롭들(FF31, FF32, FF33, FF34, FF35)은 각각 제1 내지 제5 데이터 비트 신호들(D[0], D[1], D[2], D[3], D[4]) 중 하나가 인가되는 데이터 입력 단자(D), 제1 내지 제5 이진 비트 신호들(B[0], B[1], B[2], B[3], B[4]) 중 하나가 인가되는 클럭 입력 단자(CK), 및 제1 내지 제5 그레이 비트 신호들(G[0], G[1], G[2], G[3], G[4]) 중 하나를 출력하는 데이터 출력 단자(Q)를 포함할 수 있다. 플립플롭들(FF31, FF32, FF33, FF34, FF35)은 각각 제1 내지 제5 이진 비트 신호들(B[0], B[1], B[2], B[3], B[4]) 중 하나에 응답하여 제1 내지 제5 데이터 비트 신호들(D[0], D[1], D[2], D[3], D[4]) 중 하나를 래치하여 제1 내지 제5 데이터 비트 신호들(D[0], D[1], D[2], D[3], D[4])중 하나의 논리 레벨에 상응하도록 제1 내지 제5 그레이 비트 신호들(G[0], G[1], G[2], G[3], G[4]) 중 하나를 발생할 수 있다.
도 2, 5 및 6을 참조하여 상술한 것처럼, 본 발명의 실시예들에 따른 이진-그레이 변환 회로는, 입력되는 이진 코드의 비트 수 및 출력되는 그레이 코드의 비트 수에 따라 구조가 변경될 수 있으며, 업 카운팅되는 n비트의 이진 코드를 업 카운팅되는 n비트의 그레이 코드로 변환하기 위하여 (n-1)개의 인버터들 및 n개의 상승 에지 트리거형 플립플롭들을 포함하여 구현될 수 있다.
도 7은 도 1의 이진-그레이 변환 회로의 또 다른 예를 나타내는 블록도이다.
도 7을 참조하면, 이진-그레이 변환 회로(100d)는 버퍼부(120d) 및 변환부(140d)를 포함한다. 이하에서는 설명의 편의상, 이진-그레이 변환 회로(100d)가 4비트의 디지털 신호(G[0], G[1], G[2], G[3]), 즉 4비트의 그레이 코드(G[0:3])를 발생하는 것을 중심으로 이진-그레이 변환 회로(100d)의 구성 및 동작을 설명하도록 한다.
버퍼부(120d)는 제1 인버터(INV41), 제2 인버터(INV42) 및 제3 인버터(INV43)를 포함할 수 있다. 인버터들(INV41, INV42, INV43)은 각각 제2 내지 제4 이진 비트 신호들(B[1], B[2], B[3]) 중 하나를 반전하여 제1 내지 제3 데이터 비트 신호들(D[0], D[1], D[2]) 중 하나로 출력할 수 있다. 버퍼부(120d)는 전원 전압(VDD)을 제4 데이터 비트 신호(D[3])로 출력할 수 있다.
변환부(140d)는 제1 플립플롭(FF41), 제2 플립플롭(FF42), 제3 플립플롭(FF43) 및 제4 플립플롭(FF44)을 포함할 수 있다. 플립플롭들(FF41, FF42, FF43, FF44)은 각각 제1 내지 제4 데이터 비트 신호들(D[0], D[1], D[2], D[3]) 중 하나가 인가되는 데이터 입력 단자(D), 제1 내지 제4 이진 비트 신호들(B[0], B[1], B[2], B[3]) 중 하나가 반전되어 인가되는 클럭 입력 단자(CK), 및 제1 내지 제4 그레이 비트 신호들(G[0], G[1], G[2], G[3]) 중 하나를 출력하는 반전 데이터 출력 단자(/Q)를 포함할 수 있다. 플립플롭들(FF41, FF42, FF43, FF44)은 각각 제1 내지 제4 이진 비트 신호들(B[0], B[1], B[2], B[3]) 중 하나를 반전하여 클럭 입력 단자(CK)에 제공하기 위한 버블들(BB41, BB42, BB43, BB44) 중 하나를 구비할 수 있다. 플립플롭들(FF41, FF42, FF43, FF44)은 각각 제1 내지 제4 이진 비트 신호들(B[0], B[1], B[2], B[3]) 중 하나에 응답하여 제1 내지 제4 데이터 비트 신호들(D[0], D[1], D[2], D[3])중 하나를 래치하여 제1 내지 제4 데이터 비트 신호들(D[0], D[1], D[2], D[3])중 하나의 논리 레벨에 상응하도록 제1 내지 제4 그레이 비트 신호들(G[0], G[1], G[2], G[3]) 중 하나를 발생할 수 있다.
도 7의 이진-그레이 변환 회로(100d)는, 다운 카운팅되는 이진 코드(B[0:3])를 다운 카운팅되는 그레이 코드(G[0:3])로 변환할 수 있으며, 플립플롭들(FF41, FF42, FF43, FF44)은 상기와 같은 다운 카운팅 동작을 수행하기 위한 하강 에지 트리거형 플립플롭들일 수 있다. 이하에서는 도 8, 9a, 9b, 9c 및 9d를 참조하여 다운 카운팅 동작을 상세하게 설명하도록 한다.
도 8, 9a, 9b, 9c 및 9d는 도 7의 이진-그레이 변환 회로의 동작을 설명하기 위한 타이밍도들이다.
도 7, 8, 9a, 9b, 9c 및 9d를 참조하면, 이진 코드(B[0:3])는 이진 카운터 회로(도 10의 220)에서 출력될 수 있으며, 이진 코드(B[0:3])의 최하위 비트에 상응하는 제1 이진 비트 신호(B[0])는 클럭 신호(도 10의 CLK)의 상승 에지 또는 하강 에지에 상응하는 각 시점들(즉, 시간 ta, tb, tc, td, te, tf, tg, th, ti, tj, tk, tl, tm, tn, to, tp, tq)마다 토글링된다. 이진 코드의 나머지 상위 비트들에 상응하는 제2 내지 제4 이진 비트 신호들(B[1], B[2], B[3])은 각각 인접 하위 비트의 상승 에지에 응답하여 토글링된다. 예를 들어, 제2 이진 비트 신호(B[1])는 제1 이진 비트 신호(B[0])의 상승 에지(즉, 시간 tc, te, tg, ti, tk, tm, to, tq)에 응답하여 토글링되고, 제3 이진 비트 신호(B[2])는 제2 이진 비트 신호(B[1])의 상승 에지(즉, 시간 te, ti, tm, tq)에 응답하여 토글링되며, 제4 이진 비트 신호(B[3])는 제3 이진 비트 신호(B[2])의 상승 에지(즉, 시간 ti, tq)에 응답하여 토글링된다.
그레이 코드(G[0:3])의 각 비트들에 상응하는 제1 내지 제4 그레이 비트 신호들(G[0], G[1], G[2], G[3])은 각각 제1 내지 제4 이진 비트 신호들(B[0], B[1], B[2], B[3]) 중 상응하는 신호의 하강 에지에 응답하여 토글링된다. 예를 들어, 도 9a에 도시된 것처럼, 제1 그레이 비트 신호(G[0])의 반전 신호(/G[0])는 제1 이진 비트 신호(B[0])의 하강 에지(즉, 시간 tb, td, tf, th, tj, tl, tn, tp)에 응답하여 제1 데이터 비트 신호(D[0], 즉 제2 이진 비트 신호의 반전 신호(/B[1]))의 논리 레벨에 상응하도록 토글링되며, 이를 반전하여 제1 그레이 비트 신호(G[0])가 제공된다. 도 9b에 도시된 것처럼, 제2 그레이 비트 신호(G[1])의 반전 신호(/G[1])는 제2 이진 비트 신호(B[1])의 하강 에지(즉, 시간 tc, tg, tk, to)에 응답하여 제2 데이터 비트 신호(D[1], 즉 제3 이진 비트 신호의 반전 신호(/B[2]))의 논리 레벨에 상응하도록 토글링되며, 이를 반전하여 제2 그레이 비트 신호(G[1])가 제공된다. 도 9c에 도시된 것처럼, 제3 그레이 비트 신호(G[2])의 반전 신호(/G[2])는 제3 이진 비트 신호(B[2])의 하강 에지(즉, 시간 te, tm)에 응답하여 제3 데이터 비트 신호(D[2], 즉 제4 이진 비트 신호의 반전 신호(/B[3]))의 논리 레벨에 상응하도록 토글링되며, 이를 반전하여 제3 그레이 비트 신호(G[2])가 제공된다. 도 9d에 도시된 것처럼, 제4 그레이 비트 신호(G[3])의 반전 신호(/G[3])는 제4 이진 비트 신호(B[3])의 하강 에지(즉, 시간 ti)에 응답하여 제4 데이터 비트 신호(D[3], 즉 전원 전압(VDD))의 논리 레벨에 상응하도록 토글링되며, 이를 반전하여 제4 그레이 비트 신호(G[3])가 제공된다.
도 8의 상단에는 시간의 경과에 따른 카운팅 동작의 각각의 종료 시점에 대하여 이진 코드(B[0:3]) 및 그레이 코드(G[0:3])의 값들이 표시되어 있으며, 이진 코드(B[0:3])는 1111, 1110, 1101, 1100과 같이 감소하고 그레이 코드(G[0:3])는 1000, 1001, 1011, 1010과 같이 감소하여 결과적으로 다운 카운팅 동작이 수행됨을 알 수 있다.
도시하지는 않았지만, 본 발명의 실시예들에 따른 이진-그레이 변환 회로는, 다운 카운팅되는 n비트의 이진 코드를 다운 카운팅되는 n비트의 그레이 코드로 변환하기 위하여 (n-1)개의 인버터들 및 n개의 하강 에지 트리거형 플립플롭들을 포함하여 구현될 수 있다.
도 10은 본 발명의 실시예들에 따른 이진-그레이 변환 회로를 포함하는 그레이 코드 카운터를 나타내는 블록도이다.
도 10을 참조하면, 그레이 코드 카운터(200)는 이진 카운터 회로(220) 및 이진-그레이 변환 회로(100)를 포함한다.
이진 카운터 회로(220)는 전원 전압(VDD) 및 클럭 신호(CLK)에 기초하여 n비트의 이진 코드(B[0:(n-1)])를 발생한다. 이진 코드(B[0:(n-1)])는 순차적으로 토글링(toggling)하는 제1 이진 비트 신호(B[0]) 내지 제n(n은 2이상의 자연수) 이진 비트 신호(B[n-1])를 포함한다. 예를 들어, 이진 카운터 회로(220)는 동기식 카운터 회로 또는 비동기식(asynchronous) 카운터 회로(예를 들어, 리플(ripple) 카운터 회로)일 수 있으며, 제1 이진 비트 신호(B[0]) 내지 제n 이진 비트 신호(B[n-1])를 발생하도록 캐스케이드(cascade) 결합된 제1 플립플롭 내지 제n 플립플롭을 포함할 수 있다. 또한, 이진 카운터 회로(220)는 업 카운팅 동작 또는 다운 카운팅 동작을 수행할 수 있다. 이진 카운터 회로(220)의 구체적인 구성에 대해서는 도 11, 12 및 13을 참조하여 후술하도록 한다.
이진-그레이 변환 회로(100)는 이진 코드(B[0:(n-1)]) 및 전원 전압(VDD)에 기초하여 n비트의 그레이 코드(G[0:(n-1)])를 발생한다. 이진-그레이 변환 회로(100)는, 도 1을 참조하여 상술한 것처럼, 버퍼부(120) 및 변환부(140)를 포함한다. 버퍼부(120)는 이진 코드(B[0:(n-1)])의 최하위 비트에 상응하는 제1 이진 비트 신호(B[0])를 제외한 제2 이진 비트 신호(B[1]) 내지 제n 이진 비트 신호(B[n-1]) 및 전원 전압(VDD)에 응답하여 n비트의 데이터 코드(D[0:(n-1)])를 발생한다. 변환부(140)는 이진 코드(B[0:(n-1)]) 및 데이터 코드(D[0:(n-1)])에 기초하여 그레이 코드(G[0:(n-1)])를 발생하며, 이진 코드(B[0:(n-1)])의 제k(k는 1이상 n이하의 자연수) 이진 비트 신호에 응답하여 데이터 코드(D[0:(n-1)])의 제k 데이터 비트 신호를 래치하여 상기 제k 데이터 비트 신호의 논리 레벨에 상응하도록 그레이 코드(G[0:(n-1)])의 제k 그레이 비트 신호를 발생한다. 이진-그레이 변환 회로(100)는 복수의 XOR 게이트들을 사용하지 않고 복수의 플립플롭들을 포함하여 구현되므로, 크기가 증가되지 않으면서도 글리치 없는 그레이 코드(G[0:(n-1)])를 효율적으로 발생할 수 있다. 또한 이진-그레이 변환 회로(100)는 상대적으로 낮은 구동 주파수를 사용하기 때문에, 이진-그레이 변환 회로(100)를 포함하는 그레이 코드 카운터(200)는 타이밍 제어가 용이하고 전력 소모가 감소될 수 있다.
일 실시예에서, 이진 카운터 회로(220)가 업 카운팅 동작을 수행하는 경우에, 이진-그레이 변환 회로(100)는 도 2를 참조하여 상술한 것처럼 (n-1)개의 인버터들 및 n개의 상승 에지 트리거형 플립플롭들을 포함하여 구현될 수 있다. 다른 실시예에서, 이진 카운터 회로(220)가 다운 카운팅 동작을 수행하는 경우에, 이진-그레이 변환 회로(100)는 도 7을 참조하여 상술한 것처럼 (n-1)개의 인버터들 및 n개의 하강 에지 트리거형 플립플롭들을 포함하여 구현될 수 있다.
한편, 도시하지는 않았지만, 그레이 코드 카운터(200)는 카운팅 동작의 종료 시점을 나타내는 카운팅 종료 신호를 더 수신할 수 있다. 그레이 코드 카운터(200)는 상기 카운팅 종료 신호에 기초하여, 카운팅 동작이 완료되는 시점에서 제1 그레이 비트 신호(G[0]) 내지 제n 그레이 비트 신호(G[n-1])의 논리 레벨을 래치하여 카운팅 결과에 해당하는 값을 제공할 수 있다.
도 11, 12 및 13은 도 10의 그레이 코드 카운터에 포함되는 이진 카운터 회로의 예들을 나타내는 블록도들이다.
이하에서는 설명의 편의상, 이진 카운터 회로들(220a, 220b, 220c)이 각각 4비트의 디지털 신호(B[0], B[1], B[2], B[3]), 즉 4비트의 이진 코드(B[0:3])를 발생하는 것을 중심으로 이진 카운터 회로들(220a, 220b, 220c)의 구성을 설명하도록 한다.
도 11을 참조하면, 이진 카운터 회로(220a)는 동기식 카운터 회로일 수 있으며, AND 게이트들(AND51, AND52) 및 캐스케이드 결합된 플립플롭들(FF51, FF52, FF53, FF54)을 포함할 수 있다.
플립플롭들(FF51, FF52, FF53, FF54)은 각각 클럭 신호(CLK)가 인가되는 클럭 입력 단자(CK)를 포함할 수 있다. 제1 플립플롭(FF51)은 전원 전압(VDD)이 인가되는 데이터 입력 단자들(J, K) 및 제1 이진 비트 신호(B[0])를 출력하는 데이터 출력 단자(Q)를 포함할 수 있다. 제2 플립플롭(FF52)은 제1 플립플롭(FF51)의 데이터 출력 단자(Q)와 연결되는 데이터 입력 단자들(J, K) 및 제2 이진 비트 신호(B[1])를 출력하는 데이터 출력 단자(Q)를 포함할 수 있다. 제1 AND 게이트(AND51)는 제1 이진 비트 신호(B[0]) 및 제2 이진 비트 신호(B[1])에 대한 AND 연산을 수행할 수 있다. 제3 플립플롭(FF53)은 제1 AND 게이트(AND51)의 출력 단자(Q)와 연결되는 데이터 입력 단자들(J, K) 및 제3 이진 비트 신호(B[2])를 출력하는 데이터 출력 단자(Q)를 포함할 수 있다. 제2 AND 게이트(AND52)는 제1 AND 게이트(AND51)의 출력 신호 및 제3 이진 비트 신호(B[2])에 대한 AND 연산을 수행할 수 있다. 제4 플립플롭(FF54)은 제2 AND 게이트(AND52)의 출력 단자(Q)와 연결되는 데이터 입력 단자들(J, K) 및 제4 이진 비트 신호(B[3])를 출력하는 데이터 출력 단자(Q)를 포함할 수 있다.
도 11의 이진 카운터 회로(220a)는 업 카운팅 동작을 수행할 수 있다. 도 10의 이진 카운터 회로(220)가 도 11의 이진 카운터 회로(220a)로 구현되는 경우에, 도 10의 이진-그레이 변환 회로(100)는 도 2의 이진-그레이 변환 회로(100a)로 구현될 수 있으며, 도 3, 4a, 4b, 4c 및 4d를 참조하여 상술한 것처럼 동작할 수 있다.
도 12를 참조하면, 이진 카운터 회로(220b)는 동기식 카운터 회로일 수 있으며, AND 게이트들(AND61, AND62) 및 캐스케이드 결합된 플립플롭들(FF61, FF62, FF63, FF64)을 포함할 수 있다.
플립플롭들(FF61, FF62, FF63, FF64)은 각각 클럭 신호(CLK)가 인가되는 클럭 입력 단자(CK)를 포함할 수 있다. 제1 플립플롭(FF61)은 전원 전압(VDD)이 인가되는 데이터 입력 단자들(J, K), 제1 이진 비트 신호(B[0])를 출력하는 데이터 출력 단자(Q), 및 반전 데이터 출력 단자(/Q)를 포함할 수 있다. 제2 플립플롭(FF62)은 제1 플립플롭(FF61)의 반전 데이터 출력 단자(/Q)와 연결되는 데이터 입력 단자들(J, K), 제2 이진 비트 신호(B[1])를 출력하는 데이터 출력 단자(Q), 및 반전 데이터 출력 단자(/Q)를 포함할 수 있다. 제1 AND 게이트(AND61)는 제1 이진 비트 신호(B[0])의 반전 신호 및 제2 이진 비트 신호(B[1])의 반전 신호에 대한 AND 연산을 수행할 수 있다. 제3 플립플롭(FF63)은 제1 AND 게이트(AND61)의 출력 단자(Q)와 연결되는 데이터 입력 단자들(J, K), 제3 이진 비트 신호(B[2])를 출력하는 데이터 출력 단자(Q), 및 반전 데이터 출력 단자(/Q)를 포함할 수 있다. 제2 AND 게이트(AND62)는 제1 AND 게이트(AND61)의 출력 신호 및 제3 이진 비트 신호(B[2])의 반전 신호에 대한 AND 연산을 수행할 수 있다. 제4 플립플롭(FF64)은 제2 AND 게이트(AND62)의 출력 단자(Q)와 연결되는 데이터 입력 단자들(J, K) 및 제4 이진 비트 신호(B[3])를 출력하는 데이터 출력 단자(Q)를 포함할 수 있다.
도 12의 이진 카운터 회로(220b)는 다운 카운팅 동작을 수행할 수 있다. 도 10의 이진 카운터 회로(220)가 도 12의 이진 카운터 회로(220b)로 구현되는 경우에, 도 10의 이진-그레이 변환 회로(100)는 도 7의 이진-그레이 변환 회로(100d)로 구현될 수 있으며, 도 8, 9a, 9b, 9c 및 9d를 참조하여 상술한 것처럼 동작할 수 있다.
도 13을 참조하면, 이진 카운터 회로(220c)는 비동기식 카운터 회로의 일 예인 리플 카운터 회로일 수 있으며, 캐스케이드 결합된 플립플롭들(FF71, FF72, FF73, FF74)을 포함할 수 있다.
플립플롭들(FF71, FF72, FF73, FF74)은 각각 반전 데이터 출력 단자(/Q)와 연결되는 데이터 입력 단자(D) 및 제1 내지 제4 이진 비트 신호들(B[0], B[1], B[2], B[3]) 중 하나를 출력하는 데이터 출력 단자(Q)를 포함할 수 있다. 예를 들어, 제1 플립플롭(FF71)은 제1 플립플롭(FF71)의 반전 데이터 출력 단자(/Q)와 연결되는 데이터 입력 단자(D) 및 제1 이진 비트 신호(B[0])를 출력하는 데이터 출력 단자(Q)를 포함할 수 있다. 제1 플립플롭(FF71)은 클럭 신호(CLK)가 인가되는 클럭 입력 단자(CK)를 포함할 수 있다. 제2 내지 제4 플립플롭들(FF72, FF73, FF74)은 전단의 데이터 출력 단자(Q)와 연결되는 클럭 입력 단자(CK)를 포함할 수 있다. 예를 들어, 제2 플립플롭(FF72)의 클럭 입력 단자(CK)는 제1 플립플롭(FF71)의 데이터 출력 단자(Q)와 연결될 수 있다.
일 실시예에서, 플립플롭들(FF71, FF72, FF73, FF74)은 하강 에지 트리거형 플립플롭들일 수 있다. 이 경우, 이진 카운터 회로(220c)는 업 카운팅 동작을 수행할 수 있으며, 도 10의 이진 카운터 회로(220)가 하강 에지 트리거형 플립플롭들로 구현된 도 13의 이진 카운터 회로(220c)인 경우에, 도 10의 이진-그레이 변환 회로(100)는 도 2의 이진-그레이 변환 회로(100a)로 구현될 수 있다.
다른 실시예에서, 플립플롭들(FF71, FF72, FF73, FF74)은 상승 에지 트리거형 플립플롭들일 수 있다. 이 경우, 이진 카운터 회로(220c)는 다운 카운팅 동작을 수행할 수 있으며, 도 10의 이진 카운터 회로(220)가 상승 에지 트리거형 플립플롭들로 구현된 도 13의 이진 카운터 회로(220c)인 경우에, 도 10의 이진-그레이 변환 회로(100)는 도 7의 이진-그레이 변환 회로(100d)로 구현될 수 있다.
한편, 실시예에 따라서, 이진 카운터 회로(도 10의 220)는 도 11, 12 및 13에 도시된 구조 이외에 업 카운팅 동작 또는 다운 카운팅 동작을 수행하기 위하여 다양하게 변형될 수 있다.
도 14는 본 발명의 실시예들에 따른 그레이 코드 카운터를 포함하는 아날로그-디지털 컨버터를 나타내는 블록도이다.
도 14를 참조하면, 아날로그-디지털 컨버터(300)는 비교기(320) 및 그레이 코드 카운터(200)를 포함한다.
비교기(320)는 입력되는 아날로그 신호(ANLG)와 기준 신호(REF)를 비교하여 비교 신호(CMP)를 발생한다. 아날로그 신호(ANLG)는 빛의 세기, 음향의 세기, 시간 등과 같은 유효한 임의의 물리량을 나타낼 수 있으며, 예를 들어 이러한 물리량은 아날로그 신호(ANLG)의 전압 레벨에 상응할 수 있다. 이 경우, 아날로그 신호(ANLG)의 전압 레벨을 비교하기 위하여 기준 신호(REF)는 일정한 기울기를 가지고 상승 또는 하강하는 램프(ramp) 신호로 제공될 수 있다. 비교기(320)는 아날로그 신호(ANLG)의 전압 레벨과 기준 신호(REF), 즉 램프 신호의 전압 레벨을 비교하여, 전압 레벨이 동일하게 되는 시점에서 천이하는 비교 신호(CMP)를 발생할 수 있다. 결과적으로 아날로그 신호(ANLG)의 전압 레벨이 나타내는 물리량은 비교 신호(CMP)의 천이 시점, 즉 시간 량으로 표현된다. 예를 들어, 비교 신호(CMP)가 논리 로우로 천이하는 시점이 카운팅 동작의 종료 시점을 나타낼 수 있으며, 비교 신호(CMP)는 그레이 코드 카운터(200)에서 카운팅 종료 신호로서 사용될 수 있다.
그레이 코드 카운터(200)는 클럭 신호(CLK) 및 전원 전압(VDD)을 기초로 카운팅 동작을 수행하여 n비트의 그레이 코드(G[0:(n-1)])를 발생하며, 비교 신호(CMP)를 기초로 카운팅 동작의 종료 시점에서 그레이 코드(G[0:(n-1)])의 논리 레벨을 래치하여 카운팅 결과에 해당하는 값을 제공할 수 있다. 그레이 코드 카운터(200)는 도 10을 참조하여 상술한 것처럼, 이진 카운터 회로(220) 및 이진-그레이 변환 회로(100)를 포함한다. 이진 카운터 회로(220)는 전원 전압(VDD) 및 클럭 신호(CLK)에 기초하여 n비트의 이진 코드(B[0:(n-1)])를 발생한다. 이진-그레이 변환 회로(100)는 이진 코드(B[0:(n-1)]) 및 전원 전압(VDD)에 기초하여 n비트의 그레이 코드(G[0:(n-1)])를 발생하며, 도 1을 참조하여 상술한 것처럼 복수의 XOR 게이트들을 사용하지 않고 복수의 플립플롭들을 포함하여 구현되므로, 크기가 증가되지 않으면서도 글리치 없는 그레이 코드(G[0:(n-1)])를 효율적으로 발생할 수 있다. 또한 이진-그레이 변환 회로(100)는 상대적으로 낮은 구동 주파수를 사용하기 때문에, 이진-그레이 변환 회로(100)를 포함하는 그레이 코드 카운터(200) 및 아날로그-디지털 컨버터(300)는 타이밍 제어가 용이하고 전력 소모가 감소될 수 있다.
도 1 내지 13을 참조하여 상술한 것처럼, 그레이 코드 카운터(200)는 업 카운팅 동작 또는 다운 카운팅 동작을 수행하기 위하여 다양하게 변형될 수 있다.
도 15는 본 발명의 실시예들에 따른 아날로그-디지털 컨버터를 포함하는 장치를 나타내는 블록도이다.
도 15를 참조하면, 장치(400)는 감지부(410), 아날로그-디지털 컨버터(300) 및 제어 회로(420)를 포함한다.
감지부(410)는 물리량을 감지하여 상기 물리량에 상응하는 아날로그 신호(ANLG)를 발생한다. 아날로그-디지털 컨버터(300)는 적어도 하나의 그레이 코드 카운터를 이용하여 아날로그 신호(ANLG)를 기준 신호와 비교하여 아날로그 신호(ANLG)에 상응하는 디지털 신호(DGT)를 발생한다. 제어 회로(420)는 감지부(410) 및 아날로그-디지털 컨버터(300)의 동작 타이밍을 제어한다.
아날로그-디지털 컨버터(300)는 도 14를 참조하여 상술한 것처럼, 본 발명의 실시예들에 따른 이진-그레이 변환 회로(도 1의 100)를 구비하는 그레이 코드 카운터(도 10의 200)를 이용하여 데이터 변환 동작을 수행한다. 이진-그레이 변환 회로(100)는 이진 코드(B[0:(n-1)]) 및 전원 전압(VDD)에 기초하여 n비트의 그레이 코드(G[0:(n-1)])를 발생하며, 복수의 XOR 게이트들을 사용하지 않고 복수의 플립플롭들을 포함하여 구현되므로, 크기가 증가되지 않으면서도 글리치 없는 그레이 코드(G[0:(n-1)])를 효율적으로 발생할 수 있다. 또한 이진-그레이 변환 회로(100)는 상대적으로 낮은 구동 주파수를 사용하기 때문에, 이진-그레이 변환 회로(100)를 포함하는 그레이 코드 카운터(200) 및 아날로그-디지털 컨버터(300)는 타이밍 제어가 용이하고 전력 소모가 감소될 수 있다.
감지부(410)는 빛의 세기, 음향의 세기, 시간 등과 같은 유효한 임의의 물리량을 감지하여 이를 전기적인 신호인 아날로그 신호(ANLG)로 변환하여 출력하고, 이러한 감지부(410)를 포함하는 장치(400)는 전하 결합 소자 (Charge Coupled Device) 이미지 센서 및 시모스(CMOS; Complementary Metal Oxide Semiconductor) 이미지 센서와 같은 이미지 센서, 이를 포함하는 디지털 카메라, 소음 측정기, 컴퓨팅 시스템 등과 같은 다양한 전자 장치 및 시스템일 수 있다. 실시예에 따라서, 장치(400)는 디지털 신호(DGT)를 수신하여 이를 처리하는 디지털 신호 프로세서(DSP; Digital Signal Processor)(430)를 더 포함할 수 있으며, 디지털 신호 프로세서(430)는 장치(400)의 내부 또는 외부에 구현될 수 있다.
이하에서는, 본 발명의 실시예들에 따른 그레이 코드 카운터를 이용하여 구현될 수 있는 다양한 전자 장치 중에서 이미지 센서 및 상관 이중 샘플링 방법에 대하여 더욱 상세히 설명하도록 한다.
도 16 및 17은 본 발명의 실시예들에 따른 공통의 그레이 코드 카운터를 포함하는 이미지 센서들을 나타내는 블록도들이다.
도 16을 참조하면, 이미지 센서(500)는 픽셀 어레이(510), 드라이버/어드레스 디코더(520), 제어 회로(530), 기준 신호 발생기(540), 상관 이중 샘플링부(550), 비교부(560), 그레이 코드 카운터(200), 및 래치부(570)를 포함하여 구현될 수 있다.
영상 기기 분야에서, 물리량으로서 입사광을 감지하는 CCD형 혹은 CMOS형 이미지 센서가 촬상 장치로서 사용되고 있으며, 도 16의 이미지 센서(500)는 이러한 CCD 이미지 센서 또는 CMOS 이미지 센서일 수 있다.
CMOS 이미지 센서의 일례를 통해 살펴보면, 픽셀 어레이(510)는 단위 구성 요소(예를 들어, 단위 화소(pixel))에 의해 입사광을 전기적인 아날로그 신호로 변환하여 출력하기 위하여 배열된 복수의 픽셀들을 포함한다. APS(Active Pixel Sensor) 또는 게인 셀(gain cell)이라고 지칭되는 이미지 센서에서는 단위 화소의 배열을 포함하는 화소부에 대하여 어드레스 제어를 하여 임의로 선택된 개개의 단위 화소로부터 신호가 판독되도록 하고 있다. APS는 어드레스 제어형의 촬상 장치의 일례라 할 수 있으며, 드라이버/어드레스 디코더(520)는 행 및/또는 열 단위로 픽셀 어레이의 동작을 제어하기 위하여 구비된다. 제어 회로(530)는 이미지 센서(500)의 각 구성 요소의 동작 타이밍을 제어하기 위한 제어 신호들을 발생한다.
픽셀 어레이(510)로부터 판독된 아날로그의 화소 신호는, 비교부(560), 래치부(570), 그레이 코드 카운터(200) 등으로 구현된 아날로그-디지털 컨버터에 의해 디지털 신호로 변환된다. 화소 신호는 일반적으로 칼럼(column)) 단위로 출력되어 처리되며 이를 위하여 상관 이중 샘플링부(550), 비교부(560), 및 래치부(570)는 각각 칼럼 단위로 구비된 복수의 CDS 회로(551)들, 비교기(561)들 및 래치(571)들을 포함할 수 있다.
픽셀 어레이(510)로부터 출력되는 아날로그 신호는 각 화소마다 FPN(Fixed Pattern Noise) 등의 픽셀 고유의 특성 차이에 의한 편차 및/또는 화소로부터 전압 신호를 출력하기 위한 로직의 특성 차이에 편차가 있기 때문에 리셋 성분에 따른 신호 전압과 신호 성분에 따른 신호 전압의 차를 취함으로써 유효한 신호 성분을 추출할 필요가 있다. 이와 같이 화소를 초기화하였을 때의 리셋 성분 및 신호 성분(즉 이미지 신호 성분)을 구하고 그 차이를 유효한 신호 성분으로 추출하는 것을 상관 이중 샘플링(CDS; Correlated Double Sampling)이라고 한다.
상관 이중 샘플링부(550)는 커패시터, 스위치 등을 이용하여 리셋 성분을 나타내는 아날로그 전압과 포토다이오드 등을 통하여 감지된 신호 성분을 나타내는 아날로그 전압의 차이를 구하여 아날로그 더블 샘플링(ADS; Analog Double Sampling)을 수행하고 유효한 신호 성분에 상응하는 아날로그 전압을 출력한다. 비교부(560)는 상관 이중 샘플링부(550)로부터 칼럼 단위로 출력되는 아날로그 전압과 기준 신호 발생기(540)로부터 발생되는 램프 신호를 비교하여 유효한 신호 성분에 따른 각각의 천이 시점을 갖는 비교 신호들을 칼럼 단위로 출력한다. 그레이 코드 카운터(200)에서 출력되는 n비트의 그레이 코드(G[0:(n-1)])에 포함되는 제1 내지 제n 그레이 비트 신호들은 각각의 래치(571)에 공통으로 제공되며, 래치부(570)는 각 비교 신호의 천이 시점에 응답하여 그레이 코드 카운터(200)로부터 출력되는 상기 그레이 비트 신호들을 래치하고, 래치된 디지털 신호를 칼럼 단위로 출력한다.
그레이 코드 카운터(200)는 본 발명의 실시예들에 따른 이진-그레이 변환 회로(도 1의 100)를 구비한다. 이진-그레이 변환 회로(100)는 이진 코드 및 전원 전압에 기초하여 그레이 코드(G[0:(n-1)])를 발생하며, 복수의 XOR 게이트들을 사용하지 않고 복수의 플립플롭들을 포함하여 구현되므로, 크기가 증가되지 않으면서도 글리치 없는 그레이 코드(G[0:(n-1)])를 효율적으로 발생할 수 있다. 또한 이진-그레이 변환 회로(100)는 상대적으로 낮은 구동 주파수를 사용하기 때문에, 그레이 코드 카운터(200)를 이용하여 아날로그-디지털 변환 동작을 수행하는 이미지 센서(500)는 향상된 동작 마진을 가지고 전력 소모가 감소될 수 있다.
도 16을 참조하여 본 발명의 일 실시예에 따른 그레이 코드 카운터(200)가 아날로그 더블 샘플링을 수행하는 이미지 센서(500)에 이용되는 것을 설명하였으나, 도 17 및 18을 참조하여 후술하는 바와 같이 그레이 코드 카운터(200)는 디지털 더블 샘플링(DDS; Digital Double Sampling)을 수행하는 이미지 센서에도 이용될 수 있다. 디지털 더블 샘플링은 화소를 초기화하였을 때의 리셋 성분에 대한 아날로그 신호 및 신호 성분에 대한 아날로그 신호를 각각 디지털 신호로 변환한 후에 두 개의 디지털 신호의 차이를 유효한 신호 성분으로 추출하는 것을 말한다.
도 17을 참조하면, 이미지 센서(600)는 픽셀 어레이(610), 드라이버/어드레스 디코더(620), 제어 회로(630), 기준 신호 발생기(640), 비교부(660), 그레이 코드 카운터(200), 및 래치부(670)를 포함하여 구현될 수 있다.
도 16의 이미지 센서(500)와 비교하였을 때, 도 17의 이미지 센서(600)의 래치부(670)는 디지털 더블 샘플링을 수행하기 위한 구성을 갖는다. 칼럼 단위로 구비된 각각의 래치(671)는 제1 래치(672) 및 제2 래치(673)를 포함한다. 픽셀 어레이(610)는 상관 이중 샘플링을 위한 리셋 성분을 나타내는 제1 아날로그 신호 및 이미지 신호 성분을 나타내는 제2 아날로그 신호를 순차적으로 출력한다. 제1 샘플링 과정에서 비교부(660)는 리셋 성분을 나타내는 제1 아날로그 전압과 기준 신호 발생기(640)로부터 발생되는 램프 신호를 비교하여 리셋 성분에 따른 각각의 천이 시점을 갖는 비교 신호들을 칼럼 단위로 출력한다. 그레이 코드 카운터(200)에서 출력되는 n비트의 그레이 코드(G[0:(n-1)])에 포함되는 제1 내지 제n 그레이 비트 신호들은 각각의 래치(671)에 공통으로 제공되며, 각각의 래치(671)는 각 비교 신호의 천이 시점에 응답하여 그레이 코드 카운터(200)로부터 출력되는 상기 그레이 비트 신호들을 리셋 성분에 관한 디지털 신호를 제1 래치(672)에 저장한다.
제2 샘플링 과정에서 비교부(660)는 이미지 신호 성분을 나타내는 제2 아날로그 전압과 기준 신호 발생기(640)로부터 발생되는 램프 신호를 비교하여 이미지 신호 성분에 따른 각각의 천이 시점을 갖는 비교 신호들을 칼럼 단위로 출력한다. 래치부(670)는 각 비교 신호의 천이 시점에 응답하여 그레이 코드 카운터(200)로부터 출력되는 상기 그레이 비트 신호들을 래치하여 이미지 신호 성분에 관한 디지털 신호를 제2 래치(673)에 저장한다. 제1 래치(672) 및 제2 래치(673)에 저장된 디지털 신호들은 논리 연산을 수행하는 내부 회로에 제공되어 유효한 이미지 신호 성분을 나타내는 값들이 계산되고, 이와 같은 방식으로 디지털 더블 샘플링이 수행될 수 있다.
그레이 코드 카운터(200)는 본 발명의 실시예들에 따른 이진-그레이 변환 회로(도 1의 100)를 구비함으로써, 크기가 증가되지 않으면서도 글리치 없는 그레이 코드(G[0:(n-1)])를 효율적으로 발생할 수 있다. 또한 이진-그레이 변환 회로(100)는 상대적으로 낮은 구동 주파수를 사용하기 때문에, 그레이 코드 카운터(200)를 이용하여 아날로그-디지털 변환 동작을 수행하는 이미지 센서(600)는 향상된 동작 마진을 가지고 전력 소모가 감소될 수 있다.
도 16 및 17을 참조하여 공통의 그레이 코드 카운터를 이용하여 상관 이중 샘플링을 수행하는 이미지 센서(500, 600)에 대하여 설명하였으나, 이미지 센서는 고속 동작을 위하여 칼럼 단위로 구비된 복수의 그레이 코드 카운터들을 포함하여 구현될 수도 있다. 이하에서는 칼럼 단위로 구비된 복수의 그레이 코드 카운터들을 포함하는 이미지 센서에 대해 설명하도록 한다.
도 18은 본 발명의 실시예들에 따른 복수의 그레이 코드 카운터들을 포함하는 이미지 센서를 나타내는 블록도이다.
도 18을 참조하면, 이미지 센서(700)는 픽셀 어레이(710), 드라이버/어드레스 디코더(720), 제어 회로(730), 기준 신호 발생기(740), 비교부(760), 및 카운팅 블록(780)을 포함하여 구현될 수 있다.
픽셀 어레이(710)는 단위 구성 요소(예를 들어, 단위 화소(pixel))에 의해 입사광을 전기적인 아날로그 신호로 변환하여 출력하기 위하여 배열된 복수의 픽셀들을 포함한다. 드라이버/어드레스 디코더(720)는 행 및/또는 열 단위로 픽셀 어레이의 동작을 제어하기 위하여 구비된다. 제어 회로(730)는 이미지 센서(700)의 각 구성 요소의 동작 타이밍을 제어하기 위한 제어 신호를 발생한다.
픽셀 어레이(710)로부터 판독된 아날로그의 화소 신호는, 비교부(760) 및 카운팅 블록(780)으로 구현된 아날로그-디지털 컨버터에 의해 디지털 신호로 변환된다. 화소 신호는 칼럼 단위로 출력되어 처리되며 이를 위하여 비교부(760) 및 카운팅 블록(780)은 각각 칼럼 단위로 구비된 복수의 비교기(761)들 및 복수의 그레이 코드 카운터(790)들을 포함할 수 있다. 이와 같이 칼럼 단위로 구비된 복수의 신호 처리 수단을 이용하여 1행 분의 화소 신호들을 동시에 병렬적으로 처리함으로써, 이미지 센서(700)는 대역 성능이나 노이즈의 측면에서 향상된 성능을 갖고 고속 동작이 가능하게 된다.
픽셀 어레이(710)는 상관 이중 샘플링을 위한 리셋 성분을 나타내는 제1 아날로그 신호 및 이미지 신호 성분을 나타내는 제2 아날로그 신호를 순차적으로 출력하고, 제1 아날로그 신호 및 제2 아날로그 신호에 기초하여 비교부(760) 및 카운팅 블록(780)으로 구현된 아날로그-디지털 컨버터는 디지털적으로 상관 이중 샘플링, 즉 디지털 더블 샘플링을 수행한다.
도 19는 본 발명의 실시예들에 따른 이미지 센서를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 19를 참조하면, 컴퓨팅 시스템(800)은 프로세서(810), 메모리 장치(820), 저장 장치(830), 이미지 센서(840), 입출력 장치(850) 및 전원 장치(860)를 포함할 수 있다. 한편, 도 19에는 도시되지 않았지만, 컴퓨팅 시스템(800)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 시스템들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
프로세서(810)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라서, 프로세서(810)는 마이크로프로세서(micro-processor) 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(810)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통하여 메모리 장치(820), 저장 장치(830) 및 입출력 장치(850)에 연결되어 통신을 수행할 수 있다. 실시예에 따라서, 프로세서(810)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(820)는 컴퓨팅 시스템(800)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(820)는 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM), 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 등과 같은 휘발성 메모리 장치 및 이피롬(Erasable Programmable Read-Only Memory; EPROM), 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 및 플래시 메모리 장치(flash memory device) 등과 같은 비휘발성 메모리 장치를 포함할 수 있다.
저장 장치(830)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive) 및 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(850)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(860)는 컴퓨팅 시스템(800)의 동작에 필요한 동작 전압을 공급할 수 있다.
이미지 센서(840)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(810)와 연결되어 통신을 수행할 수 있다. 이미지 센서(840)는 도 16, 17 및 18의 이미지 센서들(500, 600, 700) 중 하나일 수 있으며, 도 10을 참조하여 상술한 적어도 하나의 그레이 코드 카운터(200)를 포함할 수 있다. 즉, 이미지 센서(840)의 그레이 코드 카운터는, 본 발명의 실시예들에 따른 이진-그레이 변환 회로(도 1의 100)를 구비함으로써 크기가 증가되지 않으면서도 글리치 없는 그레이 코드를 효율적으로 발생할 수 있다. 또한 이진-그레이 변환 회로(100)는 상대적으로 낮은 구동 주파수를 사용하기 때문에, 그레이 코드 카운터를 이용하여 아날로그-디지털 변환 동작을 수행하는 이미지 센서(840)는 향상된 동작 마진을 가지고 전력 소모가 감소될 수 있다.
이미지 센서(840)는 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 이미지 센서(840)의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
실시예에 따라서, 이미지 센서(840)는 프로세서(810)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다. 한편, 컴퓨팅 시스템(800)은 이미지 센서를 이용하는 임의의 컴퓨팅 시스템으로 해석되어야 할 것이다. 예를 들어, 컴퓨팅 시스템(800)은 디지털 카메라, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등을 포함할 수 있다.
도 20은 도 19의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.
도 20을 참조하면, 컴퓨팅 시스템(1000)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치(예를 들어, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등)로 구현될 수 있고, 어플리케이션 프로세서(1110), 이미지 센서(1140) 및 디스플레이(1150) 등을 포함할 수 있다.
어플리케이션 프로세서(1110)의 CSI 호스트(1112)는 카메라 시리얼 인터페이스(Camera Serial Interface; CSI)를 통하여 이미지 센서(1140)의 CSI 장치(1141)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, CSI 호스트(1112)는 광 디시리얼라이저(DES)를 포함할 수 있고, CSI 장치(1141)는 광 시리얼라이저(SER)를 포함할 수 있다. 어플리케이션 프로세서(1110)의 DSI 호스트(1111)는 디스플레이 시리얼 인터페이스(Display Serial Interface; DSI)를 통하여 디스플레이(1150)의 DSI 장치(1151)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, DSI 호스트(1111)는 광 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(1151)는 광 디시리얼라이저(DES)를 포함할 수 있다.
또한, 컴퓨팅 시스템(1000)은 어플리케이션 프로세서(1110)와 통신을 수행할 수 있는 알에프(Radio Frequency; RF) 칩(1160)을 더 포함할 수 있다. 컴퓨팅 시스템(1000)의 PHY(1113)와 RF 칩(1160)의 PHY(1161)는 MIPI(Mobile Industry Processor Interface) DigRF에 따라 데이터 송수신을 수행할 수 있다. 또한, 어플리케이션 프로세서(1110)는 PHY(1161)의 MIPI DigRF에 따른 데이터 송수신을 제어하는 DigRF MASTER(1114)를 더 포함할 수 있고, RF 칩(1160)은 DigRF MASTER(1114)를 통하여 제어되는 DigRF SLAVE(1162)를 더 포함할 수 있다.
한편, 컴퓨팅 시스템(1000)은 지피에스(Global Positioning System; GPS)(1120), 스토리지(1170), 마이크(1180), 디램(Dynamic Random Access Memory; DRAM)(1185) 및 스피커(1190)를 포함할 수 있다. 또한, 컴퓨팅 시스템(1000)은 초광대역(Ultra WideBand; UWB)(1210), 무선랜(Wireless Local Area Network; WLAN)(1220) 및 와이맥스(Worldwide Interoperability for Microwave Access; WIMAX)(1230) 등을 이용하여 통신을 수행할 수 있다. 다만, 컴퓨팅 시스템(1000)의 구조 및 인터페이스는 하나의 예시로서 이에 한정되는 것이 아니다.
본 발명은 이진-그레이 변환 회로를 구비하는 그레이 코드 카운터, 아날로그-디지털 컨버터 및 이를 포함하는 전자 기기에 이용될 수 있으며, 컴퓨터, 디지털 카메라, 3차원 카메라, 휴대폰, PDA, 스캐너, 차량용 네비게이션, 비디오 폰, 감시 시스템, 자동 포커스 시스템, 추적 시스템, 동작 감지 시스템, 이미지 안정화 시스템 등에 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. n(n은 2이상의 자연수)비트의 이진 코드의 최하위 비트에 상응하는 제1 이진 비트 신호를 제외한 제2 이진 비트 신호 내지 제n 이진 비트 신호 및 전원 전압에 응답하여 n비트의 데이터 코드를 발생하는 버퍼부; 및
    상기 이진 코드 및 상기 데이터 코드에 기초하여 n비트의 그레이 코드를 발생하며, 상기 이진 코드의 제k(k는 1이상 n이하의 자연수) 이진 비트 신호에 응답하여 상기 데이터 코드의 제k 데이터 비트 신호를 래치하여 상기 제k 데이터 비트 신호의 논리 레벨에 상응하도록 상기 그레이 코드의 제k 그레이 비트 신호를 발생하는 변환부를 포함하는 이진-그레이 변환 회로.
  2. 제 1 항에 있어서,
    상기 변환부는 상기 그레이 코드의 제1 비트 내지 제n 비트에 상응하는 제1 그레이 비트 신호 내지 제n 그레이 비트 신호 중 하나를 발생하는 제1 플립플롭 내지 제n 플립플롭을 포함하는 것을 특징으로 하는 이진-그레이 변환 회로.
  3. 제 2 항에 있어서, 상기 제1 내지 제n 플립플롭들 각각은,
    상기 데이터 코드의 제1 비트 내지 제n 비트에 상응하는 제1 데이터 비트 신호 내지 제n 데이터 비트 신호 중 하나가 인가되는 데이터 입력 단자;
    상기 이진 코드의 제1 비트 내지 제n 비트에 상응하는 상기 제1 내지 제n 이진 비트 신호들 중 하나가 인가되는 클럭 입력 단자; 및
    상기 제1 내지 제n 그레이 비트 신호들 중 하나를 출력하는 데이터 출력 단자를 포함하는 것을 특징으로 하는 이진-그레이 변환 회로.
  4. 제 3 항에 있어서,
    상기 버퍼부는 상기 제1 데이터 비트 신호 내지 제(n-1) 데이터 비트 신호 중 하나를 발생하는 제1 인버터 내지 제(n-1) 인버터를 포함하는 것을 특징으로 하는 이진-그레이 변환 회로.
  5. 제 4 항에 있어서,
    상기 제1 내지 제(n-1) 인버터들 중에서 제m(m은 1이상 (n-1)이하의 자연수) 인버터는, 제(m+1) 이진 비트 신호를 반전하여 제m 데이터 비트 신호를 발생하는 것을 특징으로 하는 이진-그레이 변환 회로.
  6. 제 5 항에 있어서,
    상기 버퍼부는 상기 전원 전압을 상기 제n 데이터 비트 신호로 출력하는 것을 특징으로 하는 이진-그레이 변환 회로.
  7. 제 6 항에 있어서,
    상기 제1 내지 제n 플립플롭들 각각은, 상기 제1 내지 제n 이진 비트 신호들 중 하나의 상승 에지에 응답하여 동작하는 상승 에지 트리거형(positive-edge triggered) D-플립플롭인 것을 특징으로 하는 이진-그레이 변환 회로.
  8. 전원 전압 및 클럭 신호에 기초하여 순차적으로 토글링(toggling)하는 제1 이진 비트 신호 내지 제n(n은 2이상의 자연수) 이진 비트 신호를 포함하는 n비트의 이진 코드를 발생하는 이진 카운터 회로; 및
    상기 이진 코드 및 상기 전원 전압에 기초하여 n비트의 그레이 코드를 발생하는 이진-그레이 변환 회로를 포함하고,
    상기 이진-그레이 변환 회로는,
    상기 이진 코드의 최하위 비트에 상응하는 상기 제1 이진 비트 신호를 제외한 제2 이진 비트 신호 내지 상기 제n 이진 비트 신호 및 상기 전원 전압에 응답하여 n비트의 데이터 코드를 발생하는 버퍼부; 및
    상기 이진 코드 및 상기 데이터 코드에 기초하여 상기 그레이 코드를 발생하며, 상기 이진 코드의 제k(k는 1이상 n이하의 자연수) 이진 비트 신호에 응답하여 상기 데이터 코드의 제k 데이터 비트 신호를 래치하여 상기 제k 데이터 비트 신호의 논리 레벨에 상응하도록 상기 그레이 코드의 제k 그레이 비트 신호를 발생하는 변환부를 포함하는 그레이 코드 카운터.
  9. 제 8 항에 있어서,
    상기 이진 카운터 회로는 동기식(synchronous) 카운터 회로 또는 비동기식(asynchronous) 카운터 회로인 것을 특징으로 하는 그레이 코드 카운터.
  10. 제 9 항에 있어서, 상기 이진 카운터 회로는,
    상기 클럭 신호에 응답하여 순차적으로 토글링하는 상기 제1 내지 제n 이진 비트 신호들을 발생하도록 캐스케이드(cascade) 결합된 제1 플립플롭 내지 제n 플립플롭을 포함하는 것을 특징으로 하는 그레이 코드 카운터.
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