JP2007088677A - D/a変換器及びそれを用いたシステム、並びに、d/a変換方法 - Google Patents
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Abstract
【課題】大きなグリッチを発生しないD/A変換器を提供する。
【解決手段】入力コードがグレイコードである抵抗ストリング型D/A変換器である。グレイコードでデコードし各コードに対応した抵抗ストリングのノードを選択して出力する。この構成によって全てのコードにおいて大きなグリッチが発生しないD/A変換器が可能となる。また、本発明のD/A変換器を使用したシステムでは大きなグリッチが発生しないノイズの少ない信号処理が可能となる。
【選択図】図1
【解決手段】入力コードがグレイコードである抵抗ストリング型D/A変換器である。グレイコードでデコードし各コードに対応した抵抗ストリングのノードを選択して出力する。この構成によって全てのコードにおいて大きなグリッチが発生しないD/A変換器が可能となる。また、本発明のD/A変換器を使用したシステムでは大きなグリッチが発生しないノイズの少ない信号処理が可能となる。
【選択図】図1
Description
本発明は、D/A変換器及びそれを使用したシステムに係り、特に、グリッチの発生を抑制し、かつ、低ノイズのD/A変換器及びそれを用いたシステムに関する。
本発明はさらに、グリッチの発生を抑制し、ノイズを低減することができるD/A変換方法に関する。
図8に従来の4ビットのD/A変換器の入力コードを示す。左の欄は10進を示し、右の欄に10進に対応した4ビットの2進コードが示してある。各ビットの重みは下位ビットから20=1、21=2、22=4、23=8となっている。
図9に従来の電流源型のD/A変換器の回路図を示す。図9の電流源型のD/A変換器の場合では、図8の各ビットの重みのそれぞれに対応した電流値の電流源I,2I,4I,8Iを用意し、各ビットの状態に応じて各電流源をONさせる。そして、それらの電流を加算して出力することで、電流出力型のD/A変換器が構成される。
次に、図10に従来の抵抗ストリング型3ビットD/A変換器の回路図を示す。図10に示すD/A変換器は、2進コードのD0(LSB)入力端子1と、2進コードのD1入力端子2と、2進コードのD2(MSB)入力端子3と、基準電圧L入力端子4と、基準電圧H入力端子5と、出力端子6と、デコード回路11,12,13,14,15,16,17,18を含むデコードブロック10と、ストリング抵抗21,22,23,24,25,26,27,28を含む抵抗ストリングブロック20と、ノード選択スイッチ31,32,33,34,35,36,37,38を含むノード選択スイッチブロック30を備えている。ノード選択スイッチ31〜38はそれぞれのコントロール電圧がHレベル時に閉となる。
図10を用いて従来の抵抗ストリング型3ビットD/A変換器の動作を説明する。ここでは、例として入力データD0=1,D1=1,D2=0とする。この場合、デコード回路14の出力のみHレベルとなる。その時デコード回路14の出力をコントロール電圧として用いるノード選択スイッチ34のみが閉となる。それにより、ストリング抵抗23と24の間の電圧が出力端子6に出力されることになる。同様に、その他のコードにおいても対応するノード選択スイッチ31〜38のうちのいずれかが閉となる。そして、対応するノードの電圧が出力端子6に出力されることになり、D/A変換動作を行うことが出来る。
なお、この出願の発明に関連する先行技術文献情報としては、例えば、特許文献1、特許文献2、特許文献3が知られている。
特開昭58−71726号公報
特開昭58−142622号公報
特開平4−196818号公報
しかしながら、上記従来の構成では以下に説明するような問題が発生する。4ビットのD/A変換器の場合、2進の「0111」(10進で「7」)から2進の「1000」(10進で「8」)への遷移を“メジャーコードの遷移”と一般的に呼ばれている。このメジャーコードの遷移時は図8からわかるように2進の全ビットが動く。
ところが、D/A変換器の各ビットのスイッチングの時間は製造上のばらつきなどから完全には一致しない。従って、そのばらつきによってはコード「0111」の状態とコード「1000」の状態が同時に存在する期間があり得る。その場合、この2つのコードのORである「1111」が出力されてしまう。この「1111」が非常に大きな“グリッチ”となり、D/A変換の精度を下げてしまう。この課題は上記コードだけでなくその他のコードでも発生する。図11にコード「Ni」とコード「Ni+1」のORの出力と本来の出力との誤差を示す。
以下、図10を用いて上記の課題をさらに説明する。ここでは、例として入力データが「D0=1、D1=1、D2=0」から「D0=0、D1=0、D2=1」に遷移するとする。入力データが「D0=1、D1=1、D2=0」の時、デコード回路14の出力のみがHレベルとなる。その結果、ノード選択スイッチ34のみが閉となり、ストリング抵抗23と24の間の電圧が出力端子6から出力される。
次に、入力データが「D0=0、D1=0、D2=1」の時、デコード回路15の出力のみがHレベルとなる。それにより、ノード選択スイッチ35のみが閉となり、ストリング抵抗24と25の間の電圧が出力端子6から出力される。
製造上の問題などでデータの遷移時間がばらつき、これら2個のデータがOR状態になった場合、「D0=1、D1=1、D2=1」となり、デコード回路18の出力のみがHレベルとなる。その結果、ノード選択スイッチ38のみが閉となり、ストリング抵抗27と28の間の電圧が出力され、大きなグリッチが発生してしまう。
ところで、高速のA/D変換器でのエンコーダ回路では“グレイコード”でエンコーダ回路を構成する場合がある。前記のように2進では連続する数値において多くの桁が同時に変化することがあり得る。一方、グレイコードでは、連続する数値では必ず1つの桁のみが変化し、他の桁は変化しない。すなわち、グレイコードでは連続する数値の桁がただ1桁相違するのみである。
図12に4ビットのグレイコードの例を示す。2進からグレイコードへの変換はグレイコードのnビット目をGnとし、対応する2進のnビット目をBnとすれば、以下のように変換される。
Gn=BnとBn+1の排他論理和
GMSB=BMSB(MSBは最上位ビットの意味)
例えば、2進の「0010」(10進の「2」)の場合、以下のように変換される。
GMSB=BMSB(MSBは最上位ビットの意味)
例えば、2進の「0010」(10進の「2」)の場合、以下のように変換される。
G1=B1とB2の排他論理和=「0」と「1」の排他論理和=1
G2=B2とB3の排他論理和=「1」と「0」の排他論理和=1
G3=B3とB4の排他論理和=「0」と「0」の排他論理和=0
G4=B4=0
すなわち、グレイコードは「0011」となる。図13に4ビットの場合の全てのコードを示す。
G2=B2とB3の排他論理和=「1」と「0」の排他論理和=1
G3=B3とB4の排他論理和=「0」と「0」の排他論理和=0
G4=B4=0
すなわち、グレイコードは「0011」となる。図13に4ビットの場合の全てのコードを示す。
次に、図12にコード「Ni」とコード「Ni+1」のORの出力と本来の出力との誤差を示す。図12に示すように、グレイコードではコード「Ni」と「コードNi+1」のORの出力と本来の出力との誤差は1LSBを超えることはない。従って、グレイコードの場合には全てのコードにおいて大きなグリッチが発生することはない。
しかしながら、このグレイコードをD/A変換器に適用しようとすると新たな課題が発生する。図14にグレイコードを従来の電流源型のD/A変換器に適用した場合の出力を示す。図14からわかるように、出力は入力コードの増加に伴って単調増加しないという大きな課題が新たに発生してしまう。
本発明は、上記の課題を解決するもので、入力コードがグレイコードである抵抗ストリング型D/A変換器においてグレイコードでデコードし、各コードに対応した抵抗ストリングのノードを選択して出力する構成からなる。この構成によって全てのコードにおいて大きなグリッチが発生しないD/A変換器が可能となる。
本発明に係るD/A変換器は、入力コードがグレイコードである抵抗ストリング型D/A変換器であり、グレイコードでデコードし、各コードに対応した抵抗ストリングのノードを選択して出力する構成から成る。
この構成によって全てのコードにおいて大きなグリッチが発生しないD/A変換器が可能となる。また、本発明のD/A変換器を使用したシステムでは大きなグリッチが発生しないノイズの少ない信号処理が可能となる。
本発明によれば、大きなグリッチが発生しないD/A変換器とノイズの少ない信号処理を提供することができる。
以下、図面を参照して本発明の実施の形態について詳細に説明する。
(第1の実施の形態)
図1は、本発明の第1の実施の形態に係る3ビットD/A変換器の基本構成を示す回路図である。図1に示すように、本実施の形態のD/A変換器は、グレイコードのD0(LSB)入力端子1と、グレイコードのD1入力端子2と、グレイコードのD2(MSB)入力端子3と、基準電圧L入力端子4と、基準電圧H入力端子5と、出力端子6と、入力端子1,2,3と接続するデコードブロック10と、デコードブロック10と接続する抵抗ストリングブロック20と、抵抗ストリングブロック20と接続するノード選択スイッチブロック30とを有している。さらに、デコードブロック10は複数のデコード回路11,12,13,14,15,16,17,18から構成され、抵抗ストリングブロック20は複数のストリング抵抗21,22,23,24,25,26,27,28から構成される。ノード選択スイッチブロック30は複数のノード選択スイッチ31,32,33,34,35,36,37,38から構成され、ノード選択スイッチ31〜38はそれぞれに対応するデコード回路11〜18が出力するコントロール電圧がHレベル時に閉状態となる。
図1は、本発明の第1の実施の形態に係る3ビットD/A変換器の基本構成を示す回路図である。図1に示すように、本実施の形態のD/A変換器は、グレイコードのD0(LSB)入力端子1と、グレイコードのD1入力端子2と、グレイコードのD2(MSB)入力端子3と、基準電圧L入力端子4と、基準電圧H入力端子5と、出力端子6と、入力端子1,2,3と接続するデコードブロック10と、デコードブロック10と接続する抵抗ストリングブロック20と、抵抗ストリングブロック20と接続するノード選択スイッチブロック30とを有している。さらに、デコードブロック10は複数のデコード回路11,12,13,14,15,16,17,18から構成され、抵抗ストリングブロック20は複数のストリング抵抗21,22,23,24,25,26,27,28から構成される。ノード選択スイッチブロック30は複数のノード選択スイッチ31,32,33,34,35,36,37,38から構成され、ノード選択スイッチ31〜38はそれぞれに対応するデコード回路11〜18が出力するコントロール電圧がHレベル時に閉状態となる。
次に、本発明の第1の実施の形態に係るD/A変換器の動作について図1を用いて説明する。ここでは、入力端子1,2,3に入力されるデータがD0=0、D1=1、D2=0の場合を例にして説明する。
入力データD0=0、D1=1、D2=0の場合、デコードブロック10内のデコード回路11〜18のうちデコード回路14のみがHレベルとなり、その他のデコード回路11〜13、15〜18はLレベルを出力する。
この場合、デコード回路14の出力をコントロール電圧として用いるノード選択スイッチ34のみが閉状態となる。その結果、ストリング抵抗23と24の間の電圧が出力端子6に出力されることになる。この例以外のコードであっても、それぞれのコードに対応するノード選択スイッチが閉状態となり、対応するノードの電圧が出力端子6に出力され、D/A変換動作を行うことが出来る。
次に、上述したデータの遷移による課題を解決するために、本実施の形態のD/A変換器が行う動作について説明する。ここでは、例として入力データが「D0=0、D1=1、D2=0」から「D0=0、D1=1、D2=1」に遷移するとする。
図1において、入力データがD0=0、D1=1、D2=0の時、デコード回路14の出力のみがHレベルとなる。それにより、ノード選択スイッチ34のみが閉状態となり、ストリング抵抗23と24の間の電圧が出力端子6から出力される。
一方、入力データがD0=0、D1=1、D2=1の時、デコード回路15の出力のみがHレベルとなり、ノード選択スイッチ35のみが閉状態となる。それで、出力端子6からストリング抵抗24と25の間の電圧が出力される。
ここで、製造上の問題などによりデータの遷移時間にばらつきが生じた場合、これら2個のデータがOR状態になった場合でも、D0=0、D1=1、D2=1であるのでデコード回路15の出力のみがHレベルとなり、ノード選択スイッチ35のみが閉状態となる。そのため、ストリング抵抗24と25の間の電圧が出力端子6から出力される。
これは製造上の問題などでデータの遷移時間がばらついてこれら2個のデータがOR状態になった場合であっても、発生するグリッチがたかだか1LSB以内であることを示している。これは他のコードでの遷移でも同様である。よって、入力コードがグレイコードである抵抗ストリング型D/A変換器においてグレイコードでデコードし、各コードに対応した抵抗ストリングのノードを選択し、出力する構成により全てのコードにおいて大きなグリッチが発生しないD/A変換が可能となる。
(第2の実施の形態)
図2は、本発明の第2の実施の形態に係る3ビットD/A変換器の基本構成を示す回路図である。本実施の形態は、上述した第1の実施の形態に係るD/A変換器のデコードブロック10を構成するデコード回路11〜18をAND回路からNOR回路に置き換えた形態である。
図2は、本発明の第2の実施の形態に係る3ビットD/A変換器の基本構成を示す回路図である。本実施の形態は、上述した第1の実施の形態に係るD/A変換器のデコードブロック10を構成するデコード回路11〜18をAND回路からNOR回路に置き換えた形態である。
本実施の形態に係るD/A変換器は、グレイコードのD0(LSB)入力端子1と、グレイコードのD1入力端子2と、グレイコードのD2(MSB)入力端子3と、基準電圧L入力端子4と、基準電圧H入力端子5と、出力端子6と、入力端子1,2,3と接続するデコードブロック10と、デコードブロック10と接続する抵抗ストリングブロック20と、抵抗ストリングブロック20と接続するノード選択スイッチブロック30とを有している。さらに、デコードブロック10は複数のデコード回路11,12,13,14,15,16,17,18から構成され、抵抗ストリングブロック20は複数のストリング抵抗21,22,23,24,25,26,27,28から構成される。ノード選択スイッチブロック30は複数のノード選択スイッチ31,32,33,34,35,36,37,38から構成され、ノード選択スイッチ31〜38はそれぞれに対応するデコード回路11〜18が出力するコントロール電圧がHレベル時に閉状態となる。
次に、本発明の第2の実施の形態に係るD/A変換器の動作について図2を用いて説明する。ここでは、入力端子1,2,3に入力されるデータがD0=0、D1=1、D2=0の場合を例にして説明する。
この場合、デコード回路14の出力をコントロール電圧として用いるノード選択スイッチ34のみが閉状態となる。その結果、ストリング抵抗23と24の間の電圧が出力端子6に出力されることになる。この例以外のコードであっても、それぞれのコードに対応するノード選択スイッチが閉状態となり、対応するノードの電圧が出力端子6に出力され、D/A変換動作を行うことが出来る。
次に、上述したデータの遷移による課題を解決するために、本実施の形態のD/A変換器が行う動作について説明する。ここでは、例として入力データが「D0=0、D1=1、D2=0」から「D0=0、D1=1、D2=1」に遷移するとする。
図2において、入力データがD0=0、D1=1、D2=0の時、デコード回路14の出力のみがHレベルとなる。それにより、ノード選択スイッチ34のみが閉状態となり、ストリング抵抗23と24の間の電圧が出力端子6から出力される。
一方、入力データがD0=0、D1=1、D2=1の時、デコード回路15の出力のみがHレベルとなり、ノード選択スイッチ35のみが閉状態となる。それで、出力端子6からストリング抵抗24と25の間の電圧が出力される。
ここで、製造上の問題などによりデータの遷移時間にばらつきが生じた場合、これら2個のデータがOR状態になった場合でも、D0=0、D1=1、D2=1であるのでデコード回路15の出力のみがHレベルとなり、ノード選択スイッチ35のみが閉状態となる。そのため、ストリング抵抗24と25の間の電圧が出力端子6から出力される。
これは製造上の問題などでデータの遷移時間がばらついてこれら2個のデータがOR状態になった場合であっても、発生するグリッチがたかだか1LSB以内であることを示している。これは他のコードでの遷移でも同様である。よって、入力コードがグレイコードである抵抗ストリング型D/A変換器においてグレイコードでデコードし、各コードに対応した抵抗ストリングのノードを選択し、出力する構成により全てのコードにおいて大きなグリッチが発生しないD/A変換が可能となる。
(第3の実施の形態)
次に、本発明の第3の実施の形態について説明する。本実施の形態は、上記の第1の実施の形態に係るD/A変換器を用いたシステムの形態である。
次に、本発明の第3の実施の形態について説明する。本実施の形態は、上記の第1の実施の形態に係るD/A変換器を用いたシステムの形態である。
図3は、本実施の形態に係るシステムの基本構成を示す回路図である。本実施の形態に係るシステムは、グレイコード出力型A/D変換器50と、A/D変換器50に設けられたアナログ入力端子51と、グレイコード信号処理回路60と、上記の第1の実施の形態のD/A変換器とから構成される。
次に、本実施の形態に係るシステムの動作について図4を参照しながら説明する。図4は本実施の形態に係るシステムの動作を示すフローチャートである。
図4において、アナログ入力端子51に入力されたアナログ信号は、グレイコード出力型A/D変換器50により、大きなグリッチの発生しないグレイコードにA/D変換される(ステップ1)。
そして、そのグレイコードはグレイコード信号処理回路60に入力され、信号処理される(ステップ2)。
グレイコード信号処理回路60の出力はグレイコードのまま、第1の実施の形態のグレイコードD/A変換器に入力され、D/A変換されてアナログ信号として出力される(ステップ3)。
本実施の形態によれば、大きなグリッチの発生しないA/D変換器とD/A変換器を使用しているためノイズの少ない信号処理が可能となる。また、グレイ−2進変換回路と2進−グレイ変換回路を使用しないため、高速な信号処理が可能となる。
(第4の実施の形態)
次に、本発明の第4の実施の形態について説明する。本実施の形態は、上記の第2の実施の形態に係るD/A変換器を用いたシステムの形態である。
次に、本発明の第4の実施の形態について説明する。本実施の形態は、上記の第2の実施の形態に係るD/A変換器を用いたシステムの形態である。
図5は、本実施の形態に係るシステムの基本構成を示す回路図である。本実施の形態に係るシステムは、グレイコード出力型A/D変換器50と、A/D変換器50に設けられたアナログ入力端子51と、グレイコード信号処理回路60と、上記の第1の実施の形態のD/A変換器とから構成される。
図5において、アナログ入力端子51に入力されたアナログ信号は、グレイコード出力型A/D変換器50により、大きなグリッチの発生しないグレイコードにA/D変換される。そして、そのグレイコードはグレイコード信号処理回路60に入力され、信号処理される。グレイコード信号処理回路60の出力はグレイコードのまま、第1の実施の形態のグレイコードD/A変換器に入力され、D/A変換されてアナログ信号として出力される。
本実施の形態によれば、大きなグリッチの発生しないA/D変換器とD/A変換器を使用しているためノイズの少ない信号処理が可能となる。また、グレイ−2進変換回路と2進−グレイ変換回路を使用しないため、高速な信号処理が可能となる。
(第5の実施の形態)
次に、本発明の第5の実施の形態について説明する。図6は、本実施の形態に係る3ビットD/A変換器の基本構成を示す回路図である。
次に、本発明の第5の実施の形態について説明する。図6は、本実施の形態に係る3ビットD/A変換器の基本構成を示す回路図である。
図6において、本実施の形態に係るD/A変換器は、2進−グレイ変換回路70と、2進−グレイ変換回路70に設けられた2進コードデータ入力端子71,72,73と、第1の実施の形態に係るD/A変換器とから構成されている。
本実施の形態に係るD/A変換器は、2進コードデータ入力端子71,72,73に入力された入力データは2進−グレイ変換回路70でグレイコードに変換され、グレイコードD/A変換器に入力され、アナログ信号にD/A変換される。
本実施の形態によれば、一般的な使い易い2進コードを使用しながらも大きなグリッチの出ないD/A変換が可能となる。
(第6の実施の形態)
次に、本発明の第6の実施の形態について説明する。図7は、本実施の形態に係る3ビットD/A変換器の基本構成を示す回路図である。
次に、本発明の第6の実施の形態について説明する。図7は、本実施の形態に係る3ビットD/A変換器の基本構成を示す回路図である。
図7において、本実施の形態に係るD/A変換器は、2進−グレイ変換回路70と、2進−グレイ変換回路70に設けられた2進コードデータ入力端子71,72,73と、第1の実施の形態に係るD/A変換器とから構成されている。
本実施の形態に係るD/A変換器は、2進コードデータ入力端子71,72,73に入力された入力データは2進−グレイ変換回路70でグレイコードに変換され、グレイコードD/A変換器に入力され、アナログ信号にD/A変換される。
本実施の形態によれば、一般的な使い易い2進コードを使用しながらも大きなグリッチの出ないD/A変換が可能となる。
本発明は、D/A変換器及びそれを用いたシステムに有用である。
1 最下位グレイコード入力端子(グレイコードのD0(LSB)入力端子)
2 2ビット目グレイコード入力端子(グレイコードのD1入力端子)
3 最上位グレイコード入力端子(グレイコードのD2(MSB)入力端子)
4 基準電圧L入力端子
5 基準電圧H入力端子
6 出力端子
10 デコードブロック
11〜18 デコード回路
20 抵抗ストリングブロック
21〜28 ストリング抵抗
30 ノード選択スイッチブロック
31〜38 ノード選択スイッチ
50 グレイコード出力型A/D変換器
51 アナログ入力端子
60 グレイコード信号処理回路
70 2進−グレイ変換回路
71〜73 2進コード入力端子
2 2ビット目グレイコード入力端子(グレイコードのD1入力端子)
3 最上位グレイコード入力端子(グレイコードのD2(MSB)入力端子)
4 基準電圧L入力端子
5 基準電圧H入力端子
6 出力端子
10 デコードブロック
11〜18 デコード回路
20 抵抗ストリングブロック
21〜28 ストリング抵抗
30 ノード選択スイッチブロック
31〜38 ノード選択スイッチ
50 グレイコード出力型A/D変換器
51 アナログ入力端子
60 グレイコード信号処理回路
70 2進−グレイ変換回路
71〜73 2進コード入力端子
Claims (9)
- 第1の基準電圧と第2の基準電圧との間に配置された複数個の抵抗を備え、
前記抵抗によって分圧された分圧電圧のうちのいずれかをデジタル入力信号に従って選択することでアナログ変換するD/A変換器であって、
前記デジタル入力信号がグレイコードから成ることを特徴とするD/A変換器。 - Nビットのデジタル信号を入力する端子と、
直列接続された2N個の抵抗から構成され、第1の開放端子が第1の基準電圧に接続され、第2の開放端子が第2の基準電圧に接続された抵抗列と、
前記抵抗列の抵抗間及び、前記第1又は第2の開放端子のそれぞれに、一対一に対応して一端が接続された2N個のスイッチから構成されたスイッチ群と、
前記スイッチの他端のすべてが接続された出力端子と
を備え、
前記デジタル信号はグレイコードから成り、
前記スイッチ群のうちで閉となるスイッチを前記デジタル信号に従って選択することでアナログ変換することを特徴とするD/A変換器。 - 前記デジタル信号から前記スイッチ群のうちのいずれかを選択するデコーダをさらに備えることを特徴とする請求項2に記載のD/A変換器。
- 前記デコーダは、N個の入力端子を有する複数個の論理回路を有し、前記デジタル信号に従って前記複数個の論理回路のうちのいずれかが前記スイッチを閉とする制御信号を生成するように構成されたことを特徴とする請求項3に記載のD/A変換器。
- 前記論理回路はAND回路又はNOR回路であることを特徴とする請求項4に記載のD/A変換器。
- 2進コードから成るデジタル信号を前記グレイコードから成るデジタル信号に変換する回路を前記入力端子に設けたことを特徴とする請求項2に記載のD/A変換器。
- 第1のアナログ信号を入力する端子を備え、前記第1のアナログ信号をグレイコードから成る第1のデジタル信号に変換するA/D変換器と、
前記A/D変換器と接続し、前記第1のデジタル信号からNビットのグレイコードから成る第2のデジタル信号を生成する信号処理回路と、
前記信号処理回路と接続し、前記第2のデジタル信号を第2のアナログ信号に変換するD/A変換器と
を具備し、前記D/A変換器は、
前記第2のデジタル信号を入力する端子と、
直列接続された2N個の抵抗から構成され、第1の開放端子が第1の基準電圧に接続され、第2の開放端子が第2の基準電圧に接続された抵抗列と、
前記抵抗列の抵抗間及び、前記第1又は第2の開放端子のそれぞれに、一対一に対応して一端が接続された2N個のスイッチから構成されたスイッチ群と、
前記スイッチの他端のすべてが接続された出力端子と
を備え、
前記スイッチ群のうちで閉となるスイッチを前記第2のデジタル信号に従って選択することでアナログ変換することを特徴とするD/A変換器を用いたシステム。 - アナログ信号を入力するステップと、
前記アナログ信号をグレイコードから成る第1のデジタル信号に変換するステップと、
前記第1のデジタル信号からNビットのグレイコードから成る第2のデジタル信号を生成するステップと、
所定の電圧間を2N個に分圧された分圧電圧のうちのいずれかを前記第2のデジタル信号に従って選択するステップと
を含むことを特徴とするD/A変換方法。 - 前記分圧電圧は、第1の基準電圧と第2の基準電圧との間に2N個の抵抗列を配置することで生成されることを特徴とする請求項8に記載のD/A変換方法。
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JP2005273347A JP2007088677A (ja) | 2005-09-21 | 2005-09-21 | D/a変換器及びそれを用いたシステム、並びに、d/a変換方法 |
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Publication Number | Publication Date |
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Application Number | Title | Priority Date | Filing Date |
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JP2005273347A Pending JP2007088677A (ja) | 2005-09-21 | 2005-09-21 | D/a変換器及びそれを用いたシステム、並びに、d/a変換方法 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011224977A (ja) * | 2010-04-01 | 2011-11-10 | Canon Inc | 記録ヘッド |
US8711016B2 (en) | 2012-04-24 | 2014-04-29 | Samsung Electronics Co., Ltd. | Binary-to-gray converting circuits and gray code counter including the same |
-
2005
- 2005-09-21 JP JP2005273347A patent/JP2007088677A/ja active Pending
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JP2011224977A (ja) * | 2010-04-01 | 2011-11-10 | Canon Inc | 記録ヘッド |
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