KR101758602B1 - 카운터 회로, 이를 포함하는 장치 및 카운팅 방법 - Google Patents

카운터 회로, 이를 포함하는 장치 및 카운팅 방법 Download PDF

Info

Publication number
KR101758602B1
KR101758602B1 KR1020160099361A KR20160099361A KR101758602B1 KR 101758602 B1 KR101758602 B1 KR 101758602B1 KR 1020160099361 A KR1020160099361 A KR 1020160099361A KR 20160099361 A KR20160099361 A KR 20160099361A KR 101758602 B1 KR101758602 B1 KR 101758602B1
Authority
KR
South Korea
Prior art keywords
signal
counting
bit
clock
counter
Prior art date
Application number
KR1020160099361A
Other languages
English (en)
Other versions
KR20160098135A (ko
Inventor
김경민
고경민
한윤석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160099361A priority Critical patent/KR101758602B1/ko
Publication of KR20160098135A publication Critical patent/KR20160098135A/ko
Application granted granted Critical
Publication of KR101758602B1 publication Critical patent/KR101758602B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/08—Output circuits
    • H03K21/10—Output circuits comprising logic circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
    • H03K23/50—Gating or clocking signals applied to all stages, i.e. synchronous counters using bi-stable regenerative trigger circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/58—Gating or clocking signals not applied to all stages, i.e. asynchronous counters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/47—Image sensors with pixel address output; Event-driven image sensors; Selection of pixels to be read out based on image data
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H04N5/335—
    • H04N5/341—
    • H04N5/378—

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

카운터 회로는 버퍼부 및 리플 카운터를 포함한다. 버퍼부는 카운팅 동작의 종료 시점에서 적어도 하나의 입력 클록 신호를 래치하여 적어도 하나의 하위 비트 신호를 발생한다. 리플 카운터는 하위 비트 신호 중 하나에 상응하는 래치 출력 신호에 응답하여 순차적으로 토글링(toggling)하는 상위 비트 신호들을 발생한다. 카운터 회로는 입력 클록 신호의 사이클 주기마다 두 번 이상의 카운팅을 수행하여 향상된 동작 속도 및 동작 마진을 가지며, 비트 신호들의 토글링 횟수를 줄여 소모 전력을 감소한다.

Description

카운터 회로, 이를 포함하는 장치 및 카운팅 방법{Counter Circuit, Device Including the Same, and Counting Method}
본 발명은 클록 신호를 이용한 카운팅에 관한 것으로서, 더욱 상세하게는 효율적으로 카운팅 동작을 수행할 수 있는 엠디알(MDR; Multiple Data Rate) 카운터 회로, 이를 포함하는 장치 및 카운팅 방법에 관한 것이다.
빛의 세기, 음향의 세기, 시간 등과 같은 유효한 물리량을 디지털 신호로 변환하기 위하여 다양한 전자 장치에 카운터 회로가 이용될 수 있다.
예를 들어, 이미지 센서는 입사광에 반응하는 반도체의 성질을 이용하여 이미지를 획득하는 장치로서, 픽셀 어레이에서 출력되는 아날로그 신호를 디지털 신호로 변환하기 위하여 아날로그-디지털 컨버터를 포함한다. 상기 아날로그-디지털 컨버터는 클록 신호를 이용하여 카운팅 동작을 수행하는 카운터 회로를 이용하여 구현될 수 있다.
카운터 회로의 동작 속도 및 소모 전력은 이를 포함하는 장치 또는 시스템의 성능에 직접적인 영향을 미친다. 특히 시모스 이미지 센서는 그 구성에 따라서 액티브 픽셀 센서 어레이(Active Pixel Sensor Array)로부터 각 칼럼 단위로 출력되는 아날로그 신호들을 디지털 신호들로 변환하기 위하여 복수의 카운터 회로들을 포함할 수 있다. 이러한 카운터 회로들의 개수는 이미지 센서의 해상도에 따라 증가하며, 카운터 회로들의 개수가 증가할수록 카운터 회로의 구성, 동작 속도 및 소모 전력 등은 이미지 센서의 전체 성능을 결정하는 중요한 요인이 될 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 소모 전력을 감소하고 동작 속도를 증가시킬 수 있는 카운터 회로 및 카운팅 방법을 제공하는 것이다.
본 발명의 일 목적은 상기 카운터 회로를 이용하여 소모 전력을 감소하고 동작 속도를 증가시킬 수 있는 아날로그-디지털 컨버터 및 아날로그-디지털 변환 방법을 제공하는 것이다.
본 발명의 일 목적은 상기 카운터 회로를 이용하여 소모 전력을 감소하고 동작 속도를 증가시킬 수 있는 장치 및 상관 이중 샘플링 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 카운터 회로는, 버퍼부 및 리플 카운터를 포함한다.
상기 버퍼부는 카운팅 동작의 종료 시점에서 적어도 하나의 입력 클록 신호를 래치하여 적어도 하나의 하위 비트 신호를 발생한다. 상기 리플 카운터는 상기 하위 비트 신호 중 하나에 상응하는 래치 출력 신호에 응답하여 순차적으로 토글링(toggling)하는 상위 비트 신호들을 발생한다.
제1 실시예에서, 상기 버퍼부는, 데이터 단자에 상기 입력 클록 신호가 인가되고 클록 단자에 상기 카운팅 동작의 종료 시점을 나타내는 입력 신호가 인가되고, 출력 단자로 제1 비트 신호를 발생하는 제1 래치를 포함할 수 있다.
상기 리플 카운터는, 상기 제1 비트 신호에 응답하여 순차적으로 토글링하는 상기 상위 비트 신호들을 발생하도록 캐스케이드(cascade) 결합된 복수의 플립-플롭들을 포함할 수 있다.
상기 카운터 회로는 상기 입력 클록 신호의 사이클 주기마다 두 번씩 카운팅할 수 있다.
상기 카운터 회로는, 상기 제1 비트 신호에 기초하여 클록 제어 신호를 발생하는 클록 제어 회로, 및 상기 클록 제어 신호에 응답하여 상기 입력 클록 신호를 반전하는 클록 입력 회로를 더 포함할 수 있다.
상기 클록 제어 회로는, 데이터 단자에 상기 제1 비트 신호 또는 상기 제1 비트 신호의 반전 신호가 인가되고, 클록 단자에 인가되는 제어 신호에 응답하여 상기 클록 제어 신호를 발생하는 제2 래치를 포함할 수 있다.
상기 클록 입력 회로는, 상기 클록 제어 신호에 응답하여 클록 신호 또는 반전 클록 신호를 선택하여 상기 입력 클록 신호를 출력하는 멀티플렉서를 포함할 수 있다.
상기 카운터 회로는 반전 제어 신호에 응답하여 상기 상위 비트 신호들을 반전하기 위한 반전 제어부를 더 포함할 수 있다.
상기 카운터 회로는, 업/다운 제어 신호에 응답하여 상기 제1 비트 신호 및 상기 상위 비트 신호들을 반전하여 출력하는 업/다운 제어부를 더 포함할 수 있다.
제2 실시예에서, 상기 버퍼부는, 데이터 단자에 제1 입력 클록 신호가 인가되고 클록 단자에 상기 카운팅 동작의 종료 시점을 나타내는 입력 신호가 인가되고, 출력 단자로 제1 비트 신호를 발생하는 제1 래치, 및 데이터 단자에 제2 입력 클록 신호가 인가되고 클록 단자에 상기 입력 신호가 인가되고, 출력 단자로 제2 비트 신호를 발생하는 제2 래치를 포함할 수 있다.
상기 리플 카운터는, 상기 제2 비트 신호에 응답하여 순차적으로 토글링하는 상기 상위 비트 신호들을 발생하도록 캐스케이드 결합된 복수의 플립-플롭들을 포함할 수 있다.
상기 제1 입력 클록 신호 및 상기 제2 입력 클록 신호는 위상차가 90도인 것을 특징으로 하는 카운터 회로.
상기 카운터 회로는, 상기 제1 입력 클록 신호 및 상기 제2 입력 클록 신호의 사이클 주기마다 네 번씩 카운팅할 수 있다.
상기 카운터 회로는, 상기 제1 비트 신호 및 상기 제2 비트 신호에 기초하여 클록 제어 신호를 발생하는 클록 제어 회로, 및 상기 클록 제어 신호에 응답하여 서로 다른 위상을 갖는 복수의 클록 신호들을 선택하여 상기 제1 입력 클록 신호 및 상기 제2 입력 클록 신호를 출력하는 클록 입력 회로를 더 포함할 수 있다.
상기 클록 제어 회로는, 데이터 단자에 상기 제1 비트 신호 또는 상기 제1 비트 신호의 반전 신호가 인가되고, 클록 단자에 인가되는 제어 신호에 응답하여 제1 클록 제어 신호를 발생하는 제3 래치, 및 데이터 단자에 상기 제2 비트 신호 또는 상기 제2 비트 신호의 반전 신호가 인가되고, 클록 단자에 인가되는 상기 제어 신호에 응답하여 제2 클록 제어 신호를 발생하는 제4 래치를 포함할 수 있다.
상기 클록 입력 회로는, 90도 간격의 위상차를 갖는 제1 내지 제4 클록 신호들을 수신하고, 상기 제1 클록 제어 신호 및 상기 제2 클록 제어 신호에 응답하여 상기 제1 내지 제4 클록 신호들을 선택하여 상기 제1 입력 클록 신호 및 상기 제2 입력 클록 신호를 출력하는 멀티플렉서를 포함할 수 있다.
상기 카운터 회로는, 상기 제1 비트 신호 및 상기 제2 비트 신호를 논리 연산하여 이진 코드의 최하위 비트 신호를 발생하는 코드 변환기를 더 포함할 수 있다.
상기 일 목적을 달성하기 위해, 아날로그-디지털 컨버터는 물리량을 나타내는 아날로그 신호 및 기준 신호를 비교하여 비교 신호를 발생하는 비교기, 및 입력 클록 신호를 카운팅하여 상기 아날로그 신호에 상응하는 디지털 신호를 발생하는 카운터 회로를 포함한다. 상기 카운터 회로는, 카운팅 동작의 종료 시점을 나타내는 상기 비교 신호에 응답하여 적어도 하나의 입력 클록 신호를 래치하여 적어도 하나의 하위 비트 신호를 발생하는 버퍼부, 및 상기 하위 비트 신호 중 하나에 상응하는 래치 출력 신호에 응답하여 순차적으로 토글링하는 상위 비트 신호들을 발생하는 리플 카운터를 포함한다.
상기 일 목적을 달성하기 위해, 장치는 물리량을 감지하여 상기 물리량에 상응하는 아날로그 신호를 발생하는 감지부, 상기 아날로그 신호를 기준 신호와 비교하고 적어도 하나의 카운터 회로를 이용하여 상기 아날로그 신호에 상응하는 디지털 신호를 발생하는 아날로그-디지털 컨버터, 및 상기 감지부 및 상기 아날로그-디지털 컨버터의 동작을 제어하는 제어 회로를 포함한다. 상기 카운터 회로는, 카운팅 동작의 종료 시점에서 적어도 하나의 입력 클록 신호를 래치하여 적어도 하나의 하위 비트 신호를 발생하는 버퍼부, 및 상기 하위 비트 신호 중 하나에 상응하는 래치 출력 신호에 응답하여 순차적으로 토글링하는 상위 비트 신호들을 발생하는 리플 카운터를 포함한다.
상기 감지부는 입사광을 감지하여 상기 아날로그 신호를 발생하는 픽셀 어레이를 포함하고, 상기 장치는 이미지 센서일 수 있다.
상기 픽셀 어레이는 상관 이중 샘플링(Correlated Double Sampling)을 위한 리셋 성분을 나타내는 제1 아날로그 신호 및 이미지 신호 성분을 나타내는 제2 아날로그 신호를 순차적으로 출력하고, 상기 카운터 회로는 상기 제1 아날로그 신호에 대한 카운팅이 완료된 후 상기 제2 아날로그 신호에 대한 카운팅의 개시 전에, 상기 하위 비트 신호에 기초하여 서로 다른 위상을 갖는 복수의 클록 신호 중에서 상기 입력 클록 신호를 선택할 수 있다.
상기 일 목적을 달성하기 위해, 카운팅 방법은, 카운팅 동작의 종료 시점에서 적어도 하나의 입력 클록 신호를 래치하여 적어도 하나의 하위 비트 신호를 발생한다. 상기 하위 비트 신호 중 하나에 상응하는 래치 출력 신호에 응답하여 순차적으로 토글링(toggling)하는 상위 비트 신호들을 발생한다.
상기 하위 비트 신호를 발생하는 단계는, 상기 카운팅 동작의 종료 시점을 나타내는 비교 신호에 응답하여 제1 입력 클록 신호를 래치하여 제1 비트 신호를 발생하는 단계를 포함하고, 상기 상위 비트 신호를 발생하는 단계는, 상기 제1 비트 신호에 응답하여 수행될 수 있다.
상기 하위 비트 신호를 발생하는 단계는, 상기 카운팅 동작의 종료 시점을 나타내는 비교 신호에 응답하여 제1 입력 클록 신호를 래치하여 제1 비트 신호를 발생하는 단계, 및 상기 비교 신호에 응답하여 상기 제1 입력 클록 신호와 서로 다른 위상을 갖는 제2 입력 클록 신호를 래치하여 제2 비트 신호를 발생하는 단계를 포함하고, 상기 상위 비트 신호를 발생하는 단계는, 상기 제2 비트 신호에 응답하여 수행될 수 있다.
상기 일 목적을 달성하기 위해, 아날로그-디지털 변환 방법은,
물리량을 나타내는 아날로그 신호 및 기준 신호를 비교하여 비교 신호를 발생한다. 카운팅 동작의 종료 시점을 나타내는 상기 비교 신호에 응답하여 적어도 하나의 입력 클록 신호를 래치하여 적어도 하나의 하위 비트 신호를 발생한다. 상기 하위 비트 신호 중 하나에 상응하는 래치 출력 신호에 응답하여 순차적으로 토글링하는 상위 비트 신호들을 발생한다.
상기 일 목적을 달성하기 위해, 상관 이중 샘플링 방법은, 리셋 성분을 나타내는 제1 아날로그 신호를 카운팅하는 제1 카운팅 단계, 신호 성분을 나타내는 제2 아날로그 신호를 카운팅하는 제2 카운팅 단계, 및 상기 제1 카운팅 결과 및 상기 제2 카운팅 결과에 기초하여 상기 제1 아날로그 신호 및 상기 제2 아날로그 신호의 차이에 상응하는 디지털 신호를 발생하는 단계를 포함한다. 상기 제1 카운팅 단계 및 상기 제2 카운팅 단계의 각각은, 카운팅 동작의 종료 시점에서 적어도 하나의 입력 클록 신호를 래치하여 적어도 하나의 하위 비트 신호를 발생하는 단계, 및 상기 하위 비트 신호 중 하나에 상응하는 래치 출력 신호에 응답하여 순차적으로 토글링하는 상위 비트 신호들을 발생하는 단계를 포함한다.
상기 제1 카운팅 단계가 완료된 후 상기 제2 카운팅 단계의 개시 전에, 상기 하위 비트 신호에 기초하여 서로 다른 위상을 갖는 복수의 클록 신호 중에서 상기 입력 클록 신호를 선택할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 카운터 회로 및 카운팅 방법은 비트 신호의 토글링 횟수를 줄여 소모 전력을 감소할 수 있으며, 클록 사이클 주기마다 두 번 이상의 카운팅 동작을 수행하여 동작 속도를 증가시킬 수 있다. 또한 본 발명의 실시예들에 따른 카운터 회로 및 카운팅 방법은 별도의 필터를 부가하지 않고서도 글리치 필터링(glitch filtering)을 수행할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 아날로그-디지털 변환기 및 아날로그-디지털 변환 방법은 감소된 소모 전력 및 증가된 동작 속도를 갖는 상기 카운터 회로 및 카운팅 방법을 이용하여 효율적으로 데이터 변환을 수행할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 카운터 회로를 포함하는 장치는 소모 전력의 감소 및 동작 속도의 증가에 따른 향상된 성능을 갖는다. 특히 복수의 카운트 회로들을 포함하는 이미지 센서의 경우에는 소모 전력을 현저히 감소할 수 있으며, 카운터 회로의 빠른 동작 속도에 의해 이미지 센서의 동작 마진을 증가시킬 수 있다.
상기와 같은 본 발명의 실시예들에 따른 반전 기능 또는 업/다운 전환 기능을 갖는 카운터 회로를 포함하는 이미지 센서 및 상관 이중 샘플링 방법은 소모 전력을 감소하고 동작 속도를 증가시킬 수 있을 뿐만 아니라, 하나의 카운터 회로 내에서 디지털적으로 상관 이중 샘플링을 수행하고, 상관 이중 샘플링 과정에서의 오류를 방지하여 더욱 정밀한 이미지 신호를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 카운터 회로를 나타내는 블록도이다.
도 2는 본 발명의 제1 실시예에 따른 도 1의 카운터 회로를 나타내는 블록도이다.
도 3a 및 도 3b는 도2 의 카운터 회로의 래치 동작을 나타내는 타이밍도이다.
도 4는 도2 의 카운터 회로의 업 카운팅 동작을 나타내는 타이밍도이다.
도 5a 및 도 5b는 업 카운팅 동작을 수행하는 도2의 카운터 회로를 나타내는 회로도이다.
도 6a는 버퍼부에 포함된 래치를 나타내는 회로도이다.
도 6b 및 도 6c는 토글링 동작을 수행하는 플립플롭들을 나타내는 회로도이다.
도 7은 도2 의 카운터 회로의 다운 카운팅 동작을 나타내는 타이밍도이다.
도 8a 및 도 8b는 다운 카운팅 동작을 수행하는 도2의 카운터 회로를 나타내는 회로도이다.
도 9는 본 발명의 실시예들에 따른 카운터 회로의 DDR(Double Data Rate) 카운팅 동작을 나타내는 타이밍도이다.
도 10은 본 발명의 제2 실시예에 따른 도 1의 카운터 회로를 나타내는 블록도이다.
도 11a, 도11b, 도11c 및 도 11d는 도10 의 카운터 회로의 래치 동작을 나타내는 타이밍도이다.
도 12는 도10 의 카운터 회로의 업 카운팅 동작을 나타내는 타이밍도이다.
도 13a및 도 13b는 카운팅 동작을 수행하는 도10의 카운터 회로를 나타내는 회로도이다.
도 14는 도10 의 카운터 회로의 다운 카운팅 동작을 나타내는 타이밍도이다.
도 15a 및 도 15b는 다운 카운팅 동작을 수행하는 도10의 카운터 회로를 나타내는 회로도이다.
도 16은 본 발명의 실시예들에 따른 카운터 회로의 QDR(Quadruple Data Rate) 카운팅 동작을 나타내는 타이밍도이다.
도 17은 종래의 카운터 회로와 본 발명의 실시예들에 따른 카운터 회로의 토글링 회수를 나타낸다.
도 18은 본 발명의 일 실시예에 따른 카운터 회로를 포함하는 아날로그-디지털 컨버터를 나타내는 회로도이다.
도 19는 본 발명의 일 실시예에 따른 아날로그-디지털 컨버터를 포함하는 장치를 나타내는 블록도이다.
도 20 및 도 21은 본 발명의 일 실시예에 따른 공통의 카운터 회로를 포함하는 이미지 센서를 나타내는 블록도이다.
도 22는 본 발명의 일 실시예에 따른 복수의 카운터 회로들을 포함하는 이미지 센서를 나타내는 블록도이다.
도 23은 본 발명의 일 실시예에 따른 카운터 회로를 나타내는 블록도이다.
도 24는 반전 기능을 갖는 본 발명의 제1 실시예에 따른 카운터 회로를 나타내는 회로도이다.
도 25는 도 24의 카운터 회로에 포함된 제2 카운팅 유닛의 일례를 나타내는 회로도이다.
도 26은 본 발명의 제1 실시예에 따른 반전 기능을 갖는 카운터 회로에 포함된 클록 제어 회로 및 클록 입력 회로의 일례를 나타내는 회로도이다.
도 27은 도 24의 카운터 회로의 반전 기능에 의한 카운팅 동작을 설명하기 위한 도면이다.
도 28a 및 도 28b는 도 24의 카운터 회로의 반전 기능에 의한 카운팅 동작을 나타내는 타이밍도이다.
도 29는 도 24의 반전 기능을 갖는 카운터 회로를 포함하는 이미지 센서의 상관 이중 샘플링 동작을 나타내는 타이밍도이다.
도 30은 업/다운 전환 기능을 갖는 본 발명의 제1 실시예에 따른 카운터 회로를 나타내는 회로도이다.
도 31은 도 30의 카운터 회로에 포함된 제1 카운팅 유닛 및 제2 카운팅 유닛의 일례를 나타내는 회로도이다.
도 32는 본 발명의 제1 실시예에 따른 업/다운 전환 기능을 갖는 카운터 회로에 포함된 클록 제어 회로 및 클록 입력 회로의 일례를 나타내는 회로도이다.
도 33은 도 30의 카운터 회로의 업/다운 전환 기능에 의한 카운팅 동작을 설명하기 위한 도면이다.
도 34a 및 도 34b는 도 30의 카운터 회로의 업/다운 전환 기능에 의한 카운팅 동작을 나타내는 타이밍도이다.
도 35는 도 30의 업/다운 전환 기능을 갖는 카운터 회로를 포함하는 이미지 센서의 상관 이중 샘플링 동작을 나타내는 타이밍도이다.
도 36은 반전 기능을 갖는 본 발명의 제2 실시예에 따른 카운터 회로를 나타내는 회로도이다.
도 37은 도 36의 카운터 회로에 포함된 제3 카운팅 유닛의 일례를 나타내는 회로도이다.
도 38은 제2 실시예에 따른 반전 기능을 갖는 카운터 회로에 포함된 클록 제어 회로 및 클록 입력 회로의 일례를 나타내는 회로도이다.
도 39는 도 38의 클록 입력 회로가 수신하는 복수의 클록 신호를 나타내는 타이밍도이다.
도 40은 도 36의 카운터 회로의 반전 기능에 의한 카운팅 동작을 설명하기 위한 도면이다.
도 41a, 도 41b, 도 41c 및 도 41d는 도 36의 카운터 회로의 반전 기능에 의한 카운팅 동작을 나타내는 타이밍도이다.
도 42는 도 38의 클록 입력 회로의 일 예를 나타내는 회로도이다.
도 43은 도 36의 반전 기능을 갖는 카운터 회로를 포함하는 이미지 센서의 상관 이중 샘플링 동작을 나타내는 타이밍도이다.
도 44는 업/다운 전환 기능을 갖는 본 발명의 제2 실시예에 따른 카운터 회로를 나타내는 회로도이다.
도 45는 도 44의 카운터 회로에 포함된 제2 카운팅 유닛 및 제3 카운팅 유닛의 일례를 나타내는 회로도이다.
도 46은 도 44의 카운터 회로의 업/다운 전환 기능에 의한 카운팅 동작을 설명하기 위한 도면이다.
도 47은 도 44의 업/다운 전환 기능을 갖는 카운터 회로를 포함하는 이미지 센서의 상관 이중 샘플링 동작을 나타내는 타이밍도이다.
도 48은 본 발명의 일 실시예에 따른 카운팅 방법을 나타내는 순서도이다.
도 49는 본 발명의 일 실시예에 따른 아날로그-디지털 변환 방법을 나타내는 순서도이다.
도 50은 본 발명의 일 실시예에 따른 상관 이중 샘플링 방법을 나타내는 순서도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 카운터 회로를 나타내는 블록도이고, 도 48은 본 발명의 일 실시예에 따른 카운팅 방법을 나타내는 순서도이다.
도 1 및 도 48을 참조하면, 카운터 회로(100)는 버퍼부(10) 및 리플 카운터(30)를 포함한다.
버퍼부(10)는 카운팅 동작의 종료 시점에서 적어도 하나의 입력 클록 신호(CLKI)를 래치하여 적어도 하나의 하위 비트 신호(LSB)를 발생한다(단계 S110). 버퍼부(10)는 카운팅 동작의 종료 시점까지는 입력 클록 신호(CLKI)를 버퍼링하여 출력하고, 따라서 하위 비트 신호(LSB)는 카운팅 동작의 종료 시점까지는 입력 클록 신호(CLKI)와 같이 토글링하는 신호이다. 예를 들어, 입력 신호(INP)의 논리 레벨을 이용하여 카운팅 동작의 종료 시점을 나타낼 수 있다. 리플 카운터(ripple counter)(30)는 하위 비트 신호(LSB) 중 하나에 상응하는 래치 출력 신호(LOUT)에 응답하여 순차적으로 토글링(toggling)하는 상위 비트 신호들(MSB)을 발생한다(단계 S120).
본 발명은 입력 클록 신호(CLKI)의 사이클 주기마다 복수의 카운팅 동작을 수행하는 MDR(Multiple Data Rate) 카운팅에 관한 것이다. 이하, 입력 클록 신호(CLKI)의 사이클 주기마다 두 번씩 카운팅 동작을 수행하는 카운터 회로 및 카운팅 방법에 관한 제1 실시예 및 입력 클록 신호(CLKI)의 사이클 주기마다 네 번씩 카운팅 동작을 수행하는 카운터 회로 및 카운팅 방법에 관한 제2 실시예를 참조하여, 본 발명의 MDR 카운팅에 대하여 설명한다.
도 2는 본 발명의 제1 실시예에 따른 도 1의 카운터 회로를 나타내는 블록도이다.
도 2를 참조하면, 버퍼부(10a)는 제1 카운팅 유닛(110a)을 포함하고, 리플 카운터(30a)는 제2 내지 제4 카운팅 유닛들(120a, 130a, 140a)을 포함하여 구현될 수 있다. 이 경우, 도 1의 하위 비트 신호(LSB)는 제1 비트 신호(D[0])를 포함하고, 상위 비트 신호들(MSB)은 제2 내지 제4 비트 신호들(D[1], D[2], D[3])을 포함한다. 제1 카운팅 유닛(110a), 즉 버퍼부(10a)는 카운팅 동작의 종료 시점에서 입력 클록 신호(CLKI)를 래치하여 제1 비트 신호(D[0])를 발생한다. 리플 카운터(30a)는 제1 카운팅 유닛(110a)의 출력인 제1 비트 신호(D[0])에 상응하는 래치 출력 신호(LOUT)에 응답하여 순차적으로 토글링하는 상위 비트 신호들, 즉 제2 내지 제4 비트 신호들(D[1], D[2], D[3])을 발생할 수 있다. 래치 출력 신호(LOUT)는 카운터 회로(100a)의 구성에 따라서 제1 비트 신호(D[0]) 또는 제1 비트 신호(D[0])의 반전 신호(/D[0]) 중 하나일 수 있다.
일 실시예에서, 제1 카운팅 유닛(110a)은 카운팅 동작의 종료 시점을 나타내는 입력 신호(INP)에 응답하여 입력 클록 신호(CLKI)를 래치(latch)하여 입력 클록 신호(CLKI)의 논리 레벨에 상응하는 제1 비트 신호(D[0])를 발생할 수 있다. 제1 비트 신호(D[0])는 카운팅 동작의 진행 중에 토글링하는 신호이며, 카운팅 동작이 완료되는 시점에서 입력 클록 신호(CLKI)의 논리 레벨을 래치하여 카운팅 결과에 해당하는 디지털 신호의 최하위 비트 값을 제공하기 위한 신호이다.
카운터 회로(100a)에 포함된 리플 카운터(30a)는 카운팅 결과에 해당하는 디지털 신호의 비트 수에 따라서 복수의 카운팅 유닛들을 포함한다. 도 2에는 설명의 편의상 리플 카운터(30a)에 포함된 세 개의 카운팅 유닛, 즉 제2 카운팅 유닛(120a), 제3 카운팅 유닛(130a) 및 제4 카운팅 유닛(140a)만을 도시하였으나 리플 카운터(30a)에 포함된 카운팅 유닛들의 개수는 이진 코드(binary code)(D[0:n])의 비트 수에 따라 변경될 수 있다. 이하에서는 설명의 편의상 카운터 회로(100a)가 4비트의 디지털 신호(D[0], D[1], D[2], D[3]), 즉 4비트의 이진 코드(D[0:3])를 발생하는 것을 중심으로 카운터 회로(100a)의 구성 및 동작을 설명하기로 한다.
리플 카운터(30a)는 복수의 카운팅 유닛들(120a, 130a, 140a)이 순차적으로 전단의 출력 신호에 의해 토글링하는 캐스케이드 결합된 구성을 갖는다. 즉 제2 카운팅 유닛(120a)은 제1 카운팅 유닛(110a)의 출력인 래치 출력 신호(LOUT)에 응답하여 토글링하고, 제3 카운팅 유닛(130a)은 제2 카운팅 유닛(120a)의 출력 신호(OUT2)에 응답하여 토글링하고 제4 카운팅 유닛(140)은 제3 카운팅 유닛(130)의 출력 신호(OUT3)에 응답하여 토글링하는 방식에 의해 순차적으로 주기가 배가되는 상위 비트 신호들, 즉 제 2 비트 신호(D[1]), 제3 비트 신호(D[2]) 및 제4 비트 신호(D[3])를 발생한다.
도 3a 및 도 3b는 도2 의 카운터 회로의 래치 동작을 나타내는 타이밍도이다.
도 3a 및 도 3b에 도시된 바와 같이, 입력 신호(INP)의 에지(예를 들어, 하강 에지)가 카운팅 동작의 종료 시점(Te)을 나타낼 수 있고, 이 경우 제1 카운팅 유닛(110a)은 입력 신호(INP)의 에지에 응답하여 입력 클록 신호(CLKI)의 논리 레벨을 래치하여 제1 비트 신호(D[0])를 발생할 수 있다. 도 3a에는 카운팅 동작의 종료 시점(Te)에서 입력 클록 신호(CLKI)의 논리 레벨이 논리 로우(L)인 경우가 도시되어 있고, 도 3b에는 카운팅 동작의 종료 시점(Te)에서 입력 클록 신호(CLKI)의 논리 레벨이 논리 하이(L)인 경우가 도시되어 있다.
도 3a 및 도 3b에 도시된 바와 같이, 카운팅이 종료되기 전까지 제1 비트 신호(D[0])는 입력 클록 신호(CLKI)와 함께 토글링한다. 만약 제1 카운팅 유닛(110a) 및 제2 카운팅 유닛(120a)을 모두 래치로 구현하고, 동일한 입력 클록 신호(CLKI)를 각각 인가하는 경우 도 3a 및 도 3b와 유사한 결과를 얻을 수 있다. 그러나 이 경우에는 비트 에러를 방지하기 위해서 카운팅 동작의 종료 시점(Te)에서 제2 비트 신호(D[1])의 토글링을 중단하기 위한 피드백 스위치와 같은 구성을 부가하여야 한다. 도 2의 카운터 회로(100a)의 제2 카운팅 유닛(120a)은 별개의 입력 클록 신호가 아닌 제1 카운팅 유닛(110a)의 출력에 응답하여 토글링하기 때문에, 카운팅 종료 시점에서 비트 에러를 방지하기 위한 피드백 스위치를 요하지 않으며 비교적 간단한 구성으로 구현될 수 있다.
도 2의 카운터 회로(100a)는 그 구성에 따라서 업 카운팅(up-counting) 동작 또는 다운 카운팅(down-counting) 동작을 수행할 수 있다. 이하 도 4 내지 도 6을 참조하여 업 카운팅 동작을 수행하는 카운터 회로의 실시예들을 설명하고, 도 7 및 도 8을 참조하여 다운 카운팅 동작을 수행하는 카운터 회로의 실시예들을 설명한다.
도 4는 도2 의 카운터 회로의 업 카운팅 동작을 나타내는 타이밍도이다.
도 2 및 도 4를 참조하면, 제1 카운팅 유닛(110a)은 카운팅이 종료되기 전까지는 버퍼로서의 기능을 수행하여 입력 클록 신호(CLKI)와 함께 토글링하는 제1 비트 신호(D[0])를 출력한다. 리플 카운터(30a)에서 발생되는 상위 비트 신호들(D[1], D[2], D[3])은 모두 전단의 출력 신호, 예를 들어 인접 하위 비트의 하강 에지에 응답하여 토글링한다. 즉, 제2 비트 신호(D[1])는 래치 출력 신호(LOUT)인 제1 비트 신호(D[0])의 하강 에지에 응답하여 토글링하고, 제3 비트 신호(D[2])는 제2 비트 신호(D[1])의 하강 에지에 응답하여 토글링하고, 제4 비트 신호(D[3])는 제3 비트 신호(D[2])의 하강 에지에 응답하여 토글링한다. 결과적으로 상위 비트 신호들(D[1], D[2], D[3])은 순차적으로 배가되는 주기를 가지며 이진 코드(D[0:3])의 상위 3비트들을 나타낸다. 이진 코드(D[0:3])의 최하위 비트 신호에 해당하는 제1 비트 신호(D[0])는 전술한 바와 같이 카운팅 동작의 종료 시점에서 입력 클록 신호(CLKI)를 래치하여 제공되는 신호이다.
도 4의 상단에는 시간의 경과에 따른 카운팅 동작의 각각의 종료 시점에 대하여 이진 코드(D[0:3])의 값들이 표시되어 있고, 이진 코드(D[0:3])는 0000, 0001, 0010, 0011과 같이 증가하며 결과적으로 업 카운팅 동작이 수행됨을 알 수 있다.
도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 카운터 회로(100a)는 입력 클록 신호(CLKI)의 사이클 주기마다 두 번씩 카운팅을 하기 때문에 통상적인 리플 카운터와 비교하여 두 배의 동작 속도를 갖는 것을 알 수 있다. 이하에서는 이러한 2배속 카운팅을 DDR(Double Data Rate) 카운팅이라 지칭하고, 이를 수행하는 카운터 회로를 DDR 카운터 회로라 지칭한다. 본 발명의 일 실시예에 따른 DDR 카운터 회로(100a)는 통상적인 리플 카운터와 비교하여 두 배의 동작 속도를 가지므로 동일한 주기의 클록 신호 및 동일한 카운팅 시간에 대하여 1비트가 증가한 이진 코드를 제공할 수 있으므로 (예를 들어 램프 신호의 기울기를 조절하는 방식에 의해) 더욱 정밀화된 카운팅 값을 제공할 수 있다. 한편 주파수가 반감된 (즉 사이클 주기가 배가된) 클록 신호를 사용하더라도 통상적인 리플 카운터와 비교하여 동일한 시간 내에 동일한 비트수의 카운팅 값을 제공할 수 있으므로, 본 발명의 일 실시예에 따른 DDR　카운터 회로(100a)는 클록 신호의 주파수 감소에 따라 소모 전력을 감소하고, DDR 카운터 회로(100a), 이를 포함하는 장치 및 시스템의 동작 마진을 증가시킬 수 있다.
도 5a 및 도 5b는 업 카운팅 동작을 수행하는 도2의 카운터 회로를 나타내는 회로도이다.
도 5a에 도시된 바와 같이, 도 2의 버퍼부(10a)에 포함된 제1 카운팅 유닛(110a)은 제1 래치(110b)로 구현될 수 있다. 제1 래치(110b)는, 데이터 단자(D)에 입력 클록 신호(CLKI)가 인가되고 클록 단자(CK)에 카운팅 동작의 종료 시점을 나타내는 입력 신호(INP)가 인가되고, 출력 단자(Q)로 제1 비트 신호(D[0])를 발생한다. 이러한 구성에 의해서 제1 카운팅 유닛(110b)은 카운팅 동작의 종료 시점에서 입력 클록 신호(CLKI)를 래치하여 제1 비트 신호(D[0])를 발생할 수 있다.
도 5a 및 도 5b에 도시된 바와 같이, 도 2의 리플 카운터(30a)는 상위 비트 신호들(D[1], D[2], D[3])을 각각 출력하는 캐스케이드 결합된 복수의 D-플립플롭들을 포함하여 구현될 수 있다.
도 5a를 참조하면, 제2 카운팅 유닛(120b), 제3 카운팅 유닛(130b) 및 제4 카운팅 유닛(140b)은 하강 에지 트리거형 (negative-edge triggered) D-플립플롭으로 구현되어 순차적으로 토글링하는 상위 비트 신호들(D[1], D[2], D[3])을 발생한다. 도 5b를 참조하면, 제2 카운팅 유닛(120c)은 하강 에지 트리거형 D-플립플롭으로 구현되고, 제3 카운팅 유닛(130c) 및 제4 카운팅 유닛(140c)은 상승 에지 트리거형(positive-edge triggered) D-플립플롭으로 구현되어 순차적으로 토글링하는 상위 비트 신호들(D[1], D[2], D[3])을 발생한다.
도 5a의 제3 카운팅 유닛(130b) 및 제4 카운팅 유닛(140b)은 하강 에지 트리거형 D-플립플롭들로 구현되고, 전단의 비반전 출력 단자(Q)가 후단의 클록 단자(CK)에 연결된다. 이 경우 후단으로 제공되는 제k (k는 2이상의 정수) 카운팅 유닛의 출력 신호(OUTk)는 제k 비트 신호(D[k])에 해당한다. 도 5b의 제3 카운팅 유닛(130c) 및 제4 카운팅 유닛(140c)은 도 5a의 리플 카운터와는 다르게 상승 에지 트리거형 D-플립플롭들로 구현되는 반면에, 전단의 반전 출력 단자(/Q)가 후단의 클록 단자(CK)에 연결된다. 이 경우 후단으로 제공되는 제k 카운팅 유닛의 출력 신호(OUTk)는 제k 비트 신호(D[k])의 반전 신호에 해당한다. 결과적으로 도 5a 및 도 5b의 카운터 회로들(100b, 100c)은 모두 도 4에 도시된 바와 같은 업 카운팅 동작을 수행한다.
도 6a는 버퍼부에 포함된 래치를 나타내는 회로도이다.
도 6a에는 도 2의 버퍼부(10a)에 포함된 래치의 일 예가 도시되어 있으며, 도 5a 및 도 5b의 제1 래치들(110b, 110c)들은 도 6a의 래치로 구현될 수 있다. 도 6a에 도시된 래치는 버퍼부(10a)의 버퍼링 동작 및 래치 동작을 설명하기 위한 것으로서, 래치의 구성은 반드시 도 6a에 도시된 구성에 한정되는 것은 아니며 실시예에 따라 변경될 수 있다.
도 6a를 참조하면, 래치는 제1 인버터(101), 제2 인버터(102), 제1 스위치(103) 및 제2 스위치(104)를 포함한다.
제1 인버터(101)의 출력은 제2 인버터(102)의 입력과 연결되고 제2 스위치(104)를 매개로 하여 제2 인버터(102)의 출력이 제1 인버터(101)의 입력과 연결되는 래치 구조를 갖는다. 도 6a의 예에서 제2 인버터(112)의 출력은 비반전 출력 단자(Q)에 해당한다. 제1 스위치(103)는 데이터 단자(D)와 제1 인버터(101)의 입력 사이에 연결된다. 데이터 단자(D)에는 입력 클록 신호(CLKI)가 인가되고 1 스위치(103)의 제어 단자에는 카운팅 동작의 종료 시점을 나타내는 입력 신호(INP)가 인가되며 제2 스위치(104)의 제어 단자에는 입력 신호(INP)의 반전 신호(/INP)가 인가된다.
도 3a 및 도 3b에 도시된 바와 같이, 입력 신호(INP)의 에지(예를 들어, 하강 에지)가 카운팅 동작의 종료 시점(Te)을 나타낼 수 있고, 이 경우 카운팅 동작의 종료 시점(Te)까지는 제1 스위치(103)가 턴온되고 제2 스위치(104)는 턴오프되어 도 6a의 래치는 버퍼링 동작을 수행한다. 카운팅 동작의 종료 시점(Te)에서 입력 신호(INP)는 논리 레벨로 천이하므로 제1 스위치(103)가 턴오프되고 제2 스위치(104)는 턴온되어 도 6a의 래치는 카운팅 동작의 종료 시점(Te)에서 입력 클록 신호(CLKI)의 논리 레벨을 래치한다. 결과적으로 비반전 출력 단자(Q)에서 출력되는 래치 출력 신호(LOUT), 즉 제1 비트 신호(D[0])는 도 3a 및 도 3b에 도시된 바와 같이 카운팅 동작의 종료 시점(Te)까지는 입력 클록 신호(CLKI)와 마찬가지로 토글링하고 카운팅 동작의 종료 시점에서 입력 클록 신호(CLKI)를 래치하여 제공되는 신호이다.
도 6b 및 도 6c는 토글링 동작을 수행하는 플립플롭들을 나타내는 회로도이다.
도 6b에는 상승 에지 트리거형 D-플립플롭의 일례가 도시되어 있으며, 도 6c에는 하강 에지 트리거형 D-플립플롭의 일례가 도시되어 있다. 도 6b 및 도 6c에 도시된 예들은 본 발명의 카운터 회로(100)에 포함된 D-플립플롭의 토글링 동작을 설명하기 위한 것으로서, 각 카운팅 유닛에 포함된 플립플롭들의 구성은 반드시 도 6b 및 도 6c에 도시된 구성에 한정되는 것은 아니며 실시예에 따라 변경될 수 있다.
도 6b를 참조하면, 상승 에지 트리거형 D-플립플롭은 제1 인버터(111), 제2 인버터(112), 제1 스위치(113) 및 제2 스위치(114)를 포함한다.
제1 인버터(111)의 출력은 제2 인버터(112)의 입력과 연결되고 제2 스위치(114)를 매개로 하여 제2 인버터(112)의 출력이 제1 인버터(111)의 입력과 연결되는 래치 구조를 갖는다. 도 6b의 예에서 제1 인버터(111)의 출력은 반전 출력 단자(/Q)에 해당하고 제2 인버터(112)의 출력은 비반전 출력 단자(Q)에 해당한다. 제1 스위치(113)는 데이터 단자(D)와 제1 인버터(111)의 입력 사이에 연결되고 1 스위치(113)의 제어 단자(CK)는 클록 단자에 해당한다. 제1 스위치(113)의 제어 단자(CK)에는 클록 신호(CLK)가 인가되고 제2 스위치(114)의 제어 단자(/CK)에는 클록 신호(CLK)의 반전 신호(/CLK)가 인가된다.
상승 에지 트리거형 D-플립플롭은 저장 상태를 초기화하기 위한 리셋 스위치(115)를 더 포함할 수 있다. 리셋 신호(RST)에 응답하여 리셋 스위치(115)가 턴온되면 리셋 전압(VDD, GND)의 논리 레벨에 따라 반전 출력 단자(/Q) 및 비반전 출력 단자(Q)의 논리 상태가 논리 로우(logic low) 또는 논리 하이(logic high)로 초기화될 수 있다.
제어 단자(CK)로 인가되는 클록 신호(CLK)가 논리 로우일 때 도 6b의 D-플립플롭은 메모리, 즉 저장 상태에 있고 데이터 단자(D)의 논리 상태가 변하더라도 플립플롭의 상태는 변하지 않는다. 클록 신호(CLK)가 논리 하이로 천이할 때, 즉 클록 신호(CLK)의 상승 에지에서 비반전 출력 단자(Q)에는 데이터 단자(D)의 논리 상태가 저장된다. 이와 같이 제어 단자(CK)에 인가되는 신호의 에지에 동기하여 논리 상태가 변화하는 플립플롭을 에지 트리거형(edge-triggered)이라고 하고, 도 6b의 D-플립플롭은 상승 에지 트리거형 플립플롭에 해당한다.
상승 에지 트리거형 D-플립플롭은 반전 출력 단자(/Q)가 데이터 단자(D)와 연결되어 토글링 동작을 수행한다. 제어 단자(CK)에 인가되는 클록 신호(CLK)가 하강하여 논리 로우가 되면 제2 스위치(114)가 턴온되어 비반전 출력 단자(Q)와 반대되는 반전 출력 단자(/Q)의 논리 상태가 데이터 단자(D)에 설정되지만 플립플롭의 상태는 변하지 않는다. 클록 신호(CK)가 상승하여 논리 하이가 되면 결과적으로 반전 출력 단자(/Q)의 논리 상태가 제1 인버터(111)의 입력에 인가되어 비반전 출력 단자(Q)의 논리 상태가 역전된다. 이와 같이 상승 에지 트리거형 D-플립플롭은 클록 신호(CLK)의 상승 에지마다 논리 하이에서 논리 로우로 또는 논리 로우에서 논리 하이로 저장 상태가 역전되는 토글링 동작을 수행한다.
도 6c를 참조하면, 하강 에지 트리거형 D-플립플롭은 제1 인버터(121), 제2 인버터(122), 제1 스위치(123) 및 제2 스위치(124)를 포함하고, 실시예에 따라서 리셋 스위치(125)를 더 포함할 수 있다.
도 6c의 하강 에지 트리거형 D-플립플롭은 도 6b의 상승 에지 트리거형 D-플립플롭과 유사한 구성을 갖지만, 제1 스위치(123)의 제어 단자(/CK)에 클록 신호(CLK)의 반전 신호(/CLK)가 인가되고 제2 스위치(124)의 제어 단자(CK)에 클록 신호(CLK)가 인가되는 점이 다르다. 즉 도 6b 및 도 6c의 플립플롭들은 클록 단자들(CK, /CK)이 서로 뒤바뀐 구조를 갖는다.
클록 신호(CLK)의 상승 에지에 응답하여 토글링 동작을 수행하는 도 6b의 상승 에지 트리거형 플립플롭과는 반대로 도 6c의 하강 에지 트리거형 플립플롭은 클록 신호(CLK)의 하강 에지에 응답하여 토글링 동작을 수행한다. 클록 신호(CLK)가 상승하여 논리 하이가 되면 제2 스위치(124)가 턴온되어 비반전 출력 단자(Q)와 반대되는 반전 출력 단자(/Q)의 논리 상태가 데이터 단자(D)에 설정되지만 플립플롭의 상태는 변하지 않는다. 클록 신호(CLK)가 하강하여 논리 로우가 되면 반전 출력 단자(/Q)의 논리 상태가 제1 인버터(121)의 입력에 인가되어 비반전 출력 단자(Q)의 논리 상태가 역전된다. 이와 같이 하강 에지 트리거형 D-플립플롭은 클록 신호(CLK)의 하강 에지마다 저장 상태가 역전되는 토글링 동작을 수행한다.
이러한 토글링 동작을 수행하는 플립플롭들을 이용하여 전술한 업 카운팅 동작 또는 후술하는 다운 카운팅 동작을 수행하는 카운터 회로(100)가 구현될 수 있다.
도 7은 도2 의 카운터 회로의 다운 카운팅 동작을 나타내는 타이밍도이다.
도 2 및 도 7을 참조하면, 제1 카운팅 유닛(110a)은 카운팅이 종료되기 전까지는 버퍼로서의 기능을 수행하여 입력 클록 신호(CLKI)와 함께 토글링하는 제1 비트 신호(D[0])를 출력한다. 리플 카운터(30a)에서 발생되는 상위 비트 신호들(D[1], D[2], D[3])은 모두 전단의 출력 신호, 예를 들어, 근접 하위 비트의 상승 에지에 응답하여 토글링한다. 즉, 제2 비트 신호(D[1])는 래치 출력 신호(LOUT)인 제1 비트 신호(D[0])의 상승 에지에 응답하여 토글링하고, 제3 비트 신호(D[2])는 제2 비트 신호(D[1])의 상승 에지에 응답하여 토글링하고, 제4 비트 신호(D[3])는 제3 비트 신호(D[2])의 상승 에지에 응답하여 토글링한다. 결과적으로 상위 비트 신호들(D[1], D[2], D[3])은 순차적으로 배가되는 주기를 가지며 이진 코드(D[0:3])의 상위 3비트들을 나타낸다. 이진 코드(D[0:3])의 최하위 비트 신호에 해당하는 제1 비트 신호(D[0])는 전술한 바와 같이 카운팅 동작의 종료 시점에서 입력 클록 신호(CLKI)를 래치하여 제공되는 신호이다.
도 7의 상단에는 시간의 경과에 따른 카운팅 동작의 각각의 종료 시점에 대하여 이진 코드(D[0:3])의 값들이 표시되어 있고, 이진 코드(D[0:3])는 0000, 1111, 1110, 1101과 같이 감소하며 결과적으로 다운 카운팅 동작이 수행됨을 알 수 있다.
도 4 및 도 7에 도시된 바와 같이 본 발명의 일 실시예에 따른 도 2의 DDR 카운터 회로(100a)는 업 카운팅 동작 또는 다운 카운팅 동작을 수행하도록 변형되어 실시될 수 있으며, 입력 클록 신호(CLKI)의 사이클 주기마다 두 번씩 카운팅을 하기 때문에 통상적인 리플 카운터와 비교하여 두 배의 동작 속도를 갖는 것을 알 수 있다.
도 8a 및 도 8b는 다운 카운팅 동작을 수행하는 도2의 카운터 회로를 나타내는 회로도이다.
도 8a에 도시된 바와 같이, 도 2의 버퍼부(10a)에 포함된 제1 카운팅 유닛(110a)은 제1 래치(110d)로 구현될 수 있다. 제1 래치(110d)는, 데이터 단자(D)에 입력 클록 신호(CLKI)가 인가되고 클록 단자(CK)에 카운팅 동작의 종료 시점을 나타내는 입력 신호(INP)가 인가되고, 출력 단자(Q)로 제1 비트 신호(D[0])를 발생한다. 이러한 구성에 의해서 제1 카운팅 유닛(110d)은 카운팅 동작의 종료 시점에서 입력 클록 신호(CLKI)를 래치하여 제1 비트 신호(D[0])를 발생할 수 있다.
도 8a 및 도 8b에 도시된 바와 같이, 도 2의 리플 카운터(30a)는 상위 비트 신호들(D[1], D[2], D[3])을 각각 출력하는 캐스케이드 결합된 복수의 D-플립플롭들을 포함하여 구현될 수 있다.
도 8a를 참조하면, 제2 카운팅 유닛(120d), 제3 카운팅 유닛(130d) 및 제4 카운팅 유닛(140d)은 상승 에지 트리거형 D-플립플롭으로 구현되어 순차적으로 토글링하는 상위 비트 신호들(D[1], D[2], D[3])을 발생한다. 도 8b를 참조하면, 제2 카운팅 유닛(120e)은 상승 에지 트리거형 D-플립플롭으로 구현되고, 제3 카운팅 유닛(130e) 및 제4 카운팅 유닛(140e)은 하강 에지 트리거형 D-플립플롭으로 구현되어 순차적으로 토글링하는 상위 비트 신호들(D[1], D[2], D[3])을 발생한다.
도 8a의 제3 카운팅 유닛(130d) 및 제4 카운팅 유닛(140d)은 상승 에지 트리거형 D-플립플롭들로 구현되고, 전단의 비반전 출력 단자(Q)가 후단의 클록 단자(CK)에 연결된다. 이 경우 후단으로 제공되는 제k (k는 2이상의 정수) 카운팅 유닛의 출력 신호(OUTk)는 제k 비트 신호(D[k])에 해당한다. 도 8b의 제3 카운팅 유닛(130e) 및 제4 카운팅 유닛(140e)은 도 8a의 리플 카운터와는 다르게 하강 에지 트리거형 D-플립플롭들로 구현되는 반면에, 전단의 반전 출력 단자(/Q)가 후단의 클록 단자(CK)에 연결된다. 이 경우 후단으로 제공되는 제k 카운팅 유닛의 출력 신호(OUTk)는 제k 비트 신호(D[k])의 반전 신호에 해당한다. 결과적으로 도 8a 및 도 8b의 카운터 회로들(100d, 100e)은 모두 도 7에 도시된 바와 같은 다운 카운팅 동작을 수행한다.
전술한 바와 같이, 상승 에지 트리거형 D-플립플롭 및 하강 에지 트리거형 D-플립플롭은 도 6b 및 도 6c와 동일 또는 유사한 구성으로 구현될 수 있다.
도 9는 본 발명의 실시예들에 따른 카운터 회로의 DDR(Double Data Rate) 카운팅 동작을 나타내는 타이밍도이다.
도 9를 참조하면, 통상적인 리플 카운터는 입력 클록 신호(CLKI)의 16번의 사이클 주기에 걸쳐 0000부터 1111까지의 값을 카운팅하는 비트 신호들(CD[0], CD[1], CD[2], CD[4])을 발생한다. 반면에 본 발명의 실시예들에 따른 DDR 카운터(100)는 입력 클록 신호(CLKI)의 사이클 주기마다 두 번씩 카운팅을 하기 때문에 입력 클록 신호(CLKI)의 8번의 사이클 주기에 걸쳐 0000부터 1111까지의 값을 카운팅할 수 있다.
따라서 본 발명의 실시예들에 따른 DDR 카운터 회로(100a)는 통상적인 리플 카운터와 비교하여 두 배의 동작 속도를 가지며, 클록 주파수가 반감된 입력 클록 신호(CLKI)를 사용하더라도 종래의 카운터와 동일한 시간 내에 동일한 카운팅 값을 제공할 수 있다. 본 발명의 일 실시예에 따른 DDR 카운터 회로(100a)는 클록 신호의 주파수 감소에 따라 소모 전력을 감소하고, 카운터 회로(100a), 이를 포함하는 장치 및 시스템의 동작 마진을 향상시킬 수 있다.
또한 본 발명의 실시예들에 따른 DDR 카운터 회로(100a)는 카운터 종료 시점(Te)을 나타내는 입력 신호(INP)에 글리치(glitch)와 같은 노이즈가 포함되더라도, 래치 동작을 수행하는 제1 카운팅 유닛(110b, 110c, 110d, 110e)에서 글리치 필터링을 수행할 수 있기 때문에 별도의 글리치 필터가 불필요하다.
도 10은 본 발명의 제2 실시예에 따른 도 1의 카운터 회로를 나타내는 블록도이다.
도 10을 참조하면, 버퍼부(10f)는 제1 카운팅 유닛(110f) 및 제2 카운팅 유닛(120f)을 포함하고, 리플 카운터(30f)는 제2 카운팅 유닛(130f) 및 제4 카운팅 유닛(140f)을 포함하여 구현될 수 있다. 이 경우, 도 1의 하위 비트 신호들(LSB)은 제1 비트 신호(D0) 및 제2 비트 신호(D[1])를 포함하고, 상위 비트 신호들(MSB)은 제3 비트 신호(D[2]) 및 제4 비트 신호(D[3])를 포함한다. 제1 카운팅 유닛(110f)은 카운팅 동작의 종료 시점에서 제1 입력 클록 신호(CLKI1)를 래치하여 제1 비트 신호(D0)를 발생한다. 제2 카운팅 유닛(120f)은 카운팅 동작의 종료 시점에서 제2 입력 클록 신호(CLKI2)를 래치하여 제2 비트 신호(D[1])를 발생한다. 제1 입력 클록 신호(CLKI1) 및 제2 입력 클록 신호(CLKI2)는 서로 다른 위상을 갖는다. 리플 카운터(30f)는 제2 카운팅 유닛(120f)에서 출력되는 제2 비트 신호(D[1])에 상응하는 래치 출력 신호(LOUT)에 응답하여 순차적으로 토글링하는 상위 비트 신호들, 즉 제3 및 제4 비트 신호들(D[2], D[3])을 발생할 수 있다. 래치 출력 신호(LOUT)는 카운터 회로(100f)의 구성에 따라서 제2 비트 신호(D[1]) 또는 제2 비트 신호(D[1])의 반전 신호(/D[1]) 중 하나일 수 있다.
일 실시예에서, 제1 카운팅 유닛(110f)은 카운팅 동작의 종료 시점을 나타내는 입력 신호(INP)에 응답하여 제1 입력 클록 신호(CLKI1)를 래치(latch)하여 제1 입력 클록 신호(CLKI1)의 논리 레벨에 상응하는 제1 비트 신호(D0)를 발생할 수 있다. 제2 카운팅 유닛(120f)은 카운팅 동작의 종료 시점을 나타내는 입력 신호(INP)에 응답하여 제2 입력 클록 신호(CLKI2)를 래치하여 제2 입력 클록 신호(CLKI2)의 논리 레벨에 상응하는 제2 비트 신호(D[1])를 발생할 수 있다. 제1 비트 신호(D0) 및 제2 비트 신호(D[1])는 카운팅 동작의 진행 중에 토글링하는 신호이며, 카운팅 동작이 완료되는 시점에서 제1 입력 클록 신호(CLKI1) 및 제2 입력 클록 신호(CLKI2)의 논리 레벨을 래치하여 카운팅 결과에 해당하는 디지털 신호(D[0:n])의 최하위 두 비트 값을 제공하기 위한 신호이다.
카운터 회로(100f)에 포함된 리플 카운터(30f)는 카운팅 결과에 해당하는 디지털 신호의 비트 수에 따라서 복수의 카운팅 유닛들을 포함한다. 도 10에는 설명의 편의상 리플 카운터(30f)에 포함된 두 개의 카운팅 유닛, 즉 제3 카운팅 유닛(130f) 및 제4 카운팅 유닛(140f)만을 도시하였으나 리플 카운터(30f)에 포함된 카운팅 유닛들의 개수는 디지털 신호의 비트 수에 따라 변경될 수 있다. 이하에서는 설명의 편의상 카운터 회로(100f)가 4비트의 디지털 신호(D0, D[1], D[2], D[3]), 즉 4비트의 이진 코드(D[0], D[1], D[2], D[3])를 발생하는 것을 중심으로 카운터 회로(100f)의 구성 및 동작을 설명하기로 한다.
리플 카운터(30f)는 복수의 카운팅 유닛들(130f, 140f)이 순차적으로 전단의 출력 신호에 의해 토글링하는 캐스케이드 결합된 구성을 갖는다. 즉 제3 카운팅 유닛(130f)은 제2 카운팅 유닛(120f)의 출력인 래치 출력 신호(LOUT)에 응답하여 토글링하고, 제4 카운팅 유닛(140f)은 제3 카운팅 유닛(130f)의 출력 신호(OUT2)에 응답하여 토글링하는 방식에 의해 순차적으로 주기가 배가되는 상위 비트 신호들, 제3 비트 신호(D[2]) 및 제4 비트 신호(D[3])를 발생한다.
카운터 회로(100f)는 제1 비트 신호(D0) 및 제2 비트 신호(D[1])에 기초하여 이진 코드의 최하위 비트 신호(D[0])를 발생하는 코드 변환기(50)를 더 포함할 수 있다. 예를 들어, 코드 변환기(50)는 배타적 논리합 게이트(XOR gate, exclusive-OR gate)로 구현될 수 있다. 제1 및 제2 비트 신호들(D0, D[1])은 완전한 이진 코드(binary code)(D[0:1])가 아닌 중간 형태의 그레이 코드(gray code)를 나타내지만 그 자체로서 유효한 카운팅 값을 표현하며, 필요에 따라 최하위 비트 신호(D[0])를 발생하여 이진 코드(D[0:3])를 얻을 수 있다. 최하위 비트 신호(D[0])는 카운팅 동작의 진행 중에 토글링하는 신호는 아니며, 카운팅 동작이 완료되어 최종 카운팅 값에 상응하는 제1 내지 제4 비트 신호들(D0, D[1], D[2], D[3])의 논리 상태가 결정된 후에 제1 비트 신호(D0)와 제2 비트 신호(D[1])를 논리 연산하여 제공되는 신호이다. 따라서 코드 변환기(50)는 반드시 카운터 회로(100f) 내에 포함되어야 하는 것은 아니며, 카운터 회로(100f)의 외부, 나아가 카운터 회로(100f)가 실장되는 칩의 외부에 구현될 수도 있다.
도 11a, 도11b, 도11c 및 도 11d는 도10 의 카운터 회로의 래치 동작을 나타내는 타이밍도이다.
도 11a 내지 도 11d에 도시된 바와 같이, 입력 신호(INP)의 에지(예를 들어, 하강 에지)가 카운팅 동작의 종료 시점(Te)을 나타낼 수 있고, 이 경우 제1 카운팅 유닛(110f)은 입력 신호(INP)의 에지에 응답하여 제1 입력 클록 신호(CLKI1)의 논리 레벨을 래치하여 제1 비트 신호(D0)를 발생하고, 제2 카운팅 유닛(120f)은 입력 신호(INP)의 에지에 응답하여 제2 입력 클록 신호(CLKI2)의 논리 레벨을 래치하여 제2 비트 신호(D[1])를 발생할 수 있다. 도 11a에는 래치된 최하위 그레이 코드 'D[1]D0'이 00(즉, 이진 코드 D[0:1]='00')인 경우가 도시되어 있고, 도 11b에는 그레이 코드01(즉, 이진 코드 D[0:1]='01')인 경우가, 도 11c에는 그레이 코드 '11(즉, 이진 코드 D[0:1]='10')인 경우가, 도 11d에는 그레이 코드 '10(즉, 이진 코드 D[0:1]='11')인 경우가 도시되어 있다.
도 11a 내지 도 11d에 도시된 바와 같이, 카운팅이 종료되기 전까지 제1 비트 신호(D0)는 제1 입력 클록 신호(CLKI1)와 함께 토글링하고, 제2 비트 신호(D[1])는 제2 입력 클록 신호(CLKI2)와 함께 토글링한다. 도 10의 카운터 회로(100f)의 제3 카운팅 유닛(130f)은 별개의 입력 클록 신호가 아닌 제2 카운팅 유닛(120f)의 출력에 응답하여 토글링하기 때문에, 도 3을 참조하여 설명한 바와 같은 카운팅 종료 시점에서의 에러를 방지하기 위한 피드백 스위치를 요하지 않으며 비교적 간단한 구성으로 구현될 수 있다.
도 10의 카운터 회로(100f)는 그 구성에 따라서 업 카운팅(up-counting) 동작 또는 다운 카운팅(down-counting) 동작을 수행할 수 있다. 이하 도 12 및 도 13을 참조하여 업 카운팅 동작을 수행하는 카운터 회로의 실시예들을 설명하고, 도 14 및 도 15를 참조하여 다운 카운팅 동작을 수행하는 카운터 회로의 실시예들을 설명한다.
도 12는 도10 의 카운터 회로의 업 카운팅 동작을 나타내는 타이밍도이다.
도 10 및 도 12를 참조하면, 제1 카운팅 유닛(110f) 및 제2 카운팅 유닛(120f)은 카운팅이 종료되기 전까지는 버퍼로서의 기능을 수행하여 제1 카운팅 유닛(110f)은 제1 입력 클록 신호(CLKI1)와 함께 토글링하는 제1 비트 신호(D0)를 출력하고, 제2 카운팅 유닛(120f)은 제2 입력 클록 신호(CLKI2)와 함께 토글링하는 제2 비트 신호(D[1])를 출력한다. 업 카운팅을 수행하는 경우에는 도 12에 도시된 바와 같이 제1 입력 클록 신호(CLKI1)는 제2 입력 클록 신호(CLKI2)보다 90도 위상이 앞선다(precede). 도 12에는 최하위 비트 신호(D[0])가 토글링하는 것으로 도시되어 있으나, 전술한 바와 같이 최하위 비트 신호(D[0])는 실제로 카운팅 동작의 진행 중에 토글링하는 신호는 아니며, 카운팅 동작이 완료된 후 제1 비트 신호(D0)와 제2 비트 신호(D[1])를 논리 연산하여 제공되는 신호이다. 리플 카운터(30f)에서 발생되는 상위 비트 신호들(D[2], D[3])은 모두 전단의 출력 신호, 예를 들어, 근접 하위 비트의 하강 에지에 응답하여 토글링한다. 즉, 제3 비트 신호(D[2])는 래치 출력 신호(LOUT)인 제2 비트 신호(D[1])의 하강 에지에 응답하여 토글링하고, 제4 비트 신호(D[3])는 제3 비트 신호(D[2])의 하강 에지에 응답하여 토글링한다. 결과적으로 상위 비트 신호들(D[2], D[3])은 순차적으로 배가되는 주기를 가지며 이진 코드(D[0:3])의 상위 2비트들을 나타낸다. 이진 코드(D[0:3])의 최하위 비트 신호들에 상응하는 제1 비트 신호(D0) 및 제2 비트 신호(D[1])는 전술한 바와 같이 카운팅 동작의 종료 시점에서 입력 클록 신호들(CLKI1, CLKI2)을 래치하여 제공되는 신호이다.
도 12의 상단에는 시간의 경과에 따른 카운팅 동작의 각각의 종료 시점에 대하여 이진 코드(D[0:3])의 값들이 표시되어 있고, 이진 코드(D[0:3])는 0000, 0001, 0010, 0011과 같이 증가하며 결과적으로 업 카운팅 동작이 수행됨을 알 수 있다.
도 12에 도시된 바와 같이, 본 발명의 일 실시예에 따른 카운터 회로(100f)는 입력 클록 신호(CLKI)의 사이클 주기마다 네 번씩 카운팅을 하기 때문에 통상적인 리플 카운터와 비교하여 네 배의 동작 속도를 갖는 것을 알 수 있다. 이하에서는 이러한 4배속 카운팅을 QDR(Quadruple Data Rate) 카운팅이라 지칭하고, 이를 수행하는 카운터 회로를 QDR 카운터 회로라 지칭한다. 본 발명의 일 실시예에 따른 QDR 카운터 회로(100f)는 통상적인 리플 카운터와 비교하여 네 배의 동작 속도를 가지므로 동일한 주기의 클록 신호 및 동일한 카운팅 시간에 대하여 2비트가 증가한 이진 코드를 제공할 수 있으므로, (예를 들어 램프 신호의 기울기를 조절하는 방식에 의해) 더욱 정밀화된 카운팅 값을 제공할 수 있다. 한편 주파수가 1/4로 감소된 (즉 사이클 주기가 4배인) 클록 신호를 사용하더라도 통상적인 리플 카운터와 비교하여 동일한 시간 내에 동일한 비트수의 카운팅 값을 제공할 수 있으므로, 본 발명의 일 실시예에 따른 QDR 카운터 회로(100f)는 클록 신호의 주파수 감소에 따라 소모 전력을 감소하고, QDR 카운터 회로(100f), 이를 포함하는 장치 및 시스템의 동작 마진을 증가시킬 수 있다.
도 13a및 도 13b는 카운팅 동작을 수행하는 도10의 카운터 회로를 나타내는 회로도이다.
도 13a을 참조하면, 도 10의 버퍼부(10f)에 포함된 제1 카운팅 유닛(110f)은 제1 래치(110g)로 구현되고, 제2 카운팅 유닛(110f)은 제2 래치(120g)로 구현될 수 있다. 제1 래치(110g)는, 데이터 단자(D)에 제1 입력 클록 신호(CLKI1)가 인가되고 클록 단자(CK)에 카운팅 동작의 종료 시점을 나타내는 입력 신호(INP)가 인가되고, 출력 단자(Q)로 제1 비트 신호(D0)를 발생한다. 제2 래치(120g)는, 데이터 단자(D)에 제2 입력 클록 신호(CLKI2)가 인가되고 클록 단자(CK)에 카운팅 동작의 종료 시점을 나타내는 입력 신호(INP)가 인가되고, 출력 단자(Q)로 제2 비트 신호(D[1])를 발생한다.
도 13a 및 도 13b에 도시된 바와 같이, 도 10의 리플 카운터(30f)는 상위 비트 신호들(D[2], D[3])을 각각 출력하는 캐스케이드 결합된 복수의 D-플립플롭들을 포함하여 구현될 수 있다.
도 13a를 참조하면, 제3 카운팅 유닛(130g) 및 제4 카운팅 유닛(140g)은 하강 에지 트리거형 (negative-edge triggered) D-플립플롭으로 구현되어 순차적으로 토글링하는 상위 비트 신호들(D[2], D[3])을 발생한다. 도 13b를 참조하면, 제3 카운팅 유닛(130h)은 하강 에지 트리거형 D-플립플롭으로 구현되고, 제4 카운팅 유닛(140h)은 상승 에지 트리거형(positive-edge triggered) D-플립플롭으로 구현되어 순차적으로 토글링하는 상위 비트 신호들(D[2], D[3])을 발생한다.
도 13a의 제3 카운팅 유닛(130f) 및 제4 카운팅 유닛(140f)은 하강 에지 트리거형 D-플립플롭들로 구현되고, 전단의 비반전 출력 단자(Q)가 후단의 클록 단자(CK)에 연결된다. 이 경우 후단으로 제공되는 제k (k는 3이상의 정수) 카운팅 유닛의 출력 신호(OUTk)는 제k 비트 신호(D[k])에 해당한다. 도 13b의 제4 카운팅 유닛(140h)은 도 13a의 리플 카운터와는 다르게 상승 에지 트리거형 D-플립플롭들로 구현되는 반면에, 전단의 반전 출력 단자(/Q)가 후단의 클록 단자(CK)에 연결된다. 이 경우 후단으로 제공되는 제k 카운팅 유닛의 출력 신호(OUTk)는 제k 비트 신호(D[k])의 반전 신호에 해당한다. 결과적으로 도 13a 및 도 13b의 카운터 회로들(100g, 100h)은 모두 도 12에 도시된 바와 같은 업 카운팅 동작을 수행한다.
전술한 바와 같이, 상승 에지 트리거형 D-플립플롭 및 하강 에지 트리거형 D-플립플롭은 도 6b 및 도 6c와 동일 또는 유사한 구성으로 구현될 수 있다.
도 14는 도10 의 카운터 회로의 다운 카운팅 동작을 나타내는 타이밍도이다.
도 10 및 도 14를 참조하면, 제1 카운팅 유닛(110f) 및 제2 카운팅 유닛(120f)은 카운팅이 종료되기 전까지는 버퍼로서의 기능을 수행하여 제1 카운팅 유닛(110f)은 제1 입력 클록 신호(CLKI1)와 함께 토글링하는 제1 비트 신호(D0)를 출력하고, 제2 카운팅 유닛(120f)은 제2 입력 클록 신호(CLKI2)와 함께 토글링하는 제2 비트 신호(D[1])를 출력한다. 도 12에서 업 카운팅을 수행하는 경우에 제1 입력 클록 신호(CLKI1)의 위상이 제2 입력 클록 신호(CLKI2)보다 90도 앞서는(precede) 것과 비교하여, 다운 카운팅을 수행하는 경우에는 도 14에 도시된 바와 같이 제1 입력 클록 신호(CLKI1)는 제2 입력 클록 신호(CLKI2)보다 90도 위상이 뒤진다(lag). 전술한 바와 같이, 최하위 비트 신호(D[0])는 실제로 카운팅 동작의 진행 중에 토글링하는 신호는 아니며, 카운팅 동작이 완료된 후 제1 비트 신호(D0)와 제2 비트 신호(D[1])를 논리 연산하여 제공되는 신호이다. 리플 카운터(30f)에서 발생되는 상위 비트 신호들(D[2], D[3])은 모두 전단의 출력 신호, 예를 들어, 근접 하위 비트의 상승 에지에 응답하여 토글링한다. 즉, 제3 비트 신호(D[2])는 래치 출력 신호(LOUT)인 제2 비트 신호(D[1])의 상승 에지에 응답하여 토글링하고, 제4 비트 신호(D[3])는 제3 비트 신호(D[2])의 상승 에지에 응답하여 토글링한다. 결과적으로 상위 비트 신호들(D[2], D[3])은 순차적으로 배가되는 주기를 가지며 이진 코드(D[0:3])의 상위 2비트들을 나타낸다. 이진 코드(D[0:3])의 최하위 비트 신호들에 해당하는 제1 비트 신호(D0) 및 제2 비트 신호(D[1])는 전술한 바와 같이 카운팅 동작의 종료 시점에서 입력 클록 신호들(CLKI1, CLKI2)을 래치하여 제공되는 신호이다.
도 14의 상단에는 시간의 경과에 따른 카운팅 동작의 각각의 종료 시점에 대하여 이진 코드(D[0:3])의 값들이 표시되어 있고, 이진 코드(D[0:3])는 0000, 1111, 1110, 1101과 같이 감소하며 결과적으로 다운 카운팅 동작이 수행됨을 알 수 있다.
도 12 및 도 14에 도시된 바와 같이 본 발명의 일 실시예에 따른 도 10의 QDR 카운터 회로(100f)는 업 카운팅 동작 또는 다운 카운팅 동작을 수행하도록 변형되어 실시될 수 있으며, 입력 클록 신호(CLKI)의 사이클 주기마다 네 번씩 카운팅을 하기 때문에 통상적인 리플 카운터와 비교하여 네 배의 동작 속도를 갖는 것을 알 수 있다.
도 15a 및 도 15b는 다운 카운팅 동작을 수행하는 도10의 카운터 회로를 나타내는 회로도이다.
도 15a를 참조하면, 도 10의 버퍼부(10f)에 포함된 제1 카운팅 유닛(110f)은 제1 래치(110i)로 구현되고, 제2 카운팅 유닛(110f)은 제2 래치(120i)로 구현될 수 있다. 도 10의 리플 카운터(30f)는 상위 비트 신호들(D[2], D[3])을 각각 출력하는 캐스케이드 결합된 복수의 D-플립플롭들을 포함하여 구현될 수 있다.
도 15a에 도시된 바와 같이, 제3 카운팅 유닛(130i) 및 제4 카운팅 유닛(140i)은 상승 에지 트리거형 D-플립플롭을 구현되어 순차적으로 토글링하는 상위 비트 신호들(D[2], D[3])을 발생한다. 도 15b를 참조하면, 제3 카운팅 유닛(130j)은 상승 에지 트리거형 D-플립플롭으로 구현되고, 제4 카운팅 유닛(140j)은 하강 에지 트리거형 D-플립플롭으로 구현되어 순차적으로 토글링하는 상위 비트 신호들(D[2], D[3])을 발생한다.
도 15a의 제3 카운팅 유닛(130i) 및 제4 카운팅 유닛(140i)은 상승 에지 트리거형 D-플립플롭들로 구현되고, 전단의 비반전 출력 단자(Q)가 후단의 클록 단자(CK)에 연결된다. 이 경우 후단으로 제공되는 제k (k는 3이상의 정수) 카운팅 유닛의 출력 신호(OUTk)는 제k 비트 신호(D[k])에 해당한다. 도 15b의 제4 카운팅 유닛(140j)은 도 15a의 리플 카운터와는 다르게 상승 에지 트리거형 D-플립플롭들로 구현되는 반면에, 전단의 반전 출력 단자(/Q)가 후단의 클록 단자(CK)에 연결된다. 이 경우 후단으로 제공되는 제k 카운팅 유닛의 출력 신호(OUTk)는 제k 비트 신호(D[k])의 반전 신호에 해당한다. 결과적으로 도 15a 및 도 15b의 카운터 회로들(100i, 100j)은 모두 도 14에 도시된 바와 같은 다운 카운팅 동작을 수행한다.
전술한 바와 같이, 상승 에지 트리거형 D-플립플롭 및 하강 에지 트리거형 D-플립플롭은 도 6b 및 도 6c와 동일 또는 유사한 구성으로 구현될 수 있다.
도 16은 본 발명의 실시예들에 따른 카운터 회로의 QDR(Quadruple Data Rate) 카운팅 동작을 나타내는 타이밍도이다.
도 16을 참조하면, 통상적인 리플 카운터는 입력 클록 신호(CLKI)의 16번의 사이클 주기에 걸쳐 0000부터 1111까지의 값을 카운팅하는 비트 신호들(CD[0], CD[1], CD[2], CD[4])을 발생한다. 반면에 본 발명의 실시예들에 따른 QDR 카운터(100)는 입력 클록 신호(CLKI)의 사이클 주기마다 네 번씩 카운팅을 하기 때문에 입력 클록 신호(CLKI)의 4번의 사이클 주기에 걸쳐 0000부터 1111까지의 값을 카운팅할 수 있다.
따라서 본 발명의 실시예들에 따른 QDR 카운터 회로(100f)는 통상적인 리플 카운터와 비교하여 네 배의 동작 속도를 가지며, 클록 주파수가 1/4로 감소된 입력 클록 신호(CLKI)를 사용하더라도 종래의 카운터와 동일한 시간 내에 동일한 카운팅 값을 제공할 수 있다. 본 발명의 일 실시예에 따른 QDR 카운터 회로(100f)는 클록 신호의 주파수 감소에 따라 소모 전력을 감소하고, QDR 카운터 회로(100f), 이를 포함하는 장치 및 시스템의 동작 마진을 향상시킬 수 있다.
또한 본 발명의 실시예들에 따른 QDR　카운터 회로(100f)는 카운터 종료 시점(Te)을 나타내는 입력 신호(INP)에 글리치(glitch)와 같은 노이즈가 포함되더라도, 래치 동작을 수행하는 제1 카운팅 유닛(110g, 110h, 110i, 110j) 및 제2 카운팅 유닛(120g, 120h, 120i, 120j)에서 글리치 필터링을 수행할 수 있기 때문에 별도의 글리치 필터가 불필요하다.
도 17은 종래의 카운터 회로와 본 발명의 실시예들에 따른 카운터 회로의 토글링 회수를 나타낸다.
도 17에는, 도 16에 나타낸 0000부터 1111까지 카운팅 동작을 수행하는 경우에 대하여, 통상적인 리플 카운터 회로와 본 발명의 QDR 카운터 회로(100f)의 각 비트 신호들의 토글링 회수가 기재되어 있다.
도 17을 참조하면, 본 발명의 일 실시예에 따른 QDR 카운터(100f)의 제1 비트 신호(D0)의 토글링 회수는 8회로서, 통상적인 리플 카운터의 최하위 비트 신호(CD[0])의 토글링보다 감소된다. 이와 같이, 본 발명의 일 실시예에 따른 QDR 카운터(100f)는 클록 신호의 주파수의 감소에 따라 소모 전력을 감소할 수 있을 뿐만 아니라, 동일한 주파수의 클록 신호를 이용하는 경우에도 토글링 빈도수가 가장 많은 제1 비트 신호(D0)의 토글링 횟수를 감소함으로써 소모 전력을 더욱 감소할 수 있다.
도 18은 본 발명의 일 실시예에 따른 카운터 회로를 포함하는 아날로그-디지털 컨버터를 나타내는 회로도이고, 도 49는 본 발명의 일 실시예에 따른 아날로그-디지털 변환 방법을 나타내는 순서도이다.
도 18 및 도 49를 참조하면, 본 발명의 일 실시예에 따른 아날로그-디지털 변환 방법을 수행하는 아날로그-디지털 컨버터(200)는 비교기(210) 및 카운터 회로(100)를 포함한다.
비교기(210)는 입력되는 아날로그 신호(ANLG)와 기준 신호(REF)를 비교하여 비교 신호(CMP)를 발생한다(단계 S210). 아날로그 신호(ANLG)는 빛의 세기, 음향의 세기, 시간 등과 같은 유효한 임의의 물리량을 나타낼 수 있으며, 예를 들어, 이러한 물리량은 아날로그 신호(ANLG)의 전압 레벨에 상응할 수 있다. 이 경우, 아날로그 신호(ANLG)의 전압 레벨을 비교하기 위하여 기준 신호(REF)는 일정한 기울기를 갖고 상승 또는 하강하는 램프(ramp) 신호로 제공될 수 있다. 비교기(210)는 아날로그 신호(ANLG)의 전압 레벨과 기준 신호(REF), 즉 램프 신호의 전압 레벨을 비교하여, 전압 레벨이 동일하게 되는 시점에서 천이하는 비교 신호(CMP)를 발생할 수 있다. 결과적으로 아날로그 신호(ANLG)의 전압 레벨이 나타내는 물리량은 비교 신호(CMP)의 천이 시점, 즉 시간 량으로 표현된다. 예를 들어, 비교 신호(CMP)가 논리 로우로 천이하는 시점이 카운팅 동작을 종료 시점을 나타낼 수 있다.
카운터 회로(100)는, 도 1 내지 도 17을 참조하여 설명한 바와 같이, 본 발명의 실시예들에 따라 DDR 카운팅 또는 QDR 카운팅을 수행하도록 구현된 버퍼부(10) 및 리플 카운터(30)를 포함한다. 버퍼부(10)는 카운팅 동작의 종료 시점에서 적어도 하나의 입력 클록 신호(CLKI)를 래치하여 적어도 하나의 하위 비트 신호(LSB)를 발생한다(단계 S220). 전술한 바와 같이 비교 신호(CMP)는 카운팅 종작의 종료 시점을 나타내며, 버퍼부(10)는 이와 같은 비교 신호(CMP)에 응답하여 래치 동작을 수행할 수 있다. 리플 카운터(30)는 하위 비트 신호(LSB) 중 하나에 상응하는 래치 출력 신호(LOUT)에 응답하여 순차적으로 토글링(toggling)하는 상위 비트 신호들(MSB)을 발생한다(단계 S230).
전술한 바와 같이, DDR 카운터 회로인 경우에는 래치 출력 신호(LOUT)는 제1 비트 신호(D[0])일 수 있으며, QDR 카운터 회로인 경우에는 래치 출력 신호(LOUT)는 제2 비트 신호(D[1])일 수 있다.
본 발명의 제1 실시예에 따라서, 카운터 회로(100)가 DDR 카운터 회로로 구현된 경우에는, 버퍼부(10)는, 데이터 단자에 입력 클록 신호(CLKI)가 인가되고 클록 단자에 카운팅 동작의 종료 시점을 나타내는 비교 신호(CMP)가 인가되고, 출력 단자로 제1 비트 신호(D[0])를 발생하는 하나의 래치를 포함한다. 이 경우, 리플 카운터(30)는 제1 비트 신호(D[0])에 응답하여 순차적으로 토글링하는 상위 비트 신호들(D[1], D[2}], ...)을 발생한다.
본 발명의 제2 실시예에 따라서, 카운터 회로(100)가 QDR 카운터 회로로 구현된 경우에는, 버퍼부(10)는, 제1 래치 및 제2 래치를 포함한다. 제1 래치는 데이터 단자에 제1 입력 클록 신호(CLKI1)가 인가되고 클록 단자에 카운팅 동작의 종료 시점을 나타내는 비교 신호(CMP)가 인가되고, 출력 단자로 제1 비트 신호(D0)를 발생한다. 제2 래치는 데이터 단자에 제2 입력 클록 신호(CLKI2)가 인가되고 클록 단자에 비교 신호(CMP)가 인가되고, 출력 단자로 제2 비트 신호(D[1])를 발생한다. 이 경우, 리플 카운터(30)는 제2 비트 신호(D[1])에 응답하여 순차적으로 토글링하는 상위 비트 신호들(D[2], D[3}], ...)을 발생한다.
전술한 바와 같이 카운터 회로(100)는 업 카운팅 동작 또는 다운 카운팅 동작을 수행하기 위하여 다양하게 변형될 수 있다. 전술한 바와 같이, QDR 카운터 회로에서의 제1 비트 신호(D0) 및 제2 비트 신호(D[1])는 정확한 이진 코드의 하위 비트가 아닌 중간 형태의 그레이 코드를 나타낸다.
도 19는 본 발명의 일 실시예에 따른 아날로그-디지털 컨버터를 포함하는 장치를 나타내는 블록도이다.
도 19를 참조하면, 장치(300)는 감지부(310), 아날로그-디지털 컨버터(200) 및 제어 회로(320)를 포함한다.
감지부(310)는 물리량을 감지하여 상기 물리량에 상응하는 아날로그 신호(ANLG)를 발생한다. 아날로그-디지털 컨버터(200)는 적어도 하나의 카운터 회로를 이용하여 아날로그 신호(ANLG)를 기준 신호와 비교하여 아날로그 신호(ANLG)에 상응하는 디지털 신호(DGT)를 발생한다. 제어 회로(320)는 감지부(310) 및 아날로그-디지털 컨버터(200)의 동작 타이밍을 제어한다.
아날로그-디지털 컨버터(200)는, 전술한 바와 같이 본 발명의 일 실시예들에 따른 버퍼부(10) 및 리플 카운터(30)를 포함하는 DDR 카운터 회로 또는 QDR 카운터 회로를 이용하여 데이터 변환 동작을 수행한다. DDR 또는 QDR 카운팅 동작을 위하여 버퍼부(10)는 카운팅 동작의 종료 시점에서 적어도 하나의 입력 클록 신호를 래치하여 하위 비트 신호(LSB)를 발생하고, 리플 카운터(30)는 하위 비트 신호(LSB) 중 하나에 응답하여 토글링하는 상위 비트 신호들(MSB)을 발생한다.
감지부(310)는 빛의 세기, 음향의 세기, 시간 등과 같은 유효한 임의의 물리량을 감지하여 이를 전기적인 신호인 아날로그 신호(ANLG)로 변환하여 출력하고, 이러한 감지부(310)를 포함하는 장치(300)는 전하 결합 소자 (Charge Coupled Device) 이미지 센서 및 시모스(CMOS; Complementary Metal Oxide Semiconductor) 이미지 센서와 같은 이미지 센서, 이를 포함하는 디지털 카메라, 소음 측정기, 컴퓨팅 시스템 등과 같은 다양한 전자 장치 및 시스템일 수 있다. 실시예에 따라서, 장치(300)는 디지털 신호(DGT)를 수신하여 이를 처리하는 디지털 신호 프로세서(DSP; Digital Signal Processor)(330)를 더 포함할 수 있으며, 디지털 신호 프로세서(330)는 장치(300)의 외부에 구현될 수도 있다.
본 발명의 일 실시예에 따른 아날로그-디지털 컨버터(200)를 포함하는 장치(300)는 적어도 하나의 DDR 카운터 회로 또는 QDR 카운터 회로를 이용하여, 동작 속도를 증가시키고 소모 전력을 감소시킬 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 카운터 회로를 이용하여 구현될 수 있는 다양한 전자 장치 중에서 이미지 센서 및 상관 이중 샘플링 방법에 대하여 더욱 상세히 설명하기로 한다.
도 20 및 도 21은 본 발명의 일 실시예에 따른 공통의 카운터 회로를 포함하는 이미지 센서를 나타내는 블록도이다.
도 20을 참조하면, 이미지 센서(400)는 픽셀 어레이(410), 드라이버/어드레스 디코더(420), 제어 회로(430), 기준 신호 발생기(440), 상관 이중 샘플링부(450), 비교부(460), 및 래치부(470)를 포함하여 구현될 수 있다.
영상 기기 분야에서, 물리량으로서 입사광을 감지하는 CCD형 혹은 CMOS형 이미지 센서가 촬상 장치로서 사용되고 있으며, 도 20의 이미지 센서(400)는 이러한 CCD 이미지 센서 또는 CMOS 이미지 센서일 수 있다.
CMOS 이미지 센서의 일례를 통해 살펴보면, 픽셀 어레이(410)는 단위 구성 요소(예를 들어, 단위 화소(pixel))에 의해 입사광을 전기적인 아날로그 신호로 변환하여 출력하기 위하여 배열된 복수의 픽셀들을 포함한다. APS(Active Pixel Sensor) 또는 게인 셀(gain cell)이라고 지칭되는 이미지 센서에서는 단위 화소의 배열을 포함하는 화소부에 대하여 어드레스 제어를 하여 임의로 선택된 개개의 단위 화소로부터 신호가 판독되도록 하고 있다. APS는 어드레스 제어형의 촬상 장치의 일례라 할 수 있으며, 드라이버/어드레스 디코더(420)는 행 및/또는 열 단위로 픽셀 어레이의 동작을 제어하기 위하여 구비된다. 제어 회로(430)는 이미지 센서(400)의 각 구성 요소의 동작 타이밍을 제어하기 위한 제어 신호들을 발생한다.
픽셀 어레이(410)로부터 판독된 아날로그의 화소 신호는, 비교부(460), 래치부(470), 카운터 회로(100) 등으로 구현된 아날로그-디지털 컨버터에 의해 디지털 신호로 변환된다. 화소 신호는 일반적으로 칼럼(column)) 단위로 출력되어 처리되며 이를 위하여 상관 이중 샘플링부(450), 비교부(460), 및 래치부(470)는 각각 칼럼 단위로 구비된 복수의 CDS 회로(451)들, 비교기(461)들 및 래치(471)들을 포함할 수 있다.
픽셀 어레이(410)로부터 출력되는 아날로그 신호는 각 화소마다 FPN(Fixed Pattern Noise) 등의 픽셀 고유의 특성 차이에 의한 편차 및/또는 화소로부터 전압 신호를 출력하기 위한 로직의 특성 차이에 편차가 있기 때문에 리셋 성분에 따른 신호 전압과 신호 성분에 따른 신호 전압의 차를 취함으로써 유효한 신호 성분을 추출할 필요가 있다. 이와 같이 화소를 초기화하였을 때의 리셋 성분 및 신호 성분(즉 이미지 신호 성분)을 구하고 그 차이를 유효한 신호 성분으로 추출하는 것을 상관 이중 샘플링(CDS; Correlated Double Sampling)이라고 한다.
상관 이중 샘플링부(450)는 캐패시터, 스위치 등을 이용하여 리셋 성분을 나타내는 아날로그 전압과 포토다이오드 등을 통하여 감지된 신호 성분을 나타내는 아날로그 전압의 차이를 구하여 아날로그 더블 샘플링(ADS; Analog Double Sampling)을 수행하고 유효한 신호 성분에 상응하는 아날로그 전압을 출력한다. 비교부(460)는 상관 이중 샘플링부(450)로부터 칼럼 단위로 출력되는 아날로그 전압과 기준 신호 발생기(440)로부터 발생되는 램프 신호를 비교하여 유효한 신호 성분에 따른 각각의 천이 시점을 갖는 비교 신호들을 칼럼 단위로 출력한다. 카운터 회로(100)에서 출력되는 비트 신호들(D0, D[0], D[1], D[2], D[3])은 각각의 래치(471)에 공통으로 제공되며, 래치부(470)는 각 비교 신호의 천이 시점에 응답하여 카운터 회로(100)로부터 출력되는 비트 신호들(D0, D[0], D[1], D[2], D[3])을 래치하고, 래치된 디지털 신호를 칼럼 단위로 출력한다. 전술한 바와 같이, 제1 비트 신호는 본 발명의 실시예들에 따라 D[0] 또는 D0일 수 있다.
카운터 회로(100)는 본 발명의 일 실시예에 따른 MDR 카운팅 동작을 수행하는 카운터 회로로 구현된다. 전술한 바와 같이, 카운터 회로(100)는 버퍼부 및 리플 카운터를 포함한다. DDR 또는 QDR 카운팅 동작을 위하여 버퍼부는 카운팅 동작의 종료 시점에서 적어도 하나의 입력 클록 신호를 래치하여 하위 비트 신호를 발생하고, 리플 카운터는 하위 비트 신호 중 하나에 응답하여 순차적으로 토글링하는 복수의 상위 비트 신호들을 발생한다. 카운팅 결과에 해당하는 디지털 신호의 비트 수에 따라서 리플 카운터는 복수의 캐스케이드 결합된 플립플롭들로 구현될 수 있다.
통상적인 리플 카운터와 비교하여 두 배 이상의 동작 속도를 가지는 MDR 카운터 회로(100)를 이용하여 아날로그-디지털 변환 동작을 수행함으로써, 이미지 센서(400)는 향상된 동작 속도 및 동작 마진을 갖고 소모 전력을 감소시킬 수 있다.
도 20을 참조하여 본 발명의 일 실시예에 따른 MDR 카운터 회로(100)가 아날로그 더블 샘플링을 수행하는 이미지 센서(400)에 이용되는 것을 설명하였으나, 도 21 및 도 22를 참조하여 후술하는 바와 같이 MDR 카운터 회로는 디지털 더블 샘플링(DDS; Digital Double Sampling)을 수행하는 이미지 센서에도 이용될 수 있다. 디지털 더블 샘플링은 화소를 초기화하였을 때의 리셋 성분에 대한 아날로그 신호 및 신호 성분에 대한 아날로그 신호를 각각 디지털 신호로 변환한 후에 두 개의 디지털 신호의 차이를 유효한 신호 성분으로 추출하는 것을 말한다.
도 20의 이미지 센서(400)와 비교하여 도 21의 이미지 센서(500)의 래치부(570)는 디지털 더블 샘플링을 수행하기 위한 구성을 갖는다. 칼럼 단위로 구비된 각각의 래치(571)는 제1 래치(572) 및 제2 래치(573)를 포함한다. 픽셀 어레이(510)는 상관 이중 샘플링을 위한 리셋 성분을 나타내는 제1 아날로그 신호 및 이미지 신호 성분을 나타내는 제2 아날로그 신호를 순차적으로 출력한다. 제1 샘플링 과정에서 비교부(560)는 리셋 성분을 나타내는 제1 아날로그 전압과 기준 신호 발생기(440)로부터 발생되는 램프 신호를 비교하여 리셋 성분에 따른 각각의 천이 시점을 갖는 비교 신호들을 칼럼 단위로 출력한다. 카운터 회로(100)에서 출력되는 비트 신호들(D0, D[0], D[1], D[2], D[3])은 각각의 래치(571)에 공통으로 제공되며, 각각의 래치(571)는 각 비교 신호의 천이 시점에 응답하여 카운터 회로(100)로부터 출력되는 비트 신호들(D0, D[0], D[1], D[2], D[3])을 래치하여 리셋 성분에 관한 디지털 신호를 제1 래치(572)에 저장한다.
제2 샘플링 과정에서 비교부(560)는 이미지 신호 성분을 나타내는 제2 아날로그 전압과 기준 신호 발생기(440)로부터 발생되는 램프 신호를 비교하여 이미지 신호 성분에 따른 각각의 천이 시점을 갖는 비교 신호들을 칼럼 단위로 출력한다. 래치부(570)는 각 비교 신호의 천이 시점에 응답하여 카운터 회로(100)로부터 출력되는 비트 신호들(D0, D[0], D[1], D[2], D[3])을 래치하여 이미지 신호 성분에 관한 디지털 신호를 제2 래치(573)에 저장한다. 제1 래치(572) 및 제2 래치(573)에 저장된 디지털 신호들은 논리 연산을 수행하는 내부 회로에 제공되어 유효한 이미지 신호 성분을 나타내는 값들이 계산되고, 이와 같은 방식으로 디지털 더블 샘플링이 수행될 수 있다.
카운터 회로(100)는 본 발명의 일 실시예에 따른 MDR 동작을 수행하는 카운터 회로로 구현된다. 전술한 바와 같이, 카운터 회로(100)는 버퍼부 및 리플 카운터를 포함한다.
통상적인 리플 카운터와 비교하여 두 배 이상의 동작 속도를 가지는 MDR 카운터 회로(100)를 이용하여 아날로그-디지털 변환 동작을 수행함으로써, 이미지 센서(500)는 향상된 동작 마진을 갖고 소모 전력을 감소시킬 수 있다. 아날로그 더블 샘플링을 수행하는 도 20의 이미지 센서(400)와 비교하여, 도 21의 이미지 센서(500)는 디지털 더블 샘플링을 수행하기 때문에 하나의 유효한 이미지 신호 성분을 얻기 위해 두 번의 카운팅 동작을 수행하여야 하고, 따라서 MDR 카운터 회로(100)로부터 발휘되는 이미지 센서(500)의 성능 향상은 더욱 증대됨을 알 수 있다.
도 20 및 도 21을 참조하여 공통의 카운터 회로를 이용하여 상관 이중 샘플링을 수행하는 이미지 센서(400, 500)에 대하여 설명하였으나, 이미지 센서는 고속 동작을 위하여 칼럼 단위로 구비된 복수의 카운터 회로들을 포함하여 구현될 수도 있다. 이하 칼럼 단위로 구비된 복수의 카운터 회로들을 포함하는 이미지 센서와 디지털 더블 샘플링을 수행하기에 적합한 본 발명의 실시예들에 따라 반전 기능 또는 업/다운 전환 기능을 갖는 MDR 카운터 회로에 대해 설명한다.
도 22는 본 발명의 일 실시예에 따른 복수의 카운터 회로들을 포함하는 이미지 센서를 나타내는 블록도이다.
도 22를 참조하면, 이미지 센서(600)는 픽셀 어레이(610), 드라이버/어드레스 디코더(620), 제어 회로(630), 기준 신호 발생기(640), 비교부(660), 및 카운팅 블록(680)을 포함하여 구현될 수 있다.
픽셀 어레이(610)는 단위 구성 요소(예를 들어, 단위 화소(pixel))에 의해 입사광을 전기적인 아날로그 신호로 변환하여 출력하기 위하여 배열된 복수의 픽셀들을 포함한다. 드라이버/어드레스 디코더(620)는 행 및/또는 열 단위로 픽셀 어레이의 동작을 제어하기 위하여 구비된다. 제어 회로(630)는 이미지 센서(600)의 각 구성 요소의 동작 타이밍을 제어하기 위한 제어 신호(CTRL)를 발생한다. 후술하는 바와 같이, 제어 회로(630)에서 발생되는 제어 신호(CTRL)는 실시예에 따라서 반전 동작을 제어하기 위한 신호들(INV1, INV2) 또는 업/다운 전환 동작을 제어하기 위한 신호들(HD, U/D)을 포함할 수 있다.
픽셀 어레이(610)로부터 판독된 아날로그의 화소 신호는, 비교부(660) 및 카운팅 블록(680)으로 구현된 아날로그-디지털 컨버터에 의해 디지털 신호로 변환된다. 화소 신호는 칼럼 단위로 출력되어 처리되며 이를 위하여 비교부(660) 및 카운팅 블록(680)은 각각 칼럼 단위로 구비된 복수의 비교기(661)들 및 복수의 카운터 회로(700)들을 포함할 수 있다. 이와 같이 칼럼 단위로 구비된 복수의 신호 처리 수단을 이용하여 1행 분의 화소 신호들을 동시에 병렬적으로 처리함으로써, 이미지 센서(600)는 대역 성능이나 노이즈의 측면에서 향상된 성능을 갖고 고속 동작이 가능하게 된다.
픽셀 어레이(610)는 상관 이중 샘플링을 위한 리셋 성분을 나타내는 제1 아날로그 신호 및 이미지 신호 성분을 나타내는 제2 아날로그 신호를 순차적으로 출력하고, 제1 아날로그 신호 및 제2 아날로그 신호에 기초하여 비교부(660) 및 카운팅 블록(680)으로 구현된 아날로그-디지털 컨버터는 디지털적으로 상관 이중 샘플링, 즉 디지털 더블 샘플링을 수행한다.
도 50은 본 발명의 일 실시예에 따른 상관 이중 샘플링 방법을 나타내는 순서도이다.
도 22 및 도 50을 참조하면, 도 22에 도시된 비교부(660) 및 카운팅 블록(680)으로 구현된 아날로그-디지털 컨버터는 리셋 성분을 나타내는 제1 아날로그 신호를 카운팅하고(제1 카운팅 단계 S310), 신호 성분을 나타내는 제2 아날로그 신호를 카운팅한다(제2 카운팅 단계 320). 상기 제1 카운팅 결과 및 상기 제2 카운팅 결과에 기초하여 상기 제1 아날로그 신호 및 상기 제2 아날로그 신호의 차이에 상응하는 디지털 신호가 발생된다(단계 330). 여기서 상기 제1 카운팅 단계 및 상기 제2 카운팅 단계의 각각은 전술한 바와 같은 MDR 카운팅 방식으로 수행된다. 즉 제1 및 제2 카운팅 단계에서, 카운팅 동작의 종료 시점에서 적어도 하나의 입력 클록 신호(CLKI)를 래치하여 적어도 하나의 하위 비트 신호(LSB)를 발생하고(단계 S110), 하위 비트 신호(LSB) 중 하나에 상응하는 래치 출력 신호(LOUT)에 응답하여 순차적으로 토글링(toggling)하는 상위 비트 신호들(MSB)을 발생한다(단계 S120).
각각의 카운터 회로(700)는 상기 제1 카운팅 결과를 저장하고, 후술하는 바와 같은 반전 동작 또는 업/다운 전환 동작을 수행한 후, 그 결과에 기초하여 제2 카운팅을 수행한다. 따라서 카운팅 블록(680)에서 최종적으로 출력되는 디지털 신호는 상관 이중 샘플링에 의해 보상된 유효한 이미지 신호에 상응한다.
통상적인 리플 카운터와 비교하여 두 배 이상의 동작 속도를 가지는 MDR 카운터 회로(700)를 이용하여 상관 이중 샘플링을 수행함으로써, 이미지 센서(600)는 향상된 동작 속도 및 동작 마진을 갖고 소모 전력을 감소시킬 수 있다.
각각의 카운터 회로(700)는 MDR 카운팅 동작을 수행할 뿐 아니라, 전술한 디지털 더블 샘플링을 수행하기 위하여 반전 기능 또는 업/다운 전환 기능을 갖는다. 이하 본 발명의 실시예들에 따른 반전 기능 또는 업/다운 전환 기능을 갖는 카운터 회로(700)에 대해 설명한다.
도 23은 본 발명의 일 실시예에 따른 카운터 회로를 나타내는 블록도이다.
도 23을 참조하면, 카운터 회로(700)는 버퍼부(10), 리플 카운터(30), 클록 제어 회로(750) 및 클록 입력 회로(760)를 포함한다.
전술한 바와 같이, MDR 카운팅 동작을 수행하기 위하여 버퍼부(10)는 카운팅 동작의 종료 시점에서 적어도 하나의 입력 클록 신호(CLKI)를 래치하여 하위 비트 신호(LSB)를 발생하고, 리플 카운터(30)는 하위 비트 신호(LSB) 중 하나에 상응하는 래치 출력 신호(LOUT)에 응답하여 순차적으로 토글링(toggling)하는 상위 비트 신호들(MSB)을 발생한다.
도 1의 카운터 회로(100)와 비교하여, 도 23의 카운터 회로(700)는 클록 제어 회로(750) 및 클록 입력 회로(760)를 더 포함한다. 클록 제어 회로(750)는 하위 비트 신호(LSB)에 기초하여 클록 제어 신호(ST)를 발생하고, 클록 입력 회로(760)는 클록 제어 신호(ST)에 응답하여 입력 클록 신호(CLKI)를 반전하거나, 복수의 클록 신호들 중에서 입력 클록 신호(CLKI)를 선택한다. 반전 동작 또는 업/다운 전환 동작을 포함하는 디지털 이중 샘플링 과정에서 오차가 발생할 수 있다. 따라서 디지털 더블 샘플링 과정에서 정확한 카운팅 값을 제공하기 위하여 제1 카운팅 단계가 완료된 후 제2 카운팅 단계의 개시 전에, 제1 카운팅 결과에 따라서 입력 클록 신호(CLKI)를 결정할 필요가 있다. 클록 제어 회로(750) 및 클록 입력 회로(760)는 디지털 더블 샘플링 과정에서의 오차를 방지하고 정확한 카운팅 값을 제공하기 위하여 부가된다.
도 22의 이미지 센서(600)에서의 디지털 이중 샘플링은 도 24에 도시된 반전 기능을 갖는 DDR 카운터 회로(100k) 또는 도 30에 도시된 업/다운 전환 기능을 갖는 DDR 카운터 회로(100m)를 이용하여 수행될 수 있다. 또한, 도 22의 이미지 센서(600)에서의 디지털 이중 샘플링은 도 36에 도시된 반전 기능을 갖는 QDR 카운터 회로(100n) 또는 도 44에 도시된 업/다운 전환 기능을 갖는 QDR 카운터 회로(100p)를 이용하여 수행될 수 있다.
도 24는 반전 기능을 갖는 본 발명의 제1 실시예에 따른 카운터 회로를 나타내는 회로도이다.
도 24를 참조하면, 카운터 회로(100k)는 제1 카운팅 유닛(110k), 제2 카운팅 유닛(120k), 제3 카운팅 유닛(130k) 및 제4 카운팅 유닛(140k)을 포함한다. 제1 카운팅 유닛(110k)은 버퍼부(10k)에 해당하고, 제2 내지 제4 카운팅 유닛들(120k, 130k, 140k)은 도 리플 카운터(30k)에 해당한다. 도 23에 도시된 클록 제어 회로(750) 및 클록 입력 회로(760)는 편의상 도시를 생략하였으며, 이에 대해서는 도 26을 참조하여 후술한다.
전술한 바와 같이, 제1 카운팅 유닛(110k)은 제1 래치로 구현될 수 있다. 제1 래치(110k)는 데이터 단자(D)에 입력 클록 신호(CLKI)가 인가되고 클록 단자(CK)에 카운팅 동작의 종료 시점을 나타내는 비교 신호(CMP)가 인가되고, 출력 단자(Q)로 제1 비트 신호(D[0])를 발생한다. 제2 내지 제3 카운팅 유닛들(120k, 130k, 140k)로 구성된 리플 카운터(30k)는, 제1 비트 신호(D[0])에 상응하는 래치 출력 신호(LOUT)에 응답하여 순차적으로 토글링하는 상위 비트 신호들(D[1], D[2], D[3])을 발생한다.
리플 카운터(30k)에 포함되는 제2 카운팅 유닛(120k), 제3 카운팅 유닛(130k), 제4 카운팅 유닛(140k) 등 복수의 카운팅 유닛들은 동일한 구성을 가지고 캐스케이드 결합될 수 있으며, 이하 도 25를 참조하여 반전 기능을 갖는 제2 카운팅 유닛(120k)에 대해서 설명한다.
도 25는 도 24의 카운터 회로에 포함된 제2 카운팅 유닛의 일례를 나타내는 회로도이다.
도 25를 참조하면, 제2 카운팅 유닛(120k)은 D-플립플롭(731) 및 반전 멀티플렉서(732)를 포함한다.
반전 멀티플렉서(732)는 제1 반전 제어 신호(INV1)에 응답하여 전단의 출력 신호, 즉 제1 카운팅 유닛(110k)의 래치 출력 신호(LOUT) 및 제2 반전 제어 신호(INV2) 중 하나를 선택하여 출력 신호(OUT2)를 후단으로 제공한다. 전단의 출력 신호가 선택되는 경우 플립플롭(731)은 통상적인 토글링 동작을 수행하고, 제2 반전 신호가 선택되는 경우 플립플롭(731)은 저장된 값을 반전하는 반전 동작을 수행한다. 이와 같이, 제2 카운팅 유닛(120k), 제3 카운팅 유닛(130k), 제4 카운팅 유닛(140k)은 각각 반전 멀티플렉서 및 D-플립플롭을 포함하여 구현될 수 있다. 각각의 카운팅 유닛에 포함된 복수의 반전 멀티플렉서들은 각각의 D-플립플롭에 대하여 실질적으로 동일한 반전 동작을 수행하고, 이러한 복수의 반전 멀티플렉서들은 반전 제어 신호(INV1, INV2)에 응답하여 상위 비트 신호들(D[1], D[2], D[3])을 반전하기 위한 반전 제어부를 구성한다.
도 25에는 D-플립플롭(731)이 하강 에지 트리거형으로 구현되고, 출력 신호(OUT2)가 제2 비트 신호(D[1])에 해당하는 실시예가 도시되어 있으나, 전술한 바와 같이, 카운팅 유닛들의 구성에 따라서 D-플립플롭(731)이 상승 에지 트리거형으로 구현되고, 출력 신호(OUT2)가 제2 비트 신호(D[1])의 반전 신호(/D[1])에 해당하도록 구현될 수 있다.
도 26은 본 발명의 제1 실시예에 따른 반전 기능을 갖는 카운터 회로에 포함된 클록 제어 회로 및 클록 입력 회로의 일례를 나타내는 회로도이다.
도 26을 참조하면, 클록 제어 회로(750a)는 제1 비트 신호(D[0])에 기초하여 클록 제어 신호(ST)를 발생하고, 클록 입력 회로(760a)는 클록 제어 신호(ST)에 응답하여 입력 클록 신호(CLKI)를 반전한다.
클록 제어 회로(750a)는 인버터(755) 및 제2 래치(751)를 포함하여 구현될 수 있다. 인버터(752)는 제1 비트 신호(D[0])를 반전하여 제1 비트 신호(D[0])의 반전 신호(/D[0])를 출력한다.
제2 래치(751)는 데이터 단자(D)에 인버터(755)의 출력이 인가되고 클록 단자(CK)에 인가되는 제1 반전 제어 신호(INV1)에 응답하여 클록 제어 신호(ST)를 출력한다. 제1 반전 제어 신호(INV1)가 활성화되는 시점에서 제2 래치(751)의 래치 동작이 수행되고, 결과적으로 클록 제어 신호(ST)의 논리 레벨은 제1 카운팅 동작이 종료된 후 인버전 동작이 수행되기 전의 제1 비트 신호(D[0])의 논리 레벨에 따라 결정된다.
클록 입력 회로(760a)는 멀티플렉서(761)를 포함하여 구현될 수 있다. 멀티플렉서(761)는 클록 제어 신호(ST)에 응답하여 클록 신호(CLKC) 또는 반전 클록 신호(/CLKC)를 선택하여 입력 클록 신호(CLKI)를 출력한다. 결과적으로 클록 제어 신호(ST)의 논리 레벨에 따라서 클록 신호(CLKC) 또는 반전 클록 신호(/CLKC) 중 하나가 입력 클록 신호(CLKI)로서 출력된다. 클록 신호(CLKC)는 후술하는 바와 같은 카운트 인에이블 신호(CNT_EN)에 의해 활성화되는 신호일 수 있다. 도 26에 함께 도시한 논리곱 게이트(60)는 도 22의 제어 회로(630)에 포함될 수 있으며, 카운트 인에이블 신호(CNT_EN)가, 예를 들어 논리 하이로, 활성화된 경우에만 클록 신호(CLKC)가 토글링하도록 활성화한다.
도 27은 도 24의 카운터 회로의 반전 기능에 의한 카운팅 동작을 설명하기 위한 도면이고, 도 28a 및 도 28b는 도 24의 카운터 회로의 반전 기능에 의한 카운팅 동작을 나타내는 타이밍도이다.
전술한 바와 같이, 디지털 더블 샘플링(DDS; Digital Double Sampling)은 리셋 성분에 대한 제1 아날로그 신호 및 신호 성분(즉 영상 성분)에 대한 제2 아날로그 신호를 각각 디지털 신호로 변환한 후 두 개의 디지털 신호의 차이를 유효한 신호 성분으로 추출하는 것을 말한다.
도 28a 및 도 28b를 참조하면, 도 24의 반전 기능을 갖는 DDR 카운터 회로(100k)는, 리셋 성분에 대한 제1 아날로그 신호를 디지털 신호로 카운팅하는 제1 카운팅 동작(1ST COUNT), 상기 제1 카운팅 결과를 반전시키는 반전 동작(INVERSION), 및 상기 반전 동작에 의한 결과에 기초하여 신호 성분에 대한 제2 아날로그 신호를 디지털 신호로 카운팅하는 제2 카운팅 동작(2ND COUNT)에 의해 디지털 더블 샘플링을 수행한다. 예를 들어, 제1 카운팅 동작 및 제2 카운팅 동작은 모두 업 카운팅 방식으로 수행될 수 있다.
제1 카운팅 동작의 결과, 반전 결과 및 제2 카운팅 동작에서의 첫 번째 에지와 두 번째 에지 카운팅의 각각에 대하여, 제1 비트 신호(D[0]) 및 제 2 비트 신호(D[1])의 값들이 도 27에 도시되어 있다.
본원 발명의 일 실시예에 따른 DDR 카운터 회로(100k)에서 제1 카운팅 동작의 결과를 단순히 반전하여 제2 카운팅 동작을 수행하는 경우에는 오차가 발생할 수 있다. 이러한 오차를 방지하기 위하여, 도 24에 도시된 바와 같이, 제1 카운팅 유닛(110k)은 반전 멀티플렉서를 포함하지 않고, 제1 카운팅 유닛(110k)에 입력되는 입력 클록 신호(CLKI)를 제1 카운팅 동작의 결과에 따라서 반전함으로써, 모든 경우에 대하여 입력 클록 신호(CLKI)의 첫 번째 에지부터 제2 카운팅 동작이 개시되도록 한다.
도 27을 참조하면, 제1 카운팅 동작의 결과에서 제1 비트 신호(D[0])가 논리 로우(즉, 0)인 경우에는 제2 비트 신호(D[1])는 제2 카운팅 동작에서의 첫 번째 에지에서 토글링되어야 하고, 제1 카운팅 동작의 결과에서 제1 비트 신호(D[0])가 논리 하이(즉, 1)인 경우에는 제2 비트 신호(D[1])는 제2 카운팅 동작에서의 두 번째 에지에서 토글링되어야 함을 알 수 있다.
제1 카운팅 동작이 시작되기 전에, 클록 제어 신호(ST)는 0의 값으로 초기화될 수 있다. 이러한 초기화는 도26의 제2 래치(751)가 도 6b의 리셋 스위치(115)를 포함하도록 하여 구현될 수 있다.
도 28a는 제1 카운팅 동작의 결과에서 제1 비트 신호(D[0])가 논리 로우인 경우에 대한 디지털 더블 샘플링 동작을 나타낸다. 제1 카운팅 동작의 결과에서 제1 비트 신호(D[0])가 논리 로우인 경우에 도 26의 클록 제어 회로(750a)의 데이터 단자(D)에는 제1 비트 신호(D[0])의 반전 신호(/D[0])가 인가되므로 클록 제어 신호(ST)는 제1 반전 제어 신호(INV1)의 상승 에지에 응답하여 논리 로우에서 논리 하이로 천이한다. 제2 카운팅 동작에서는 클록 입력 회로(760a)에 의해서 클록 신호(CLKC)의 반전 신호(/CLKC)가 입력 클록 신호(CLKI)로서 출력되고(즉 입력 클록 신호(CLKI)가 반전되고), 제2 카운팅 동작에서 제2 비트 신호(D[1])는 입력 클록 신호(CLKI)의 첫 번째 에지, 즉 하강 에지에서 토글링된다.
도 28a의 하단에는 편의상 이진 코드의 최하위 2비트(D[0], D[1])의 값만이 도시되어 있으며, 예를 들어, 이진 코드가 6비트로 구현되는 경우에 대한 전체 비트값들은 표 1과 같다.
Figure 112016075832837-pat00001
표 1에서, 제1 값(CV1)은 초기화된 값이고, 제2 값(CV2) 및 제3 값(CV3)은 초기화된 값으로부터 두 번의 업 카운트가 수행됨을 나타낸다. 제4 값(CV4)은 제3 값(CV3)이 반전된 값이며, 제5 값(CV5), 제6 값(CV6), 제 7값(CV7) 및 제 8값(CV8)은 반전 동작의 결과인 제4 값(CV4)으로부터 네 번의 업 카운트가 수행됨을 나타낸다.
결과적으로 리셋 성분이 2이고 신호 성분이 4인 경우에 대하여 4-2-1=1의값이 디지털 더블 샘플링의 최종 결과인 제8 값(CV8)이 된다. 유효한 신호 성분인 4-2=2와 최종 결과인 제8 값(CV8)인 1 사이에는 반전 동작에 기인한 1 만큼의 차이가 존재하지만, 이러한 차이는 모든 칼럼에 대해 공통되며 디지털 신호 처리기(DSP) 등의 후속 신호 처리 과정에서 상쇄될 수 있다.
표 1에서 알 수 있듯이, 최상위 비트(D5)의 값이 0인 경우에는 카운터 값이 양수이고 최상위 비트(D5)의 값이 1인 경우에는 카운터 값이 음수임을 나타낼 수 있다. 예를 들어, 디지털 더블 샘플링의 최종 결과가 음수인 경우에는 이를 의미 없는 값으로 간주하여 후속 신호 처리 과정에서 이를 0으로 처리할 수 있다.
도 28b는 제1 카운팅 동작의 결과에서 제1 비트 신호(D[0])가 논리 하이인 경우에 대한 디지털 더블 샘플링 동작을 나타낸다. 제1 카운팅 동작의 결과에서 제1 비트 신호(D[0])가 논리 하이인 경우에 도 26의 클록 제어 회로(750a)에서 출력되는 클록 제어 신호(ST)는 제1 반전 제어 신호(INV1)의 상승 에지가 인가되더라도 논리 로우를 유지한다. 제2 카운팅 동작에서는 클록 입력 회로(760a)에 의해서 클록 신호(CLKC)가 그대로 입력 클록 신호(CLKI)로서 출력되고, 제2 카운팅 동작에서 제2 비트 신호(D[1])는 입력 클록 신호(CLKI)의 두 번째 에지, 즉 하강 에지에서 토글링된다.
이와 같이, 클록 제어 회로(750a) 및 클록 입력 회로(760a)를 이용하여, 제1 카운팅 동작이 완료된 후 제2 카운팅 동작의 개시 전에, 제1 비트 신호(D[0])에 기초하여 입력 클록 신호(CLKI)를 반전함으로써, 디지털 더블 샘플링 과정에서의 오차를 방지할 수 있다.
도 29는 도 24의 반전 기능을 갖는 카운터 회로를 포함하는 도 22의 이미지 센서의 상관 이중 샘플링 동작을 나타내는 타이밍도이다. 도 29에는 하나의 칼럼에 대한 상관 이중 샘플링 동작이 도시되어 있다.
시간 t11에서, 이미지 센서(600)의 제어 회로(630)에서 제공되는 카운트 인에이블 신호(CNT_EN)가 논리 하이로 활성화되고, 인에이블 신호(CNT_EN)에 응답하여 기준 신호 발생기(640)는 램프 신호(RAMP)의 전압 레벨을 감소하기 시작한다. 이로써 카운팅 블록(680)에 포함된 각각의 카운터 회로(700)에서는 칼럼 단위로 제1 카운팅 동작이 개시된다. 이 때 화소 전압 신호(Vpix)는 리셋 성분을 나타내는 제1 아날로그 신호로서 비교기(661)에 제공된다.
시간 t12에서, 램프 신호(RAMP)와 화소 전압 신호(Vpix)의 전압 레벨이 동일하게 되고, 비교기(661)에서 출력되는 비교 신호(CMP)는 논리 로우로 천이하여 카운팅 동작이 종료된다. 이와 같이 카운팅 동작의 종료 시점을 나타내는 비교 신호(CMP)의 하강 에지에 응답하여 카운터 회로(100k)에는 리셋 성분(Vrst)에 해당하는 제1 카운팅 동작의 결과 값(Vrst=3)이 저장된다.
시간 t13에서, 카운트 인에이블 신호(CNT_EN)가 논리 로우로 비활성화되면, 기준 신호 발생기(640)는 디스에이블된다. 시간 t11에서 시간 t13의 구간은 리셋 성분을 카운팅하기 위한 최대 구간을 나타내며 이미지 센서의 특성에 따라 적절한 클록 사이클의 개수에 해당하도록 설정될 수 있다.
시간 t14에서, 제1 반전 제어 신호(INV1)가 논리 하이로 활성화된 동안에 제2 반전 신호(INV2)가 논리 로우로 천이하면, 복수의 반전 멀티플렉서들(722)을 포함하는 반전 제어부는 제2 반전 신호(INV2)의 하강 에지를 제2 내지 제4 카운팅 유닛들(120k, 130k, 140k)에 포함된 D-플립플롭들(731)의 클록 단자에 인가함으로써, 상위 비트 신호들(D[1], D[2], D[3])이 반전된다. 카운터 회로(100k)에는 반전 동작의 결과 값(-4)이 저장된다. 전술한 바와 같이, 제1 반전 제어 신호(INV1)의 상승 에지에서, 클록 제어 회로(750a) 및 클록 입력 회로(760a)는 제2 카운팅 동작을 위하여 입력 클록 신호(CLKI)의 반전 여부를 결정할 수 있다.
시간 t15에서, 카운트 인에이블 신호(CNT_EN)가 논리 하이로 다시 활성화되고, 인에이블 신호(CNT_EN)에 응답하여 기준 신호 발생기(640)는 램프 신호(RAMP)의 전압 레벨을 감소하기 시작하고, 각각의 카운터 회로(700a)에서는 칼럼 단위로 제2 카운팅 동작이 개시된다. 제2 카운팅 동작에서의 램프 신호(RAMP)의 기울기는 제1 카운팅 동작에서의 기울기와 같을 수 있다. 이 때 화소 전압 신호(Vpix)는 이미지 신호 성분을 나타내는 제2 아날로그 신호로서 비교기(661)에 제공된다.
시간 t16에서, 램프 신호(RAMP)와 화소 전압 신호(Vpix)의 전압 레벨이 동일하게 되고, 비교기(661)에서 출력되는 비교 신호(CMP)는 논리 로우로 천이하여 제2 카운팅 동작이 종료된다. 최종적으로 카운터 회로(100k)에는 리셋 성분(Vrst=3)을 나타내는 제1 아날로그 신호 및 이미지 신호 성분(Vrst+Vsig=7)을 나타내는 제2 아날로그 신호의 차이에 상응하는 디지털 값(Vsig-1=3)이 저장되고, 디지털 값(Vsig-1)은 제1 비트 신호(D[0]), 및 상위 비트 신호들(D[1], D[2], D[3])로 표현되는 디지털 신호로서 출력된다. 유효한 이미지 신호 성분(Vsig)과 카운터 회로(700a)의 최종 출력 값(Vsig-1) 사이에는 반전 동작에 기인한 1만큼의 차이가 존재하지만, 이러한 차이는 모든 칼럼에 대해 공통되며 디지털 신호 처리기(DSP) 등의 후속 신호 처리 과정에서 상쇄될 수 있다.
시간 t17에서, 카운트 인에이블 신호(CNT_EN)가 논리 로우로 비활성화되면, 기준 신호 발생기(640)는 디스에이블된다. 시간 t15에서 시간 t17의 구간은 이미지 신호 성분을 카운팅하기 위한 최대 구간을 나타내며 이미지 센서의 특성에 따라 적절한 클록 사이클의 개수에 해당하도록 설정될 수 있다.
이와 같이, 반전 기능을 갖는 DDR 카운터 회로(100k)를 이용하여 이미지 센서(600)는 디지털적으로 상관 이중 샘플링을 수행할 수 있다. 반전 기능을 갖는 DDR 카운터 회로(100k)를 이용함으로써, 이미지 센서(600)는 동작 속도의 증가에 따라 동작 마진을 향상시키고 소모 전력을 감소할 수 있다. 또한 반전 기능을 갖는 DDR 카운터 회로(100k)는 디지털 더블 샘플링 과정에서의 오차를 방지하고 정밀한 카운팅 값을 제공할 수 있는 구성을 부가하여 구비함으로써 이를 포함하는 이미지 센서(600)의 성능이 향상될 수 있다.
도 30은 업/다운 전환 기능을 갖는 본 발명의 제1 실시예에 따른 카운터 회로를 나타내는 회로도이다.
도 30을 참조하면, 카운터 회로(100m)는 제1 카운팅 유닛(110m), 제2 카운팅 유닛(120m), 제3 카운팅 유닛(130m) 및 제4 카운팅 유닛(140m)을 포함한다. 제1 카운팅 유닛(110m)은 버퍼부(10)에 해당하고, 제2 내지 제4 카운팅 유닛들(120k, 130k, 140k)은 리플 카운터(30)에 해당한다. 도 23에 도시된 클록 제어 회로(750) 및 클록 입력 회로(760)는 편의상 도시를 생략하였으며, 이에 대해서는 도 32를 참조하여 후술한다.
전술한 바와 같이, 제1 카운팅 유닛(110m)은 제1 래치를 포함하여 구현될 수 있다. 제1 래치(110m)는 데이터 단자(D)에 입력 클록 신호(CLKI)가 인가되고 클록 단자(CK)에 카운팅 동작의 종료 시점을 나타내는 비교 신호(CMP)가 인가되고, 출력 단자(Q)로 제1 비트 신호(D[0])를 발생한다. 제2 내지 제4 카운팅 유닛들(120m, 130m, 140m)을 포함하는 리플 카운터는, 제1 비트 신호(D[0])에 상응하는 래치 출력 신호(LOUT)에 응답하여 순차적으로 토글링하는 상위 비트 신호들(D[1], D[2], D[3])을 발생한다.
리플 카운터(30m)에 포함되는 제2 카운팅 유닛(120m), 제3 카운팅 유닛(130m), 제4 카운팅 유닛(140m) 등 복수의 카운팅 유닛들은 동일한 구성을 가지고 캐스케이드 결합될 수 있으며, 이하 도 31을 참조하여 업/다운 전환 기능을 갖는 제1 카운팅 유닛 및 제2 카운팅 유닛(120k)에 대해서 설명한다.
도 31은 도 30의 카운터 회로에 포함된 제1 카운팅 유닛 및 제2 카운팅 유닛의 일례를 나타내는 회로도이다.
도 31을 참조하면, 제1 카운팅 유닛(110m)은 제1 래치(711) 및 출력 멀티플렉서(713)를 포함하여 구현될 수 있다. 제2 카운팅 유닛(120m)은 D-플립플롭(735), 출력 멀티플렉서(736) 및 피드백 멀티플렉서(737)를 포함한다.
제1 카운팅 유닛(110m)의 출력 멀티플렉서(713)는 업/다운 제어 신호(U/D)에 응답하여 제1 비트 신호(D[0]) 또는 제1 비트 신호(D[0])의 반전 신호 중 하나를 래치 출력 신호(LOUT)로서 선택하여, 리플 카운터(30m)에 제공한다.
제2 카운팅 유닛(120m)의 출력 멀티플렉서(736)는 업/다운 제어 신호(U/D)에 응답하여 D-플립플롭(735)의 비반전 출력 단자(Q)의 신호 또는 반전 출력 단자(/Q)의 신호 중 하나를 출력 신호(OUT2)로서 선택하여, 제2 카운팅 유닛(120m)의 후단에 해당하는 제3 카운팅 유닛(130m)으로 출력한다. 이와 같이, 제1 카운팅 유닛(110m), 제2 카운팅 유닛(120m), 제3 카운팅 유닛(130m), 제4 카운팅 유닛(140m)은 각각 출력 멀티플렉서를 포함하여 구현될 수 있다. 각각의 카운팅 유닛에 포함된 복수의 출력 멀티플렉서들은 카운터 회로(100m)의 업 카운팅 동작 또는 다운 카운팅 동작을 제어하는 업/다운 전환 제어부를 구성한다. 결과적으로, 업/다운 전환 제어부는 업/다운 제어 신호(U/D)에 응답하여 전단의 비반전 출력 단자(Q)의 신호 또는 전단의 반전 출력 단자(/Q)의 신호 중 하나를 선택하여 후단으로 출력함으로써, 카운터 회로(110m)의 업 카운팅 동작 또는 다운 카운팅 동작을 제어한다.
예를 들어, 업/다운 제어 신호(U/D)가 논리 하이일 때는 제1 비트 신호(D[0])의 반전 신호(/D[0]) 및 반전 출력 단자(/Q)의 신호가 출력 신호들(LOUT, OUT2, OUT3, OUT4)이 되고, 카운터 회로(100m)는 다운 카운팅 동작을 수행한다. 업/다운 제어 신호(U/D)가 논리 로우일 때는 제1 비트 신호(D[0]) 및 비반전 출력 단자(Q)의 신호가 출력 신호들(LOUT, OUT2, OUT3, OUT4)이 되고, 카운터 회로(100m)는 업 카운팅 동작을 수행한다.
피드백 멀티플렉서(737)는 홀드 신호(HD)에 응답하여 D-플립플롭(735)의 반전 출력 단자(/Q) 또는 비반전 출력 단자(Q)를 D-플립플롭(735)의 데이터 단자(D)에 선택적으로 연결한다. 예를 들어, D-플립플롭(735)은 홀드 신호(HD)가 논리 로우인 경우에는 반전 출력 단자(/Q)가 데이터 단자(D)에 피드백되어 토글링 동작을 수행하고, 홀드 신호(HD)가 논리 하이인 경우에는 비반전 출력 단자(Q)가 데이터 단자(D)에 피드백되어 전단의 출력 신호(LOUT)의 토글링에 무관하게 저장 상태를 유지한다. 피드백 멀티플렉서(737)는 업-다운 전환 동작시의 오류를 방지하기 위하여 포함될 수 있다.
D-플립플롭(735)은 통상의 카운팅 동작시 전단의 출력 신호(LOUT)에 응답하여 토글링하는 제2 비트 신호(D[1])를 발생한다. 도 31에는 D-플립플롭(735)이 하강 에지 트리거형으로 구현된 실시예가 도시되어 있으나, 전술한 바와 같이, 카운팅 유닛들의 구성에 따라서 D-플립플롭(735)이 상승 에지 트리거형으로 구현되고, 출력 신호(OUT2)가 업/다운 제어 신호(U/D)의 반전 신호에 따라 출력되도록 구현함으로써 업 카운팅 동작 또는 다운 카운팅 동작을 수행할 수 있다.
도 32는 본 발명의 제1 실시예에 따른 업/다운 전환 기능을 갖는 카운터 회로에 포함된 클록 제어 회로 및 클록 입력 회로의 일례를 나타내는 회로도이다.
도 32를 참조하면, 클록 제어 회로(750b)는 제1 비트 신호(D[0])에 기초하여 클록 제어 신호(ST)를 발생하고, 클록 입력 회로(760b)는 클록 제어 신호(ST)에 응답하여 입력 클록 신호(CLKI)를 반전한다.
클록 제어 회로(750b)는 제2 래치(752)를 포함하여 구현될 수 있다. 제2 래치(751)는 데이터 단자(D)에 제1 비트 신호(D[0])가 인가되고 클록 단자(CK)에 인가되는 홀드 신호(HD)에 응답하여 클록 제어 신호(ST)를 출력한다. 홀드 신호(HD)가 활성화되는 시점에서 제2 래치(752)의 래치 동작이 수행되고, 결과적으로 클록 제어 신호(ST)의 논리 레벨은 제1 카운팅이 종료된 후 업-다운 전환 동작이 수행되기 전의 제1 비트 신호(D[0])의 논리 레벨에 따라 결정된다.
클록 입력 회로(760b)는 멀티플렉서(761)를 포함하여 구현될 수 있다. 멀티플렉서(761)는 클록 제어 신호(ST)에 응답하여 클록 신호(CLKC) 또는 반전 클록 신호(/CLKC)를 선택하여 제1 입력 클록 신호(CLKI)를 출력한다. 결과적으로 클록 제어 신호(ST)의 논리 레벨에 따라서 클록 신호(CLKC) 또는 반전 클록 신호(/CLKC) 중 하나가 입력 클록 신호(CLKI)로서 출력된다.
도 33은 도 30의 카운터 회로의 업/다운 전환 기능에 의한 카운팅 동작을 설명하기 위한 도면이고, 도 34a 및 도 34b는 도 30의 카운터 회로의 업/다운 전환 기능에 의한 카운팅 동작을 나타내는 타이밍도이다.
도 34a 및 도 34b를 참조하면, 도 30의 업/다운 전환 기능을 갖는 카운터 회로(100m)는, 리셋 성분에 대한 제1 아날로그 신호를 디지털 신호로 카운팅하는 제1 카운팅 동작(1ST COUNT), 및 상기 제1 카운팅 동작에 의한 결과에 기초하여 신호 성분에 대한 제2 아날로그 신호를 디지털 신호로 카운팅하는 제2 카운팅 동작(2ND COUNT)에 의해 디지털 더블 샘플링을 수행한다. 예를 들어, 도 34a 및 도 34b에 도시된 바와 같이, 제1 카운팅 동작은 다운 카운팅 동작이고 제2 카운팅 동작은 업 카운팅 동작일 수 있다.
제1 카운팅 동작의 결과 및 제2 카운팅 동작에서의 첫 번째 에지 카운팅과 두 번째 에지 카운팅의 각각에 대하여, 제1 비트 신호(D[0]) 및 제 2 비트 신호(D[1])의 값들이 도 33에 도시되어 있다.
본원 발명의 일 실시예에 따른 DDR 카운터 회로(100m)에서 제1 카운팅 동작의 결과로부터 단순히 제 2 카운팅 동작을 수행하는 경우 오차가 발생할 수 있다. 이러한 오차를 방지하기 위하여, 클록 제어 회로(750b) 및 클록 입력 회로(760b)를 이용하여 제1 카운팅 동작의 결과에 따라서 입력 클록 신호(CLKI)를 반전함으로써, 모든 경우에 대하여 입력 클록 신호(CLKI)의 첫 번째 에지부터 제2 카운팅 동작이 개시되도록 한다.
도 33을 참조하면, 제1 카운팅 동작의 결과에서 제1 비트 신호(D[0])가 논리 로우(즉, 0)인 경우에는 제2 비트 신호(D[1])는 제2 카운팅 동작에서의 두 번째 에지에서 토글링되어야 하고, 제1 카운팅 동작의 결과에서 제1 비트 신호(D[0])가 논리 하이(즉, 1)인 경우에는 제2 비트 신호(D[1])는 제2 카운팅 동작에서의 첫 번째 에지에서 토글링되어야 함을 알 수 있다.
도 34a는 제1 카운팅 동작의 결과에서 제1 비트 신호(D[0])가 논리 로우인 경우에 대한 디지털 더블 샘플링 동작을 나타낸다. 제1 카운팅 동작의 결과에서 제1 비트 신호(D[0])가 논리 로우인 경우에 도 32의 클록 제어 회로(750b)의 데이터 단자(D)에는 제1 비트 신호(D[0])가 인가되므로 클록 제어 신호(ST)는 홀드 신호(HD)의 상승 에지가 인가되어도 논리 로우를 유지한다. 제2 카운팅 동작에서는 클록 입력 회로(760b)에 의해서 클록 신호(CLKC)가 제1 입력 클록 신호(CLKI)로서 출력되고, 제2 카운팅 동작에서 제2 비트 신호(D[1])는 입력 클록 신호(CLKI)의 두 번째 에지, 즉 하강 에지에서 토글링된다.
도 34a의 하단에는 편의상 이진 코드의 최하위 2비트(D[0], D[1])의 값만이 도시되어 있으며, 예를 들어, 이진 코드가 6비트로 구현되는 경우에 대한 전체 비트값들은 표 2와 같다.
Figure 112016075832837-pat00002
표 2에서, 제1 값(CV1)은 초기화된 값이고, 제2 값(CV2) 및 제3 값(CV3)은 초기화된 값으로부터 두 번의 다운 카운트가 수행됨을 나타낸다. 제4 값(CV4), 제5 값(CV5), 제6 값(CV6), 제 7값(CV7)은 다운 카운팅의 결과인 제3 값(CV3)으로부터 네 번의 업 카운트가 수행됨을 나타낸다.
결과적으로 리셋 성분이 2이고 신호 성분이 4인 경우에 대하여 4-2=2의값이 디지털 더블 샘플링의 최종 결과인 제7 값(CV7)이 된다.
도 34b는 제1 카운팅 동작의 결과에서 제1 비트 신호(D[0])가 논리 하이인 경우에 대한 디지털 더블 샘플링 동작을 나타낸다. 제1 카운팅 동작의 결과에서 제1 비트 신호(D[0])가 논리 하이인 경우에 도 32의 클록 제어 회로(750b)에서 출력되는 클록 제어 신호(ST)는 홀드 신호(HD)의 상승 에지에 응답하여 논리 로우에서 논리 하이로 천이한다. 제2 카운팅 동작에서는 클록 입력 회로(760b)에 의해서 클록 신호(CLKC)의 반전 신호(/CLKC)가 제1 입력 클록 신호(CLKI)로서 출력되고, 제2 카운팅 동작에서 제2 비트 신호(D[1])는 입력 클록 신호(CLKI)의 첫 번째 에지, 즉 하강 에지에서 토글링된다.
이와 같이, 클록 제어 회로(750b) 및 클록 입력 회로(760b)를 이용하여, 제1 카운팅 동작이 완료된 후 제2 카운팅 동작의 개시 전에, 제1 비트 신호(D[0])에 기초하여 입력 클록 신호(CLKI)를 반전함으로써, 디지털 더블 샘플링 과정에서의 오차를 방지할 수 있다.
도 35는 도 30의 업/다운 전환 기능을 갖는 카운터 회로를 포함하는 도 22의 이미지 센서의 상관 이중 샘플링 동작을 나타내는 타이밍도이다. 도 35에는 하나의 칼럼에 대한 상관 이중 샘플링 동작이 도시되어 있다.
시간 t21에서, 이미지 센서(600)의 제어 회로(630)에서 제공되는 카운트 인에이블 신호(CNT_EN)가 논리 하이로 활성화되고, 인에이블 신호(CNT_EN)에 응답하여 기준 신호 발생기(640)는 램프 신호(RAMP)의 전압 레벨을 감소하기 시작한다. 이로써 카운팅 블록(680)에 포함된 각각의 카운터 회로(700)에서는 칼럼 단위로 제1 카운팅 동작, 즉 다운 카운팅 동작이 개시된다. 이 때 화소 전압 신호(Vpix)는 리셋 성분을 나타내는 제1 아날로그 신호로서 비교기(661)에 제공된다.
시간 t22에서, 램프 신호(RAMP)와 화소 전압 신호(Vpix)의 전압 레벨이 동일하게 되고, 비교기(661)에서 출력되는 비교 신호(CMP)는 논리 로우로 천이하여 카운팅 동작이 종료된다. 이와 같이 카운팅 동작의 종료 시점을 나타내는 비교 신호(CMP)의 하강 에지에 응답하여 카운터 회로(100m)에는 리셋 성분(Vrst)에 해당하는 제1 카운팅 동작의 결과 값(-3)이 저장된다.
시간 t23에서, 카운트 인에이블 신호(CNT_EN)가 논리 로우로 비활성화되면, 기준 신호 발생기(640)는 디스에이블된다. 시간 t21에서 시간 t23의 구간은 리셋 성분을 카운팅하기 위한 최대 구간을 나타내며 이미지 센서의 특성에 따라 적절한 클록 사이클의 개수에 해당하도록 설정될 수 있다.
시간 t24에서, 업/다운 제어 신호(U/D)가 논리 하이에서 논리 로우로 천이하면, 복수의 출력 멀티플렉서들(713, 736)을 포함하는 업/다운 전환 제어부는 각 카운팅 유닛들의 출력 신호가 제공되는 반전 출력 단자(/Q) 또는 비반전 출력 단자(Q)를 제1 카운팅 동작과 반대로 설정함으로써 업/다운 전환 동작이 수행된다. 전술한 바와 같이, 홀드 신호(HD)의 상승 에지에서, 클록 제어 회로(750b) 및 클록 입력 회로(760b)는 제2 카운팅 동작을 위하여 입력 클록 신호(CLKI)의 반전 여부를 결정할 수 있다.
시간 t25에서, 카운트 인에이블 신호(CNT_EN)가 논리 하이로 다시 활성화되고, 인에이블 신호(CNT_EN)에 응답하여 기준 신호 발생기(640)는 램프 신호(RAMP)의 전압 레벨을 감소하기 시작하고, 각각의 카운터 회로(100m)에서는 칼럼 단위로 제2 카운팅 동작, 즉 업 카운팅 동작이 개시된다. 제2 카운팅 동작에서의 램프 신호(RAMP)의 기울기는 제1 카운팅 동작에서의 기울기와 같을 수 있다. 이 때 화소 전압 신호(Vpix)는 이미지 신호 성분을 나타내는 제2 아날로그 신호로서 비교기(661)에 제공된다.
시간 t26에서, 램프 신호(RAMP)와 화소 전압 신호(Vpix)의 전압 레벨이 동일하게 되고, 비교기(661)에서 출력되는 비교 신호(CMP)는 논리 로우로 천이하여 제2 카운팅 동작이 종료된다. 최종적으로 카운터 회로(100m)에는 리셋 성분(Vrst=3)을 나타내는 제1 아날로그 신호 및 이미지 신호 성분(Vrst+Vsig=7)을 나타내는 제2 아날로그 신호의 차이에 상응하는 디지털 값(Vsig=4)이 저장되고, 디지털 값(Vsig)은 제1 비트 신호(D[0]) 및 상위 비트 신호들(D[1], D[2], D[3])로 표현되는 디지털 신호로서 출력된다.
시간 t27에서, 카운트 인에이블 신호(CNT_EN)가 논리 로우로 비활성화되면, 기준 신호 발생기(640)는 디스에이블된다. 시간 t25에서 시간 t27의 구간은 이미지 신호 성분을 카운팅하기 위한 최대 구간을 나타내며 이미지 센서의 특성에 따라 적절한 클록 사이클의 개수에 해당하도록 설정될 수 있다.
이와 같이, 업/다운 전환 기능을 갖는 DDR 카운터 회로(100m)를 이용하여 이미지 센서(600)는 디지털적으로 상관 이중 샘플링을 수행할 수 있다. 업/다운 전환 기능을 갖는 DDR 카운터 회로(100m)를 이용함으로써, 이미지 센서(600)는 동작 속도의 증가에 따라 동작 마진을 향상시키고 소모 전력을 감소할 수 있다. 또한 업/다운 전환 기능을 갖는 카운터 회로(100m)는 디지털 더블 샘플링 과정에서의 오차를 방지하고 정밀한 카운팅 값을 제공할 수 있는 구성을 부가하여 구비함으로써 이를 포함하는 이미지 센서(600)의 성능이 향상될 수 있다.
도 36은 반전 기능을 갖는 본 발명의 제2 실시예에 따른 카운터 회로를 나타내는 회로도이다.
도 36을 참조하면, 카운터 회로(100n)는 제1 카운팅 유닛(110n), 제2 카운팅 유닛(120n), 제3 카운팅 유닛(130n) 및 제4 카운팅 유닛(140n)을 포함한다. 제1 카운팅 유닛(110n) 및 제2 카운팅 유닛(120n)은 버퍼부(10n)에 해당하고, 제3 및 제4 카운팅 유닛들(130n, 140n)은 리플 카운터(30n)에 해당한다. 도 23에 도시된 클록 제어 회로(750) 및 클록 입력 회로(760)는 편의상 도시를 생략하였으며, 이에 대해서는 도 38을 참조하여 후술한다.
전술한 바와 같이, 제1 카운팅 유닛(110n)은 제1 래치로 구현되고 제2 카운팅 유닛(120n)은 제2 래치로 구현될 수 있다. 제1 래치(110n)는 데이터 단자(D)에 제1 입력 클록 신호(CLKI1)가 인가되고 클록 단자(CK)에 카운팅 동작의 종료 시점을 나타내는 비교 신호(CMP)가 인가되고, 출력 단자(Q)로 제1 비트 신호(D0)를 발생한다. 제2 래치(120n)는 데이터 단자(D)에 제2 입력 클록 신호(CLKI2)가 인가되고 클록 단자(CK)에 카운팅 동작의 종료 시점을 나타내는 비교 신호(CMP)가 인가되고, 출력 단자(Q)로 제2 비트 신호(D[1])를 발생한다. 제3 및 제4 카운팅 유닛들(130n, 140n)을 포함하는, 제2 비트 신호(D[1])에 상응하는 래치 출력 신호(LOUT)에 응답하여 순차적으로 토글링하는 상위 비트 신호들(D[2], D[3])을 발생한다.
리플 카운터(30n)에 포함되는 제3 카운팅 유닛(130n), 제4 카운팅 유닛(140n) 등 복수의 카운팅 유닛들은 동일한 구성을 가지고 캐스케이드 결합될 수 있으며, 이하 도 37을 참조하여 반전 기능을 갖는 제3 카운팅 유닛(130n)에 대해서 설명한다.
도 37은 도 36의 카운터 회로에 포함된 제3 카운팅 유닛의 일례를 나타내는 회로도이다.
도 37을 참조하면, 제3 카운팅 유닛(130n)은 D-플립플롭(731) 및 반전 멀티플렉서(732)를 포함한다.
반전 멀티플렉서(732)는 제1 반전 제어 신호(INV1)에 응답하여 전단의 출력 신호, 즉 제2 카운팅 유닛(120n)의 래치 출력 신호(LOUT) 및 제2 반전 제어 신호(INV2) 중 하나를 선택하여 출력 신호(OUT3)를 후단으로 제공한다. 전단의 출력 신호가 선택되는 경우 플립플롭(731)은 통상적인 토글링 동작을 수행하고, 제2 반전 신호가 선택되는 경우 플립플롭(731)은 저장된 값을 반전하는 반전 동작을 수행한다. 이와 같이, 제3 카운팅 유닛(130n), 제4 카운팅 유닛(140n)은 각각 반전 멀티플렉서 및 D-플립플롭을 포함하여 구현될 수 있다. 각각의 카운팅 유닛에 포함된 복수의 반전 멀티플렉서들은 각각의 D-플립플롭에 대하여 실질적으로 동일한 반전 동작을 수행하고, 이러한 복수의 반전 멀티플렉서들은 반전 제어 신호(INV1, INV2)에 응답하여 상위 비트 신호들(D[2], D[3])을 반전하기 위한 반전 제어부를 구성한다.
도 37에는 D-플립플롭(731)이 하강 에지 트리거형으로 구현되고, 출력 신호(OUT3)가 제3 비트 신호(D[2])에 해당하는 실시예가 도시되어 있으나, 전술한 바와 같이, 카운팅 유닛들의 구성에 따라서 D-플립플롭(731)이 상승 에지 트리거형으로 구현되고, 출력 신호(OUT3)가 제3 비트 신호(D[2])의 반전 신호(/D[2])에 해당하도록 구현될 수 있다.
도 38은 제2 실시예에 따른 반전 기능을 갖는 카운터 회로에 포함된 클록 제어 회로 및 클록 입력 회로의 일례를 나타내는 회로도이다.
도 38을 참조하면, 클록 제어 회로(750c)는 제1 비트 신호(D0) 및 제2 비트 신호(D[1])에 기초하여 제1 클록 제어 신호(ST1) 및 제2 클록 제어 신호(ST2)를 발생하고, 클록 입력 회로(760c)는 제1 클록 제어 신호(ST1) 및 제2 클록 제어 신호(ST2)에 응답하여 서로 다른 위상을 갖는 복수의 클록 신호들(CLKC1, CLKC1b, CLKC2, CLKC2b)을 선택하여 제1 입력 클록 신호(CLKI1) 및 제2 입력 클록 신호(CLKI2)를 출력한다.
클록 제어 회로(750c)는 제3 래치(753) 및 제4 래치(754)를 포함하여 구현될 수 있다.
제3 래치(753)는 데이터 단자(D)에 제1 비트 신호(D0)가 인가되고 클록 단자(CK)에 인가되는 제1 반전 제어 신호(INV1)에 응답하여 제1 클록 제어 신호(ST1)를 출력한다. 제4 래치(754)는 데이터 단자(D)에 제2 비트 신호(D[1])가 인가되고 클록 단자(CK)에 인가되는 제1 반전 제어 신호(INV1)에 응답하여 제2 클록 제어 신호(ST2)를 출력한다. 제1 반전 제어 신호(INV1)가 활성화되는 시점에서 제3 래치(753) 및 제4 래치(754)의 래치 동작이 수행되고, 결과적으로 제1 클록 제어 신호(ST1) 및 제2 클록 제어 신호(ST2)의 논리 레벨은 제1 카운팅 동작이 종료된 후 인버전 동작이 수행되기 전의 제1 비트 신호(D0) 및 제2 비트 신호(D[1])의 논리 레벨에 따라 결정된다.
클록 입력 회로(760c)는 네 개의 신호들 중에서 두 개의 신호를 선택하여 출력하는 4:2 멀티플렉서를 포함하여 구현될 수 있다. 클록 입력 회로(760c)는 제1 클록 제어 신호(ST1) 및 제2 클록 제어 신호(ST2)에 응답하여 서로 다른 위상을 갖는 제1 클록 신호(CLKC1), 제1 반전 클록 신호(CLKC1b), 제2 클록 신호(CLKC2) 및 제2 반전 클록 신호(CLKC2b) 중에서 2개를 선택하여 제1 입력 클록 신호(CLKI1) 및 제2 입력 클록 신호(CLKI2)로서 출력한다. 클록 입력 회로(760c)의 멀티플렉서의 구성은 도 42를 참조하여 후술한다.
도 39는 도 38의 클록 입력 회로가 수신하는 복수의 클록 신호를 나타내는 타이밍도이다.
클록 입력 회로(760c)가 수신하는 복수의 클록 신호들은 도 39에 도시된 것과 같은 서로 다른 위상을 갖는 제1 클록 신호(CLKC1), 제1 반전 클록 신호(CLKC1b), 제2 클록 신호(CLKC2) 및 제2 반전 클록 신호(CLKC2b)일 수 있다. 예를 들어, 제1 클록 신호(CLKC1), 제1 반전 클록 신호(CLKC1b), 제2 클록 신호(CLKC2) 및 제2 반전 클록 신호(CLKC2b)는 90도 간격의 위상차를 가질 수 있다. 복수의 클록 신호들은 외부에서 제공될 수도 있고, 카운터 회로 내에서 하나의 클록 신호를 지연 및 반전하여 자체적으로 발생할 수도 있다. 이하 도 39에 도시된 복수의 클록 신호를 이용하여 반전 기능 및 업/다운 전환 기능을 갖는 카운터 회로에서 디지털 더블 샘플링을 위하여 입력 클록 신호들(CLKI1, CLKI2)을 선택하는 것을 설명한다.
도 40은 도 36의 카운터 회로의 반전 기능에 의한 카운팅 동작을 설명하기 위한 도면이고, 도 41a, 도 41b, 도 41c 및 도 41d는 도 36의 카운터 회로의 반전 기능에 의한 카운팅 동작을 나타내는 타이밍도이다.
전술한 바와 같이, 디지털 더블 샘플링(DDS; Digital Double Sampling)은 리셋 성분에 대한 제1 아날로그 신호 및 신호 성분(즉 영상 성분)에 대한 제2 아날로그 신호를 각각 디지털 신호로 변환한 후 두 개의 디지털 신호의 차이를 유효한 신호 성분으로 추출하는 것을 말한다.
도 41a 내지 도 41d를 참조하면, 도 36의 반전 기능을 갖는 QDR 카운터 회로(100n)는, 리셋 성분에 대한 제1 아날로그 신호를 디지털 신호로 카운팅하는 제1 카운팅 동작(1ST COUNT), 상기 제1 카운팅 결과를 반전시키는 반전 동작(INVERSION), 및 상기 반전 동작에 의한 결과에 기초하여 신호 성분에 대한 제2 아날로그 신호를 디지털 신호로 카운팅하는 제2 카운팅 동작(2ND COUNT)에 의해 디지털 더블 샘플링을 수행한다. 예를 들어, 제1 카운팅 동작 및 제2 카운팅 동작은 모두 업 카운팅 방식으로 수행될 수 있다.
제1 카운팅 동작의 결과, 반전 결과 및 제2 카운팅 동작에서의 첫 번째 에지와 두 번째 에지 카운팅의 각각에 대하여, 제1 비트 신호(D0), 제 2 비트 신호(D[1]) 및 이진 코드의 최하위 비트 신호(D[0])의 값들이 도 40에 도시되어 있다. 최하위 비트 신호(D[0])는 제1 비트 신호(D0)와 제 2 비트 신호(D[1])를 배타적 논리합(XOR) 연산한 결과이다.
본원 발명의 일 실시예에 따른 QDR 카운터 회로(100n)에서 제1 비트 신호(D0)는 이진 코드가 아닌 중간 형태의 그레이 코드의 비트값을 나타내기 때문에, 제1 카운팅 동작의 결과를 단순히 반전하여 제2 카운팅 동작을 수행하는 경우에는 오차가 발생할 수 있다. 이러한 오차를 방지하기 위하여, 도 36에 도시된 바와 같이, 제1 카운팅 유닛(110n) 및 제2 카운팅 유닛(120n)은 반전 멀티플렉서를 포함하지 않고, 제1 입력 클록 신호(CLKI1) 및 제2 입력 클록 신호(CLKI2)의 조합을 제1 카운팅 동작의 결과에 따라서 결정함으로써, 모든 경우에 대하여 입력 클록 신호들(CLKI1, CLKI2)의 첫 번째 에지부터 제2 카운팅 동작이 개시되도록 한다.
도 40을 참조하면, 제1 카운팅 동작의 결과에서 제1 비트 신호(D0)가 논리 로우(즉, 0)이고 제2 비트 신호(D[1])가 0인 경우에는 제2 카운팅 동작은 첫 번째 에지에서는 제1 카운팅 동작의 결과를 유지하고 두 번째 에지에서 제1 비트 신호(D0)를 토글링하여야 한다. 제1 카운팅 동작의 결과에서 제1 비트 신호(D0)가 논리 하이(즉, 1)이고 제2 비트 신호(D[1])가 0인 경우에는 제2 카운팅 동작은 첫 번째 에지에서 제1 비트 신호(D0) 및 제2 비트 신호(D[1])를 토글링하고 두 번째 에지에서 제2 비트 신호를 토글링하여야 한다. 제1 카운팅 동작의 결과에서 제1 비트 신호(D0)가 '1이고 제2 비트 신호(D[1])가 1인 경우에는 제2 카운팅 동작은 첫 번째 에지에서 제1 카운팅 동작의 결과를 유지하고 두 번째 에지에서 제1 비트 신호(D0)를 토글링하여야 한다. 제1 카운팅 동작의 결과에서 제1 비트 신호(D0)가 0이고 제2 비트 신호(D[1])가 1인 경우에는 제2 카운팅 동작은 첫 번째 에지에서 제1 비트 신호(D0) 및 제2 비트 신호(D[1])를 토글링하고 두 번째 에지에서 제2 비트 신호를 토글링하여야 한다.
제1 카운팅 동작이 시작되기 전에, 제1 클록 제어 신호(ST1)는 0의 값으로 초기화 되고 제2 클록 제어 신호(ST2)는 1의 값으로 초기화된다. 이러한 초기화는 도38의 제3 래치(753) 및 제4 래치(754)가 도 6b의 리셋 스위치(115)를 포함하도록 하여 구현될 수 있다. 이와 같이 초기화된 제1 및 제2 클록 제어 신호의 논리 레벨에 따라서 도 38의 클록 입력 회로(760c)는 제1 카운팅 동작을 위해 제1 클록 신호(CLKC1)를 제1 입력 클록 신호(CLKI1)로 선택하고 제2 클록 신호(CLKC2)를 제2 입력 클록 신호(CLKI2)로 선택한다.
도 41a는 제1 카운팅 동작의 종료 시점에서 래치된 제1 비트 신호(D0)가 0이고 래치된 제2 비트 신호(D[1])가 0인 경우에 대한 디지털 더블 샘플링 동작을 나타낸다.
제1 카운팅 동작의 종료시점에서 래치된 제1 비트 신호(D0) 및 제2 비트 신호(D[1])의 논리 레벨에 따라서, 제1 반전 신호(INV1)의 상승 에지에서 제1 클록 제어 신호(ST1)는 0으로 래치되고 제2 클록 제어 신호(ST2)는 0으로 래치된다. 이와 같이 제1 카운팅 동작 종료 후 래치된 제1 및 제2 클록 제어 신호들(ST1, ST2)의 논리 레벨에 따라서 도 38의 클록 입력 회로(760c)는 제2 카운팅 동작을 위해 제2 클록 신호(CLKC2)를 제1 입력 클록 신호(CLKI1)로 선택하고 제1 반전 클록 신호(CLKC1b)를 제2 입력 클록 신호(CLKI2)로 선택한다. 이와 같은 입력 클록 신호들의 선택에 의해 도 41a에 도시된 바와 같이 리셋 성분이 4이고 신호 성분이 8인 경우에 대한 디지털 더블 샘플링(8-4-1=3)이 오류 없이 수행됨을 알 수 있다. 유효 신호 성분(4)과 디지털 샘플링 결과(3)가 1만큼 차이가 나는 것은 반전 동작에 기인한 것으로서, 이는 모든 경우에 대하여 동일하므로 신호 성분을 왜곡하지는 않는다.
도 41b는 제1 카운팅 동작의 종료 시점에서 래치된 제1 비트 신호(D0)가 1이고 래치된 제2 비트 신호(D[1])가 0인 경우에 대한 디지털 더블 샘플링 동작을 나타낸다.
제1 카운팅 동작이 종료시점에서 래치된 제1 비트 신호(D0) 및 제2 비트 신호(D[1])의 논리 레벨에 따라서, 제1 반전 신호(INV1)의 상승 에지에서 제1 클록 제어 신호(ST1)는 1로 래치되고 제2 클록 제어 신호(ST2)는 0으로 래치된다. 이와 같이 제1 카운팅 동작 종료 후 래치된 제1 및 제2 클록 제어 신호들(ST1, ST2)의 논리 레벨에 따라서 도 38의 클록 입력 회로(760c)는 제2 카운팅 동작을 위해 제1 반전 클록 신호(CLKC1b)를 제1 입력 클록 신호(CLKI1)로 선택하고 제2 반전 클록 신호(CLKC2b)를 제2 입력 클록 신호(CLKI2)로 선택한다. 이와 같은 입력 클록 신호들의 선택에 의해 도 41b에 도시된 바와 같이 리셋 성분이 5이고 신호 성분이 8인 경우에 대한 디지털 더블 샘플링(8-5-1=2)이 오류 없이 수행됨을 알 수 있다.
도 41c는 제1 카운팅 동작의 종료 시점에서 래치된 제1 비트 신호(D0)가 1이고 래치된 제2 비트 신호(D[1])가 1인 경우에 대한 디지털 더블 샘플링 동작을 나타낸다.
제1 카운팅 동작이 종료시점에서 래치된 제1 비트 신호(D0) 및 제2 비트 신호(D[1])의 논리 레벨에 따라서, 제1 반전 신호(INV1)의 상승 에지에서 제1 클록 제어 신호(ST1)는 1로 래치되고 제2 클록 제어 신호(ST2)는 1로 래치된다. 이와 같이 제1 카운팅 동작 종료 후 래치된 제1 및 제2 클록 제어 신호들(ST1, ST2)의 논리 레벨에 따라서 도 38의 클록 입력 회로(760c)는 제2 카운팅 동작을 위해 제2 반전 클록 신호(CLKC2b)를 제1 입력 클록 신호(CLKI1)로 선택하고 제1 클록 신호(CLKC1)를 제2 입력 클록 신호(CLKI2)로 선택한다. 이와 같은 입력 클록 신호들의 선택에 의해 도 41c에 도시된 바와 같이 리셋 성분이 2이고 신호 성분이 8인 경우에 대한 디지털 더블 샘플링(8-2-1=5)이 오류 없이 수행됨을 알 수 있다.
도 41d는 제1 카운팅 동작의 종료 시점에서 래치된 제1 비트 신호(D0)가 0이고 래치된 제2 비트 신호(D[1])가 1인 경우에 대한 디지털 더블 샘플링 동작을 나타낸다.
제1 카운팅 동작이 종료시점에서 래치된 제1 비트 신호(D0) 및 제2 비트 신호(D[1])의 논리 레벨에 따라서, 제1 반전 신호(INV1)의 상승 에지에서 제1 클록 제어 신호(ST1)는 0으로 래치되고 제2 클록 제어 신호(ST2)는 1로 래치된다. 이와 같이 제1 카운팅 동작 종료 후 래치된 제1 및 제2 클록 제어 신호들(ST1, ST2)의 논리 레벨에 따라서 도 38의 클록 입력 회로(760c)는 제2 카운팅 동작을 위해 제1 클록 신호(CLKC1)를 제1 입력 클록 신호(CLKI1)로 선택하고 제2 클록 신호(CLKC2)를 제2 입력 클록 신호(CLKI2)로 선택한다. 이와 같은 입력 클록 신호들의 선택에 의해 도 41d에 도시된 바와 같이 리셋 성분이 3이고 신호 성분이 8인 경우에 대한 디지털 더블 샘플링(8-3-1=4)이 오류 없이 수행됨을 알 수 있다.
이와 같이, 제1 카운팅 동작이 완료된 후 제2 카운팅 동작의 개시 전에, 하위 비트 신호(D0, D[1])에 기초하여 서로 다른 위상을 갖는 복수의 클록 신호 중에서 상기 입력 클록 신호를 선택함으로써 오류를 방지할 수 있다. 즉, 제1 카운팅 동작의 종료 시점에서 래치된 제1 비트 신호(D0) 및 제2 비트 신호(D[1])의 논리 레벨에 따라서, 서로 다른 위상을 갖는 복수의 클록 신호들(CLKC1, CLKC1b, CLKC2, CLKC2b) 중에서 제1 입력 클록 신호(CLKI1) 및 제2 입력 클록 신호(CLKI2)를 적절히 선택함으로써 그레이 코드의 반전에 따른 오류를 방지할 수 있다.
도 42는 도 38의 클록 입력 회로의 일 예를 나타내는 회로도이다.
도 42를 참조하면, 클록 입력 회로(760c)는 XOR 논리 게이트(763), 서로 다른 위상을 갖는 복수의 클록 신호들(CLKC1, CLKC1b, CLKC2, CLKC2b)을 각각 수신하는 제1 내지 제4 입력부들(764, 765, 766, 767), 제1 내지 제4 스위치들(SW1, SW2, SW3, SW4), 및 인버터들(IV1, IV2, IV3, IV4, IV5)을 포함하여 구현될 수 있다.
XOR 논리 게이트(763)는 제1 클록 제어 신호(ST1) 및 제2 클록 제어 신호(ST2)를 XOR 연산하여 제1 스위치 제어 신호(SC1)를 발생한다. 따라서, 제1 클록 제어 신호(ST1) 및 제2 클록 제어 신호(ST2)의 논리 레벨이 같은 경우에는 제1 스위치 제어 신호(SC1)는 0이 되고, 논리 레벨이 다른 경우에는 제1 스위치 제어 신호(SC1)는 1이 된다. 제2 스위치 제어 신호(SW2)는 제1 스위치 제어 신호(SW1)의 반전 신호이다.
예를 들어, 도 41a 내지 도 41d의 제1 카운팅 동작에서와 같이 초기화된 제1 클록 제어 신호(ST1)가 0이고 제2 클록 제어 신호(ST2)가 1인 경우 제1 노드(N1)에는 제1 입력부(764)의 출력이 인가되고, 제2 노드(N2)에는 제3 입력부(766)의 출력이 인가된다. 한편 제1 스위치 제어 신호(SC1)가 1이므로 제1 스위치(SW1) 및 제4 스위치(SW4)가 턴온 되고 제2 스위치(SW2) 및 제3 스위치(SW3)는 턴오프된다. 즉 제1 노드(N1) 및 제3 노드(N3)가 전기적으로 연결되고, 제2 노드(N2) 및 제4 노드(N4)가 전기적으로 연결된다. 결과적으로 제1 입력부(764)에 인가되는 제1 클록 신호(CLKC1)가 제1 입력 클록 신호(CLKI1)로서 선택되고, 제3 입력부(766)에 인가되는 제2 클록 신호(CLKC2)가 제2 입력 클록 신호(CLKI2)로서 선택된다.
도 41a의 제2 카운팅 동작에서와 같이, 래치된 제1 클록 제어 신호(ST1)가 0이고 제2 클록 제어 신호(ST2)가 0인 경우 제1 노드(N1)에는 제2 입력부(765)의 출력이 인가되고, 제2 노드(N2)에는 제3 입력부(766)의 출력이 인가된다. 한편 제1 스위치 제어 신호(SC1)가 0이므로 제1 스위치(SW1) 및 제4 스위치(SW4)가 턴오프 되고 제2 스위치(SW2) 및 제3 스위치(SW3)는 턴온된다. 즉 제1 노드(N1) 및 제4 노드(N4)가 전기적으로 연결되고, 제2 노드(N2) 및 제3 노드(N3)가 전기적으로 연결된다. 결과적으로 제2 입력부(765)에 인가되는 제1 반전 클록 신호(CLKC1b)가 제2 입력 클록 신호(CLKI2)로서 선택되고, 제3 입력부(766)에 인가되는 제2 클록 신호(CLKC2)가 제1 입력 클록 신호(CLKI1)로서 선택된다.
이와 같은 방식으로 클록 입력 회로(760c)는 제1 클록 제어 신호(ST1) 및 제2 클록 제어 신호(ST2)의 논리 레벨에 따라서, 도 41a 내지 도 41d에 예시된 제1 입력 클록 신호(CLKI1) 및 제2 입력 클록 신호(CLKI2)의 선택을 수행할 수 있다.
도 43은 도 36의 반전 기능을 갖는 카운터 회로를 포함하는 이미지 센서의 상관 이중 샘플링 동작을 나타내는 타이밍도이다. 도 43에는 하나의 칼럼에 대한 상관 이중 샘플링 동작이 도시되어 있다. 도 29의 설명과 중복되는 설명은 생략하기로 한다.
도 43에 도시된 바와 같이, 반전 기능을 갖는 QDR 카운터 회로(100n)를 이용하여 이미지 센서(600)는 디지털적으로 상관 이중 샘플링을 수행할 수 있다. 이 경우 클록 신호(CLKC)의 하나의 사이클 주기마다 네 번씩 카운팅을 하는 방식에 의해 제1 카운팅 동작 (t11-t12) 및 제2 카운팅 동작(t15-t16)이 수행된다. 반전 기능을 갖는 QDR 카운터 회로(100n)를 이용함으로써, 이미지 센서(600)는 동작 속도의 증가에 따라 동작 마진을 향상시키고 소모 전력을 감소할 수 있다. 또한 반전 기능을 갖는 QDR 카운터 회로(100n)는 디지털 더블 샘플링 과정에서의 오차를 방지하고 정밀한 카운팅 값을 제공할 수 있는 구성을 부가하여 구비함으로써 이를 포함하는 이미지 센서(600)의 성능이 향상될 수 있다.
도 44는 업/다운 전환 기능을 갖는 본 발명의 제2 실시예에 따른 카운터 회로를 나타내는 회로도이다.
도 44를 참조하면, 카운터 회로(100p)는 제1 카운팅 유닛(110p), 제2 카운팅 유닛(120p), 제3 카운팅 유닛(130p) 및 제4 카운팅 유닛(140p)을 포함한다. 제1 카운팅 유닛(110p) 및 제2 카운팅 유닛(120p)은 버퍼부(10p)에 해당하고, 제3 및 제4 카운팅 유닛들(130p, 140p)은 리플 카운터(30p)에 해당한다. 도 23에 도시된 클록 제어 회로(750) 및 클록 입력 회로(760)는 편의상 도시를 생략하였으며, 클록 제어 회로(750) 및 클록 입력 회로(760)는 도 38 내지 도 42에서 설명한 바와 같은 방식으로 구현될 수 있다. 서로 다른 위상을 갖는 복수의 클록 신호들(CLKC1, CLKC1b, CLKC2, CLKC2b) 중에서, 다운 카운트 동작 및 업 카운트 동작을 위한 제1 입력 클록 신호(CLKI1) 및 제2 입력 클록 신호(CLKI2)를 적절히 선택할 수 있도록 도 38 및 도 42의 클록 제어 회로(750c) 및 클록 입력 회로(760c)의 구성이 변형될 수 있다.
전술한 바와 같이, 제1 카운팅 유닛(110p)은 제1 래치로 구현되고 제2 카운팅 유닛(120p)은 제2 래치로 구현될 수 있다. 제1 래치(110p)는 데이터 단자(D)에 제1 입력 클록 신호(CLKI1)가 인가되고 클록 단자(CK)에 카운팅 동작의 종료 시점을 나타내는 비교 신호(CMP)가 인가되고, 출력 단자(Q)로 제1 비트 신호(D0)를 발생한다. 제2 래치(120p)는 데이터 단자(D)에 제2 입력 클록 신호(CLKI2)가 인가되고 클록 단자(CK)에 카운팅 동작의 종료 시점을 나타내는 비교 신호(CMP)가 인가되고, 출력 단자(Q)로 제2 비트 신호(D[1])를 발생한다. 제3 및 제4 카운팅 유닛들(130p, 140p)을 포함하는, 제2 비트 신호(D[1])에 상응하는 래치 출력 신호(LOUT)에 응답하여 순차적으로 토글링하는 상위 비트 신호들(D[2], D[3])을 발생한다.
리플 카운터(30p)에 포함되는 제3 카운팅 유닛(130p), 제4 카운팅 유닛(140p) 등 복수의 카운팅 유닛들은 동일한 구성을 가지고 캐스케이드 결합될 수 있으며, 이하 도 45를 참조하여 업/다운 전환 기능을 갖는 제2 카운팅 유닛(120p) 및 제3 카운팅 유닛(130p)에 대해서 설명한다.
도 45는 도 44의 카운터 회로에 포함된 제2 카운팅 유닛 및 제3 카운팅 유닛의 일례를 나타내는 회로도이다.
도 45를 참조하면, 제2 카운팅 유닛(120p)은 제2 래치(721) 및 출력 멀티플렉서(723)를 포함하여 구현될 수 있다. 제3 카운팅 유닛(130p)은 D-플립플롭(735), 출력 멀티플렉서(736) 및 피드백 멀티플렉서(737)를 포함하여 구현될 수 있다.
제2 카운팅 유닛(120p)의 출력 멀티플렉서(723)는 업/다운 제어 신호(U/D)에 응답하여 제2 비트 신호(D[1]) 또는 제2 비트 신호(D[1])의 반전 신호 중 하나를 래치 출력 신호(LOUT)로서 선택하여, 리플 카운터(30)에 제공한다.
제3 카운팅 유닛(130p)의 출력 멀티플렉서(736)는 업/다운 제어 신호(U/D)에 응답하여 D-플립플롭(735)의 비반전 출력 단자(Q)의 신호 또는 반전 출력 단자(/Q)의 신호 중 하나를 출력 신호(OUT3)로서 선택하여, 제3 카운팅 유닛(130p)의 후단에 해당하는 제4 카운팅 유닛(140p)으로 출력한다. 이와 같이, 제2 카운팅 유닛(120p), 제3 카운팅 유닛(130p), 제4 카운팅 유닛(140p)은 각각 출력 멀티플렉서를 포함하여 구현될 수 있다. 각각의 카운팅 유닛에 포함된 복수의 출력 멀티플렉서들은 카운터 회로(100p)의 업 카운팅 동작 또는 다운 카운팅 동작을 제어하는 업/다운 전환 제어부를 구성한다. 결과적으로, 업/다운 제어 신호(U/D)에 응답하여, 업/다운 전환 제어부는 전단의 비반전 출력 단자(Q)의 신호 또는 전단의 반전 출력 단자(/Q)의 신호 중 하나를 선택하여 후단으로 출력함으로써, 카운터 회로(110p)의 업 카운팅 동작 또는 다운 카운팅 동작을 제어한다.
예를 들어, 업/다운 제어 신호(U/D)가 논리 하이일 때는 제2 비트 신호(D[1])의 반전 신호(/D[1]) 및 반전 출력 단자(/Q)의 신호가 출력 신호들(LOUT, OUT3, OUT4)이 되고, 카운터 회로(100p)는 다운 카운팅 동작을 수행한다. 업/다운 제어 신호(U/D)가 논리 로우일 때는 제2 비트 신호(D[1]) 및 비반전 출력 단자(Q)의 신호가 출력 신호들(LOUT, OUT3, OUT4)이 되고, 카운터 회로(100p)는 업 카운팅 동작을 수행한다.
피드백 멀티플렉서(737)는 홀드 신호(HD)에 응답하여 D-플립플롭(735)의 반전 출력 단자(/Q) 또는 비반전 출력 단자(Q)를 D-플립플롭(735)의 데이터 단자(D)에 선택적으로 연결한다. 예를 들어, D-플립플롭(735)은 홀드 신호(HD)가 논리 로우인 경우에는 반전 출력 단자(/Q)가 데이터 단자(D)에 피드백되어 토글링 동작을 수행하고, 홀드 신호(HD)가 논리 하이인 경우에는 비반전 출력 단자(Q)가 데이터 단자(D)에 피드백되어 전단의 출력 신호(LOUT)의 토글링에 무관하게 저장 상태를 유지한다.
D-플립플롭(735)은 통상의 카운팅 동작시 전단의 출력 신호(LOUT)에 응답하여 토글링하는 제3 비트 신호(D[2])를 발생한다. 도 45에는 제3 D-플립플롭(735)이 하강 에지 트리거형으로 구현된 실시예가 도시되어 있으나, 전술한 바와 같이, 카운팅 유닛들의 구성에 따라서 D-플립플롭(735)이 상승 에지 트리거형으로 구현되고, 출력 신호(OUT2)가 업/다운 제어 신호(U/D)의 반전 신호에 따라 출력되도록 구현함으로써 업 카운팅 동작 또는 다운 카운팅 동작을 수행할 수 있다.
도 46은 도 44의 카운터 회로의 업/다운 전환 기능에 의한 카운팅 동작을 설명하기 위한 도면이다.
다운 카운팅 동작의 결과 및 업 카운팅 동작에서의 첫 번째 에지 카운팅의 각각에 대하여, 제1 비트 신호(D0), 제 2 비트 신호(D[1]) 및 이진 코드의 최하위 비트 신호(D[0])의 값들이 도 46에 도시되어 있다. 최하위 비트 신호(D[0])는 제1 비트 신호(D0)와 제 2 비트 신호(D[1])를 배타적 논리합(XOR) 연산한 결과이다.
또한 도 46에는 다운 카운팅 동작 (제1 카운팅 동작) 및 업 카운팅(제2 카운팅 동작)에 따른 오류를 방지하기 위한 제1 카운팅 결과에 따른 제1 입력 클록 신호(CLKI1) 및 제2 입력 클록 신호(CLKI2)의 선택 방법이 도시되어 있다.
제1 카운팅 동작이 다운 카운팅인 경우에는, 도 14에서 설명한 바와 같이, 제1 입력 클록 신호(CLKI1)의 위상이 제2 입력 클록 신호(CLKI2)의 위상보다 90도 뒤지도록 초기화된다. 즉 다운 카운팅 동작을 위하여 제2 클록 신호(CLKC2)가 제1 입력 클록 신호(CLKI1)로 선택되고 제1 클록 신호(CLKC1)이 제2 입력 클록 신호(CLKI2)로 선택된다.
다운 카운팅 동작의 종료 시점에서 래치된 제1 비트 신호(D0)가 0이고 래치된 제2 비트 신호(D[1])가 0인 경우에는 업 카운팅 동작을 위한 입력 클록 신호들의 선택은 도 41d의 제2 카운팅 동작을 위한 입력 클록 신호들의 선택과 같다. 따라서, 업 카운팅 동작을 위해 제1 클록 신호(CLKC1)를 제1 입력 클록 신호(CLKI1)로 선택하고 제2 클록 신호(CLKC2)를 제2 입력 클록 신호(CLKI2)로 선택한다.
다운 카운팅 동작의 종료 시점에서 래치된 제1 비트 신호(D0)가 0이고 래치된 제2 비트 신호(D[1])가 1인 경우에는 업 카운팅 동작을 위한 입력 클록 신호들의 선택은 도 41a의 제2 카운팅 동작을 위한 입력 클록 신호들의 선택과 같다. 따라서, 업 카운팅 동작을 위해 제2 클록 신호(CLKC2)를 제1 입력 클록 신호(CLKI1)로 선택하고 제1 반전 클록 신호(CLKC1b)를 제2 입력 클록 신호(CLKI2)로 선택한다.
다운 카운팅 동작의 종료 시점에서 래치된 제1 비트 신호(D0)가 1이고 래치된 제2 비트 신호(D[1])가 1인 경우에는 업 카운팅 동작을 위한 입력 클록 신호들의 선택은 도 41b의 제2 카운팅 동작을 위한 입력 클록 신호들의 선택과 같다. 따라서, 업 카운팅 동작을 위해 제1 반전 클록 신호(CLKC1b)를 제1 입력 클록 신호(CLKI1)로 선택하고 제2 반전 클록 신호(CLKC2b)를 제2 입력 클록 신호(CLKI2)로 선택한다.
다운 카운팅 동작의 종료 시점에서 래치된 제1 비트 신호(D0)가 1이고 래치된 제2 비트 신호(D[1])가 0인 경우에는 업 카운팅 동작을 위한 입력 클록 신호들의 선택은 도 41c의 제2 카운팅 동작을 위한 입력 클록 신호들의 선택과 같다. 따라서, 업 카운팅 동작을 위해 제2 반전 클록 신호(CLKC2b)를 제1 입력 클록 신호(CLKI1)로 선택하고 제1 클록 신호(CLKC1)를 제2 입력 클록 신호(CLKI2)로 선택한다.
이와 같이, 제1 카운팅 동작의 종료 시점에서 래치된 제1 비트 신호(D0) 및 제2 비트 신호(D[1])의 논리 레벨에 따라서, 서로 다른 위상을 갖는 복수의 클록 신호들(CLKC1, CLKC1b, CLKC2, CLKC2b) 중에서 제1 입력 클록 신호(CLKI1) 및 제2 입력 클록 신호(CLKI2)를 적절히 선택함으로써 업/다운 전환에 따른 오류를 방지할 수 있다.
도 47은 도 44의 업/다운 전환 기능을 갖는 카운터 회로를 포함하는 이미지 센서의 상관 이중 샘플링 동작을 나타내는 타이밍도이다. 도 47에는 하나의 칼럼에 대한 상관 이중 샘플링 동작이 도시되어 있다. 도 35의 설명과 중복되는 설명은 생략하기로 한다.
도 47에 도시된 바와 같이, 업/다운 전환 기능을 갖는 QDR 카운터 회로(100p)를 이용하여 이미지 센서(600)는 디지털적으로 상관 이중 샘플링을 수행할 수 있다. 이 경우 클록 신호(CLKC)의 하나의 사이클 주기마다 네 번씩 카운팅을 하는 방식에 의해 다운 카운팅 동작(제1 카운팅 동작) 및 업 카운트 동작(제2 카운팅 동작)이 수행된다. 업/다운 전환 기능을 갖는 QDR 카운터 회로(100p)를 이용함으로써, 이미지 센서(600)는 동작 속도의 증가에 따라 동작 마진을 향상시키고 소모 전력을 감소할 수 있다. 또한 업/다운 전환 기능을 갖는 QDR 카운터 회로(100p)는 디지털 더블 샘플링 과정에서의 오차를 방지하고 정밀한 카운팅 값을 제공할 수 있는 구성을 부가하여 구비함으로써 이를 포함하는 이미지 센서(600)의 성능이 향상될 수 있다.
이상 본 발명의 실시예들에 따른 MDR 카운팅에 대하여 DDR 카운팅 및 QDR 카운팅을 중심으로 설명하였으나, 당업자는 본 발명의 기술적 사상의 범위 내에서 더 빠른 속도의 카운팅이 수행될 수 있음을 이해할 것이다. 예를 들어, 카운팅 동작의 종료 시점에서 3개의 입력 클록 신호들을 각각 래치하여 하위 비트 신호들을 발생하는 방식으로 8배속 카운팅이 수행될 수 있다.
본 발명은 카운터 회로를 포함하는 장치 및 시스템에 유용하게 이용될 수 있다. 특히 본 발명은 빠른 동작 속도 및 낮은 소모 전력을 요하는 이미지 센서, 이를 포함하는 카메라 등의 휴대용 전자 장치 등에 더욱 유용하게 이용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
100, 700: 카운터 회로 10: 버퍼부
30: 리플 카운터 50: 코드 변환기
110, 710: 제1 카운팅 유닛 120, 720: 제2 카운팅 유닛
400, 500, 600: 이미지 센서 750: 클록 제어 회로
760: 클록 입력 회로
LSB: 하위 비트 신호 MSB: 상위 비트 신호
D[0], D0: 제1 비트 신호 D[1]: 제2 비트 신호
D[2]: 제3 비트 신호 D[4]: 제4 비트 신호들
ST: 클록 제어 신호 INV1, INV2: 반전 제어 신호
U/D: 업/다운 제어 신호

Claims (10)

  1. 이미지 신호를 발생하는 복수의 픽셀들을 포함하는 픽셀 어레이;
    상기 픽셀 어레이의 동작을 제어하는 드라이버/어드레스 디코더;
    상기 이미지 신호 및 기준 신호에 기초하여 비교 신호를 발생하는 비교부; 및
    상기 비교부로부터 상기 비교 신호를 수신하여 디지털 신호를 발생하는 카운터를 포함하고,
    상기 카운터는,
    상기 디지털 신호의 최하위 비트 신호를 포함하는 복수의 하위 비트 신호들을 래치하는 복수의 하위 비트 래치들; 및
    상기 디지털 신호의 최상위 비트 신호를 포함하는 적어도 하나의 상위 비트 신호를 발생하는 복수의 상위 비트 카운팅 유닛들을 포함하고,
    상기 복수의 상위 비트 카운팅 유닛들은 리플 카운터이고, 상기 복수의 하위 비트 신호들은 그레이 코드를 나타내는 제1 신호, 제2 신호 및 제3 신호를 포함하고,
    상기 비교 신호는 상기 카운터의 카운팅 동작의 종료 시점을 나타내고,
    상기 복수의 하위 비트 래치들은,
    제1 클록 신호를 버퍼링하는 제1 래치;
    제2 클록 신호를 버퍼링하는 제2 래치; 및
    제3 클록 신호를 버퍼링하는 제3 래치를 포함하고,
    상기 제1 클록 신호, 상기 제2 클록 신호 및 상기 제3 클록 신호는 서로 다른 위상을 갖는 이미지 센서.
  2. 제1 항에 있어서,
    상기 복수의 상위 비트 카운팅 유닛들은 상기 복수의 하위 비트 래치들의 출력을 수신하는 것을 특징으로 하는 이미지 센서.
  3. 이미지 신호를 발생하는 복수의 픽셀들을 포함하는 픽셀 어레이;
    상기 픽셀 어레이의 동작을 제어하는 드라이버/어드레스 디코더;
    상기 이미지 신호 및 기준 신호에 기초하여 비교 신호를 발생하는 비교부; 및
    상기 비교부로부터 상기 비교 신호를 수신하여 디지털 신호를 발생하는 카운터를 포함하고,
    상기 카운터는,
    복수의 클록 신호들을 버퍼링하여 상기 디지털 신호의 최하위 비트 신호를 포함하는 복수의 하위 비트 신호들을 래치하는 복수의 하위 비트 래치들; 및
    상기 디지털 신호의 최상위 비트 신호를 포함하는 적어도 하나의 상위 비트 신호를 발생하는 복수의 상위 비트 카운팅 유닛들을 포함하고,
    상기 복수의 상위 비트 카운팅 유닛들은 리플 카운터이고,
    상기 복수의 하위 비트 신호들은 그레이 코드를 나타내고,
    상기 비교 신호는 상기 카운터의 카운팅 동작의 종료 시점을 나타내고,
    상기 복수의 입력 클록 신호들은 모두 서로 다른 위상을 갖는 이미지 센서.
  4. 이미지 신호를 발생하는 복수의 픽셀들을 포함하는 픽셀 어레이;
    상기 픽셀 어레이의 동작을 제어하는 드라이버/어드레스 디코더;
    상기 이미지 신호 및 기준 신호에 기초하여 비교 신호를 발생하는 비교부; 및
    상기 비교부로부터 상기 비교 신호를 수신하여 디지털 신호를 발생하고, 클록 신호의 사이클 주기마다 적어도 두 번씩 카운팅하는 다중배속(MDR, multiple data rate) 카운터를 포함하고,
    상기 MDR 카운터는,
    상기 디지털 신호의 최하위 비트 신호를 포함하는 복수의 하위 비트 신호들을 래치하는 복수의 버퍼들; 및
    상기 디지털 신호의 최상위 비트 신호를 포함하는 적어도 하나의 상위 비트 신호를 발생하는 리플 카운터를 포함하고,
    상기 복수의 하위 비트 신호들은 그레이 코드를 나타내고,
    상기 비교 신호는 상기 MDR 카운터의 카운팅 동작의 종료 시점을 나타내고,
    상기 적어도 하나의 상위 비트 신호는 순차적으로 토글링하고,
    상기 복수의 버퍼들은,
    제1 클록 신호를 버퍼링하는 제1 버퍼;
    제2 클록 신호를 버퍼링하는 제2 버퍼; 및
    제3 클록 신호를 버퍼링하는 제3 버퍼를 포함하고,
    상기 제1 클록 신호, 상기 제2 클록 신호 및 상기 제3 클록 신호는 서로 다른 위상을 갖는 이미지 센서.
  5. 제4 항에 있어서,
    상기 리플 카운터는 상기 복수의 버퍼들의 출력을 수신하는 것을 특징으로 하는 이미지 센서.
  6. 삭제
  7. 삭제
  8. 최하위 비트 신호를 포함하는 복수의 하위 비트 신호들 및 최상위 비트 신호를 포함하는 복수의 상위 비트 신호들을 포함하는 디지털 신호를 발생하는 카운터로서,
    상기 복수의 하위 비트 신호들 중 제1 신호를 래치하는 제1 버퍼;
    상기 복수의 하위 비트 신호들 중 제2 신호를 래치하는 제2 버퍼;
    상기 복수의 하위 비트 신호들 중 제3 신호를 래치하는 제3 버퍼; 및
    상기 복수의 상위 비트 신호들을 카운트하는 리플 카운터를 포함하고,
    상기 제1 신호, 상기 제2 신호 및 상기 제3 신호는 그레이 코드를 나타내는 세 개의 하위 비트 신호들이고, 상기 세 개의 하위 비트 신호들은 상기 최하위 비트 신호를 포함하고,
    상기 제1 버퍼는 제1 클록 신호를 버퍼링하고, 상기 제2 버퍼는 제2 클록 신호를 버퍼링하고, 상기 제3 버퍼는 제3 클록 신호를 버퍼링하고, 상기 제1 클록 신호, 상기 제2 클록 신호 및 상기 제3 클록 신호는 서로 다른 위상을 갖는 카운터.
  9. 제8 항에 있어서,
    상기 제1 신호는 클록 신호와 동일한 주파수를 갖는 것을 특징으로 하는 카운터.
  10. 복수의 클록 신호들을 버퍼링하여 최하위 비트 신호를 포함하는 복수의 하위 비트 신호들을 각각 래치하는 복수의 버퍼들; 및
    최상위 비트 신호를 포함하는 복수의 상위 비트 신호들을 카운트하는 리플 카운터를 포함하고,
    상기 복수의 하위 비트 신호들은 그레이 코드를 나타내고,
    상기 복수의 입력 클록 신호들은 모두 서로 다른 위상을 갖는 카운터.
KR1020160099361A 2016-08-04 2016-08-04 카운터 회로, 이를 포함하는 장치 및 카운팅 방법 KR101758602B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160099361A KR101758602B1 (ko) 2016-08-04 2016-08-04 카운터 회로, 이를 포함하는 장치 및 카운팅 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160099361A KR101758602B1 (ko) 2016-08-04 2016-08-04 카운터 회로, 이를 포함하는 장치 및 카운팅 방법

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020090091132A Division KR101647366B1 (ko) 2009-09-25 2009-09-25 카운터 회로, 이를 포함하는 장치 및 카운팅 방법

Publications (2)

Publication Number Publication Date
KR20160098135A KR20160098135A (ko) 2016-08-18
KR101758602B1 true KR101758602B1 (ko) 2017-07-17

Family

ID=56874514

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160099361A KR101758602B1 (ko) 2016-08-04 2016-08-04 카운터 회로, 이를 포함하는 장치 및 카운팅 방법

Country Status (1)

Country Link
KR (1) KR101758602B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005347931A (ja) * 2004-06-01 2005-12-15 Canon Inc 撮像素子および撮像システム
JP2009033381A (ja) * 2007-07-26 2009-02-12 Panasonic Corp 固体撮像装置およびその駆動方法
JP2009089066A (ja) * 2007-09-28 2009-04-23 Sony Corp Ａ／ｄ変換回路、固体撮像素子、およびカメラシステム

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005347931A (ja) * 2004-06-01 2005-12-15 Canon Inc 撮像素子および撮像システム
JP2009033381A (ja) * 2007-07-26 2009-02-12 Panasonic Corp 固体撮像装置およびその駆動方法
JP2009089066A (ja) * 2007-09-28 2009-04-23 Sony Corp Ａ／ｄ変換回路、固体撮像素子、およびカメラシステム

Also Published As

Publication number Publication date
KR20160098135A (ko) 2016-08-18

Similar Documents

Publication Publication Date Title
KR101647366B1 (ko) 카운터 회로, 이를 포함하는 장치 및 카운팅 방법
KR101621244B1 (ko) 카운터 회로, 이를 포함하는 장치 및 카운팅 방법
KR101365408B1 (ko) 카운터 회로, 이를 포함하는 물리량 측정 장치 및 카운팅 방법
US8547461B2 (en) Analog-to-digital converter having a comparison signal generation unit and image sensor including the same
JP4289206B2 (ja) カウンタ回路
US9191011B2 (en) Double data rate counter, and analog-digital converting apparatus and CMOS image sensor using the same
KR102104564B1 (ko) 디지털 상관 이중 샘플링 회로 및 이를 포함하는 이미지 센서
JP4743227B2 (ja) Ａｄ変換方法およびａｄ変換装置、並びに物理量分布検知の半導体装置および電子機器
JP2009159331A (ja) 固体撮像装置、その駆動方法およびカメラ
US20150042859A1 (en) 20987
US20130278451A1 (en) Binary-to-Gray Converting Circuits and Gray Code Counter Including the Same
US9774809B2 (en) Image sensing device with analog-dithering scheme
US9848154B2 (en) Comparator with correlated double sampling scheme and operating method thereof
US9184753B2 (en) Double data rate counter, and analog-to-digital converter and CMOS sensor including the same
KR101758602B1 (ko) 카운터 회로, 이를 포함하는 장치 및 카운팅 방법
JP6523733B2 (ja) バイナリ値変換回路及びその方法、ａｄ変換器並びに固体撮像装置
US20140084140A1 (en) Data processing circuit and solid-state imaging device
US20220345147A1 (en) Column analog-to-digital converter and local counting method thereof
US20210119639A1 (en) Analog-to-digital converter including delay circuit and compensator, image sensor including the analog-to-digital converter, and method of operating the same
WO2015159454A1 (ja) Ａ／ｄ変換回路、および固体撮像装置
Nelson et al. Integration of a new column-parallel ADC technology on CMOS image sensor
CN210804503U (zh) 计数器电路及像素数据转换电路
KR20230099899A (ko) 다중 클럭을 이용하는 카운터 및 이의 동작 방법
CN116744139A (zh) 一种图像传感器的列译码器电路
CN112449134A (zh) 图像传感器、地址解码器以及图像处理系统

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant