CN116744139A - 一种图像传感器的列译码器电路 - Google Patents
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Abstract
本发明公开了一种图像传感器的列译码器电路，包括同步缓冲选通模块以及列译码模块，其中同步缓冲选通模块的输入信号为dv_hsync、dv_col_addr<3:0>、dv_col_clk_gating_sel、col_clk、dv_col_self、delay_sel0<3:0>、delay_sel13:0>和delay_sel2<3:0>，由外部数字电路提供；同步缓冲选通模块的输出信号为dv_col_addr<3:0>_o、col_self_clk和dv_col_self_o，输出信号发送给列译码模块进行译码。上述电路结构简单、功耗低且面积小，具有极大的推广价值。
Description
技术领域
本发明涉及图像传感器技术领域，尤其涉及一种图像传感器的列译码器电路。
背景技术
CMOS图像传感器(CMOS image sensor，CIS)是近十年来发展迅速的图像传感器产品。CIS依靠与标准CMOS工艺兼容的优点，集成了模拟光电光敏电路和数字信号处理电路，成为一个小巧而强大的片上系统。CIS的应用领域十分广泛，如手机、汽车、电脑、视频门铃、安防监控、AR/VR等等。CIS中列模数转换器(Column ADC)多采用单斜ADC(single-slopeADC，ss ADC)，ss ADC主要由斜坡发生器(ramp generator)、比较器(comparator)、计数器(Counter)、锁存器(Latch)和寄存器(register)等组成，其中计数器counter作为ss ADC关键组成部分，其性能直接影响ss ADC性能。而CIS是通过列译码器(Column decoder)产生不同列选择来选通CIS中像素阵列不同列的像素信号经过ss ADC转换，并经过读出电路将对应码值送给数字电路处理。
列译码器作为计数器与读出电路之间的选通桥梁，其性能关乎到模拟模块送给数字的数据正确与否，误差直接影响到图像质量，随着CIS阵列规模和帧速率的增大，功耗和面积问题变得尤为突出，因此设计一款低功耗和小面积列译码器显的尤为重要，而现有技术中并没有有效的列译码器设计方案。
发明内容
本发明的目的是提供一种图像传感器的列译码器电路，该电路结构简单、功耗低且面积小，能有效减小图像传感器中给列译码模块所使用的面积，具有极大的推广价值。
本发明的目的是通过以下技术方案实现的：
一种图像传感器的列译码器电路，所述电路包括同步缓冲选通模块，表示为col_decoder_buf_gating；以及列译码模块，表示为col_decoder_top，其中：
所述同步缓冲选通模块的输入信号为行同步dv_hsync、列地址dv_col_addr<3:0>、列时钟选通dv_col_clk_gating_sel、列时钟col_clk、列译码高位选通控制信号dv_col_self、以及延时寄存器delay_sel0<3:0>、delay_sel13:0>和delay_sel2<3:0>，且所述输入信号由外部数字电路提供；
所述同步缓冲选通模块的输出信号为列地址输出dv_col_addr<3:0>_o、列译码高位选通时钟col_self_clk和列译码高位选通控制输出信号dv_col_self_o，所述输出信号发送给所述列译码模块进行译码。
由上述本发明提供的技术方案可以看出，上述电路结构简单、功耗低且面积小，能有效减小图像传感器中给列译码模块所使用的面积，具有极大的推广价值。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明实施例提供的图像传感器的列译码器电路的整体结构示意图；
图2为本发明实施例所述同步缓冲选通模块的电路结构示意图；
图3为本发明实施例所述列译码模块col_decoder_top的电路结构示意图；
图4为本发明实施例所述时钟延时模块的电路结构示意图；
图5为本发明实施例所述延迟单元DELAY_UNIT的电路结构示意图；
图6为本发明实施例所述列译码模块col_decoder_top中的16输出译码器电路结构示意图；
图7为本发明实施例所述16输出译码器的基本工作原理图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，这并不构成对本发明的限制。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
如图1所示为本发明实施例提供的图像传感器的列译码器电路的整体结构示意图，所述电路包括同步缓冲选通模块，表示为col_decoder_buf_gating；以及列译码模块，表示为col_decoder_top，其中：
所述同步缓冲选通模块的输入信号为行同步dv_hsync、列地址dv_col_addr<3:0>、列时钟选通dv_col_clk_gating_sel、列时钟col_clk、列译码高位选通控制信号dv_col_self、以及延时寄存器delay_sel0<3:0>、delay_sel13:0>和delay_sel2<3:0>等，且所述输入信号由外部数字电路提供；
所述同步缓冲选通模块的输出信号为列地址输出dv_col_addr<3:0>_o、列译码高位选通时钟col_self_clk和列译码高位选通控制输出信号dv_col_self_o，所述输出信号发送给所述列译码模块进行译码。
具体实现中，所述同步缓冲选通模块的电路结构如图2所示，包括16分频器(16divider)；锁存器LATCH1；三个时钟延时模块，分别表示为COL_CLK_DELAY0、COL_CLK_DELAY1<3:0>和COL_CLK_DELAY2；两个D触发器，分别表示为DFF0<3:0>和DFF1；NMOS管NM2；PMOS管PM2；与非门NAND0；CMOS开关管；CMOS开关控制信号产生电路，其中：
所述CMOS开关管由NM0与PM0及NM1与PM1组成；
所述CMOS开关控制信号产生电路由反相器INV50和INV51组成；
所述锁存器LATCH1用于消除时钟毛刺，输入信号列时钟选通信号dv_col_clk_gating_sel信号经反相器INV50和INV51后产生CMOS开关控制信号，当输入信号列时钟选通信号dv_col_clk_gating_sel＝1时，由NM0与PM0组成的CMOS开关管导通，而NM1与PM1组成的CMOS开关管关闭，列同步输出信号dv_hsync_o与列时钟输出信号col_clk_o进行与非操作产生列时钟选通信号col_clk_gating_ob，此时只有dv_hysnc_o为高电平时col_clk_o才有效；
当输入信号列时钟选通信号dv_col_clk_gating_sel＝1时，由NM0与PM0组成的CMOS开关管导通，列时钟选通信号col_clk_gating_ob只在dv_hsync_o为高时才有时钟，因此输入信号列时钟选通信号dv_col_clk_gating_sel＝1时能减小列时钟输出信号col_clk_o非有用时间的功耗，而当输入信号列时钟选通信号dv_col_clk_gating_sel＝0时为不省功耗模式；
列时钟选通信号col_clk_gating_ob用于在列译码模块开始译码之前给所述D触发器提供时钟同步数字电路送给的列地址和列译码高位选通控制信号，时钟延时模块COL_CLK_DELAY0用于对时钟信号的延时时间进行调整，以调整列选择与读出时钟的匹配关系，使得数据正确的读出给数字电路，同时该时钟延时模块COL_CLK_DELAY0还用于减小时钟信号占空比损失；
时钟延时模块COL_CLK_DELAY1<3:0>和COL_CLK_DELAY2用于调节列译码模块产生列地址的非交叠时间，以减小列译码模块产生的列地址有效脉宽损失；
三个时钟延时模块COL_CLK_DELAY0、COL_CLK_DELAY1<3:0>和COL_CLK_DELAY2的延时时间由4bit延时挡位选择寄存器信号delay_sel0/1/2<3:0>控制；
其中，时钟延时模块COL_CLK_DELAY1<3:0>的输出信号dv_col_addr_o<3:0>、时钟延时模块COL_CLK_DELAY2的输出信号dv_col_self_o、以及col_clk经过所述16分频器处理后的输出信号col_self_clk作为所述列译码模块的输入信号用于译码。
所述列译码模块col_decoder_top的电路结构如图3所示，由移位寄存器和译码器组成，其中：
6个16输出译码器表示为col_decoder_16x0/1/2/3/4/5；5个并行32输出译码器表示为col_decoder_32x0/1<0:4>，同时每个32输出译码器都是由两个相同的16输出译码器组成；
所述列译码模块的译码采用高5位和低4位的方式，其中：
高5位由移位方式产生，即D触发器通过时钟信号col_self_clk_o对脉冲信号dv_col_self_o和col_self<0:23>依次分别移位，依次产生col_self<0:24>这25个脉冲信号，25个脉冲信号的高电平宽度为16个时钟周期；
低4位列地址信号dv_col_addr_o<3:0>由同步缓冲选通模块col_decoder_buf_gating提供，低4位列地址信号dv_col_addr_o<3:0>的周期与列时钟信号col_clk周期相等；
脉冲信号dv_col_self_o和另外25个脉冲信号col_self<0:24>，总计26个脉冲信号依次输入不同的16输出译码器，并与列地址dv_col_addr_o<3:0>进行译码，产生416个列选择。
具体实现中，列译码模块col_decoder_top译出的列选择只是以416个列选择为例，且列译码模块col_decoder_top的输入地址为格雷码，由于上述译码方式，高位可以大大减少地址走线，同时也减少地址同步和延时模块的个数，因此可以大大减小图像传感器中列译码器所使用的面积。
时钟延时模块的电路结构如图4所示，包括逻辑控制部分和延迟单元DELAY_UNIT，其中：
逻辑控制部分由4bit挡位可选，最高bit位delay_sel<3>通过反相器INV50和INV51产生控制信号sb和sbb去控制MUX0的不同输入信号的选择，用于输出信号clk_out的相位选择；
当寄存器信号delay_sel<3>＝1时，输出信号clk_out输出与输入信号clkin相位相反的时钟，而当寄存器信号delay_sel<3>＝0时，输出信号clk_out输出与输入信号clkin相位相同的时钟；
其余3bit寄存器信号delay_sel<2:0>用于控制由8个NMOS管NM3<0:7>和8个PMOS管PM3<0:7>构成的8个CMOS开关，去选通不同的延时挡位输出；再经过反相器INV53和INV54延时，输出给两路选通的一端输入db或者经过反相器INV55输出给两路选通的另一端输入d，这里起延时作用的反相器INV53和INV54属于8个挡位共用，可以大大降低面积和功耗；具体实现中，本时钟延时结构的优点在于，由于延迟单元DELAY_UNIT的结构会随着延时时间增大时钟占空比减小，这里利用两个反相器INV构成的延时结构会随着延时时间增大时钟占空比增大的特点对其占空比方面进行补偿，这样既可以实现时钟延时多挡位调节，也可以使输出时钟有一个良好的占空比；
延迟单元DELAY_UNIT的电路结构如图5所示，由反相器INV58和INV59及MOS管电容NM4组成，其中：
NM4漏端与源端相连接于地GND，栅端连接反相器INV58的输出和反相器INV59的输入，作为MOS管电容使用。
所述列译码模块col_decoder_top中的16输出译码器电路结构如图6所示，由反相器和与非门组成，其中：
16输出译码器电路的低4bit输入信号d<3:0>依次对应于列地址dv_col_addr_o<3:0>，16输出译码器电路的高bit输入信号sel<0>对应于26个脉冲信号dv_col_self_o和col_self<0:24>；
如图7所示为16输出译码器的基本工作原理图，与传统的16输出译码器电路结构所不同，列地址dv_col_addr_o<3:0>采用内部取反的方式，减少列地址dv_col_addr_o<3:0>外部取反走线的数量，进而减小图像传感器中给列译码模块所使用的面积。
值得注意的是，本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。本文背景技术部分公开的信息仅仅旨在加深对本发明的总体背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。
Claims (5)
1.一种图像传感器的列译码器电路，其特征在于，所述电路包括同步缓冲选通模块，表示为col_decoder_buf_gating；以及列译码模块，表示为col_decoder_top，其中：
所述同步缓冲选通模块的输入信号为行同步dv_hsync、列地址dv_col_addr<3:0>、列时钟选通dv_col_clk_gating_sel、列时钟col_clk、列译码高位选通控制信号dv_col_self、以及延时寄存器delay_sel0<3:0>、delay_sel13:0>和delay_sel2<3:0>，且所述输入信号由外部数字电路提供；
所述同步缓冲选通模块的输出信号为列地址输出dv_col_addr<3:0>_o、列译码高位选通时钟col_self_clk和列译码高位选通控制输出信号dv_col_self_o，所述输出信号发送给所述列译码模块进行译码。
2.根据权利要求1所述图像传感器的列译码器电路，其特征在于，所述同步缓冲选通模块包括16分频器；锁存器LATCH1；三个时钟延时模块，分别表示为COL_CLK_DELAY0、COL_CLK_DELAY1<3:0>和COL_CLK_DELAY2；两个D触发器，分别表示为DFF0<3:0>和DFF1；NMOS管NM2；PMOS管PM2；与非门NAND0；CMOS开关管；CMOS开关控制信号产生电路，其中：
所述CMOS开关管由NM0与PM0及NM1与PM1组成；
所述CMOS开关控制信号产生电路由反相器INV50和INV51组成；
所述锁存器LATCH1用于消除时钟毛刺，输入信号列时钟选通信号dv_col_clk_gating_sel经反相器INV50和INV51后产生CMOS开关控制信号，当输入信号列时钟选通信号dv_col_clk_gating_sel＝1时，由NM0与PM0组成的CMOS开关管导通，而NM1与PM1组成的CMOS开关管关闭，列同步输出信号dv_hsync_o与列时钟输出信号col_clk_o进行与非操作产生列时钟选通信号col_clk_gating_ob，此时只有dv_hysnc_o为高电平时col_clk_o才有效；
当输入信号列时钟选通信号dv_col_clk_gating_sel＝1时，由NM0与PM0组成的CMOS开关管导通，列时钟选通信号col_clk_gating_ob只在dv_hsync_o为高时才有时钟，因此输入信号列时钟选通信号dv_col_clk_gating_sel＝1时能减小列时钟输出信号col_clk_o非有用时间的功耗，而当输入信号列时钟选通信号dv_col_clk_gating_sel＝0时为不省功耗模式；
列时钟选通信号col_clk_gating_ob用于在列译码模块开始译码之前给所述D触发器提供时钟同步数字电路送给的列地址和列译码高位选通控制信号，时钟延时模块COL_CLK_DELAY0用于对时钟信号的延时时间进行调整，以调整列选择与读出时钟的匹配关系，使得数据正确的读出给数字电路，同时该时钟延时模块COL_CLK_DELAY0还用于减小时钟信号占空比损失；
时钟延时模块COL_CLK_DELAY1<3:0>和COL_CLK_DELAY2用于调节列译码模块产生列地址的非交叠时间，以减小列译码模块产生的列地址有效脉宽损失；
三个时钟延时模块COL_CLK_DELAY0、COL_CLK_DELAY1<3:0>和COL_CLK_DELAY2的延时时间由4bit延时挡位选择寄存器信号delay_sel0/1/2<3:0>控制；
其中，时钟延时模块COL_CLK_DELAY1<3:0>的输出信号dv_col_addr_o<3:0>、时钟延时模块COL_CLK_DELAY2的输出信号dv_col_self_o、以及col_clk经过所述16分频器处理后的输出信号col_self_clk作为所述列译码模块的输入信号用于译码。
3.根据权利要求1所述图像传感器的列译码器电路，其特征在于，所述列译码模块col_decoder_top由移位寄存器和译码器组成，其中：
6个16输出译码器表示为col_decoder_16x0/1/2/3/4/5；5个并行32输出译码器表示为col_decoder_32x0/1<0:4>，同时每个32输出译码器都是由两个相同的16输出译码器组成；
所述列译码模块的译码采用高5位和低4位的方式，其中：
高5位由移位方式产生，即D触发器通过时钟信号col_self_clk_o对脉冲信号dv_col_self_o和col_self<0:23>依次分别移位，依次产生col_self<0:24>这25个脉冲信号，25个脉冲信号的高电平宽度为16个时钟周期；
低4位列地址信号dv_col_addr_o<3:0>由同步缓冲选通模块col_decoder_buf_gating提供，低4位列地址信号dv_col_addr_o<3:0>的周期与列时钟信号col_clk周期相等；
脉冲信号dv_col_self_o和另外25个脉冲信号col_self<0:24>，总计26个脉冲信号依次输入不同的16输出译码器，并与列地址dv_col_addr_o<3:0>进行译码，产生416个列选择。
4.根据权利要求1所述图像传感器的列译码器电路，其特征在于，时钟延时模块包括逻辑控制部分和延迟单元DELAY_UNIT，其中：
逻辑控制部分由4bit挡位可选，最高bit位delay_sel<3>通过反相器INV50和INV51产生控制信号sb和sbb去控制MUX0的不同输入信号的选择，用于输出信号clk_out的相位选择；
当delay_sel<3>＝1时，输出信号clk_out输出与输入信号clkin相位相反的时钟，而当delay_sel<3>＝0时，输出信号clk_out输出与输入信号clkin相位相同的时钟；
其余3bit寄存器信号delay_sel<2:0>用于控制由8个NMOS管NM3<0:7>和8个PMOS管PM3<0:7>构成的8个CMOS开关，去选通不同的延时挡位输出；再经过反相器INV53和INV54延时，输出给两路选通的一端输入db或者经过反相器INV55输出给两路选通的另一端输入d，这里起延时作用的反相器INV53和INV54属于8个挡位共用，能大大降低面积和功耗；
延迟单元DELAY_UNIT由反相器INV58和INV59及MOS管电容NM4组成，其中：
NM4漏端与源端相连接于地GND，栅端连接反相器INV58的输出和反相器INV59的输入，作为MOS管电容使用。
5.根据权利要求1所述图像传感器的列译码器电路，其特征在于，所述列译码模块col_decoder_top中的16输出译码器由反相器和与非门组成，其中：
16输出译码器电路的低4bit输入信号d<3:0>依次对应于列地址dv_col_addr_o<3:0>，16输出译码器电路的高bit输入信号sel<0>对应于26个脉冲信号dv_col_self_o和col_self<0:24>；
所述列地址dv_col_addr_o<3:0>采用内部取反的方式，减少列地址dv_col_addr_o<3:0>外部取反走线的数量，进而减小图像传感器中给列译码模块所使用的面积。
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