JP4058612B2 - クロック同期装置 - Google Patents
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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- Manipulation Of Pulses (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はクロック同期装置に関し、特に、２進加重コード（binary-weighted code）を温度計コード（thermometer code）に変換する変換手段を備えて、レジスタの数を減少させることによって漏洩電流を減少させることができるクロック同期装置に関する。
【０００２】
【従来の技術】
一般に、アナログ方式のクロック同期装置（遅延同期ループ（ＤＬＬ）又は位相同期ループ（ＰＬＬ））は、ディジタル方式に比べて小さい面積を占め、広い動作領域を有し、高い精密度と小さいジッタ特性を有するが、非常に大きいＤＣ電流を消費する欠点がある。
【０００３】
したがって、アナログ方式とディジタル方式が混在した方式が用いられるが、その方式の１つにディジタル／アナログ変換器（Digital to Analog Converter：ＤＡＣ）を用いる方法がある。
【０００４】
この方法は、外部クロック信号と内部コード値の位相差に応じたディジタルコード値を生成し、ディジタル／アナログ変換器（ＤＡＣ）を用いてディジタルコード値に応じたアナログ値（電圧又は電流）を生成してクロック同期装置（ＤＬＬ／ＰＬＬ）を制御する方法である。
【０００５】
図１は、従来技術の温度計コードディジタル／アナログ変換器（thermometer code ＤＡＣ）を用いるクロック同期装置の概略構成を示すブロック図である。
【０００６】
図１に示されているように、従来技術に係るクロック同期装置は、外部クロック信号ＥＣＬＫに応じて内部クロック信号ＩＣＬＫの位相を検出する位相検出部１と、位相検出部１の検出信号ＳＦＴＲ、ＳＦＴＬに応じて温度計コードＴＣを出力するレジスタ部２と、レジスタ部２の出力する温度計コードＴＣに対応する電圧ＶＯＵＴを発生するディジタル／アナログ変換部３と、ディジタル／アナログ変換部３の出力電圧ＶＯＵＴを利用して外部クロック信号ＥＣＬＫから内部クロック信号ＩＣＬＫを生成して出力するクロック同期制御部４とを備えて構成されている。
【０００７】
ここで、ディジタル／アナログ変換部３の出力端子には、一定の出力電圧ＶＯＵＴを維持するように負荷抵抗（図示せず）を接続する。
【０００８】
クロック同期制御部４は、遅延同期ループ回路（ＤＬＬ）に用いられる場合、電圧制御遅延ライン（voltage controlled delay line）によって構成され、位相同期ループ回路（ＰＬＬ）に用いられる場合、電圧制御発振器（voltage controlled oscillator）によって構成される。
【０００９】
ディジタル／アナログ変換部３のビット数が増加すると、レジスタ部２のシフトレジスタ（shift register）の数は２のべき乗で増加することになってチップ面積が増加し、これに伴って漏洩電流が増加する。
【００１０】
例えば、ディジタル／アナログ変換部３が６ビットで構成されている場合、レジスタ部２には６４個のシフトレジスタが必要である。
【００１１】
この問題を解決するために、温度計コードディジタル／アナログ変換器（thermometer code ＤＡＣ）の代わりに２進加重ディジタル／アナログ変換器（binary-weighted ＤＡＣ）を利用することができるが、その場合グリッチ（glitch）等により線形特性（linearity）及び単一特性（monotony）が低下するという新たな問題が発生する。
【００１２】
【発明が解決しようとする課題】
本発明の目的は、クロック同期装置に２進加重コードを温度計コードに変換する変換手段を装備してレジスタ数を減少させることによって、漏洩電流を減少させたクロック同期装置を提供することにある。
【００１３】
本発明に係るクロック同期装置は、外部クロック信号の位相と内部クロック信号の位相とを比較して該比較結果に応じた信号を出力する位相検出手段、該位相検出手段の出力信号に応じてＮ（但し、Ｎは自然数）ビットの２進コード値を出力する２進コード発生手段、該２進コード発生手段から出力される２進コード値を２ N ビットの温度計コード値に変換するコード変換手段、該コード変換手段から出力される温度計コード値に対応する電圧を出力するディジタル／アナログ変換手段、及び該ディジタル／アナログ変換手段から出力される電圧に応じて、前記外部クロック信号を利用して前記内部クロック信号を生成して出力するクロック同期制御手段を備えていることを特徴とする。
【００１４】
【発明の実施の形態】
以下、図面を参照し、本発明の実施の形態を詳しく説明する。
【００１５】
図２は、本発明の好ましい実施の形態に係るクロック同期装置の概略構成を示すブロック図である。
【００１６】
図２に示されているように、本実施の形態に係るクロック同期装置は、外部クロック信号ＥＣＬＫと内部クロック信号ＩＣＬＫとの位相を比較してその比較結果を出力する位相検出部１０と、位相検出部１０の出力信号ＩＮＣ、ＤＥＣ、ＨＯＬＤに応じて２進コード値ＢＣを出力する２進コード発生部２０と、２進コード発生部２０が出力する２進コード値ＢＣを温度計コード値ＴＣに変換するコード変換部５０と、コード変換部５０が出力する温度計コード値ＴＣに対応する電圧ＶＯＵＴを出力するディジタル／アナログ変換部３０と、ディジタル／アナログ変換部３０の出力電圧ＶＯＵＴに応じて外部クロック信号ＥＣＬＫを使用して内部クロック信号ＩＣＬＫを生成して出力するクロック同期制御部４０とを含んで構成されている。
【００１７】
ここで、ディジタル／アナログ変換部３０の出力端子には一定の出力電圧ＶＯＵＴを維持するように負荷抵抗（図示せず）が接続されている。
【００１８】
クロック同期制御部４０は、遅延同期ループ回路（ＤＬＬ）に用いられる場合、電圧制御遅延ライン（voltage controlled delay line）で構成され、位相同期ループ回路（ＰＬＬ）に用いられる場合、電圧制御発振器（voltage controlled oscillator）で構成されている。
【００１９】
位相検出部１０は、内部クロック信号ＩＣＬＫの位相が外部クロック信号ＥＣＬＫの位相より進んでいれば増加命令ＩＮＣを出力し、内部クロック信号ＩＣＬＫの位相が外部クロック信号ＥＣＬＫの位相より遅れていれば減少命令ＤＥＣを出力する。さらに、内部クロック信号ＩＣＬＫの位相と外部クロック信号ＥＣＬＫの位相が同じであれば、ホールド命令ＨＯＬＤを出力する。
【００２０】
２進コード発生部２０は、ディジタル／アナログ変換部３０が用いるビット数（２ N ）に対応する個数（Ｎ）のレジスタで構成されているレジスタブロック２１と、レジスタブロック２１のレジスタに貯蔵された値を位相検出部１０の出力信号ＩＮＣ、ＤＥＣ、ＨＯＬＤに応じて増加、減少又は維持するアップ／ダウンカウンター２２を装備している。
【００２１】
２進コード発生部２０のアップ／ダウンカウンター２２は、位相検出部１０が増加命令ＩＮＣを出力する場合、アップカウンターとして動作して現在レジスタブロック２１のレジスタに記録されている２進コード値を１ビット増加させ、位相検出部１０が減少命令ＤＥＣを出力する場合、ダウンカウンターとして動作して現在レジスタブロック２１のレジスタに記録されている２進コード値を１ビット減少させる。さらに、アップ／ダウンカウンター２２は、位相検出部１０がホールド命令ＨＯＬＤを出力する場合、動作せず現在レジスタブロック２１のレジスタに記録されている２進コード値をそのまま維持する。
【００２２】
２進コード発生部２０から出力された２進コード値ＢＣは、コード変換部５０により温度計コードＴＣに変換される。
【００２３】
図３は、コード変換部５０の詳細を示す回路図である。
【００２４】
図３に示されているように、コード変換部５０は２進コード発生部２０のＮビットの２進コード値ＢＣをデコードして２N個の値ＤＣを出力するデコーダ５１と、デコーダ５１の出力値を温度計コード値ＴＣに変換する温度計コード変換部５２とを装備している。
【００２５】
デコーダ５１は、Ｎビットの入力値ＢＣ＜Ｎ−１：０＞をデコードする２N個のＮＡＮＤゲートＮＤ０〜ＮＤｊから構成されている。ここで、ｊ＝２N−１である。
【００２６】
また、図３において、ＮＡＮＤゲートＮＤ０〜ＮＤｊへの入力信号を表わす０〜Ｎの数字の上のバー（￣）は、Ｎビットの入力値ＢＣ＜Ｎ−１：０＞の中の対応するビットが反転されて入力されることを表わしている。即ち、ＮＡＮＤゲートＮＤｉ（ｉ＝０〜ｊ）への２N個の入力信号は、１０進数であるｊ−ｉを２進数で表わした場合に、“１”のビットに対応する入力信号が反転されて入力され、“０”のビットに対応する入力信号はそのまま入力される。例えば、ＮＡＮＤゲートＮＤｊに対してはＢＣ＜Ｎ−１：０＞がそのまま入力され、ＮＡＮＤゲートＮＤ＜ｊ−１＞に対してはＢＣ０の反転信号及びＢＣ＜Ｎ−１：１＞が入力される。また、ＮＡＮＤゲートＮＤ＜ｊ−２＞に対してはＢＣ＜１：０＞の反転信号及びＢＣ＜Ｎ−１：２＞が入力される。ＮＡＮＤゲートＮＤ＜ｊ−３＞〜ＮＤ０に関しても同様である。
【００２７】
これによって、Ｎビットの入力値ＢＣ＜Ｎ−１：０＞が入力された場合、２N個のＮＡＮＤゲートＮＤ０〜ＮＤｊの内、ＢＣ＜Ｎ−１：０＞のビットパターによって表わされる１０進数Ｍよりも１だけ小さい番号のＮＡＮＤゲートＮＤ＜Ｍ−１＞の出力のみがローレベル、即ち“０”となり、その他のＮＡＮＤゲートＮＤｉ（ｉ≠Ｍ−１）の出力レベルはハイ、即ち“１”となる。従って、Ｎビットの入力値ＢＣ＜Ｎ−１：０＞のデコードが行われることとなる。
【００２８】
温度計コード変換部５２は、ｉ＝０〜ｊ−１に関して、デコーダ５１のＮＡＮＤゲートＮＤｉの出力値ＤＣｉ及びＮＡＮＤゲートＮＤ＜ｉ＋１＞の出力値ＤＣ＜ｉ＋１＞の否定論理積演算を行うＮＡＮＤゲートＮＤ１ｉと、ＮＡＮＤゲートＮＤ１ｉの出力値及び温度計コード値ＴＣ＜ｉ＋１＞の否定論理和演算を行うＮＯＲゲートＮＯＲｉと、ＮＯＲゲートＮＯＲｉの出力値を反転させて温度計コード値ＴＣｉを出力するインバータＩＮＶｉとを備えて構成されている。ここで、ｊ＝２N−１であり、ＮＡＮＤゲートＮＤ１ｊの入力端子の一方はハイレベルに設定され、ＮＯＲゲートＮＯＲｊの入力端子の一方はローレベルに設定されている。
【００２９】
図４は、本実施の形態に係るクロック同期装置の動作を示すタイミング図であり、２進コード値ＢＣが４ビットである場合について示している。ここで、Ｎ＝４、ｊ＝２N−１＝１５である。
【００３０】
図４において、ＢＣ＜３：０＞の波形は、ＢＣ＜３：０＞の表わす１０進数が“０”から“１”ずつ増加するように、左端の“００００”から右端の“１１１１”までビットパターンが変化している状態を示しており、ＴＣ＜１５：０＞は、ＢＣ＜３：０＞の変化に応じて温度計コード変換部５２から出力される１６ビットの温度計コード値ＴＣ＜１５：０＞を示している。
【００３１】
例えば、２進コード発生部２０の出力値である２進コード値ＢＣが“００１１”（図４において矢印で示されている左から４番目の縦列で表わされるビットパターン）である場合、コード変換部５０のデコーダ５１は２進コード値ＢＣをデコードしてデコード値ＤＣ０〜ＤＣｊとして“１１１１１１１１１１１１０１１１”を出力する。
【００３２】
コード変換部５０のデコーダ５１の出力値は、温度計コード変換部５２のＮＡＮＤゲートＮＤ１０〜ＮＤ１ｊの一方の入力端子に入力され、他方の入力端子には１つ上位のビットのデコード値が入力される。したがって、温度計コード変換部５２のＮＡＮＤゲートＮＤ１ｊ〜ＮＤ１０の出力値は“００００００００００００１１００”になる。
【００３３】
次いで、温度計コード変換部５２のＮＡＮＤゲートＮＤ１０〜ＮＤ１ｊの出力値がＮＯＲゲートＮＯＲ０〜ＮＯＲｊの一方の入力端子に入力され、他方の入力端子には１つ上位のビットの温度計コード出力値が入力され、インバータＩＮＶ０〜ＩＮＶｊにより反転されて“０００００００００００１１１１”である温度計コード値ＴＣ＜１５：０＞が出力される（図４参照）。
【００３４】
このようなコード変換方式は、一般的なコード変換方法に比べて短時間でコード変換を行うことができる。
【００３５】
コード変換部５０から出力される温度計コード値ＴＣは、ディジタル／アナログ変換部３０に入力され、温度計コード値ＴＣに対応する電圧ＶＯＵＴが生成される。そして、クロック同期制御部４０は、電圧ＶＯＵＴに応じて外部クロックＥＣＬＫを使用して、内部クロックＩＣＬＫを生成する。
【００３６】
以上において、本発明について、好ましい実施の形態を基に説明したが、上記した実施の形態は、例示を目的として開示されたものであり、当業者であれば、本発明に係る技術的思想の範囲内において、種々の改良、変更、付加等が可能であり、このような改良、変更等も、本発明の技術的範囲に属することは言うまでもない。
【００３７】
【発明の効果】
上記のように、本発明に係るクロック同期装置は、２進コードを温度計コードに変換する手段によってクロック同期装置を制御することができ、レジスタの数を減少させることができることから、漏洩電流及びチップ面積を減少させることができる効果を奏する。
【図面の簡単な説明】
【図１】 従来技術に係るクロック同期装置の概略構成を示すブロック図である。
【図２】 本発明の実施の形態に係るクロック同期装置の概略構成を示すブロック図である。
【図３】 図２に示したブロック図におけるコード変換部の回路図である。
【図４】 図３に示した回路図におけるシミュレーション結果を表わすタイミング図である。
【符号の説明】
１０ 位相検出部
２０ ２進コード発生部
２１ レジスタブロック
２２ アップ／ダウンカウンター
３０ ディジタル／アナログ変換部
４０ クロック同期制御部
５０ コード変換部
５１ デコーダ
５２ 温度計コード変換部
ＮＤ０〜ＮＤｊ、ＮＤ１０〜ＮＤ１ｊ ＮＡＮＤゲート
ＮＯＲ０〜ＮＯＲｊ ＮＯＲゲート
ＩＮＶ０〜ＩＮＶｊ インバータ
【発明の属する技術分野】
本発明はクロック同期装置に関し、特に、２進加重コード（binary-weighted code）を温度計コード（thermometer code）に変換する変換手段を備えて、レジスタの数を減少させることによって漏洩電流を減少させることができるクロック同期装置に関する。
【０００２】
【従来の技術】
一般に、アナログ方式のクロック同期装置（遅延同期ループ（ＤＬＬ）又は位相同期ループ（ＰＬＬ））は、ディジタル方式に比べて小さい面積を占め、広い動作領域を有し、高い精密度と小さいジッタ特性を有するが、非常に大きいＤＣ電流を消費する欠点がある。
【０００３】
したがって、アナログ方式とディジタル方式が混在した方式が用いられるが、その方式の１つにディジタル／アナログ変換器（Digital to Analog Converter：ＤＡＣ）を用いる方法がある。
【０００４】
この方法は、外部クロック信号と内部コード値の位相差に応じたディジタルコード値を生成し、ディジタル／アナログ変換器（ＤＡＣ）を用いてディジタルコード値に応じたアナログ値（電圧又は電流）を生成してクロック同期装置（ＤＬＬ／ＰＬＬ）を制御する方法である。
【０００５】
図１は、従来技術の温度計コードディジタル／アナログ変換器（thermometer code ＤＡＣ）を用いるクロック同期装置の概略構成を示すブロック図である。
【０００６】
図１に示されているように、従来技術に係るクロック同期装置は、外部クロック信号ＥＣＬＫに応じて内部クロック信号ＩＣＬＫの位相を検出する位相検出部１と、位相検出部１の検出信号ＳＦＴＲ、ＳＦＴＬに応じて温度計コードＴＣを出力するレジスタ部２と、レジスタ部２の出力する温度計コードＴＣに対応する電圧ＶＯＵＴを発生するディジタル／アナログ変換部３と、ディジタル／アナログ変換部３の出力電圧ＶＯＵＴを利用して外部クロック信号ＥＣＬＫから内部クロック信号ＩＣＬＫを生成して出力するクロック同期制御部４とを備えて構成されている。
【０００７】
ここで、ディジタル／アナログ変換部３の出力端子には、一定の出力電圧ＶＯＵＴを維持するように負荷抵抗（図示せず）を接続する。
【０００８】
クロック同期制御部４は、遅延同期ループ回路（ＤＬＬ）に用いられる場合、電圧制御遅延ライン（voltage controlled delay line）によって構成され、位相同期ループ回路（ＰＬＬ）に用いられる場合、電圧制御発振器（voltage controlled oscillator）によって構成される。
【０００９】
ディジタル／アナログ変換部３のビット数が増加すると、レジスタ部２のシフトレジスタ（shift register）の数は２のべき乗で増加することになってチップ面積が増加し、これに伴って漏洩電流が増加する。
【００１０】
例えば、ディジタル／アナログ変換部３が６ビットで構成されている場合、レジスタ部２には６４個のシフトレジスタが必要である。
【００１１】
この問題を解決するために、温度計コードディジタル／アナログ変換器（thermometer code ＤＡＣ）の代わりに２進加重ディジタル／アナログ変換器（binary-weighted ＤＡＣ）を利用することができるが、その場合グリッチ（glitch）等により線形特性（linearity）及び単一特性（monotony）が低下するという新たな問題が発生する。
【００１２】
【発明が解決しようとする課題】
本発明の目的は、クロック同期装置に２進加重コードを温度計コードに変換する変換手段を装備してレジスタ数を減少させることによって、漏洩電流を減少させたクロック同期装置を提供することにある。
【００１３】
本発明に係るクロック同期装置は、外部クロック信号の位相と内部クロック信号の位相とを比較して該比較結果に応じた信号を出力する位相検出手段、該位相検出手段の出力信号に応じてＮ（但し、Ｎは自然数）ビットの２進コード値を出力する２進コード発生手段、該２進コード発生手段から出力される２進コード値を２ N ビットの温度計コード値に変換するコード変換手段、該コード変換手段から出力される温度計コード値に対応する電圧を出力するディジタル／アナログ変換手段、及び該ディジタル／アナログ変換手段から出力される電圧に応じて、前記外部クロック信号を利用して前記内部クロック信号を生成して出力するクロック同期制御手段を備えていることを特徴とする。
【００１４】
【発明の実施の形態】
以下、図面を参照し、本発明の実施の形態を詳しく説明する。
【００１５】
図２は、本発明の好ましい実施の形態に係るクロック同期装置の概略構成を示すブロック図である。
【００１６】
図２に示されているように、本実施の形態に係るクロック同期装置は、外部クロック信号ＥＣＬＫと内部クロック信号ＩＣＬＫとの位相を比較してその比較結果を出力する位相検出部１０と、位相検出部１０の出力信号ＩＮＣ、ＤＥＣ、ＨＯＬＤに応じて２進コード値ＢＣを出力する２進コード発生部２０と、２進コード発生部２０が出力する２進コード値ＢＣを温度計コード値ＴＣに変換するコード変換部５０と、コード変換部５０が出力する温度計コード値ＴＣに対応する電圧ＶＯＵＴを出力するディジタル／アナログ変換部３０と、ディジタル／アナログ変換部３０の出力電圧ＶＯＵＴに応じて外部クロック信号ＥＣＬＫを使用して内部クロック信号ＩＣＬＫを生成して出力するクロック同期制御部４０とを含んで構成されている。
【００１７】
ここで、ディジタル／アナログ変換部３０の出力端子には一定の出力電圧ＶＯＵＴを維持するように負荷抵抗（図示せず）が接続されている。
【００１８】
クロック同期制御部４０は、遅延同期ループ回路（ＤＬＬ）に用いられる場合、電圧制御遅延ライン（voltage controlled delay line）で構成され、位相同期ループ回路（ＰＬＬ）に用いられる場合、電圧制御発振器（voltage controlled oscillator）で構成されている。
【００１９】
位相検出部１０は、内部クロック信号ＩＣＬＫの位相が外部クロック信号ＥＣＬＫの位相より進んでいれば増加命令ＩＮＣを出力し、内部クロック信号ＩＣＬＫの位相が外部クロック信号ＥＣＬＫの位相より遅れていれば減少命令ＤＥＣを出力する。さらに、内部クロック信号ＩＣＬＫの位相と外部クロック信号ＥＣＬＫの位相が同じであれば、ホールド命令ＨＯＬＤを出力する。
【００２０】
２進コード発生部２０は、ディジタル／アナログ変換部３０が用いるビット数（２ N ）に対応する個数（Ｎ）のレジスタで構成されているレジスタブロック２１と、レジスタブロック２１のレジスタに貯蔵された値を位相検出部１０の出力信号ＩＮＣ、ＤＥＣ、ＨＯＬＤに応じて増加、減少又は維持するアップ／ダウンカウンター２２を装備している。
【００２１】
２進コード発生部２０のアップ／ダウンカウンター２２は、位相検出部１０が増加命令ＩＮＣを出力する場合、アップカウンターとして動作して現在レジスタブロック２１のレジスタに記録されている２進コード値を１ビット増加させ、位相検出部１０が減少命令ＤＥＣを出力する場合、ダウンカウンターとして動作して現在レジスタブロック２１のレジスタに記録されている２進コード値を１ビット減少させる。さらに、アップ／ダウンカウンター２２は、位相検出部１０がホールド命令ＨＯＬＤを出力する場合、動作せず現在レジスタブロック２１のレジスタに記録されている２進コード値をそのまま維持する。
【００２２】
２進コード発生部２０から出力された２進コード値ＢＣは、コード変換部５０により温度計コードＴＣに変換される。
【００２３】
図３は、コード変換部５０の詳細を示す回路図である。
【００２４】
図３に示されているように、コード変換部５０は２進コード発生部２０のＮビットの２進コード値ＢＣをデコードして２N個の値ＤＣを出力するデコーダ５１と、デコーダ５１の出力値を温度計コード値ＴＣに変換する温度計コード変換部５２とを装備している。
【００２５】
デコーダ５１は、Ｎビットの入力値ＢＣ＜Ｎ−１：０＞をデコードする２N個のＮＡＮＤゲートＮＤ０〜ＮＤｊから構成されている。ここで、ｊ＝２N−１である。
【００２６】
また、図３において、ＮＡＮＤゲートＮＤ０〜ＮＤｊへの入力信号を表わす０〜Ｎの数字の上のバー（￣）は、Ｎビットの入力値ＢＣ＜Ｎ−１：０＞の中の対応するビットが反転されて入力されることを表わしている。即ち、ＮＡＮＤゲートＮＤｉ（ｉ＝０〜ｊ）への２N個の入力信号は、１０進数であるｊ−ｉを２進数で表わした場合に、“１”のビットに対応する入力信号が反転されて入力され、“０”のビットに対応する入力信号はそのまま入力される。例えば、ＮＡＮＤゲートＮＤｊに対してはＢＣ＜Ｎ−１：０＞がそのまま入力され、ＮＡＮＤゲートＮＤ＜ｊ−１＞に対してはＢＣ０の反転信号及びＢＣ＜Ｎ−１：１＞が入力される。また、ＮＡＮＤゲートＮＤ＜ｊ−２＞に対してはＢＣ＜１：０＞の反転信号及びＢＣ＜Ｎ−１：２＞が入力される。ＮＡＮＤゲートＮＤ＜ｊ−３＞〜ＮＤ０に関しても同様である。
【００２７】
これによって、Ｎビットの入力値ＢＣ＜Ｎ−１：０＞が入力された場合、２N個のＮＡＮＤゲートＮＤ０〜ＮＤｊの内、ＢＣ＜Ｎ−１：０＞のビットパターによって表わされる１０進数Ｍよりも１だけ小さい番号のＮＡＮＤゲートＮＤ＜Ｍ−１＞の出力のみがローレベル、即ち“０”となり、その他のＮＡＮＤゲートＮＤｉ（ｉ≠Ｍ−１）の出力レベルはハイ、即ち“１”となる。従って、Ｎビットの入力値ＢＣ＜Ｎ−１：０＞のデコードが行われることとなる。
【００２８】
温度計コード変換部５２は、ｉ＝０〜ｊ−１に関して、デコーダ５１のＮＡＮＤゲートＮＤｉの出力値ＤＣｉ及びＮＡＮＤゲートＮＤ＜ｉ＋１＞の出力値ＤＣ＜ｉ＋１＞の否定論理積演算を行うＮＡＮＤゲートＮＤ１ｉと、ＮＡＮＤゲートＮＤ１ｉの出力値及び温度計コード値ＴＣ＜ｉ＋１＞の否定論理和演算を行うＮＯＲゲートＮＯＲｉと、ＮＯＲゲートＮＯＲｉの出力値を反転させて温度計コード値ＴＣｉを出力するインバータＩＮＶｉとを備えて構成されている。ここで、ｊ＝２N−１であり、ＮＡＮＤゲートＮＤ１ｊの入力端子の一方はハイレベルに設定され、ＮＯＲゲートＮＯＲｊの入力端子の一方はローレベルに設定されている。
【００２９】
図４は、本実施の形態に係るクロック同期装置の動作を示すタイミング図であり、２進コード値ＢＣが４ビットである場合について示している。ここで、Ｎ＝４、ｊ＝２N−１＝１５である。
【００３０】
図４において、ＢＣ＜３：０＞の波形は、ＢＣ＜３：０＞の表わす１０進数が“０”から“１”ずつ増加するように、左端の“００００”から右端の“１１１１”までビットパターンが変化している状態を示しており、ＴＣ＜１５：０＞は、ＢＣ＜３：０＞の変化に応じて温度計コード変換部５２から出力される１６ビットの温度計コード値ＴＣ＜１５：０＞を示している。
【００３１】
例えば、２進コード発生部２０の出力値である２進コード値ＢＣが“００１１”（図４において矢印で示されている左から４番目の縦列で表わされるビットパターン）である場合、コード変換部５０のデコーダ５１は２進コード値ＢＣをデコードしてデコード値ＤＣ０〜ＤＣｊとして“１１１１１１１１１１１１０１１１”を出力する。
【００３２】
コード変換部５０のデコーダ５１の出力値は、温度計コード変換部５２のＮＡＮＤゲートＮＤ１０〜ＮＤ１ｊの一方の入力端子に入力され、他方の入力端子には１つ上位のビットのデコード値が入力される。したがって、温度計コード変換部５２のＮＡＮＤゲートＮＤ１ｊ〜ＮＤ１０の出力値は“００００００００００００１１００”になる。
【００３３】
次いで、温度計コード変換部５２のＮＡＮＤゲートＮＤ１０〜ＮＤ１ｊの出力値がＮＯＲゲートＮＯＲ０〜ＮＯＲｊの一方の入力端子に入力され、他方の入力端子には１つ上位のビットの温度計コード出力値が入力され、インバータＩＮＶ０〜ＩＮＶｊにより反転されて“０００００００００００１１１１”である温度計コード値ＴＣ＜１５：０＞が出力される（図４参照）。
【００３４】
このようなコード変換方式は、一般的なコード変換方法に比べて短時間でコード変換を行うことができる。
【００３５】
コード変換部５０から出力される温度計コード値ＴＣは、ディジタル／アナログ変換部３０に入力され、温度計コード値ＴＣに対応する電圧ＶＯＵＴが生成される。そして、クロック同期制御部４０は、電圧ＶＯＵＴに応じて外部クロックＥＣＬＫを使用して、内部クロックＩＣＬＫを生成する。
【００３６】
以上において、本発明について、好ましい実施の形態を基に説明したが、上記した実施の形態は、例示を目的として開示されたものであり、当業者であれば、本発明に係る技術的思想の範囲内において、種々の改良、変更、付加等が可能であり、このような改良、変更等も、本発明の技術的範囲に属することは言うまでもない。
【００３７】
【発明の効果】
上記のように、本発明に係るクロック同期装置は、２進コードを温度計コードに変換する手段によってクロック同期装置を制御することができ、レジスタの数を減少させることができることから、漏洩電流及びチップ面積を減少させることができる効果を奏する。
【図面の簡単な説明】
【図１】 従来技術に係るクロック同期装置の概略構成を示すブロック図である。
【図２】 本発明の実施の形態に係るクロック同期装置の概略構成を示すブロック図である。
【図３】 図２に示したブロック図におけるコード変換部の回路図である。
【図４】 図３に示した回路図におけるシミュレーション結果を表わすタイミング図である。
【符号の説明】
１０ 位相検出部
２０ ２進コード発生部
２１ レジスタブロック
２２ アップ／ダウンカウンター
３０ ディジタル／アナログ変換部
４０ クロック同期制御部
５０ コード変換部
５１ デコーダ
５２ 温度計コード変換部
ＮＤ０〜ＮＤｊ、ＮＤ１０〜ＮＤ１ｊ ＮＡＮＤゲート
ＮＯＲ０〜ＮＯＲｊ ＮＯＲゲート
ＩＮＶ０〜ＩＮＶｊ インバータ
Claims (6)
- 外部クロック信号の位相と内部クロック信号の位相とを比較して該比較結果に応じた信号を出力する位相検出手段、
該位相検出手段の出力信号に応じてＮ（但し、Ｎは自然数）ビットの２進コード値を出力する２進コード発生手段、
該２進コード発生手段から出力される２進コード値を２ N ビットの温度計コード値に変換するコード変換手段、
該コード変換手段から出力される温度計コード値に対応する電圧を出力するディジタル／アナログ変換手段、及び
該ディジタル／アナログ変換手段から出力される電圧に応じて、前記外部クロック信号を利用して前記内部クロック信号を生成して出力するクロック同期制御手段を備えていることを特徴とするクロック同期装置。 - 前記２進コード発生手段は、
Ｎ個のレジスタを装備しているレジスタブロック、及び
該レジスタブロックのレジスタに記録されている値を、前記位相検出手段の出力信号に従って増加、減少又は維持するアップ／ダウンカウンターを備えていることを特徴とする請求項１に記載のクロック同期装置。 - 前記位相検出手段は、
前記内部クロック信号の位相が前記外部クロック信号の位相よりも進んでいる場合、前記２進コード発生手段の前記アップ／ダウンカウンターがアップカウンターとして動作して前記レジスタブロックの前記レジスタに記録されている２進コード値を１だけ増加させるための増加命令を出力し、
前記内部クロック信号の位相が前記外部クロック信号の位相よりも遅れている場合、前記２進コード発生手段の前記アップ／ダウンカウンターがダウンカウンターとして動作して前記レジスタブロックの前記レジスタに記録されている２進コード値を１だけ減少させるための減少命令を出力し、
前記内部クロック信号の位相と前記外部クロック信号の位相が同じである場合、前記２進コード発生手段の前記アップ／ダウンカウンターが動作せず前記レジスタブロックの前記レジスタに記録されている２進コード値を維持させるためのホールド命令を出力することを特徴とする請求項２に記載のクロック同期装置。 - 前記コード変換手段は
前記２進コード発生手段から出力されるＮビットの前記２進コード値をデコードして２N個の値を出力するデコーダ、及び
該デコーダの出力値を前記温度計コード値に変換する温度計コード変換手段を備えていることを特徴とする請求項１に記載のクロック同期装置。 - 前記温度計コード変換手段は、
前記デコーダの出力値がそれぞれ一方の入力端子に入力され、他方の入力端子には前記一方の入力端子に入力される前記デコーダの出力値よりも１ビット上位のデコーダの出力値が入力され、これらの入力される値の否定論理積演算を行う複数のＮＡＮＤゲート、
これらＮＡＮＤゲートの出力値がそれぞれ一方の入力端子に入力され、他方の入力端子には対応する前記温度計コード値よりも１ビット上位の温度計コード値が入力され、これらの入力される値の否定論理和演算を行う複数のＮＯＲゲート、及び
複数の前記ＮＯＲゲートの出力値を反転させ、前記温度計コード値を出力する複数のインバータを備えていることを特徴とする請求項４に記載のクロック同期装置。 - 前記クロック同期制御手段は、
遅延同期ループ回路（ＤＬＬ）に用いられる場合、電圧制御遅延ラインによって構成され、位相同期ループ回路（ＰＬＬ）に用いられる場合、電圧制御発振器によって構成されることを特徴とする請求項１に記載のクロック同期装置。
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