KR102276893B1

KR102276893B1 - 축차 근사 레지스터 아날로그 디지털 변환기와 이를 포함하는 반도체 장치

Info

Publication number: KR102276893B1
Application number: KR1020150135483A
Authority: KR
Inventors: 백승엽; 신은석; 최병주
Original assignee: 삼성전자주식회사
Priority date: 2015-09-24
Filing date: 2015-09-24
Publication date: 2021-07-12
Also published as: US20170093418A1; KR20170036387A; US9755657B2

Abstract

비동기 SAR ADC가 개시된다. 상기 비동기 SAR ADC는 샘플링 클락 신호와 제어 코드에 기초하여 주파수를 결정하고, 상기 결정된 주파수에 대응하는 출력 클락 신호를 생성하는 링 오실레이터와, 상기 출력 클락 신호의 주파수에 기초하여 상기 제어 코드를 생성하는 컨트롤러를 포함한다.

Description

축차 근사 레지스터 아날로그 디지털 변환기와 이를 포함하는 반도체 장치{SUCCESSIVE APPROXIMATION REGISTER ANALOG-TO-DIGITAL CONVERTER AND SEMICONDUCTOR DEVICE HAVING SAME}

본 발명의 개념에 따른 실시 예는 전자 회로에 관한 것으로, 특히 비동기 축차 근사 레지스터 아날로그-디지털 변환기(asynchronous successive approximation register analog-to-digital converter(SAR ADC)와 이를 포함하는 반도체 장치에 관한 것이다.

아날로그-디지털 변환기(analog-digital converter(ADC))는 아날로그 신호를 디지털 신호로 변환하기 위한 장치이다. SAR ADC는 축차 근사 레지스터(SAR)를 포함하고, 상기 SAR ADC는 복수의 비트들을 포함하는 디지털 코드를 상위 비트로부터 순차적으로 증가(또는 감소)시키면서 조합하여 이를 아날로그 신호와 비교함으로써, 아날로그 입력 신호에 근사화되도록 한다. 그 중 비동기 SAR ADC는 외부에서 인가되는 샘플링 클락에 기초하여 ADC 내부에서 생성한 동작 클락에 따라 작동하는 SAR ADC을 의미하는 것으로서, 외부에서 동작 클락이 들어오는 동기 SAR ADC와 구별된다.

비동기 SAR ADC는 내부 클락을 사용하기 때문에, 비교기에서 기준 전압(Vref)과 입력 전압(Vin)을 비교시 준안정성이 발생할 수 있다. 또한, 비동기 SAR ADC의 준안정성을 해결하기 위해 링 발진기(ring oscillator)를 설계할 경우, 공정, 전압 및 온도(process, voltage and temperature(PVT))에 의해 동작 주파수가 빨라지거나 느려져 ADC의 선형성이 저하될 수 있다.

본 발명이 이루고자 하는 기술적인 과제는 비동기 SAR ADC 작동시 발생할 수 있는 준안정성 문제를 해결하기 위한 링 발진기를 제공하고, PVT 변화에 의해 빨라지거나 느려진 링 발진기의 클락을 원하는 주파수로 작동하도록 하여 PVT 변화에 의한 성능 저하를 막는 내부 클락 시스템 및 이를 이용하는 비동기 SAR ADC를 제공하는 것이다.

본 발명의 실시 예에 따른 축차 근사 레지스터 아날로그-디지털 변환기는 샘플링 클락 신호와 제1제어 코드에 기초하여 주파수를 결정하고, 결정된 주파수를 갖는 출력 클락 신호를 생성하는 링 오실레이터와, 상기 출력 클락 신호의 토글링 횟수를 카운트한 카운트 값에 기초하여 상기 제1제어 코드를 생성하는 컨트롤러를 포함한다.

상기 컨트롤러는 상기 카운트 값에 기초하여 제2제어 코드를 생성하는 코드 생성기와, 상기 제2제어 코드를 저장하고, 상기 링 오실레이터로 상기 제2제어 코드에 상응하는 제1제어 코드를 출력하는 스위치 제어 레지스터를 포함한다.

상기 코드 생성기는 상기 카운트 값이 기준 카운트 값보다 클 때, 상기 주파수의 감소를 제어하는 상기 제2제어 코드를 생성하고, 상기 카운트 값이 상기 기준 카운트 값보다 작을 때, 상기 주파수의 증가를 제어하는 상기 제2제어 코드를 생성한다.

상기 링 오실레이터는 상기 샘플링 클락 신호와 피드백 클락 신호를 이용하여 상기 출력 클락 신호를 생성하는 출력 클락 신호 생성 회로와, 상기 피드백 클락 신호를 생성하는 피드백 회로와, 상기 제1제어 코드에 기초하여 상기 출력 클락 신호의 지연을 조절하고, 지연 조절된 출력 클락 신호를 상기 피드백 회로로 출력하는 지연 조절 회로를 포함한다.

상기 지연 조절 회로는 상기 제1제어 코드를 디코드하고 디코드된 제어 코드를 생성하는 디코더와, 상기 출력 클락 신호를 이용하여 서로 다른 지연을 갖는 복수의 지연 클락 신호들을 생성하고, 상기 디코드된 제어 코드에 기초하여 상기 복수의 지연 클락 신호들 중에서 어느 하나를 상기 지연 조절된 출력 클락 신호로서 출력하는 지연 회로를 포함한다.

상기 링 오실레이터는 상기 출력 클락 신호를 이용하여 서로 다른 지연을 갖는 제1클락 신호와 제2클락 신호를 생성하는 출력 회로를 더 포함한다. 상기 지연 회로는 인버터 체인, 전류 조정 딜레이 라인, 및 전류 스타브드 딜레이 라인 중에서 어느 하나로 구현된다.

상기 축차 근사 레지스터 아날로그-디지털 변환기는 입력 전압을 샘플링하고, 기준 전압 제어 코드에 포함된 복수의 비트들 각각에 따라 결정된 전압들 각각과 샘플된 전압을 이용하여 제1기준 전압을 생성하고, 상기 제1기준 전압과 상기 샘플된 전압을 이용하여 아날로그 출력 전압을 생성하는 디지털-아날로그 변환기와, 상기 제1클락 신호를 이용하여 상기 아날로그 출력 전압을 증폭하는 증폭기와, 상기 증폭기의 출력 전압과 제2기준 전압을 비교하고 비교 신호를 생성하는 비교기와, 타이밍 정보 신호에 응답하여 상기 기준 전압 제어 코드를 생성하는 SAR 로직 회로를 더 포함한다.

상기 축차 근사 레지스터 아날로그-디지털 변환기는 상기 카운트 값에 기초하여 상기 기준 전압 제어 코드에 포함된 상기 비트들 중에서 몇 번째 비트가 처리되어야 할지를 결정하고, 상기 타이밍 정보 신호를 생성하는 디지털 로직 회로를 더 포함한다.

본 발명의 실시 예에 따른 반도체 장치는 입력 전압을 생성하는 신호 생성기와, 제1클락 신호, 제2클락 신호, 및 타이밍 정보 신호를 이용하여, 상기 입력 전압을 디지털 출력 신호로 변환하는 축차 근사 레지스터 아날로그-디지털 변환기(SAR ADC)와, 상기 디지털 출력 신호를 처리하는 디지털 신호 처리 회로를 포함한다. 상기 SAR ADC는 샘플링 클락 신호와 제1제어 코드에 기초하여 주파수를 결정하고, 결정된 주파수를 갖는 출력 클락 신호를 생성하는 링 오실레이터와, 상기 출력 클락 신호의 주파수에 기초하여 상기 제1제어 코드를 생성하는 컨트롤러를 포함한다.

상기 제1제어 코드에 포함된 비트들의 개수는 상기 디코드된 제어 코드에 포함된 비트들의 개수보다 적다.

본 발명의 실시 예에 따른 비동기 SAR ADC는, 링 오실레이터를 이용함으로써 준안정성 문제가 발생하더라도 변환 동작을 지속할 수 있고, 상기 링 오실레이터의 지연 정도를 조정함으로써 PVT에 의한 오차를 줄이는 효과가 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 축차 근사 레지스터 아날로그-디지털 변환기(SAR ADC)의 블록도이다.
도 2는 도 1에 도시된 내부 클락 시스템의 세부 블록도이다.
도 3은 도 2에 도시된 링 오실레이터의 회로도이다.
도 4는 샘플링 클락 신호의 구간별 작동을 나타낸다.
도 5는 도 1에 도시된 내부 클락 시스템의 작동을 설명하는 플로우 차트이다.
도 6은 도 1에 도시된 SAR ADC를 포함하는 반도체 장치의 블록도이다.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.

본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.

제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.

어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.

도 1은 본 발명의 실시 예에 따른 축차 근사 레지스터 아날로그-디지털 변환기의 블록도이다. 도 1을 참조하면, 축차 근사 레지스터 아날로그-디지털 변환기(successive approximation register analog-to-digital converter(SAR ADC); 10)는 디지털-아날로그 변환기(digital-to-analog converter(DAC); 100), 비교 회로(105), SAR 로직 회로(130), 및 내부 클락 시스템 (140)을 포함할 수 있다.

DAC(100)는 입력 전압(Vin), 기준 전압(Vref) 및 접지 전압(GND)을 수신하고, 샘플링 구간 동안 입력 전압(Vin)을 샘플링할 수 있다. DAC(100)는 기준 전압 제어 코드(CONT_REF)에 포함된 복수의 비트들에 따라 제1기준 전압을 생성하고, 상기 제1기준 전압과 상기 샘플된 입력 전압을 이용하여 아날로그 출력 전압(Vdac)을 생성할 수 있다.

DAC(100)는 복수의 커패시터들(또는 저항들)과 복수의 스위치들을 포함할 수 있다. 상기 복수의 커패시터들 각각의 제1노드(또는 제1전극)는 서로 접속된다. 상기 복수의 커패시터들 각각의 제2노드(또는 제2전극)은 상기 복수의 스위치들 각각과 직렬로 접속된다.

기준 전압 제어 코드(CONT_REF)는 복수의 비트들을 포함하고, 상기 복수의 비트들 각각은 상기 복수의 스위치들 각각의 스위칭을 제어한다. 상기 복수의 비트들 각각의 레벨에 따라 상기 복수의 스위치들 각각은 입력 전압(Vin), 기준 전압 (Vref) 및 그라운드 전압(GND) 중에서 어느 하나에 접속될 수 있다. 상기 스위칭 작동에 의해, DAC(100) 내부 전압, 즉 제1기준 전압의 레벨은 조절될 수 있다.

DAC(100)는 입력 전압(Vin)과 제1기준 전압을 연산하고, 연산 결과에 해당하는 아날로그 출력 전압(Vdac)을 생성할 수 있다. 상기 연산은 덧셈 또는 뺄셈일 수 있으나 이에 한정되는 것은 아니다.

예컨대, 아날로그 출력 전압(Vdac)은 입력 전압(Vin)의 부호와 제1기준 전압)의 부호가 같을 때 수학식 1과 같이 계산될 수 있다.

[수학식 1]

Vdac = Vin - Vref1

여기서, Vref1은 제1기준 전압을 나타낸다.

아날로그 출력 전압(Vdac)은 입력 전압(Vin)의 부호와 제1기준 전압의 부호가 다를 때 수학식 2와 같이 계산될 수 있다.

[수학식 2]

Vdac = Vin + Vref1

비교 회로(105)는 증폭기(110)와 비교기(120)를 포함할 수 있다. 비교 회로 (105)는 아날로그 출력 전압(Vdac)을 증폭하고, 증폭된 아날로그 출력 전압과 제2기준 전압(Vref2)을 비교하고, 비교 결과에 따라 비교 신호(COMP)를 출력할 수 있다. 예컨대, 제2기준 전압(Vref2)은 접지 전압(GND)일 수 있으나 이에 한정되는 것은 아니다. 따라서, 제2기준 전압(Vref2)은 접지 전압(GND) 이외의 DC 전압일 수 있다.

증폭기(110)는, 제1클락 신호(CLK_1)에 따라, DAC(100)로부터 출력된 아날로그 출력 전압(Vdac)을 증폭하고 증폭 전압(Vamp)을 출력할 수 있다.

증폭기(110)는 제1클락 신호(CLK_1)의 상승 에지(rising edge)에 응답하여 작동할 수 있고, 하강 에지(falling edge)에 응답하여 작동할 수도 있다.

증폭기(110)의 증폭 전압(Vamp)은 수학식 3과 같이 표현될 수 있다.

[수학식 3]

Vamp = A * Vdac

여기서, A는 증폭기(110)의 이득(gain)을 의미할 수 있다.

실시 예들에 따라, 증폭기(110)는 차동 증폭기, 비-반전(non-inverting) 증폭기, 또는 반전 증폭기로 구현될 수 있으나 이에 한정되는 것은 아니다.

본 발명의 상세한 설명에서는 비교 회로(105)는 증폭기(110)를 포함하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 즉, 실시 예에 따라, 비교 회로(105)는 증폭기(110)를 포함하지 않을 수 있다. 상기와 같은 경우, DAC(100)로부터 출력된 아날로그 출력 전압(Vdac)은 증폭되지 않고 비교기(120)로 전송될 수 있다. 또한, 비교기(120)는, 제2클락 신호(CLK_2)에 응답하여, 아날로그 출력 전압(Vdac)과 제2기준 전압(Vref2)을 비교하고 비교 신호(COMP)를 출력할 수 있고, 링 오실레이터(200)는 제1클락 신호(CLK_1)를 출력하지 않고 제2클락 신호(CLK_2)만을 비교기(120)로 출력할 수 있다.

비교기(120)는, 제2클락 신호(CLK_2)에 응답하여, 증폭 전압(Vamp)과 제2기준 전압(Vref2)을 비교하고 비교 신호(COMP)를 출력할 수 있다.

증폭 전압(Vamp)이 제2기준 전압(Vref2)과 같거나 클 때, 비교기(120)는 하이 레벨(실시 예에 따라서는 로우 레벨)을 갖는 비교 신호(COMP)를 출력할 수 있다. 증폭 전압(Vamp)이 제2기준 전압(Vref2)보다 작을 때, 비교기(120)는 로우 레벨(실시 예에 따라서는 하이 레벨)을 갖는 비교 신호(COMP)를 출력할 수 있다.

증폭 전압(Vamp)과 제2기준 전압(Vref2)이 같거나 유사할 때, 비교기(120)는 일정 시간 동안 리셋 상태를 유지할 수 있다. 이러한 상태를 준안정(metastable) 상태라고도 할 수 있다.

실시 예들에 따라, 비교기(120)의 상태가 준안정 상태로 되었을 때, SAR ADC (10)는 아날로그-디지털 변환을 계속 수행할 수 있다. 실시 예들에 따라, 비교기(120)의 상태가 준안정 상태로 되었을 때, SAR ADC(10)는 아날로그-디지털 변환을 종료시킬 수 있다.

비교기(120)는 제2클락 신호(CLK_2)의 상승 에지에 응답하여 작동할 수 있고, 하강 에지에 응답하여 작동할 수도 있다. 실시 예들에 따라, 제2클락 신호 (CLK_2)의 위상은 제1클락 신호(CLK_1)의 위상 보다 느리다.

SAR 로직 회로(130)는, 타이밍 생성기(300)로부터 출력된 타이밍 정보 신호(TIS)에 응답하여, 기준 전압 제어 코드(CONT_REF)에 포함된 복수의 비트들 중에서 몇 번째 비트를 처리해야 할지를 결정할 수 있다. SAR 로직 회로(130)는, 타이밍 정보 신호(TIS)와 비교 신호(COMP)에 따라 결정된 기준 전압 제어 코드(CONT_REF)를 DAC(100)로 전송할 수 있다.

SAR 로직 회로(130)는 도시되지 않은 메모리 소자를 포함할 수 있다. 메모리 소자는 아날로그-디지털 변환의 각 루프(loop)마다 출력된 비교 신호(COMP)를 순차적으로 저장할 수 있다. SAR 로직 회로(130)는, 상기 아날로그-디지털 변환이 끝났을 때, 상기 순차적으로 저장된 비교 신호를 디지털 출력 신호 (DATA)로서 출력할 수 있다.

비교 신호(COMP)의 레벨이 하이(또는 로직 1) 일 때, 예컨대, DAC(100)에서 샘플된 입력 전압이 제1기준 전압보다 클 때, SAR 로직 회로(130)는 제1기준 전압의 레벨보다 높은 레벨을 갖는 전압이 다음 루프(next loop)에서 제1기준 전압이 되도록 기준 전압 제어 코드(CONT_REF)를 생성할 수 있다.

비교 신호(COMP)의 레벨이 로우(또는 로직 0) 일 때, 예컨대, DAC(100)에서 샘플된 입력 전압이 제1기준 전압보다 작을 때, SAR 로직 회로(130)는 제1기준 전압의 레벨보다 낮은 레벨을 갖는 전압이 다음 루프의 제1기준 전압이 되도록 기준 전압 제어 코드(CONT_REF)를 생성할 수 있다.

내부 클락 시스템(140)은, 샘플링 클락 신호(CLK_S)를 이용하여, SAR ADC(10) 내부에서 사용되는 클락 신호들(CLK_1과 CLK_2)과 SAR ADC(10)의 작동을 위한 타이밍 정보 신호(TIS)를 생성할 수 있다. 내부 클락 시스템(140)은 제1클락 신호(CLK_1)를 증폭기(110)로 출력하고, 제2클락 신호(CLK_2)를 비교기(120)로 출력하고, 타이밍 정보 신호(TIS)를 SAR 로직 회로(130)로 출력할 수 있다.

내부 클락 시스템(140)은 링 오실레이터(200), 타이밍 생성기(300)와 컨트롤러(400)를 포함할 수 있다. 내부 클락 시스템(140)은 내부 클락 신호 생성기를 의미할 수 있다.

링 오실레이터(200)는, 샘플링 클락 신호(CLK_S)와 제어 코드(CODE)를 이용하여, 제1클락 신호(CLK_1), 제2클락 신호(CLK_2) 및 출력 클락 신호(CLK_O)를 생성할 수 있다. 링 오실레이터(200)는 제1클락 신호(CLK_1)를 증폭기(110)로 출력하고, 제2클락 신호(CLK_2)를 비교기(120)로 출력하고, 출력 클락 신호(CLK_O)를 타이밍 생성기(300)로 출력할 수 있다.

링 오실레이터(200)는 비교기(120)로부터 출력된 신호에 응답하여 작동을 하지 않으므로, 비교기(120)의 상태가 준안정 상태일지라도, 비교기(120)의 상태와 무관하게 출력 클락 신호(CLK_O)를 생성할 수 있다. 따라서, SAR ADC(10)는 아날로드-디지털 변환 작동을 계속 수행할 수 있다.

타이밍 생성기(300)는 링 오실레이터(200)로부터 출력 클락 신호(CLK_O)를 수신하고, 샘플링 클락 신호(CLK_S)의 변환 구간 동안, 출력 클락 신호(CLK_O)의 토글링 횟수를 카운트하여 카운트 값(CNT)을 생성하고, 생성한 카운트 값(CNT)을 컨트롤러(400)로 출력할 수 있다.

또한, 타이밍 생성기(300)는 카운트 값(CNT)에 기초하여 기준 전압 제어 코드(CONT_REF)에 포함된 복수의 비트들 중에서 몇 번째 비트가 처리되어야 하는지에 대한 정보를 나타내는 타이밍 정보 신호(TIS)를 생성하고, SAR 로직 회로(130)의 동작을 제어하기 위해 타이밍 정보 신호(TIS)를 SAR 로직 회로(130)로 출력할 수 있다.

컨트롤러(400)는 타이밍 생성기(300)로부터 카운트 값(CNT)을 수신하고, 수신한 카운트 값(CNT)과 기준 카운트 값을 비교하고, 비교 결과에 따라 출력 클락 신호(CLK_O)의 주파수가 아날로그-디지털 변환기의 동작에 적합한 주파수인지 판단하고, 판단 결과에 따라 출력 클락 신호(CLK_O)의 주파수(또는 주기)를 제어하기 위한 제1제어 코드(CODE1)를 출력할 수 있다. 제1제어 코드(CODE1)는 복수의 비트들을 포함할 수 있다.

상기 기준 카운트 값은 SAR ADC(10)가 제대로 아날로그-디지털 변환을 하는데 필요한 클럭 횟수에 상응하는 카운트 값을 의미할 수 있다. 상기 기준 카운트 값은 미리 정해진 값일 수 있으나, 이에 한정되는 것은 아니다. 즉, 본 발명의 실시 예에 따라, SAR ADC(10)를 포함하는 시스템 형성시 미리 정해진 값일 수 있고, 상기 시스템의 동작에 따라 변경 가능한 값일 수 있다.

도 2는 도 1에 도시된 내부 클락 시스템의 세부 블록도이다. 도 1과 도 2를 참조하면, 내부 클락 시스템(140)은 링 오실레이터(200), 타이밍 생성기(300) 및 컨트롤러(400)를 포함할 수 있다. 링 오실레이터(200)의 구조와 작동은 도 3을 참조하여 상세히 설명될 것이다. 타이밍 생성기(300)는 카운터(310)와 디지털 로직 회로(320)를 포함할 수 있다.

카운터(310)는, 샘플링 클락 신호(CLK_S)의 변환 구간 동안, 출력 클락 신호 (CLK_O)와 관련된 카운트 값(CNT)을 생성할 수 있다. 카운터(310)는 카운트 값 (CNT)을 디지털 로직 회로(320)와 컨트롤러(400)의 코드 생성기(410)로 전송할 수 있다. 카운트 값 (CNT)은 일정한 구간에서의 출력 클락 신호(CLK_O)의 상승 에지의 개수 또는 하강 에지의 개수를 나타낼 수 있다. 상승 에지의 개수 또는 하강 에지의 개수는 SAR ADC(10)의 출력 비트들의 개수를 나타낼 수 있다. 예컨대, 10-비트 SAR ADC(10)에서, 상승 에지의 개수 또는 하강 에지의 개수가 십진수 6을 나타낼 때, 6은 6번째 비트가 변환되고 있음을 나타낼 수 있다.

디지털 로직 회로(320)는 카운트 값(CNT)에 기초하여 기준 전압 제어 코드 (CONT_REF)에 포함된 비트들 중에서 몇 번째 비트가 처리되어야 할지를 결정하고, 결정 결과에 따라 타이밍 정보 신호(TIS)를 생성할 수 있다. 예컨대, SAR 로직 회로(130)는 비교 신호(COMP)의 레벨에 응답하여 기준 전압 제어 코드(CONT_REF) 중에서 어느 하나의 비트를 변경하고, 타이밍 정보 신호(TIS)는 변경될 비트를 지시할 수 있다. 예컨대, 10-비트 SAR ADC(10)에서, 카운트 값(CNT)이 십진수 6을 나타낼 때, 타이밍 정보 신호(TIS)는 10개의 비트 중 6번째 비트가 변환되고 있음을 나타내는 정보를 포함할 수 있다.

비록 도 2에서는 타이밍 생성기(300)가 내부 클락 시스템(140)에 포함된 실시 예가 도시되어 있으나, 실시 예들에 따라 타이밍 생성기(300)는 SAR 로직 회로(130) 내에 포함될 수 있다.

컨트롤러(400)는 코드 생성기(410)와 스위치 제어 레지스터(420)를 포함할 수 있다.

코드 생성기(410)는 카운트 값(CNT)을 수신하고, 카운트 값(CNT)에 기초하여 링 오실레이터(200)의 주파수를 결정하는 제2제어 코드(CODE2)를 생성할 수 있다.

예컨대, 카운트 값(CNT)이 기준 카운트 값보다 작을 때, 코드 생성기(410)는 출력 클락 신호(CLK_O)의 주파수의 증가를 지시하는 제2제어 코드(CODE2)를 생성하고, 제2제어 코드(CODE2)를 스위치 제어 레지스터(420)로 출력할 수 있다. 카운트 값(CNT)이 기준 카운트 값보다 클 때, 코드 생성기(410)는 출력 클락 신호(CLK_O)의 주파수의 감소를 지시하는 제2제어 코드(CODE2)를 생성하고, 제2제어 코드(CODE2)를 스위치 제어 레지스터(420)로 출력할 수 있다. 카운트 값(CNT)이 기준 카운트 값과 같을 때, 코드 생성기(410)는 출력 클락 신호(CLK_O)의 주파수의 유지를 지시하는 제2제어 코드(CODE2)를 생성하고, 제2제어 코드(CODE2)를 스위치 제어 레지스터(420)로 출력할 수 있다.

코드 생성기(410)는 샘플된 입력 전압에 대한 변환이 종료할 때마다 제2제어 코드(CODE2)를 생성할 수 있으며, 실시 예에 따라 2 이상의 변환이 종료될 때마다 제2제어 코드(CODE2)를 생성할 수 있다.

스위치 제어 레지스터(420)는 코드 생성기(410)로부터 제2제어 코드(CODE2)를 수신하고, 수신한 제2제어 코드(CODE2)를 저장하고, 저장한 제2제어 코드(CODE2)에 상응하는 제1제어 코드(CODE1)를 링 오실레이터(200)로 출력할 수 있다.

도 3은 도 2에 도시된 링 오실레이터의 회로도이다. 도 1부터 도 3을 참조하면, 링 오실레이터(200)는 출력 클락 신호 생성 회로(210), 지연 조절 회로(220), 피드백 회로(240) 및 출력 회로(250)를 포함할 수 있다.

출력 클락 신호 생성 회로(210)는 샘플링 클락 신호(CLK_S)와 피드백 클락 신호(CLK_F)를 수신하고, 샘플링 클락 신호(CLK_S)와 피드백 클락 신호(CLK_F)를 이용하여 출력 클락 신호(CLK_O)를 생성할 수 있다.

출력 클락 신호 생성 회로(210)는 복수의 인버터들과 NAND 게이트를 포함할 수 있다. 상기 NAND 게이트는 샘플링 클락 신호(CLK_S)와 피드백 클락 신호(CLK_F)를 NAND 연산하고 연산 결과에 해당하는 출력 신호를 출력할 수 있다. 실시 예에 따라, 상기 NAND 게이트는 NOR 게이트와 인버터로 대체될 수 있다.

지연 조절 회로(220)는 출력 클락 신호(CLK_O)와 제1제어 코드(CODE1)를 수신하고, 제1제어 코드(CODE1)에 포함된 비트들 각각의 로직 값(예컨대, 로직 1 또는 로직 0)에 따라 출력 클락 신호(CLK_O)의 지연을 조절하고, 지연 조절된 클락 신호 (CLK_D)를 출력할 수 있다.

지연 조절 회로(220)는 디코더(230)와 지연 회로(236)를 포함할 수 있다. 디코더(230)는 제1제어 코드(CODE1)를 디코드하고 디코드된 제어 코드(DCODE)를 지연 회로(236)로 출력할 수 있다. 제1제어 코드(CODE1)에 포함된 비트들의 개수와 디코드된 제어 코드(DCODE)에 포함된 비트들의 개수는 서로 동일하거나 서로 다를 수 있다.

디코드된 제어 코드(DCODE)에 포함된 비트들의 개수와 지연 회로(236)에 포함된 스위치들(234_1~ 234_n+1; n은 자연수)의 개수는 동일할 수 있다. 실시 예들에 따라, 디코더(230)는 코드 생성기(330) 내부에 위치할 수도 있다.

지연 회로(236)는 출력 클락 신호(CLK_O)를 이용하여 서로 다른 지연(또는 위상)을 갖는 복수의 지연 클락 신호들을 생성하고, 디코드된 제어 코드(DCODE)에 기초하여 상기 복수의 지연 클락 신호들 중에서 어느 하나를 지연 조절된 클락 신호(CLK_D)로서 출력할 수 있다. 지연 조절된 클락 신호(CLK_D)의 위상은 출력 클락 신호(CLK_O)의 위상과 동일할 수 있다.

지연 회로(236)는 직렬로 접속된 복수의 인버터들(232_1 ~ 232_2n; n은 자연수)과 복수의 스위치들(234_1 ~ 234_n+1)을 포함할 수 있다. 복수의 스위치들 (234_1 ~ 234_n+1) 각각의 온(on)/오프(off)는 디코드된 제어 코드(DCODE)에 포함된 복수의 비트들 각각의 로직 값에 따라 제어될 수 있다. 복수의 스위치들(234_1 ~ 234_n+1)의 개수는 복수의 인버터들(232_1 ~ 232_2n)의 개수와 동일하거나 서로 다를 수 있다.

실시 예들에 따라, 지연 회로(236)는 인버터 체인(inverter chain), 전류 조정 딜레이 라인(current controlled delay line), 또는 전류 스타브드 딜레이 라인(current starved delay line)으로 구현될 수 있다.

피드백 회로(240)는 지연 조절된 클락 신호(CLK_D)를 수신하고, 지연 조절된 클락 신호(CLK_D)를 지연시켜 피드백 클락 신호(CLK_F)를 생성할 수 있다. 비록, 도 3에서는 피드백 회로(240)가 3개의 인버터들을 포함하는 실시 예가 도시되어 있으나, 피드백 회로(240)에 포함된 인버터들의 개수는 설계 사양에 따라 변경될 수 있다.

출력 회로(250)는 출력 클락 신호(CLK_O)를 이용하여 서로 다른 지연들(또는 위상들)을 갖는 제1클락 신호(CLK_1)와 제2클락 신호(CLK_2)를 생성할 수 있다. 제1클락 신호(CLK_1)의 위상 페이즈와 제2클락 신호(CLK_2)의 위상 페이지는 서로 동일할 수도 있고 서로 다를 수 있다. 출력 회로(250)는 복수의 인버터들을 포함할 수 있다. 실시 예에 따라, 출력 회로(250)에 포함된 인버터들의 개수는 변경될 수 있다.

출력 클락 신호 생성 회로(210), 지연 회로(236) 및 피드백 회로(240)가 형성하는 루프(loop)에 포함된 인버터들과 NAND 게이트의 개수의 합은 홀수 개일 수 있다. 즉, 출력 클락 신호 생성 회로(210)에 포함된 인버터들 중에서 제1인버터(211)를 제외한 나머지 인버터들과 NAND 게이트, 지연 회로(236)에 포함된 인버터들(232_1 ~ 232_2n), 및 피드백 회로(240)에 포함된 인버터들의 개수의 합은 홀수 개일 수 있다.

도 4는 샘플링 클락 신호의 구간별 작동을 나타낸다. 도 1부터 도 4를 참조하면, 샘플링 구간(Ts)은 샘플링 클락 신호(CLK_S)가 하이 레벨일 때로 정의되고, 샘플링 구간(Ts)에서는 입력 전압(Vin)의 샘플링이 수행된다. 변환 구간(Tc)은 샘플링 클락 신호(CLK_S)가 로우 레벨일 때로 정의되고, 변환 구간(Tc)에서는 샘플된 입력 전압에 대한 아날로그-디지털 변환이 수행된다. 도 1부터 도 3을 참조하여 설명된 작동들은 변환 구간(Tc) 내에서 수행된다고 가정한다.

비록 도 4에서는 샘플링 구간(Ts)과 변환 구간(Tc)이 동일하게 도시되어 있으나, 샘플링 구간(Ts)과 변환 구간(Tc)은 서로 다를 수 있다. 예컨대, 샘플링 구간(Ts)과 변환 구간(Tc)의 비율은 1:3일 수 있다.

도 5는 도 1에 도시된 내부 클락 시스템의 작동을 설명하는 플로우 차트이다. 도 1부터 도 5를 참조하면, 입력 전압(Vin)이 샘플링된다. 링 오실레이터(200)는 샘플링 클락 신호(CLK_S)에 기초하여 출력 클락 신호(CLK_O)를 생성할 수 있다 (S510).

타이밍 생성기(300)는, 변환 구간(Tc) 동안, 출력 클락 신호(CLK_O)의 토글링 횟수를 카운트하여 카운트 값(CNT)을 생성할 수 있다(S520). 타이밍 생성기(300)는 카운트 값(CNT)을 컨트롤러(400)로 출력할 수 있다. 컨트롤러(400)는 카운트 값(CNT)을 수신하고, 카운트 값(CNT)과 기준 카운트 값을 비교할 수 있다(S530). 기준 횟수는 상기 기준 카운트 값에 대응하는 클락의 토글링 횟수를 나타낸다.

카운트 값(CNT)과 상기 기준 카운트 값이 동일할 때, 컨트롤러(400)는 링 오실레이터(200)의 출력 클락 신호(CLK_O)의 주파수의 유지를 지시하는 제1제어 코드 (CODE1)를 생성하고, 제1제어 코드(CODE2)를 링 오실레이터(200)로 전송할 수 있다 (S550).

카운트 값(CNT)이 상기 기준 카운트 값보다 클 때, 컨트롤러(400)는 링 오실레이터(200)의 출력 클락 신호(CLK_O)의 주파수의 감소를 지시하는 제1제어 코드 (CODE1)를 생성하고, 제1제어 코드(CODE1)를 링 오실레이터(200)로 전송할 수 있다 (S560).

카운트 값(CNT)이 상기 기준 카운트 값보다 작을 때, 컨트롤러(330)는 링 오실레이터(200)의 출력 클락 신호(CLK_O)의 주파수의 증가를 지시하는 제1제어 코드 (CODE1)를 생성하고, 제1제어 코드(CODE1)를 링 오실레이터(200)로 전송할 수 있다 (S570).

링 오실레이터(200)는 제1제어 코드(CODE1)에 기초하여 출력 클락 신호(CLK_O)의 주파수를 변경하고 변경된 주파수를 갖는 출력 클락 신호(CLK_O)를 생성할 수 있다(S580). 변경된 주파수를 갖는 출력 클락 신호(CLK_O)는 단계(S520)를 수행하기 위해 타이밍 생성기(300)로 입력될 수 있다. 샘플된 입력 전압에 대한 아날로그-디지털 변환 작동이 종료될 때까지 내부 클락 시스템(140)은 단계들(S520~S580)을 수행할 수 있다.

도 6은 도 1에 도시된 SAR ADC를 포함하는 반도체 장치의 블록도이다. 도 1부터 6을 참조하면, 반도체 장치(500)는 SAR ADC(10), 신호 생성기 (510), 디지털 신호 처리 회로(520), 및 클락 생성기(530)를 포함할 수 있다.

반도체 장치(500)는 SAR ADC(10)를 이용하여 아날로그-디지털 변환을 수행하고, 디지털 출력 신호(DATA)를 처리할 수 있는 반도체 장치를 의미할 수 있다. 반도체 장치(500)는 집적 회로(IC), CPU, GPU, 시스템 온 칩(system on chip(SoC)), 프로세서, 애플리케이션 프로세서(application processor(AP)), 모뎀 칩, 또는 모바일 장치를 의미할 수 있다.

상기 모바일 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰 (smartphone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오카메라(digital video camera), PMP(portable multimedia player), PND (personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 모바일 인터넷 장치(mobile internet device(MID)), 웨어러블 컴퓨터, 사물 인터넷(internet of things(IoT)) 장치, 만물 인터넷 (internet of everything(IoE)) 장치, 또는 드론(drone)으로 구현될 수 있으나 이에 한정되는 것은 아니다.

신호 생성기(510)는 아날로그 입력 전압(Vin)을 SAR ADC(10)로 전송할 수 있다. 디지털 신호 처리 회로(520)는 SAR ADC(10)로부터 디지털 출력 신호(DATA)를 수신하고, 디지털 출력 신호(DATA)를 처리할 수 있는 회로일 수 있다.

클락 생성기(530)는 SAR ADC(10)로 샘플링 클락 신호(CLK_S)를 공급할 수 있다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

10 : 축차 근사 레지스터 아날로그-디지털 변환기(SAR ADC)
100 : 디지털-아날로그 변환기
105 : 비교 회로
110 : 증폭기
120 : 비교기
130 : SAR 로직 회로
140 : 내부 클락 시스템
200 : 링 오실레이터
300 : 타이밍 생성기
400 : 컨트롤러

Claims

샘플링 클락 신호와 제1제어 코드에 기초하여 주파수를 결정하고, 결정된 주파수를 갖는 출력 클락 신호를 생성하는 링 오실레이터; 및
상기 출력 클락 신호의 토글링 횟수를 카운트한 카운트 값에 기초하여 상기 제1제어 코드를 생성하는 컨트롤러를 포함하되,
상기 컨트롤러는,
상기 카운트 값에 기초하여 제2제어 코드를 생성하는 코드 생성기와,
상기 제2제어 코드를 저장하고, 상기 링 오실레이터로 상기 제2제어 코드에 상응하는 제1제어 코드를 출력하는 스위치 제어 레지스터를 포함하는 축차 근사 레지스터 아날로그-디지털 변환기.
삭제
제1항에 있어서, 상기 코드 생성기는,
상기 카운트 값이 기준 카운트 값보다 클 때, 상기 주파수의 감소를 제어하는 상기 제2제어 코드를 생성하고,
상기 카운트 값이 상기 기준 카운트 값보다 작을 때, 상기 주파수의 증가를 제어하는 상기 제2제어 코드를 생성하는 축차 근사 레지스터 아날로그-디지털 변환기.
제1항에 있어서, 상기 링 오실레이터는,
상기 샘플링 클락 신호와 피드백 클락 신호를 이용하여 상기 출력 클락 신호를 생성하는 출력 클락 신호 생성 회로;
상기 피드백 클락 신호를 생성하는 피드백 회로; 및
상기 제1제어 코드에 기초하여 상기 출력 클락 신호의 지연을 조절하고, 지연 조절된 출력 클락 신호를 상기 피드백 회로로 출력하는 지연 조절 회로를 포함하는 축차 근사 레지스터 아날로그-디지털 변환기.
제4항에 있어서, 상기 지연 조절 회로는,
상기 제1제어 코드를 디코드하고 디코드된 제어 코드를 생성하는 디코더; 및
상기 출력 클락 신호를 이용하여 서로 다른 지연을 갖는 복수의 지연 클락 신호들을 생성하고, 상기 디코드된 제어 코드에 기초하여 상기 복수의 지연 클락 신호들 중에서 어느 하나를 상기 지연 조절된 출력 클락 신호로서 출력하는 지연 회로를 포함하는 축차 근사 레지스터 아날로그-디지털 변환기.
제4항에 있어서, 상기 링 오실레이터는,
상기 출력 클락 신호를 이용하여 서로 다른 지연을 갖는 제1클락 신호와 제2클락 신호를 생성하는 출력 회로를 더 포함하는 축차 근사 레지스터 아날로그-디지털 변환기.
제6항에 있어서,
입력 전압을 샘플링하고, 기준 전압 제어 코드에 포함된 복수의 비트들 각각에 따라 결정된 전압들 각각과 샘플된 전압을 이용하여 제1기준 전압을 생성하고, 상기 제1기준 전압과 상기 샘플된 전압을 이용하여 아날로그 출력 전압을 생성하는 디지털-아날로그 변환기;
상기 제1클락 신호를 이용하여 상기 아날로그 출력 전압을 증폭하는 증폭기;
상기 증폭기의 출력 전압과 제2기준 전압을 비교하고 비교 신호를 생성하는 비교기;
타이밍 정보 신호에 응답하여 상기 기준 전압 제어 코드를 생성하는 SAR 로직 회로를 더 포함하는 축차 근사 레지스터 아날로그-디지털 변환기.
제7항에 있어서,
상기 카운트 값에 기초하여 상기 기준 전압 제어 코드에 포함된 상기 비트들 중에서 몇 번째 비트가 처리되어야 할지를 결정하고, 상기 타이밍 정보 신호를 생성하는 디지털 로직 회로를 더 포함하는 축차 근사 레지스터 아날로그-디지털 변환기.
입력 전압을 생성하는 신호 생성기;
제1클락 신호, 제2클락 신호, 및 타이밍 정보 신호를 이용하여, 상기 입력 전압을 디지털 출력 신호로 변환하는 축차 근사 레지스터 아날로그-디지털 변환기(SAR ADC); 및
상기 디지털 출력 신호를 처리하는 디지털 신호 처리 회로를 포함하고,
상기 SAR ADC는,
샘플링 클락 신호와 제1제어 코드에 기초하여 주파수를 결정하고, 결정된 주파수를 갖는 출력 클락 신호를 생성하는 링 오실레이터와,
상기 출력 클락 신호의 주파수에 기초하여 상기 제1제어 코드를 생성하는 컨트롤러를 포함하되,
상기 링 오실레이터는,
상기 샘플링 클락 신호와 피드백 클락 신호를 이용하여 상기 출력 클락 신호를 생성하는 출력 클락 신호 생성 회로와,
상기 피드백 클락 신호를 생성하는 피드백 회로와,
상기 제1제어 코드에 기초하여 상기 출력 클락 신호의 지연을 조절하고, 지연 조절된 출력 클락 신호를 상기 피드백 회로로 출력하는 지연 조절 회로를 포함하는 반도체 장치.
제9항에 있어서, 상기 컨트롤러는,
상기 출력 클락 신호의 토글링 횟수를 카운트한 카운트 값에 기초하여 제2제어 코드를 생성하는 코드 생성기와,
상기 제2제어 코드를 저장하고, 상기 링 오실레이터로 상기 제2제어 코드에 상응하는 제1제어 코드를 출력하는 스위치 제어 레지스터를 포함하는 반도체 장치.