JP2014075684A - Ａｄ変換回路、半導体装置及びａｄ変換方法 - Google Patents

Abstract

【課題】余分なサンプリング期間の発生を抑制する。
【解決手段】参照電圧生成部１２は、受信した入力信号Ｖｉｎのサンプリング時に参照電圧Ｖｃｍを生成すると、サンプリング期間調整部１５は、参照電圧Ｖｃｍの変化を検出する。そして、サンプリング期間調整部１５は、参照電圧Ｖｃｍが所定の閾値Ｖｔｈに達したときに、サンプリングが完了したと判断してサンプリング期間を調整したサンプリングクロックＣＫを、外部クロックＣＫｅｘに基づいて生成する。
【選択図】図１

Description

本発明は、ＡＤ変換回路、半導体装置及びＡＤ変換方法に関する。

アナログ回路が少なく比較的簡単な回路で実現できる逐次比較型のＡＤ（Analogue to Digital）変換回路が知られている。逐次比較型のＡＤ変換回路は、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）プロセスとの整合性が高く、微細化が可能であることから様々な用途に用いられている。

逐次比較型のＡＤ変換回路には、変換方式として、クロック同期型とクロック非同期型とがある。クロック同期型では、外部クロック１クロック当たり１ビットずつＡＤ変換が行われる。

これに対して、クロック非同期式では、外部クロック１クロックで全ビットのＡＤ変換が行われる。クロック非同期型では、たとえば、外部クロックがＨ（High）レベルの期間が入力信号のサンプリングが行われるサンプリング期間、Ｌ（Low）レベルの期間がサンプリングされた入力信号に対するＡＤ変換が行われるＡＤ変換期間となる。

従来、ＡＤ変換期間を確保するため、Ｌレベルの期間がＨレベルの期間よりも長くなるようにデューティ比が調整された外部クロック信号を用いたり、所望の分解能のＡＤ変換を行うため、外部クロックがＬレベルの期間を調整する技術が提案されている。

特開２０１１−６１５９７号公報

しかしながら、ＡＤ変換回路の特性や動作条件などによっては入力信号のサンプリングは、設定されたサンプリング期間よりも早く終わるため、余分なサンプリング期間が発生する場合があった。

発明の一観点によれば、受信した入力信号のサンプリング時に参照電圧を生成する参照電圧生成部と、前記参照電圧の変化を検出し、前記参照電圧が所定の閾値に達したときに、サンプリングが完了したと判断してサンプリング期間を調整したサンプリングクロックを、外部クロックに基づいて生成するサンプリング期間調整部と、を有するＡＤ変換回路が提供される。

また、発明の一観点によれば、受信した入力信号のサンプリング時に参照電圧を生成する参照電圧生成部と、前記参照電圧の変化を検出し、前記参照電圧が所定の閾値に達したときに、サンプリングが完了したと判断してサンプリング期間を調整したサンプリングクロックを、外部クロックに基づいて生成するサンプリング期間調整部と、を備えたＡＤ変換回路を有する半導体装置が提供される。

また、発明の一観点によれば、受信した入力信号のサンプリング時に参照電圧の変化を検出し、前記参照電圧が所定の閾値に達したときに、サンプリングが完了したと判断してサンプリング期間を調整したサンプリングクロックを、外部クロックに基づいて生成するＡＤ変換方法が提供される。

開示のＡＤ変換回路、半導体装置及びＡＤ変換方法によれば、余分なサンプリング期間の発生を抑制できる。

本実施の形態のＡＤ変換回路の一例を示す図である。 サンプリング期間調整部１５の一例を示す図である。 外部クロックＣＫｅｘの１クロックサイクル目におけるサンプリング期間調整部の動作例を示すフローチャートである。 外部クロックＣＫｅｘの１クロックサイクル目におけるサンプリング期間調整部の動作例を示すタイミングチャートである。 外部クロックＣＫｅｘの２クロックサイクル目以降におけるサンプリング期間調整部の動作例を示すフローチャートである。 外部クロックＣＫｅｘの２クロックサイクル目以降におけるサンプリング期間調整部の動作例を示すタイミングチャートである。 本実施の形態のＡＤ変換回路による効果の一例を示す図である。 ＡＤ変換回路を搭載した半導体装置の一例を示す図である。 デューティ比に応じたＡＤ変換の分解能の変化例を示すタイミングチャートである。 デューティ比に応じたサンプリングクロックの周期の変化例を示すタイミングチャートである。 パイプライン型のＡＤ変換回路の一例を示す図である。 フラッシュ型のＡＤ変換回路の一例を示す図である。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
図１は、本実施の形態のＡＤ変換回路の一例を示す図である。図１の例では、ＡＤ変換回路１０は、クロック非同期型の逐次比較型ＡＤ変換回路である。

ＡＤ変換回路１０は、容量ＤＡＣ（Digital to Analogue Converter）１１、参照電圧生成部１２、比較器１３、スイッチ１４、サンプリング期間調整部１５、内部クロック生成部１６、制御部１７を有している。

容量ＤＡＣ１１は、複数の容量素子Ｃ０，Ｃ１，…，Ｃｎと、容量素子Ｃ０〜Ｃｎの一方の端子に接続されたスイッチＳＷ０，ＳＷ１，…，ＳＷｎを有している。容量素子Ｃ０〜Ｃｎの他方の端子は、比較器１３の反転入力端子（図１中では“−”と表記されている）に接続されている。スイッチＳＷ０〜ＳＷｎの他方の端子には、入力信号Ｖｉｎ、電圧Ｖｒｐ、または電圧Ｖｒｍが供給される。入力信号Ｖｉｎは、たとえば、電圧Ｖｒｍから電圧Ｖｒｐまでの範囲の電圧であるとする。たとえば、電圧Ｖｒｍは、接地電圧（０Ｖ）であり、電圧Ｖｒｐは電源電圧である。容量ＤＡＣ１１は、制御部１７からのスイッチ切り替え信号（デジタルコード）に基づいてスイッチＳＷ０〜ＳＷｎをオンまたはオフし、アナログ電圧を生成する。

参照電圧生成部１２は、受信した入力信号Ｖｉｎの容量ＤＡＣ１１でのサンプリング時に、参照電圧Ｖｃｍを生成する。参照電圧Ｖｃｍは、ＡＤ変換時に、比較器１３で、容量ＤＡＣ１１から出力されるアナログ電圧と比較するための電圧である。参照電圧Ｖｃｍは、内部同相電圧と呼ばれることもある。参照電圧生成部１２は、電源とグランド間に接続された抵抗Ｒ１，Ｒ２と、抵抗Ｒ１，Ｒ２間のノードＮ１とグランド間に接続されたスイッチＳＷａを有している。ノードＮ１は、比較器１３の非反転入力端子（図１中では“＋”と表記されている）が接続されている。スイッチＳＷａは、動作開始信号ＥＮがＨレベルになるとオフし、動作開始信号ＥＮがＬレベルになるとオンする。

比較器１３は、内部クロック生成部１６で生成される内部クロックＣＫｉｎに同期して、容量ＤＡＣ１１から出力されるアナログ電圧と、参照電圧生成部１２で生成された参照電圧との比較結果を出力する。

スイッチ１４は、比較器１３の反転入力端子と非反転入力端子との間に接続されており、サンプリング期間（サンプリングクロックＣＫがＨレベルの期間）はオンし、ＡＤ変換期間（サンプリングクロックＣＫがＬレベルの期間）はオフする。

サンプリング期間調整部１５は、動作開始信号ＥＮがＨレベルのとき、クロック信号（外部クロックＣＫｅｘ）を受信し、参照電圧Ｖｃｍの変化を検出する。そして、サンプリング期間調整部１５は、参照電圧Ｖｃｍが所定の閾値Ｖｔｈに達したときにサンプリングが完了したと判断し、サンプリング期間を調整したサンプリングクロックＣＫを、外部クロックＣＫｅｘをもとに生成し出力する。

内部クロック生成部１６は、サンプリングクロックＣＫを受信し、ＡＤ変換期間の際に、比較器１３を動作させる内部クロックＣＫｉｎを生成する。
制御部１７は、サンプリングクロックＣＫと内部クロックＣＫｉｎを受信し、比較器１３での比較の度に、容量ＤＡＣ１１の出力信号と参照電圧Ｖｃｍとの電圧差を縮小させていくようにスイッチＳＷ０〜ＳＷｎを切り替えるスイッチ切り替え信号を出力する。また、制御部１７は、比較器１３での比較結果を保持する図示しないｎビットレジスタを有しており、ｎビットのＡＤ変換結果を出力する。さらに、制御部１７には、外部からＡＤ変換の分解能を切り替える信号ＲＥＳ＿ＳＥＬが入力されている。信号ＲＥＳ＿ＳＥＬに応じて、制御部１７は、容量ＤＡＣ１１のスイッチＳＷ０〜ＳＷｎのうち動作させるものを選択することで、ＡＤ変換の分解能を切り替えることが可能である。

このような、ＡＤ変換回路１０では、サンプリング時、制御部１７の制御のもと、スイッチＳＷ１〜ＳＷｎは入力信号Ｖｉｎが供給される信号線と容量素子Ｃ１〜Ｃｎとを接続する。スイッチＳＷ０は、たとえば、電圧Ｖｒｍが印加される信号線と容量素子Ｃ０とを接続する。

また、ＨレベルのサンプリングクロックＣＫによりスイッチ１４がオン、動作開始信号ＥＮによりスイッチＳＷａがオフし、容量素子Ｃ１〜Ｃｎには、参照電圧Ｖｃｍと入力信号Ｖｉｎの電圧との差電圧に対応した電荷が蓄積される。参照電圧Ｖｃｍは、図１に示されるように、サンプリングクロックＣＫの立ち上がりタイミングｔ１から過渡応答で増加していく。参照電圧Ｖｃｍが増加する速度は、ＡＤ変換回路１０の特性や動作条件によって変化する。

サンプリング期間調整部１５は、参照電圧Ｖｃｍの変化を検出する。そして、サンプリング期間調整部１５は、参照電圧Ｖｃｍが飽和する値Ｖｓａｔより小さく、サンプリングが完了したとみなせる所定の閾値Ｖｔｈに達したとき（タイミングｔ２）、サンプリングが完了したと判断し、サンプリングクロックＣＫをＬにする。ある程度、参照電圧Ｖｃｍが増加していれば、ＡＤ変換の際に用いる大きさとしては十分であるからである。

閾値Ｖｔｈは、ＡＤ変換回路１０の分解能に応じた精度の値とする。たとえば、参照電圧Ｖｃｍと閾値Ｖｔｈとの差を、アナログ入力電圧範囲（フルスケールレンジ）の１／２^N以内の値（ＮはＡＤ変換回路１０の分解能）、言い換えると１ＬＳＢ以内の値とする。たとえば、ＡＤ変換回路１０の分解能が１０ビット、アナログ入力電圧範囲が３．０Ｖの場合、Ｖｃｍ−Ｖｔｈ≦３．０／２¹⁰≒２．９〔ｍＶ〕となる。

値Ｖｓａｔは抵抗Ｒ１，Ｒ２に応じた値となる。そのため、抵抗Ｒ１，Ｒ２を調整して、値Ｖｓａｔを小さくして、閾値Ｖｔｈをより小さくするようにすることで、サンプリング期間を短くできるようにしてもよい。

これにより、サンプリング期間を参照電圧Ｖｃｍが飽和する（安定する）タイミングｔ３を考慮してサンプリング期間を予め設定する場合よりも、余分なサンプリング期間が発生することを抑制できる。

そのため、サンプリング期間を固定する設計をしてＡＤ変換期間を担保させるということをしなくても、外部クロックのデューティ比によらず、ＡＤ変換回路１０の特性や動作条件によっては、サンプリング期間を短く設定できる。たとえば、外部クロックの１周期の２５％をサンプリング期間とし、残りの７５％をＡＤ変換期間として設定するということをしなくても、動作条件などによっては、たとえば、サンプリングクロックの２０％をサンプリング期間などとすることができる。

このようにサンプリング期間を短くできた分、残りのＡＤ変換期間を長くできるので、ＡＤ変換の分解能を上げたり、外部クロックの周波数を上げたりすることができる（詳細は後述する）。これにより、外部クロックの仕様の異なる（ＡＤ変換の周期の要求が異なる）ユーザにも、１つのチップで対応が可能になる。

以下、サンプリング期間調整部１５の一例を説明する。
（サンプリング期間調整部１５の一例）
図２は、サンプリング期間調整部１５の一例を示す図である。

サンプリング期間調整部１５は、サンプリング期間検知部２０、外部クロック入力検知部２１、サンプリング期間計数部２２，２３、計数比較部２４、サンプリングクロック生成部２５を有している。

サンプリング期間検知部２０は、外部クロックＣＫｅｘの１クロックサイクル目のＨレベルとなる期間で増加していく参照電圧Ｖｃｍを検出し、参照電圧Ｖｃｍが閾値を超えるまで、参照電圧Ｖｃｍが閾値より大きいか否かを判定する。そして、サンプリング期間検知部２０は、判定が完了するごとに、判定が完了した旨を示す判定完了信号をサンプリング期間計数部２２，２３に送る。また、サンプリング期間検知部２０は、発振回路を有し、参照電圧Ｖｃｍが閾値を超えるまで発振を続け、参照電圧Ｖｃｍが閾値を超えると、サンプリングを完了させる旨のサンプリング完了信号をサンプリングクロック生成部２５に送る。外部クロックＣＫｅｘの２クロックサイクル目以降でも、サンプリング期間検知部２０は、サンプリング期間内に発振動作を続ける。

外部クロック入力検知部２１は、動作開始信号ＥＮと外部クロックＣＫｅｘを入力し、ＡＤ変換動作の開始後、外部クロックＣＫｅｘが１クロックサイクル目か、２クロックサイクル目以降かを判定する。そして、外部クロック入力検知部２１は、判定結果をサンプリング期間計数部２２と計数比較部２４に通知する。

サンプリング期間計数部２２は、外部クロックＣＫｅｘが１クロックサイクル目のとき、サンプリングを行う期間を、サンプリング期間検知部２０から送られてくる判定完了信号の数（サンプリング期間検知部２０の発振回路の発振回数）として計数する。また、サンプリング期間計数部２２は、外部クロックＣＫｅｘの１クロックサイクル目で計数した計数値を保持し、外部クロックＣＫｅｘが２クロックサイクル目以降のとき、保持した計数値を出力する。

サンプリング期間計数部２３は、外部クロックＣＫｅｘの２クロックサイクル目以降においてサンプリングを行う期間を、サンプリング期間検知部２０から送られてくる判定完了信号の数として計数する。なお、サンプリング期間計数部２３は、外部クロックＣＫｅｘの１クロックサイクル目でも、サンプリング期間検知部２０から送られてくる判定完了信号の数を計数してもよい。

計数比較部２４は、サンプリング期間計数部２２，２３の計数値を比較するが、外部クロックＣＫｅｘの１クロックサイクル目では、比較結果を出力しない。外部クロックＣＫｅｘの２クロックサイクル目以降において、計数比較部２４は、サンプリング期間計数部２２で保持されていた計数値と、サンプリング期間計数部２３から出力される計数値とを比較する。そして、計数比較部２４は、計数値が一致したときに、サンプリング完了信号をサンプリングクロック生成部２５に通知する。

サンプリングクロック生成部２５は、外部クロックＣＫｅｘの立ち上がりから、サンプリング完了信号が通知されるまでの期間をサンプリング期間とするサンプリングクロックＣＫを生成し出力する。サンプリングクロック生成部２５は、外部クロックＣＫｅｘの１クロックサイクル目では、サンプリング期間検知部２０から通知されるサンプリング完了信号を用い、２クロックサイクル目以降では、計数比較部２４から通知されるものを用いる。

（サンプリング期間調整部１５の動作）
図３は、外部クロックＣＫｅｘの１クロックサイクル目におけるサンプリング期間調整部の動作例を示すフローチャートである。

外部クロック入力検知部２１は、動作開始信号ＥＮが１（信号レベルがＨレベル）であるか否かを判定し（ステップＳ１０）、ＥＮ＝１である場合には、ステップＳ１１の判定を行う。ＥＮ＝０（信号レベルがＬレベル）である場合には、ＥＮ＝１となるまで、ステップＳ１０の処理が繰り返される。

ステップＳ１１の処理では、サンプリングクロック生成部２５は、外部クロックＣＫｅｘが１であるか否かを判定し、ＣＫｅｘ＝１である場合には、サンプリングクロックＣＫを１に立ち上げる（ステップＳ１２）。ＣＫｅｘ＝０である場合には、ＣＫｅｘ＝１となるまで、ステップＳ１１の処理が繰り返される。

ステップＳ１２の後、サンプリング期間検知部２０は、参照電圧Ｖｃｍが、閾値Ｖｔｈを超えているか否かを判定する（ステップＳ１３）。参照電圧Ｖｃｍが閾値Ｖｔｈに達していない場合には、サンプリング期間検知部２０は、判定完了信号Ｊ＿ＥＮＤを１とする（ステップＳ１４）。これにより、サンプリング期間計数部２２は、計数値Ｃｎｔ１をインクリメントする（ステップＳ１５）。

その後、サンプリング期間検知部２０は、遅延時間を発生させて判定完了信号Ｊ＿ＥＮＤが１の状態を維持したのち（ステップＳ１６）、判定完了信号Ｊ＿ＥＮＤを０とする（ステップＳ１７）。その後、サンプリング期間検知部２０は、ステップＳ１６と同じ長さの遅延時間を発生させて判定完了信号Ｊ＿ＥＮＤが０の状態を維持したのち（ステップＳ１８）、再び、ステップＳ１３の処理を行う。

参照電圧Ｖｃｍが閾値Ｖｔｈに達した場合も同様に、サンプリング期間検知部２０は、判定完了信号Ｊ＿ＥＮＤを１とする（ステップＳ１９）。これにより、サンプリング期間計数部２２は、計数値Ｃｎｔをインクリメントする（ステップＳ２０）。また、参照電圧Ｖｃｍが閾値Ｖｔｈに達した場合、サンプリング期間検知部２０は、サンプリング完了信号Ｓ＿ＥＮＤを１にする（ステップＳ２１）。これにより、サンプリングクロック生成部２５は、サンプリングクロックＣＫを０に立ち下げる（ステップＳ２２）。

図４は、外部クロックＣＫｅｘの１クロックサイクル目におけるサンプリング期間調整部の動作例を示すタイミングチャートである。動作開始信号ＥＮ、外部クロックＣＫｅｘ、サンプリングクロックＣＫ、遅延させたサンプリングクロックＣＫＤ、判定完了信号Ｊ＿ＥＮＤ、サンプリング完了信号Ｓ＿ＥＮＤ、サンプリング期間計数部２２，２３の計数値Ｃｎｔ１，Ｃｎｔ２の例が示されている。各信号の初期値は０としている。

動作開始信号ＥＮが１に立ち上がり（タイミングｔ１０）、外部クロックＣＫｅｘが１に立ち上がると（タイミングｔ１１）、サンプリングクロック生成部２５は、サンプリングクロックＣＫを１とする。

サンプリング期間検知部２０では、サンプリングクロックＣＫを遅延させたサンプリングクロックＣＫＤの立ち上がり（タイミングｔ１２）に同期して、参照電圧Ｖｃｍと閾値との比較判定を開始し、判定が完了すると、判定完了信号Ｊ＿ＥＮＤを１とする。このとき、サンプリング期間計数部２２は、計数値Ｃｎｔ１をインクリメントして１とする。

前述の遅延時間後に判定完了信号Ｊ＿ＥＮＤは０となり、同じ遅延時間後に再び判定が行われ、再び判定完了信号Ｊ＿ＥＮＤは１となる（タイミングｔ１３）。このとき、サンプリング期間計数部２２は、計数値Ｃｎｔ１をインクリメントして２とする。

タイミングｔ１４で、再び判定完了信号Ｊ＿ＥＮＤは１となり、計数値Ｃｎｔ１は３となるが、サンプリング完了信号Ｓ＿ＥＮＤが１になっている。これは、参照電圧Ｖｃｍが閾値Ｖｔｈを超えたことを示している。つまり十分なサンプリングが完了したことを示している。このとき、サンプリングクロック生成部２５は、サンプリングクロックＣＫを０として、サンプリング期間を終了させ、ＡＤ変換期間を開始させる。

図５は、外部クロックＣＫｅｘの２クロックサイクル目以降におけるサンプリング期間調整部の動作例を示すフローチャートである。
サンプリングクロック生成部２５は、外部クロックＣＫｅｘが１であるか否かを判定し（ステップＳ３０）、ＣＫｅｘ＝１である場合には、サンプリングクロックＣＫを１に立ち上げる（ステップＳ３１）。ＣＫｅｘ＝０である場合には、ＣＫｅｘ＝１となるまで、ステップＳ３０の処理が繰り返される。ステップＳ３１の処理後、外部クロックＣＫｅｘが１クロックサイクル目の場合と同様に、サンプリング期間検知部２０にて参照電圧Ｖｃｍと閾値との比較判定が行われ、判定完了信号Ｊ＿ＥＮＤが１となる（ステップＳ３２）。これにより、サンプリング期間計数部２３は、計数値Ｃｎｔ２をインクリメントする（ステップＳ３３）。

ステップＳ３３の処理後、計数比較部２４は、外部クロックＣＫｅｘの１クロックサイクル目でのサンプリング期間計数部２２の計数値Ｃｎｔ１と、２クロックサイクル目以降でのサンプリング期間計数部２３の計数値Ｃｎｔ２とを比較する（ステップＳ３４）。

計数値Ｃｎｔ２が、計数値Ｃｎｔ１に達していない場合、サンプリング期間検知部２０は、前述のステップＳ１６，Ｓ１８で発生したものと同じ長さの遅延時間を発生させ（ステップＳ３５）、その後、判定完了信号Ｊ＿ＥＮＤを０とする（ステップＳ３６）。その後、サンプリング期間検知部２０は、ステップＳ３５と同じ長さの遅延時間を発生させて判定完了信号Ｊ＿ＥＮＤが０の状態を維持したのち（ステップＳ３７）、再びステップＳ３２の処理を行う。

計数値Ｃｎｔ２が、計数値Ｃｎｔ１に一致した場合、計数比較部２４は、サンプリング完了信号Ｓ＿ＥＮＤを１にする（ステップＳ３８）。これにより、サンプリングクロック生成部２５は、サンプリングクロックＣＫを０に立ち下げる（ステップＳ３９）。

図６は、外部クロックＣＫｅｘの２クロックサイクル目以降におけるサンプリング期間調整部の動作例を示すタイミングチャートである。外部クロックＣＫｅｘ、サンプリングクロックＣＫ、遅延させたサンプリングクロックＣＫＤ、判定完了信号Ｊ＿ＥＮＤ、サンプリング完了信号Ｓ＿ＥＮＤ、サンプリング期間計数部２２，２３の計数値Ｃｎｔ１，Ｃｎｔ２の例が示されている。計数値Ｃｎｔ１の値は３、その他の各信号の初期値は０としている。

外部クロックＣＫｅｘが１に立ち上がると（タイミングｔ２０）、サンプリングクロック生成部２５は、サンプリングクロックＣＫを１とする。
サンプリング期間検知部２０では、サンプリングクロックＣＫを遅延させたサンプリングクロックＣＫＤの立ち上がり（タイミングｔ２１）に同期して、参照電圧Ｖｃｍと閾値との比較判定を開始し、判定が完了すると、判定完了信号Ｊ＿ＥＮＤを１とする。このとき、サンプリング期間計数部２３は、計数値Ｃｎｔ２をインクリメントして１とする。

前述の遅延時間後に判定完了信号Ｊ＿ＥＮＤは０となり、同じ遅延時間後に再び判定が行われ、再び判定完了信号Ｊ＿ＥＮＤは１となる（タイミングｔ２２）。このとき、サンプリング期間計数部２３は、計数値Ｃｎｔ２をインクリメントして２とする。タイミングｔ２３で、再び判定完了信号Ｊ＿ＥＮＤは１となり、計数値Ｃｎｔ２は３となり、計数値Ｃｎｔ１と一致する。これにより、計数比較部２４はサンプリング完了信号Ｓ＿ＥＮＤを１とする。このとき、サンプリングクロック生成部２５は、サンプリングクロックＣＫを０として、サンプリング期間を終了させ、ＡＤ変換期間を開始させる。

その後、たとえば、外部からのリセット信号により、サンプリング期間計数部２３の計数値Ｃｎｔ２は０にリセットされる（タイミングｔ２４）。
以上のようにサンプリング期間調整部１５は、参照電圧Ｖｃｍの変化を検出し、参照電圧Ｖｃｍが、サンプリングを完了したとみなせる所定の閾値Ｖｔｈに達したとき、サンプリング完了信号Ｓ＿ＥＮＤを１にしてサンプリング期間を完了させる。これにより、余分なサンプリング期間が発生することを抑制できる。

そのため、サンプリング期間を固定する設計をしてＡＤ変換期間を担保させるということをしなくても、外部クロックのデューティ比によらず、ＡＤ変換回路１０の特性や動作条件によっては、サンプリング期間を短く設定できる。このようにサンプリング期間を短くできた分、残りのＡＤ変換期間を長くできるので、逐次比較型のＡＤ変換の分解能を上げたり、外部クロックＣＫｅｘの周波数を上げたりすることができる。

また、外部クロックＣＫｅｘの２クロックサイクル目以降では、１クロックサイクル目で決定した、サンプリング期間を示す計数値Ｃｎｔ１と、計数値Ｃｎｔ２との比較結果に応じて計数比較部２４がサンプリング完了信号Ｓ＿ＥＮＤを出力する。これにより、外部クロックＣＫｅｘの２クロックサイクル目以降では、２つの計数値Ｃｎｔ１，Ｃｎｔ２の比較により簡単に同じサンプリング期間を設定することができる。

図７は、本実施の形態のＡＤ変換回路による効果の一例を示す図である。横軸はＡＤ変換回路の動作速度を示すサンプリング周波数〔ＭＨｚ〕で、縦軸はＡＤ変換時の有効ビット数を示している。

波形Ａ１はサンプリング期間調整部１５を適用した場合のＳＮＤＲ（Signal-to-Noise and Distortion Ratio）、波形Ａ２は比較例としてサンプリング期間調整部１５を用いない場合のＳＮＤＲを示している。ＳＮＤＲは、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）で計算されている。

なお、波形Ａ１，Ａ２のいずれの条件の場合も、外部クロックのデューティ比は５０％であるものとする。また、容量ＤＡＣ１１はｐｏｓｔ−ｌａｙｏｕｔネットリストを用い、比較器１３、サンプリング期間調整部１５及び制御部１７は、アナログ動作モデル（Ｖｅｒｉｌｏｇ−Ａ）を使用した。

波形Ａ２のように、サンプリング期間調整部１５を適用しない場合、動作速度が上昇するにつれ、サンプリングクロックのデューティ比が外部クロックと同じ５０％のためにＡＤ変換を行う際のＨ幅またはＬ幅を確保することができず、変換精度が低下している。

それに対し、波形Ａ１のように、サンプリング期間調整部１５を適用した場合、動作速度が上昇しても、サンプリング期間調整部１５によってＡＤ変換を行う際のサンプリングクロックのＨ幅またはＬ幅を確保することができる。そのため、図７のように有効ビット数の低下が抑制され、変換精度を維持できることがわかる。

（ＡＤ変換回路を搭載した半導体装置）
図８は、ＡＤ変換回路を搭載した半導体装置の一例を示す図である。
半導体装置１００は、たとえば、ＡＳＩＣ（Application Specific Integrated Circuit）などの半導体集積回路であり、前述したＡＤ変換回路１０のほか、制御回路１０１、内部回路１０２、外部クロック生成回路１０３などを有している。

制御回路１０１は、半導体装置１００全体を制御するものであり、たとえば、サンプリング期間調整部１５で生成されたサンプリングクロックＣＫのデューティ比に応じた、ＡＤ変換の分解能を切り替える信号ＲＥＳ＿ＳＥＬを制御部１７に供給する。また、制御回路１０１は、サンプリング期間調整部１５で生成されたサンプリングクロックＣＫのデューティ比に応じて、外部クロックＣＫｅｘの周波数を変更するように外部クロック生成回路１０３を制御するようにしてもよい。

内部回路１０２は、ＡＤ変換回路１０の制御部１７から出力されるＡＤ変換結果であるデジタル信号を処理する。
制御回路１０１は、サンプリングクロックＣＫのデューティ比が２５％（サンプリング期間が１周期の２５％）であることを検出した場合、たとえば、ｎ−２ビットの分解能のＡＤ変換を行うことを指定する信号ＲＥＳ＿ＳＥＬを制御部１７に供給する。その場合、ＡＤ変換回路１０の制御部１７は、容量ＤＡＣ１１のスイッチＳＷ０〜ＳＷｎ−２を動作させてＡＤ変換を実行する。

一方、制御回路１０１は、サンプリングクロックＣＫのデューティ比が２０％であることを検出した場合、たとえば、ｎビットの分解能のＡＤ変換を行うことを指定する信号ＲＥＳ＿ＳＥＬを制御部１７に供給する。その場合、ＡＤ変換回路１０の制御部１７は、容量ＤＡＣ１１のスイッチＳＷ０〜ＳＷｎを動作させてＡＤ変換を実行する。

図９は、デューティ比に応じたＡＤ変換の分解能の変化例を示すタイミングチャートである。サンプリングクロックＣＫのデューティ比が２５％と２０％の場合の、サンプリングクロックＣＫ、内部クロックＣＫｉｎ、ＡＤ変換の状態が、同じ時間軸上で示されている。

デューティ比が２５％の場合、タイミングｔ３０で、サンプリングクロックＣＫが立ち上がり、サンプリング期間が開始する。タイミングｔ３２でサンプリングクロックＣＫが立ち下がると、サンプリングクロックＣＫが立ち上がるタイミングｔ３３までＡＤ変換期間となる。ＡＤ変換期間では、内部クロック生成部１６にて内部クロックＣＫｉｎが生成され、内部クロックＣＫｉｎに同期してＡＤ変換が行われる。図９の例では、１０ビットのＡＤ変換が最上位ビットから順に行われている。

これに対し、デューティ比が２０％の場合、タイミングｔ３０で、サンプリングクロックＣＫが立ち上がり、サンプリング期間が開始すると、デューティ比が２５％の場合より早く、タイミングｔ３１でサンプリングクロックＣＫが立ち下がる。これにより、ＡＤ変換期間は、タイミングｔ３２から、サンプリングクロックＣＫが立ち上がるタイミングｔ３３までとなり、デューティ比が２５％の場合よりも長くなる。これにより、デューティ比が２５％の場合よりも多くの内部クロックＣＫｉｎを生成することができ、デューティ比が２５％の場合よりも多くのビット（図９の例では１２ビット）でＡＤ変換を行うことができるようになる。そのため、ＡＤ変換の分解能を上げることができる。

図１０は、デューティ比に応じたサンプリングクロックの周期の変化例を示すタイミングチャートである。
デューティ比が２５％の場合、タイミングｔ４０〜ｔ４２でサンプリングが行われ、タイミングｔ４２〜ｔ４４でＡＤ変換が行われる。図１０の例でも、１０ビットのＡＤ変換が最上位ビットから順に行われている。

デューティ比が２０％の場合、制御回路１０１の制御のもと、外部クロック生成回路１０３は、生成する外部クロックＣＫｅｘの周波数を上げる。これにより、図１０に示されているように、サンプリングクロックＣＫの周期はタイミングｔ４０〜ｔ４３となり、デューティ比が２５％のものよりも短くなっている。

この場合でも、サンプリング期間がタイミングｔ４０〜ｔ４１の期間となり、デューティ比が２５％の場合よりも短くなっているため、ＡＤ変換期間がタイミングｔ４１〜ｔ４３となり、デューティ比が２５％の場合と同程度まで確保することができる。そのため、たとえば、図１０に例示しているように、デューティ比が２５％の場合と同様に、１０ビットのＡＤ変換を行うことができる。

ところで、上記の実施の形態では逐次比較型のＡＤ変換回路１０について説明したがこれに限定されず、サンプリング期間調整部１５は、パイプライン型のＡＤ変換回路やフラッシュ型のＡＤ変換回路にも適用できる。

（変形例１）
図１１は、パイプライン型のＡＤ変換回路の一例を示す図である。図１に示した要素と同様のものについては、同一符号を付している。

パイプライン型のＡＤ変換回路１０ａは、パイプライン型ＡＤ変換部３０、Ｓ／Ｈ（サンプル／ホールド）回路３１を有している。
パイプライン型ＡＤ変換部３０は、複数ステージでＡＤ変換を行うものであり、各ステージで１または複数ビットのＡＤ変換結果を出力するものである。パイプライン型ＡＤ変換部３０は、サンプリング期間調整部１５で生成されたサンプリングクロックＣＫに応じて、ＡＤ変換を行う。

Ｓ／Ｈ回路３１は、アンプ３２、スイッチ３３，３４，３５、容量素子Ｃｈを有している。
アンプ３２の非反転入力端子には、参照電圧生成部１２が接続されており、反転入力端子には、容量素子Ｃｈの一方の端子が接続されている。容量素子Ｃｈの他方の端子にはスイッチ３３を介して入力信号Ｖｉｎが入力される。また、容量素子Ｃｈの他方の端子は、スイッチ３４を介してアンプ３２の出力端子と接続されている。アンプ３２の出力端子は、さらに、パイプライン型ＡＤ変換部３０に接続されている。

また、スイッチ３５は、アンプ３２の反転入力端子と非反転入力端子との間に接続されている。なお、スイッチ３５は、図１に示したスイッチ１４と同様に、サンプリング期間（サンプリングクロックＣＫがＨレベルの期間）はオンし、ＡＤ変換期間（サンプリングクロックＣＫがＬレベルの期間）はオフする。

以上のようなパイプライン型のＡＤ変換回路１０ａでは、サンプリング時、サンプリングクロックＣＫにより、スイッチ３３，３５がオン、スイッチ３４がオフする。
また、動作開始信号ＥＮによりスイッチＳＷａがオフし、容量素子Ｃｈには、参照電圧Ｖｃｍと入力信号Ｖｉｎの電圧との差電圧に対応した電荷が蓄積される。参照電圧Ｖｃｍは、サンプリングクロックＣＫの立ち上がりから過渡応答で増加していく。

サンプリング期間調整部１５は、参照電圧Ｖｃｍの変化を検出し、参照電圧Ｖｃｍが、サンプリング完了したとみなせる所定の閾値に達したとき、サンプリングが完了したと判断し、サンプリングクロックＣＫをＬにする。これにより、サンプリング期間を参照電圧Ｖｃｍが安定するタイミングを考慮してサンプリング期間を予め設定する場合よりも、余分なサンプリング期間が発生することを抑制できる。

そのため、サンプリング期間を固定する設計をしてＡＤ変換期間を担保させるということをしなくても、ＡＤ変換回路１０ａの特性や動作条件によっては、サンプリング期間を短く設定できる。このようにサンプリング期間を短くできるため、パイプライン型のＡＤ変換の際に入力する外部クロックの周波数を上げることができ、高速なＡＤ変換が可能になる。

（変形例２）
図１２は、フラッシュ型のＡＤ変換回路の一例を示す図である。図１１に示した要素と同様のものについては、同一符号を付している。

フラッシュ型のＡＤ変換回路１０ｂは、フラッシュ型ＡＤ変換部４０を有している。フラッシュ型ＡＤ変換部４０は、並列に配列された複数の比較器でアナログの入力信号と基準信号とを一斉に比較して、１回の比較動作によりＡＤ変換結果を得るものである。

このようなフラッシュ型のＡＤ変換回路１０ｂを用いても同様に、サンプリング期間調整部１５によってサンプリング期間が調整され、同様な効果が得られる。
以上、実施の形態に基づき、本発明のＡＤ変換回路、半導体装置及びＡＤ変換方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

１０ ＡＤ変換回路
１１ 容量ＤＡＣ
１２ 参照電圧生成部
１３ 比較器
１４，ＳＷ０〜ＳＷｎ，ＳＷａ スイッチ
１５ サンプリング期間調整部
１６ 内部クロック生成部
Ｃ０〜Ｃｎ 容量素子
ＣＫｅｘ 外部クロック
ＣＫ サンプリングクロック
ＣＫｉｎ 内部クロック
ＥＮ 動作開始信号
Ｎ１ ノード
Ｒ１，Ｒ２ 抵抗
ＲＥＳ＿ＳＥＬ 信号
Ｖｃｍ 参照電圧
Ｖｉｎ 入力信号
Ｖｒｐ，Ｖｒｍ 電圧
Ｖｔｈ 閾値
Ｖｓａｔ 値

Claims (7)

1. 受信した入力信号のサンプリング時に参照電圧を生成する参照電圧生成部と、
   前記参照電圧の変化を検出し、前記参照電圧が所定の閾値に達したときに、サンプリングが完了したと判断してサンプリング期間を調整したサンプリングクロックを、外部クロックに基づいて生成するサンプリング期間調整部と、
   を有するＡＤ変換回路。
2. 前記所定の閾値は、前記参照電圧が飽和する値よりも小さい値である、請求項１に記載のＡＤ変換回路。
3. 前記サンプリング期間調整部は、前記外部クロックの１クロックサイクル目で、前記参照電圧と前記所定の閾値とを所定のタイミングごとに比較し、前記参照電圧が前記所定の閾値に達するまでの比較回数を保持し、前記外部クロックの２クロックサイクル目以降においては、保持した前記比較回数をもとに前記サンプリング期間を決定する請求項１または２に記載のＡＤ変換回路。
4. 受信した入力信号のサンプリング時に参照電圧を生成する参照電圧生成部と、前記参照電圧の変化を検出し、前記参照電圧が所定の閾値に達したときに、サンプリングが完了したと判断してサンプリング期間を調整したサンプリングクロックを、外部クロックに基づいて生成するサンプリング期間調整部と、を備えたＡＤ変換回路、
   を有する半導体装置。
5. 前記サンプリング期間調整部で生成された前記サンプリングクロックのデューティ比に応じて、ＡＤ変換の分解能の切り替えを前記ＡＤ変換回路に指示する制御回路、
   を有する請求項４に記載の半導体装置。
6. 前記外部クロックを生成する外部クロック生成回路と、
   前記サンプリング期間調整部で生成された前記サンプリングクロックのデューティ比に応じて、前記外部クロックの周波数の変更を前記外部クロック生成回路に指示する制御回路と、
   を有する請求項４に記載の半導体装置。
7. 受信した入力信号のサンプリング時に参照電圧の変化を検出し、
   前記参照電圧が所定の閾値に達したときに、サンプリングが完了したと判断してサンプリング期間を調整したサンプリングクロックを、外部クロックに基づいて生成するＡＤ変換方法。

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