CN107807511B - 校正设备和方法、校正设备制造方法和集成电路构造方法 - Google Patents

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Abstract

一种校正设备和方法、校正设备制造方法和集成电路构造方法。所述设备包括：计数器阵列；环形振荡器，电连接到计数器阵列，其中，计数器阵列对环形振荡器中的周期的数量进行计数；模数转换器ADC驱动器，电连接到环形振荡器；ADC，电连接到ADC驱动器，其中，ADC的输出端电连接到环形振荡器。

Description

校正设备和方法、校正设备制造方法和集成电路构造方法
本申请要求于2016年9月9日提交到美国专利商标局的第62/385,318号美国临时专利申请以及2017年2月10日提交到美国专利商标局的第15/430,163号美国非临时专利申请的优先权，所述申请的全部内容通过引用包含于此。
技术领域
本公开总体涉及电子电路，更具体地讲，涉及一种校正模数转换器(ADC)辅助的时间数字转换器(TDC)中的逐次逼近寄存器(SAR)ADC的输入信号的系统和方法。
背景技术
TDC是一种提供事件发生的持续时间的数字表示的装置。TDC确定两个信号脉冲(例如，启动脉冲和停止脉冲)之间的时间的间隔。
典型全数字锁相环(ADPLL)包括TDC、数字环路滤波器、数字控制振荡器(DCO)和分频器。TDC可将量化噪声引入ADPLL。作为结果，高分辨率TDC期望低相位噪声ADPLL。模数转换器(ADC)可被用于提高TDC的分辨率。
数字PLL架构可采用转换正和负相位误差二者的典型ΔΣ小数(fractional)NPLL的形式。触发器可基于“上”和“下”上升沿的相对时序来检测相位误差极性。双输入XOR-门可产生具有表示相位误差的幅度的持续时间的脉冲。测量正和负相位误差二者的能力减少锁定时间。数字PLL可通过14纳米(nm)鳍式场效晶体管(FINFET)互补金属氧化物半导体(CMOS)工艺来实现，并可被合并到蜂窝式射频集成电路(RFIC)中。
发明内容
根据一个实施例，一种设备包括：计数器阵列；环形振荡器，电连接到计数器阵列，其中，计数器阵列对环形振荡器中的周期的数量进行计数；模数转换器ADC驱动器，电连接到环形振荡器；ADC，电连接到ADC驱动器，其中，ADC的输出端电连接到环形振荡器。
根据一个实施例，一种方法包括：通过计数器阵列对具有多个阶段的环形振荡器中的周期的数量进行计数；在环形振荡器中的期望数量的周期之后中止环形振荡器，以保持在环形振荡器的输出端的电压；基于保持的电压，通过模数转换器ADC驱动器设置期望的共模控制值；基于保持的电压，通过模数转换器ADC驱动器设置期望的增益控制值；通过ADC调节共模控制值，直到ADC发送就绪信号；通过ADC调节增益控制值，直到来自ADC的ADC数据不被限幅；存储调节的共模控制值和调节的增益控制值。
根据一个实施例，一种制造设备的方法。所述方法包括：在具有至少一个其他设备的晶片或封装件上形成所述设备，其中，所述设备包括：计数器阵列；环形振荡器，电连接到计数器阵列，其中，计数器阵列对环形振荡器中的周期的数量进行计数；ADC驱动器，电连接到环形振荡器；ADC，电连接到ADC驱动器，其中，ADC的输出端电连接到环形振荡器；测试所述设备，其中，测试所述设备的步骤包括：使用一个或多个电光转换器、将光信号分离成两个或更多个光信号的一个或多个光分离器以及一个或多个光电转换器来测试所述设备。
根据一个实施例，一种构造集成电路的方法包括：针对一层集成电路的一套特征产生掩膜布局，其中，掩膜布局包括用于包括设备的一个或多个电路特征的标准单元库宏，所述设备包括：计数器阵列；环形振荡器，电连接到计数器阵列，其中，计数器阵列对环形振荡器中的周期的数量进行计数；ADC驱动器，电连接到环形振荡器；ADC，电连接到ADC驱动器，其中，ADC的输出端电连接到环形振荡器；在掩膜布局的产生期间为了符合布局设计规则而忽略宏的相对位置；在产生掩膜布局之后为了符合布局设计规则而检查宏的相对位置；当检测到任何宏不符合布局设计规则时，通过将每个不符合的宏修改为符合布局设计规则，以修改掩膜布局；根据针对所述一层集成电路的所述一套特征的修改的掩膜布局来产生掩膜；根据掩膜制造集成电路层。
附图说明
通过下面结合附图的详细描述，本公开的一些实施例的上述和其他方面、特征和优点将会更加清楚，其中：
图1示出根据一个实施例的模数转换器(ADC)辅助的TDC的示例性框图；
图2示出根据一个实施例的具有一次性和在线校正的ADC辅助的TDC的示例性框图；
图3示出根据一个实施例的具有一个活动路径的图2的具有一次性和在线校正的ADC辅助的TDC的示例性框图；
图4示出根据一个实施例的TDC缓冲器的示例性示意图；
图5示出根据一个实施例的可编程ADC驱动器的示例性示意图；
图6示出根据一个实施例的可编程ADC驱动器的示例性示意图；
图7示出根据一个实施例的用于执行TDC的一次性和在线校正的示例性流程图；
图8示出根据一个实施例的用于执行TDC的一次性校正的示例性流程图；
图9示出根据一个实施例的用于在每个TDC转换周期期间执行校正的示例性流程图；
图10示出根据一个实施例的用于在一次性校正期间接通和断开环形振荡器的示例性波形；
图11示出根据一个实施例的在ADC转换时间窗口内、在ADC转换时间窗口的下边界外以及在ADC转换时间窗口的上边界外的一个TDC转换周期期间的ADC_RDY信号的示例性波形；
图12示出根据一个实施例的在ADC数据窗口的下边界外、在ADC数据窗口内以及在ADC数据窗口的上边界外的TDC转换周期期间的ADC数据的示例性波形；
图13示出根据一个实施例的用于制造具有一次性和在线校正的TDC的示例性流程图；
图14示出根据一个实施例的用于构造集成电路的示例性流程图。
具体实施方式
以下，参照附图对本公开的实施例进行详细描述。应注意，虽然相同的元件在不同的示图中被示出，但是它们将由相同的参考标号指定。在以下描述中，仅提供具体的细节(诸如，具体的配置和组件)来帮助全面理解本公开的实施例。因此，本领域技术人员应清楚，在不脱离本公开的范围的情况下，可对在此描述的实施例进行各种改变和变形。此外，为了清楚和简明而省略对众所周知的功能和构造的描述。下面描述的术语是考虑到本公开中的功能而定义的术语，并可根据用户、用户的意图或习惯而不同。因此，应基于贯穿本说明书的内容来确定术语的定义。
本公开可具有各种变形和各种实施例，其中，下面参照附图对实施例进行详细描述。然而，应理解，本公开不限于这些实施例，而是包括本公开的范围内的所有变形、等同物和替换。
虽然包括序数(诸如，第一和第二等)的术语可被用于描述各种元件，但是结构元件不受这些术语限制。这些术语仅被用于将一个元件与另一元件进行区分。例如，在不脱离本公开的范围的情况下，第一结构元件可被称为第二结构元件。类似地，第二结构元件也可被称为第一结构元件。如这里所使用，术语“和/或”包括一个或多个相关所列项的任意和全部组合。
这里使用的术语仅被用于描述本公开的各种实施例，而不是意图限制本公开。除非上下文另外清楚地指出，否则单数形式意图包括复数形式。在本公开中，应理解，术语“包括”或“具有”表明存在特征、数量、步骤、操作、结构元件、部件或其组合，但不排除存在或可能添加一个或多个其它特征、数量、步骤、操作、结构元件、部件或其组合。
除非不同地定义，否则这里使用的所有术语具有与本公开所属领域的技术人员理解的含义相同的含义。除非在本公开中清楚地定义，否则如在通用字典中定义的这些术语将被解释为具有与相关领域中的上下文的含义相同的含义，而不被解释为具有理想化或过于正式的含义。
数个ADC架构可被用在ADC辅助的TDC中。快闪ADC架构实现高速度，但需要增加TDC的功耗的很多比较器。流水线型ADC需要显著增加TDC的功耗的数个运算放大器。逐次逼近寄存器(SAR)ADC呈现低功耗。然而，SAR ADC受它的建立时间(settling time)限制，其中，建立时间是需要对电容型数模转换器(DAC)进行充电的时间。为提高建立时间，顶板采样可被使用，这是因为，与使用底板采样的情况相比，顶板采样可将电容型DAC中的单元电容器的数量减少一半。
不幸的是，顶板采样增加了寄生电容的效应，这使得SAR ADC由于增益和满量程误差(full scale error)而遭受限幅(clipping)。此外，当顶板采样被使用时，电容型DAC中的共模(common-mode)由ADC的输入信号的共模确定。如果输入信号的共模改变，则比较器的速度可改变，并因此影响SAR ADC的转换时间。随着工艺、电压和温度(PVT)变化，与ADC限幅和转换时间相关联的问题可恶化。本公开描述一种校正TDC中的ADC的输入信号的幅度和共模的方法和设备，以减少由于TDC中的ADC限幅导致的非线性和ADC转换时间。
图1示出根据一个实施例的ADC辅助的TDC的示例性框图。
参照图1，ADC辅助的TDC 100包括相位/频率检测器(PFD)101、环形振荡器103、计数器阵列111、内插电阻网络113、复用器115、ADC 117和TDC编码器119。ADC辅助的TDC 100被划分为两个主要部分：环形振荡器103和ADC 117。
PFD 101包括用于接收参考时钟信号(Ref Clk)的第一输入端、用于接收反馈时钟信号(Fb Clk)的第二输入端以及输出端。PFD 101的输出是用于环形振荡器103的使能信号。
环形振荡器103包括连接到PFD 101的输出的输入端、多个串联的缓冲器105、107和109以及与缓冲器105、107和109的输出端对应的多个输出端。最后的缓冲器109的输出端连接到第一缓冲器105的输入端。应理解，在不偏离本公开的范围的情况下，环形振荡器103可包括任意数量的缓冲器。环形振荡器103在与Ref Clk信号和Fb Clk信号之间的时间误差成比例的时间段内被接通，其中，Ref Clk信号和Fb Clk信号作为PFD 101的输入被接收。
计数器阵列111包括用于接收环形振荡器103的输出的输入端和输出总线。计数器阵列111被用于在环形振荡器103接通时计算环形振荡器103的周期的整数数量，并提供粗略的时间数字转换。
内插电阻网络113包括分别连接到环形振荡器103的输出端的多个输入端。环形振荡器103的周期的分数部分被内插电阻网络113线性化，并使用ADC 117而被转换为用于精细的时间数字转换的电压。
复用器115包括分别连接到环形振荡器103的对应输出端的多个第一输入端、连接到TDC编码器119的第二输入端以及输出端。ADC 117包括连接到复用器115的输出端的输入端以及输出总线。
TDC编码器119包括连接到计数器阵列111的输出总线的第一输入总线、连接到ADC117的输出总线的第二输入总线、连接到复用器115的第二输入端的第一输出端以及第二输出总线。TDC 100的输出是粗略的时间数字转换和精细的时间数字转换的组合。
图2示出根据一个实施例的具有一次性和在线校正的ADC辅助的TDC的示例性框图。
参照图2，ADC辅助的TDC 200包括相位/频率检测器(PFD)201、环形振荡器203、多个计数器或计数器阵列211、多个TDC缓冲器213、215和217、内插电阻网络219、复用器221、可编程ADC驱动器223、ADC 225、ADC驱动器校正器227和TDC编码器229。
PFD 201包括用于接收Ref Clk信号的第一输入端、用于接收Fb Clk信号的第二输入端以及输出端。PFD 201的输出是用于环形振荡器203的使能信号。
环形振荡器203包括连接到PFD 201的输出端的第一输入端、连接到ADC驱动器校正器227的输出端的第二输入端、多个串联的缓冲器205、207和209以及与缓冲器205、207和209的输出端对应的多个输出端。最后的缓冲器209的输出端连接到第一缓冲器205的输入端。应理解，在不偏离本公开的范围的情况下，环形振荡器203可包括任意数量的缓冲器。环形振荡器203在与Ref Clk信号和Fb Clk信号之间的时间误差成比例的时间段内被接通，其中，Ref Clk信号和Fb Clk信号作为PFD 201的输入被接收。
计数器阵列211包括用于接收环形振荡器203的输出的输入端和输出总线。计数器阵列211被用于在环形振荡器203被接通时计算环形振荡器203的周期的整数数量，并提供粗略的时间数字转换。
TDC缓冲器213、215和217分别包括连接到环形振荡器203的对应输出端的输入端和输出端。TDC缓冲器213、215和217还提供可编程增益。然而，TDC缓冲器213、215和217还可提供单位增益或任意固定增益。
内插电阻网络219包括分别连接到TDC缓冲器213、215和217的对应输出端的多个输入端。环形振荡器103的周期的分数部分被内插电阻网络219线性化，并使用ADC 225而被转换为用于精细的时间数字转换的电压。
复用器221包括分别连接到TDC缓冲器213、215和217的对应输出端的多个第一输入端、连接到TDC编码器229的第二输入端以及输出端。可编程ADC驱动器223包括连接到复用器221的输出端的第一输入端、连接到ADC驱动器校正器227的输出总线的第二输入端以及输出端。
TDC缓冲器213、215和217以及可编程ADC驱动器223被用于校正ADC 225的输入信号的幅度和共模。TDC缓冲器213、215和217将ADC 225回踢噪声与环形振荡器203隔离开。此外，TDC缓冲器213、215和217被用于驱动内插电阻网络219和可编程ADC驱动器223。可编程ADC驱动器223将可编程幅度和共模输入二者提供到ADC 225。可编程ADC驱动器223优化ADC225的输入信号，以避免ADC 225限幅并减少穿过PVT的ADC 225转换时间。
ADC 225包括连接到可编程ADC驱动器223的输出端的输入端和输出总线。
ADC驱动器校正器227包括连接到计数器阵列211的输出总线的第一输入总线、连接到ADC 225的输出总线的第二输入总线、连接到环形振荡器201的第二输入端的输出端以及连接到可编程ADC驱动器223的输出总线。
图3示出根据一个实施例的具有一个活动路径的图2的具有一次性和在线校正的ADC辅助的TDC的示例性框图。
参照图3，在一次性校正期间，仅有一个使用粗实线表示的活动路径被使用。在图3中，活动路径具有驱动TDC缓冲器217的缓冲器209的输出。在另一示例中，具有驱动TDC缓冲器215的缓冲器207的输出的活动路径被使用。在另一示例中，具有驱动TDC缓冲器213的缓冲器205的输出的活动路径被使用。ADC驱动器校正器227的输出(例如，校正使能信号)被用于接通环形振荡器203。然后，计数器阵列211开始对环形振荡器203中的周期的数量进行计数。在环形振荡器203的期望数量的周期(x个周期)之后，计数器阵列211使得校正使能信号中止环形振荡器203并将环形振荡器203中的缓冲器的输出保持在环形振荡器203的最高电压，其中，该缓冲器在活动路径中。x个周期可以是环形振荡器203中的预定的或可编程的整数个周期，并可被预先确定或实时确定。这表示ADC 225的输入同样是在它的最高电平。然后，可编程ADC驱动器223使用ADC 225的输入电压而被校正。ADC驱动器223的增益可被增加到ADC驱动器223的输出不被限幅的电平。在校正期间，ADC 225可提供指示ADC 225何时完成模数转换的ADC就绪(ADC_RDY)信号。例如，ADC_RDY信号从低变到高。在另一示例中，ADC_RDY信号从高变到低。
共模控制值可根据ADC 225中的比较器设计的类型而被指定。根据一个实施例，如果ADC 225中的比较器具有p沟道金属氧化物半导体(PMOS)输入对，则共模控制值被设置为最大值并被减小，从而比较器速度随着共模控制值减小而增大。然而，如果比较器速度随着共模控制值减小而减小，则共模控制值m可反而被设置为0，并可被增加，直到ADC_RDY信号被ADC 225提供。根据另一实施例，如果ADC 225中的比较器具有n沟道金属氧化物半导体(PMOS)输入对，则共模控制值被设置为最小值并被增大，从而比较器速度随着共模控制值增大而增大。
TDC编码器229包括连接到计数器阵列211的输出总线的第一输入总线、连接到ADC225的输出总线的第二输入总线、连接到复用器221的第二输入端的第一输出端以及输出总线。TDC 200的输出是粗略的时间数字转换和精细的时间数字转换的组合。
为了在线校正，由于校正使能信号可能影响环形振荡器203的功能，因此校正使能信号可不被使用。在在线校正期间，被提供到TDC编码器229的ADC_RDY和ADC数据还被提供到ADC驱动器校正器227。ADC驱动器校正器227对共模控制值和增益控制值执行精细调节。
图4示出根据一个实施例的TDC缓冲器的示例性示意图。
参照图4，TDC缓冲器400包括第一电流源401、n沟道金属氧化物半导体场效应晶体管(NMOSFET)403、p沟道金属氧化物半导体场效应晶体管(PMOSFET)405和第二电流源407。根据一个实施例，TDC缓冲器400可类似于TDC缓冲器213、215和217。然而，本公开不限于此，并且任何其他合适的缓冲器可被用在本公开中。
第一电流源401包括连接到电源电压的第一端和第二端。NMOSFET 403包括源极、连接到电源电压的漏极以及连接到第一电流源401的第二端的栅极。PMOSFET 405包括连接到地电位的漏极、用于接收TDC缓冲器400的输入的栅极以及连接到第一电流源401的第二端和NMOSFET 403的栅极的源极。第二电流源407包括连接到地电位的第一端和连接到NMOSFET 403的源极的第二端，其中，第二电流源407的第二端是TDC缓冲器400的输出端。
根据一个实施例，图4的具有两个源极跟随器的TDC缓冲器400被用作TDC缓冲器213、215或217。第一源极跟随器(例如，PMOSFET 405的源极)的输出被电平位移到更高电压电平，它会对后续阶段造成重要性问题。第二源极跟随器(例如，NMOSFET 403的源极)可被用于将信号向下电平位移到可接受的电压电平。TDC缓冲器213、215或217也可以是包括一个或多个运算放大器的可编程增益缓冲器或单位增益缓冲器。
图5示出根据一个实施例的可编程ADC驱动器的示例性示意图。
参照图5，可编程ADC驱动器500包括第一电流源501、第二电流源503、第一PMOSFET晶体管505、第二PMOSFET晶体管507、第一可变电阻器509、第二可变电阻器511以及第三可变电阻器513。然而，本公开不限于此，并且任何其他合适的可编程ADC驱动器可被用在本公开中。
第一电流源501包括连接到电源电压的第一端和第二端。第二电流源503包括连接到电源电压的第一端和第二端。第一PMOSFET 505包括连接到第一电流源501的第二端的源极、用于接收正输入的栅极以及作为可编程ADC驱动器500的负输出端的漏极。第二PMOSFET507包括连接到第二电流源503的第二端的源极、用于接收负输入的栅极以及作为可编程ADC驱动器500的正输出端的漏极。第一可变电阻器509包括连接到第一电流源501的第二端的第一端、连接到第二电流源503的第二端的第二端以及用于接收用于增益控制的值n的控制输入端。第二可变电阻器511包括连接到第一PMOSFET 505的漏极的第一端、连接到地电位的第二端以及用于接收用于共模控制的值m的控制输入端。第三可变电阻器513包括连接到第二PMOSFET 507的漏极的第一端、连接到地电位的第二端以及用于接收用于共模控制的值m的控制输入端。
可编程ADC驱动器500使用具有电阻性负载的PMOS差分对(例如，第一PMOSFET 505和第二PMOSFET 507)。电阻性负载(例如，分别地，第二可变电阻器511和第三可变电阻器513)是可编程的，以提供可编程的共模和增益。在PMOS输入对的源极的可变电阻器(例如，第一可变电阻器509)提供可编程的增益。第一可变电阻器509、第二可变电阻器511和第三可变电阻器513的步长可以是连续的或离散的。可编程ADC驱动器223的共模和增益可使用数字位来控制，因此，可编程步长可以是离散的。共模控制值由j个位控制，增益控制值由k个位控制。PMOS型ADC驱动器500驱动PMOS型比较器。
图6示出根据一个实施例的可编程ADC驱动器的示例性示意图。
参照图6，可编程ADC驱动器600包括第一电流源601、第二电流源603、第一NMOSFET605、第二NMOSFET 607、第一可变电阻器609、第二可变电阻器611和第三可变电阻器613。然而，本公开不限于此，并且任何其他合适的可编程ADC驱动器可被用在本公开中。
第一电流源601包括连接到地电位的第一端和第二端。第二电流源603包括连接到地电位的第一端和第二端。第一NMOSFET 605包括连接到第一电流源601的第二端的源极、用于接收正输入的栅极以及作为可编程ADC驱动器600的负输出端的漏极。第二NMOSFET607包括连接到第二电流源603的第二端的源极、用于接收负输入的栅极以及作为可编程ADC驱动器600的正输出端的漏极。第一可变电阻器609包括连接到第一电流源601的第二端的第一端、连接到第二电流源603的第二端的第二端以及用于接收用于增益控制的值n的控制输入端。第二可变电阻器611包括连接到第一NMOSFET 605的漏极的第一端、连接到电源电压的第二端以及用于接收用于共模控制的值m的控制输入端。第三可变电阻器包括连接到第二NMOSFET 607的漏极的第一端、连接到电源电压的第二端以及用于接收用于共模控制的值m的控制输入。
可编程ADC驱动器600使用具有电阻性负载的NMOS差分对(例如，第一NMOSFET 605和第二NMOSFET 607)。电阻性负载(例如，分别地，第二可变电阻器611和第三可变电阻器613)是可编程的，以提供可编程的共模和增益。在NMOS输入对的源极的可变电阻器(例如，第一可变电阻器609)提供可编程的增益。第一可变电阻器609、第二可变电阻器611和第三可变电阻器613的步长可以是连续的或离散的。可编程ADC驱动器223的共模和增益可使用数字位来控制，因此，可编程步长可以是离散的。共模控制值由j个位控制，增益控制值由k个位控制。NMOS型ADC驱动器600驱动NMOS型比较器。
图7示出根据一个实施例的用于执行TDC的一次性和在线校正的示例性流程图。
参照图7，在701，本系统执行TDC的一次性校正。在一次性校正期间，本系统在TDC运行前执行粗略的校正。
在703，本系统执行TDC的在线校正。在在线校正期间，本系统在TDC运行时执行精细的校正。
图8示出根据一个实施例的用于执行TDC的一次性校正的示例性流程图。
参照图8，在801，可编程ADC驱动器设置最大或最小共模控制值和期望的增益控制值。可编程ADC驱动器基于比较器设计的类型将共模控制值设置为最小值或最大值。
在803，ADC驱动器校正器块将使能校正信号提供到环形振荡器，以启动环形振荡器的操作。
在805，在环形振荡器的x个周期之后，计数器阵列将禁用校正信号提供到环形振荡器，以中止环形振荡器并将环形振荡器的输出保持在最高电压，其中，x是整数。
在807，ADC针对每次ADC转换调节共模控制值，直到ADC提供ADC_RDY信号。
在809，ADC调节增益控制值，直到来自ADC的ADC数据不被限幅。
在811，本系统调节的共模控制值和调节的增益控制值。
图9示出根据一个实施例的用于在每个TDC转换周期期间执行校正的示例性流程图。
参照图9，在901，本系统确定在ADC转换时间窗口内是否检测到ADC_RDY信号。
在903，如果在ADC转换时间窗口内没有检测到ADC_RDY信号(即，在ADC转换时间窗口的外部检测到ADC_RDY信号)，则本系统根据比较器类型是NMOS型还是PMOS型以及ADC_RDY信号是在ADC转换时间窗口的下边界的外部还是上边界的外部，来增大或减小共模控制值。针对PMOS型的比较器，如果ADC_RDY信号在ADC转换时间窗口的外部并在ADC转换时间窗口的下边界之前，则本系统增大共模控制值，以将ADC_RDY信号移动到ADC转换时间窗口内。如果ADC_RDY信号在ADC转换时间窗口的外部并在ADC转换时间窗口的上边界之后，则本系统减小共模控制值，以将ADC_RDY信号移动到ADC转换时间窗口内。针对NMOS型的比较器，如果ADC_RDY信号在ADC转换时间窗口的外部并在ADC转换时间窗口的下边界之前，则本系统减小共模控制值，以将ADC_RDY信号移动到ADC转换时间窗口内。如果ADC_RDY信号在ADC转换时间窗口的外部并在ADC转换时间窗口的上边界之后，则本系统增大共模控制值，以将ADC_RDY信号移动到ADC转换时间窗口内。
在905，如果在ADC转换时间窗口内检测到ADC_RDY信号，则本系统确定在ADC数据窗口内是否检测到最大ADC数据。
在907，如果在ADC转换时间窗口内检测到ADC_RDY信号，并且在ADC数据窗口内没有检测到最大ADC数据，则本系统根据ADC数据是靠近ADC数据窗口的下边界还是上边界，来分别增大或减小增益控制值。
在909，本系统检测TDC转换周期的结束，并重复到901的处理。
图10示出根据一个实施例的用于在一次性校正期间接通和断开环形振荡器的示例性波形。
参照图10，校正使能信号从逻辑0电压变到逻辑1电压，从而接通环形振荡器。环形振荡器的输出被示出为周期性信号。当环形振荡器输出周期性信号时，示出的计数器输出信号对环形振荡器的周期的数量进行计数。环形振荡器在校正使能信号是逻辑1并且计数器还没有计数到环形振荡器的x个周期时运行。在环形振荡器的x个周期被计数器计数后，计数器禁用环形振荡器。
图11示出根据一个实施例的在ADC转换时间窗口内、在ADC转换时间窗口的下边界外以及在ADC转换时间窗口的上边界外的一个TDC转换周期期间的ADC_RDY信号的示例性波形。
参照图11，示出了一个TDC转换周期，其中，该一个TDC中周期包括ADC转换时间窗口。示出了三种类型的ADC_RDY信号，其中，一个ADC_RDY信号在ADC转换时间窗口内，一个ADC_RDY信号在ADC转换时间窗口的外部并在ADC转换时间窗口的下边界之前，一个ADC_RDY信号在ADC转换时间窗口的外部并在ADC转换时间窗口的上边界之后。如果在ADC转换时间窗口内检测到ADC_RDY信号，则共模控制值没有变化。然而，如果ADC_RDY信号在ADC转换时间窗口的外部，则本系统根据比较器类型是NMOS型还是PMOS型来增大或减小共模控制值。
如果比较器类型是PMOS型，则比较器速度随着共模控制值减小而增大。随着共模控制值减小，ADC_RDY信号从ADC转换时间窗口的外部向ADC转换时间窗口的下边界移动。随着共模控制值增大，ADC_RDY信号从ADC转换时间窗口的外部向ADC转换时间窗口的上边界移动。如果ADC_RDY信号在ADC转换时间窗口的外部并在ADC转换时间窗口的下边界之前，则本系统增大共模控制值，以将ADC_RDY信号移动到ADC转换时间窗口内。如果ADC_RDY信号在ADC转换时间窗口的外部并在ADC转换时间窗口的上边界之后，则本系统减小共模控制值，以将ADC_RDY信号移动到ADC转换时间窗口内。
如果比较器是NMOS型，则比较器速度随着共模控制值增大而增大。随着共模控制值增大，ADC_RDY信号从ADC转换时间窗口的外部向ADC转换时间窗口的下边界移动。随着共模控制值减小，ADC_RDY信号从ADC转换时间窗口的外部向ADC转换时间窗口的上边界移动。如果ADC_RDY信号在ADC转换时间窗口的外部并在ADC转换时间窗口的下边界之前，则本系统减小共模控制值，以将ADC_RDY信号移动到ADC转换时间窗口内。如果ADC_RDY信号在ADC转换时间窗口的外部并在ADC转换时间窗口的上边界之后，则本系统增大共模控制值，以将ADC_RDY信号移动到ADC转换时间窗口内。
图12示出根据一个实施例的在ADC数据窗口的下边界外、在ADC数据窗口内以及在ADC数据窗口的上边界外的TDC转换周期期间的ADC数据的示例性波形。
参照图12，示出了在关联的TDC转换周期期间的三种类型的ADC数据，其中，一种类型的ADC数据在ADC数据窗口的外部或在ADC数据窗口的下边界之下，一种类型的ADC数据在ADC数据窗口内，一种类型的ADC数据在ADC数据窗口的外部或在ADC数据窗口的上边界之上。如果在ADC转换时间窗口内检测到ADC_RDY信号，并且在ADC数据窗口内没有检测到最大ADC数据，则本系统根据ADC数据是靠近ADC数据窗口的下边界还是上边界，来分别增大或减小增益控制值。
图13示出根据一个实施例的用于制造具有一次性和在线校正的TDC的示例性流程图。
参照图13，在1301，将TDC形成在具有至少一个其他TDC的晶片或封装件上，其中，所述TDC包括多个TDC缓冲器、可编程ADC驱动器和ADC驱动器校正器。
在1303，测试TDC。测试TDC的步骤可包括：使用一个或多个电光转换器、将光信号分离成两个或更多个光信号的一个或多个光分离器以及一个或多个光电转换器来测试TDC。
图14示出根据一个实施例的用于构造集成电路的示例性流程图。
参照图14，在1401构造初始布局数据。例如，针对一层集成电路的一套特征产生掩膜布局，其中，掩膜布局包括用于包括TDC的一个或多个电路特征的标准单元库宏，其中，TDC包括多个TDC缓冲器、可编程ADC驱动器和ADC驱动器校正器，并且在掩膜布局的产生期间，为了符合布局设计规则而忽略宏的相对位置。
在1403，执行设计规则检查。例如，该方法可在产生掩膜布局之后为了符合布局设计规则而检查宏的相对位置。
在1405，调整布局。例如，当检测到任何宏不符合布局设计规则时，该方法可通过将每个不符合的宏修改为符合布局设计规则，以修改掩膜布局。
在1407，产生新的布局数据。例如，该方法可根据具有针对一层集成电路的该套特征的修改的掩膜布局来产生掩膜。然后，可制造根据掩膜的集成电路层。
虽然已经在本公开的具体实施方式中描述了本公开的一些实施例，但是在不脱离本公开的范围的情况下，可以以各种形式修改本公开。因此，本公开的范围不应仅基于描述的实施例而被确定，而是基于所附权利要求及其等同物而被确定。

Claims (16)

1.一种校正设备，包括：
计数器阵列；
环形振荡器，电连接到计数器阵列，其中，计数器阵列对环形振荡器中的周期的数量进行计数；
模数转换器ADC驱动器，电连接到环形振荡器；
ADC，电连接到ADC驱动器，其中，ADC的输出端电连接到环形振荡器，
其中，ADC调节共模控制值，直到ADC完成模数转换，
其中，ADC调节增益控制值，直到来自ADC的ADC数据不被限幅。
2.如权利要求1所述的校正设备，其中，ADC驱动器包括共模控制值和增益控制值中的一个或多个。
3.如权利要求1所述的校正设备，还包括：多个时间数字转换器缓冲器以及连接到ADC驱动器和计数器阵列的ADC驱动器校正器。
4.如权利要求3所述的校正设备，还包括：内插电阻网络，连接到所述多个时间数字转换器缓冲器的输出端。
5.如权利要求3所述的校正设备，还包括：复用器，连接到所述多个时间数字转换器缓冲器的输出端。
6.如权利要求5所述的校正设备，其中，ADC驱动器包括：可编程ADC驱动器，连接到复用器的输出端。
7.如权利要求1所述的校正设备，还包括：多个时间数字转换器TDC缓冲器，其中，每个TDC缓冲器包括：
n沟道金属氧化物半导体场效应晶体管NMOSFET；
第一电流源；
p沟道金属氧化物半导体场效应晶体管PMOSFET；
第二电流源。
8.如权利要求3所述的校正设备，其中，所述多个时间数字转换器缓冲器中的每个时间数字转换器缓冲器是单位增益缓冲器或可编程增益缓冲器中的一个。
9.一种校正方法，包括：
通过计数器阵列对具有多个阶段的环形振荡器中的周期的数量进行计数；
在环形振荡器中的期望数量的周期之后中止环形振荡器，以保持在环形振荡器的输出端的电压；
基于保持的电压，通过模数转换器ADC驱动器设置期望的共模控制值；
基于保持的电压，通过ADC驱动器设置期望的增益控制值；
通过ADC调节共模控制值，直到ADC发送就绪信号；
通过ADC调节增益控制值，直到来自ADC的ADC数据不被限幅；
存储调节的共模控制值和调节的增益控制值。
10.如权利要求9所述的校正方法，还包括：通过相位/频率检测器PFD接收参考时钟信号和反馈时钟信号，并输出使能信号。
11.如权利要求9所述的校正方法，其中，环形振荡器包括环形连接的多个缓冲器，其中，环形振荡器的多个输出端中的每个输出端分别连接到所述多个缓冲器中的一个缓冲器。
12.如权利要求9所述的校正方法，还包括：通过多个缓冲器缓冲环形振荡器的输出，其中，每个缓冲器包括：
n沟道金属氧化物半导体场效应晶体管NMOSFET；
第一电流源；
p沟道金属氧化物半导体场效应晶体管PMOSFET；
第二电流源。
13.如权利要求9所述的校正方法，还包括：通过内插电阻网络使环形振荡器的周期的分数部分线性化。
14.如权利要求13所述的校正方法，还包括：将环形振荡器的周期的线性化的分数部分转换为用于精细的时间数字转换的电压。
15.如权利要求12所述的校正方法，还包括：通过复用器对环形振荡器的缓冲的输出进行复用。
16.如权利要求9所述的校正方法，还包括：对ADC驱动器进行编程。
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